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JP2010114795A - 遅延制御方法および遅延装置 - Google Patents

遅延制御方法および遅延装置 Download PDF

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Abstract

【課題】遅延装置の回路規模を抑制する。
【解決手段】ＤＬＬ回路１２０は、遅延素子１２２に入力された基準クロックが遅延素子１２２により１周期分遅延されるように遅延素子１２２を制御する第１の制御信号ＣＴＲ１を生成する。遅延素子１４０は、遅延素子１２２と同一の構成を有し、外部からのストローブ信号Ｓ１を、第２の制御信号ＣＴＲ２に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路１３０は、第１の制御信号ＣＴＲ１と、遅延素子１４０による遅延量の期待値とから、遅延素子１４０に出力する第２の制御信号ＣＴＲ２を生成する。クロック供給回路１１０は、遅延素子１４０に入力されるストローブ信号Ｓ１の周波数より高い周波数を有する基準クロックをＤＬＬ回路に供する。
【選択図】図１

Description

本発明は、遅延制御、特に外部からのストローブ信号を位相シフトしてデータをラッチする回路における遅延制御技術に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ）インタフェースのように、ストローブ信号を遅延させてデータをラッチする手法が知られている（特許文献１）。
この手法では、データを送る側のデバイスがデータ信号と、そのデータ信号と同期または一定の位相差を持つストローブ信号を同時に送信し、受け取り側デバイスはそのストローブ信号を用いることにより、データを取り込むタイミングを識別してデータをラッチする。
これらをＬＳＩ上で実装するためには、外部からのストローブ信号の位相を調整する必要があるが、外部からのストローブ信号が間欠クロックであるため、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を備えた遅延装置が用いられている。
図５は、従来の遅延装置１０を示す。この遅延装置１０は、ＤＬＬ回路２０と、遅延設定値算出回路３０と、遅延素子４０を有し、ＤＬＬ回路２０は、遅延素子２２と、位相比較回路２４と、制御回路２６を有する。
ＤＬＬ回路２０において、遅延素子２２は、所定の単位遅延の整数倍の遅延値が設定される可変遅延素子である。遅延素子２２は、基準クロックを遅延させて位相比較回路２４に出力する。位相比較回路２４は、遅延素子２２に入力する前の基準クロックと、遅延素子２２により遅延させられた基準クロックとの位相比較を行って、差分信号を制御回路２６に出力する。制御回路２６は、位相比較回路２４からの差分信号に応じた遅延設定値（第１の制御信号）を設定して遅延素子２２の遅延をフィードバック制御する。このような構成により、ＤＬＬ回路２０は、最終的に基準クロックを１周期遅らせる遅延量で安定する。
制御回路２６が遅延素子２２に対して設定した遅延設定値（第１の制御信号）は、遅延設定値算出回路３０にも出力される。遅延設定値算出回路３０は、制御回路２６からの第１の制御信号と、位相設定値とに基づいて、ストローブ信号を遅延させる遅延素子４０の遅延設定値（第２の制御信号）を算出する。なお、「位相設定値」は、遅延素子４０によりストローブ信号を遅延させる遅延量の期待値であり、遅延素子４０は、遅延素子２２とレイアウトを含めて同一の構成を有すると共に、段数も同一である。また、ストローブ信号と基準クロックは、同一の周波数を有する。
外部からのストローブ信号は、第２の制御信号により設定された遅延素子４０に入力され、遅延されてラッチ回路に入力される。なお、外部からのデータ信号もラッチ回路に入力される。
例えば、位相設定値が２５％であるとすると、遅延設定値算出回路３０は、基準クロックの遅延設定値（第１の制御信号）の２５％を遅延素子４０対して設定すれば、遅延素子４０は、ストローブ信号を１周期の２５％すなわち９０度遅延させることになる。
図６は、遅延素子２２に入力される基準クロックと遅延素子４０に入力されるストローブ信号が２００ＭＨｚである場合の、基準クロック、データ信号、遅延素子４０により位相シフト前のストローブ信号と、遅延素子４０により位相シフト後のストローブ信号の位相関係の例を示す。図示のように、遅延素子４０により、ストローブ信号の位相は、遅延素子４０により９０度遅延されている。
特開２００７−３３６０２８号公報
図６に示すストローブ信号の位相シフトを実現するために、ＤＬＬ回路２０における遅延素子２２の必要な段数を考える。通常、遅延素子はバッファとセレクタにより構成され、１つのバッファとセレクタのセットが１段になる。
遅延素子２２の１段の遅延、すなわち１段を構成するバッファとセレクタの遅延の和が１２５ｐｓである場合、遅延が最も小さくなるＰＴＶ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）条件において、２００ＭＨｚの基準クロックを１周期分（５０００ｐｓ）遅延させるには、図７に示すように、遅延素子２２の必要な段数は４０段である。
これは基準クロックの周波数が２００ＭＨｚである場合の例である。通常、ＤＲＡＭが複数の周波数のストローブ信号を出力する可能性があり、より高い周波数のストローブ信号に対応するために、遅延素子２２の段数をより多く設ける必要がある。
ＤＬＬ回路における遅延素子の段数が多ければＤＬＬ回路乃至遅延装置全体の回路規模が大きくなるため、遅延素子の段数を減らし、遅延装置の回路規模を抑制することが要望されている。
本発明の一つの態様は、遅延装置の遅延制御方法である。この遅延装置は、外部から入力されたストローブ信号を遅延させるものであり、ＤＬＬ回路と、ストローブ遅延素子と、ストローブ遅延制御回路を有する。ＤＬＬ回路は、遅延素子を有し、該遅延素子に入力された基準クロックが該遅延素子により１周期分遅延されるように該遅延素子を制御する第１の制御信号を生成する。ストローブ遅延素子は、ＤＬＬ回路の遅延素子と同一の構成を有し、ストローブ信号を、ストローブ遅延制御回路からの第２の制御信号に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路は、ＤＬＬ回路が生成した第１の制御信号と、ストローブ遅延素子による遅延量の期待値とからストローブ遅延素子に出力する上記第２の制御信号を求める。本発明のこの態様の遅延制御方法は、上記遅延装置におけるストローブ遅延素子に入力されるストローブ信号の周波数より高い周波数を有する基準クロックをＤＬＬ回路に供する。
なお、上記態様の方法を装置やシステムなどに置き換えて表現したもの、本発明の態様としては有効である。
本発明にかかる技術によれば、遅延装置の回路規模を抑制することができる。
図１は、本発明の実施の形態にかかるワン・チップのＬＳＩ１００を示す。このＬＳＩ１００は、ＤＲＡＭのインタフェースであり、クロック供給回路１１０と、ＤＬＬ回路１２０と、ストローブ遅延制御回路１３０と、遅延素子１４０と、ラッチ回路１５０を備える。ラッチ回路１５０を除いた他の機能ブロックは、遅延装置を構成する。
クロック供給回路１１０は、ＤＬＬ回路１２０に基準クロックを供すると共に、ＤＲＡＭにクロック信号（以下ＤＲＡＭクロック信号という）を供する。図示のように、クロック供給回路１１０は、ＰＬＬ回路１１２と分周回路１１４を備え、
ＰＬＬ回路１１２は、生成したクロック信号を基準クロックとしてＤＬＬ回路１２０に出力すると共に、分周回路１１４にも出力する。分周回路１１４は、ＰＬＬ回路１１２が生成したクロック信号を分周してＤＲＡＭクロック信号としてＤＲＡＭに出力する。ここで、例として、基準クロックの周波数が４００ＭＨｚであり、ＤＲＡＭクロック信号の周波数は、基準クロックの半分の２００ＭＨｚである。
ＤＲＡＭは、クロック供給回路１１０からのＤＲＡＭクロック信号に基づいて、ＤＲＡＭクロック信号と同一の周波数（ここでは２００ＭＨｚ）を有するストローブ信号を生成してデータ信号と共にＬＳＩ１００に出力する。データ信号は、ＬＳＩ１００のラッチ回路１５０に入力され、ストローブ信号はＬＳＩ１００の遅延素子１４０に入力され、遅延素子１４０により遅延された後にラッチ回路１５０に入力される。以下、遅延素子１４０により遅延前のストローブ信号をストローブ信号Ｓ１といい、遅延素子１４０により遅延後のストローブ信号をストローブ信号Ｓ２という。
ＤＬＬ回路１２０は、通常のＤＬＬ回路と同様の構成を有し、遅延素子１２２と、位相比較回路１２４と、制御回路１２６からなる。遅延素子１２２は、ストローブ信号を遅延させる遅延素子４０と同様の構成（レイアウトを含む）を有する。
遅延素子１２２は、制御回路１２６からの第１の制御信号ＣＴＲ１に応じて基準クロックを遅延させて位相比較回路１２４に出力する。位相比較回路１２４は、遅延素子１２２に入力される前の基準クロックと、遅延素子１２２により遅延された基準クロックとの位相比較をして、差分信号を制御回路１２６に出力する。制御回路１２６は、位相比較回路１２４からの差分信号に応じて、遅延素子１２２により基準クロックを１周期分遅延させるように第１の制御信号ＣＴＲ１を生成して遅延素子１２２をフィードバック制御する。この第１の制御信号は、具体的には、例えば遅延素子１２２が使用する段数を示す値とすることができる。
このような構成により、ＤＬＬ回路１２０は、最終的に基準クロックを１周期遅らせる遅延量で安定し、第１の制御信号ＣＴＲ１は、４００ＭＨｚの基準クロックを１周期させるために遅延素子１２２が使用する段数を示す値になる。この第１の制御信号ＣＴＲ１は、ストローブ遅延制御回路１３０にも出力される。
ストローブ遅延制御回路１３０は、入力された位相設定値と第１の制御信号ＣＴＲ１に基づいて、遅延素子１４０がストローブ信号Ｓ１を、位相設定値が示す遅延量の分遅延させる第２の制御信号ＣＴＲ２を生成して遅延素子１４０に出力する。位相設定値は、ストローブ信号Ｓ１の遅延量の期待値であり、例えば２５％（９０度）である。
式（１）は、位相設定値がパーセンテージ表示である場合に、ストローブ遅延制御回路１３０による第２の制御信号ＣＴＲ２の生成方法を示す。
第２の制御信号ＣＴＲ２＝位相設定値×第１の制御信号ＣＴＲ１×ｆ２／ｆ１ （１）
但し，ｆ１：基準クロックの周波数
ｆ２：ストローブ信号Ｓ１の周波数
例えば、上述した例のように、基準クロックの周波数が４００ＭＨｚであり、第１の制御信号ＣＴＲ１の周波数が２００ＭＨｚであり、位相設定値が２５％である場合、第２の制御信号ＣＴＲ２の値は、第１の制御信号ＣＴＲ１の値の１／２になる。
遅延素子１４０は、第２の制御信号ＣＴＲ２に応じた段数を用いてストローブ信号Ｓ１を遅延させてストローブ信号Ｓ２を得てラッチ回路１５０に出力する。
図２は、遅延素子１２２に入力される基準クロックと遅延素子１４０に入力されるストローブ信号Ｓ１の周波数が夫々４００ＭＨｚと２００ＭＨｚであり、位相設定値が２５％である場合の、基準クロック、データ信号、ストローブ信号Ｓ１と、ストローブ信号Ｓ２の位相関係の例を示す。図示のように、遅延素子１４０により、ストローブ信号Ｓ１の位相は、遅延素子１４０により９０度（２５％）遅延されている。
ここで、図２に示すストローブ信号の位相シフトを実現するために、ＤＬＬ回路１２０における遅延素子１２２の必要な段数を考える。遅延素子１２２の１段の遅延、すなわち１段を構成するバッファとセレクタの遅延の和が１２５ｐｓである場合、遅延が最も小さくなるＰＴＶ条件において、４００ＭＨｚの基準クロックを１周期分（２５００ｐｓ）遅延させるには、図３に示すように、遅延素子１２２の必要な段数は２０段で足りる。
また、この場合、遅延素子１４０は、２００ＭＨｚのストローブ信号Ｓ１の１／４周期の遅延分（１２５０ｐｓ）だけ遅延させるので、遅延素子１４０の段数は１０段で足りる。
すなわち、従来の遅延装置では、ＤＬＬ回路の遅延素子に入力する基準クロックの周波数と、ストローブ信号の周波数とが同じであるのに対して、本実施の形態のＬＳＩ１００における遅延装置では、ＤＬＬ回路１２０の遅延素子１２２に対して、ストローブ遅延素子１４０に入力されるストローブ信号Ｓ１より高い周波数を有する基準クロックを入力している。こうすることにより、ＤＬＬ回路１２０の遅延素子１２２の段数を減らすことができ、ひいては遅延装置乃至ＬＳＩ全体の回路規模を抑制することができる。
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対してさまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。
本発明の実施の形態にかかるＬＳＩを示す図である。 図１に示すＬＳＩにおける各信号の位相関係の例を示す図である。 図１に示すＬＳＩにおけるＤＬＬ回路の遅延素子の例を示す図である。 図１に示すＬＳＩにおけるストローブ遅延素子の例を示す図である。 従来の遅延装置を示す図である。 図５に示す従来の遅延装置における各信号の位相関係の例を示す図である。 図５に示す遅延装置におけるＤＬＬ回路の遅延素子の例を示す図である。
符号の説明
１０ 遅延装置
２０ ＤＬＬ回路
２２ 遅延素子
２４ 位相比較回路
２６ 制御回路
３０ 遅延設定値算出回路
４０ ストローブ遅延素子
１００ ＬＳＩ
１１０ クロック供給回路
１１２ ＰＬＬ回路
１１４ 分周回路
１２０ ＤＬＬ回路
１２２ 遅延素子
１２４ 位相比較回路
１２６ 制御回路
１３０ ストローブ遅延制御回路
１４０ 遅延素子
１５０ ラッチ回路

Claims (4)

  1. 外部から入力されたストローブ信号を遅延させる遅延装置であって、遅延素子を有し、該遅延素子に入力された基準クロックが前記遅延素子により１周期分遅延されるように前記遅延素子を制御する第１の制御信号を生成するＤＬＬ回路と、前記遅延素子と同一の構成を有し、前記ストローブ信号を、第２の制御信号に応じた遅延量の分遅延させるストローブ遅延素子と、前記ＤＬＬ回路が生成した前記第１の制御信号と前記ストローブ遅延素子による遅延量の期待値とから前記ストローブ遅延素子に出力する前記第２の制御信号を求めるストローブ遅延制御回路と、を備えた前記遅延装置に対して、
    前記ストローブ遅延素子に入力される前記ストローブ信号の周波数より高い周波数を有する前記基準クロックを前記ＤＬＬ回路に供することを特徴とする遅延制御方法。
  2. 外部から入力されたストローブ信号を遅延させる遅延装置であって、
    遅延素子を有し、該遅延素子に入力された基準クロックが前記遅延素子により１周期分遅延されるように前記遅延素子を制御する第１の制御信号を生成するＤＬＬ回路と、
    前記遅延素子と同一の構成を有し、前記ストローブ信号を、第２の制御信号に応じた遅延量の分遅延させるストローブ遅延素子と、
    前記ＤＬＬ回路が生成した前記第１の制御信号と、前記ストローブ遅延素子による遅延量の期待値とから前記ストローブ遅延素子に出力する前記第２の制御信号を求めるストローブ遅延制御回路と、
    前記ストローブ遅延素子に入力される前記ストローブ信号の周波数より高い周波数を有する前記基準クロックを前記ＤＬＬ回路に供するクロック供給回路とを備えることを特徴とする遅延装置。
  3. ワン・チップであることを特徴とする請求項２に記載の遅延装置。
  4. ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のインタフェースＬＳＩに備えられており、
    前記クロック供給回路は、さらに、前記基準クロックを分周して前記ストローブ信号と同一の周波数を有するＤＲＡＭクロック信号を得て前記ＤＲＡＭに出力し、
    前記ストローブ信号は、前記ＤＲＡＭが前記ＤＲＡＭクロック信号に基づいて生成して前記ストローブ遅延素子に入力した、データをラッチするための信号であることを特徴とする請求項２または３に記載の遅延装置。
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