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CN104821802A - 时钟生成方法及时钟生成电路 - Google Patents

时钟生成方法及时钟生成电路 Download PDF

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CN104821802A CN201510058368.8A CN201510058368A CN104821802A CN 104821802 A CN104821802 A CN 104821802A CN 201510058368 A CN201510058368 A CN 201510058368A CN 104821802 A CN104821802 A CN 104821802A
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Abstract

本发明提供一种时钟生成方法及时钟生成电路，在所述时钟生成电路中，可变分频电路根据分频比设定信号生成将源时钟进行分频的可变分频时钟。本发明的第1时钟同步电路与源时钟同步而生成将可变分频时钟延迟最大时钟数的第1延迟时钟，并供给于控制电路。1个以上的第2时钟同步电路与源时钟同步而生成将可变分频时钟分别延迟最大时钟数的1个以上的第2延迟时钟，并供给于1个以上的各功能模块。

Description

时钟生成方法及时钟生成电路
技术领域
本发明涉及一种在搭载功能模块、及与功能模块进行通信来控制其工作的控制电路的半导体芯片中，生成向控制电路及功能模块供给的时钟的时钟生成方法及时钟生成电路。
背景技术
随着半导体集成电路的制造工艺的微细化，半导体芯片逐渐大型化和多功能化。例如，在被称作片上系统(SOC：System on chip)的半导体集成电路的设计方法中，有时在半导体芯片上除了搭载分别实现预定功能的1个以上的功能模块以外，还搭载有与各功能模块进行通信来控制其工作的CPU(中央处理器)等控制电路。并且，通过在电路的非工作时下调工作时钟的频率来抑制待机时的耗电。
若半导体芯片大型化，则从时钟发生电路传输于各功能模块的工作时钟的物理布线距离变长，有时甚至达到数毫米。因此，即使在控制电路与各功能模块连接于相同的工作时钟时，有时也会对各功能模块供给根据传输距离分别延迟且其相位从供给于控制电路的工作时钟的相位偏移的工作时钟，从而在控制电路与各功能模块之间无法进行正确的通信。
为了应对这种问题，专利文献1(日本专利公开2005-38159号公报)中记载有如下内容：将主时钟信号进行分频并作为第1分频时钟信号来输出，并且利用主时钟信号对第1分频时钟信号进行同步匹配来输出第2分频时钟信号，以此来降低第2分频时钟信号的时钟偏移，并向半导体芯片内的多个逻辑电路供给与第1分频时钟信号相同相位的第2分频时钟信号。
并且，专利文献2(日本专利公开2007-189293号公报)中记载有如下内容：通过将第1时钟信号进行分频而生成第2时钟信号，并由第1及第2时钟信号生成具有第2时钟信号的周期，且逻辑电平的变化时点与第1时钟信号的时点相同的第3时钟信号，由此来抑制由第1时钟信号与第3时钟信号的传输路径上的芯片内部偏差引起的偏移，并改善时序收敛性。
专利文献1、2中，使分频时钟与其源时钟同步并将其重新保持来生成再生时钟，并分配于各功能模块，由此能够抑制芯片上变异性(OCV，on chipvariation：同一半导体芯片内的特性的偏差)的影响。然而，分频时钟的分频比可变时，在专利文献1、2中，用于生成再生时钟的FF(触发器)的级数固定，因此供给于控制电路与各功能模块的分频时钟的相位偏移而无法进行正确的通信。
图7是表示以往的时钟生成电路的结构的一例的电路图。该图所示的时钟生成电路56在搭载功能模块(A、B)14、16、及与各功能模块14、16进行通信来控制其工作的控制电路12的半导体芯片中，生成分别供给于控制电路12及功能模块14、16的延迟时钟，且具备分频电路58、及时钟同步电路60、62。
分频电路58将源时钟进行m分频(m为2以上的整数)来生成具有源时钟的频率的1/m频率的分频时钟。
时钟同步电路60与源时钟同步而生成使分频时钟延迟4个时钟的延迟时钟A，并将所生成的延迟时钟A供给于与延迟时钟A同步而工作的功能模块14。
时钟同步电路62与源时钟同步而生成使分频时钟延迟2个时钟的延迟时钟B，并将所生成的迟延时钟B供给于与延迟时钟B同步而工作的功能模块16。
当没有时钟同步电路60、62时，根据传输距离分别延迟的可变分频时钟将会供给于各功能模块14、16。
通过时钟同步电路60、62使分频时钟延迟的4个时钟及2个时钟的时钟数是，为了使控制电路12和各功能模块14、16与分频时钟同步而工作，在没有时钟同步电路60、62的情形下，根据从分频电路58传输于各功能模块14、16的各分频时钟的传输距离，对传输于各功能模块14、16的各可变分频时钟计算出的、需要与源时钟同步而使可变分频时钟延迟的时钟数。
时钟同步电路60与延迟的4个时钟对应地具备串联连接的4级的FF(延迟电路)64、66、68、70。在FF64、66、68、70的时钟输入端子输入有源时钟，在初级的FF64的数据输入端子输入有分频时钟。从FF64、66、68、70的数据输出端子分别输出再生时钟1～3及延迟时钟A。
分频时钟与源时钟的上升同步而通过4级的FF64、66、68、70各延迟1个时钟。其结果，从时钟同步电路60输出分频时钟延迟了源时钟的4个时钟的延迟时钟A。
同样地，时钟同步电路62与迟延的2个时钟对应地具备串联连接的2级的FF72、74。在FF72、74的时钟输入端子输入有源时钟，在初级的FF72的数据输入端子输入有分频时钟。从FF72、74的数据输出端子分别输出再生时钟1及延迟时钟B。
分频时钟与源时钟的上升同步而通过2级的FF72、74各延迟1个时钟。其结果，从时钟同步电路62输出分频时钟延迟了源时钟的2个时钟的延迟时钟B。
在时钟生成电路56中，通过分频电路58，生成源时钟被m分频的分频时钟。
接着，通过时钟同步电路60，与源时钟的上升同步而生成分频时钟延迟4个时钟的延迟时钟A，并供给于功能模块14。并且，通过时钟同步电路62，与源时钟的上升同步而生成分频时钟延迟2个时钟的延迟时钟B，并供给于功能模块16。
图8是表示分频时钟为2分频时钟时的图7所示的时钟生成电路的工作的一例的时序图。
分频时钟为2分频时钟时，如该时序图所示，分频时钟与源时钟的上升同步，高电平及低电平交替变化。再生时钟1～3同样地与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的1～3个时钟。延迟时钟A、B与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的4个时钟及2个时钟。
从而，延迟时钟A、B及分频时钟同步而其相位也一致，控制电路12能够与各功能模块14、16正确地进行通信来控制其工作。
图9是表示分频时钟为5分频时钟时的图7所示的时钟生成电路的工作的一例的时序图。
分频时钟为5分频时钟时，如该时序图所示，分频时钟与源时钟的上升同步，高电平及低电平交替变化。将分频时钟的高电平设为源时钟的2个时钟的脉冲宽度，将低电平设为源时钟的3个时钟的脉冲宽度。再生时钟1～3同样地与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的1～3个时钟。延迟时钟A、B与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的4个时钟及2个时钟。
从而，延迟时钟A、B及分频时钟进行同步，但其相位偏移，因此控制电路12无法与各功能模块14、16正确地进行通信。
时钟生成电路56的时钟同步电路60、62结构对应于分频时钟固定为2分频时钟的情况。因此，在时钟生成电路56的结构中，若分频时钟从2分频时钟变成其他分频比的分频时钟，则延迟时钟A、B及分频时钟的相位偏移。从而，存在控制电路12无法与各功能模块14、16正确地进行通信，且无法控制其工作的问题。
发明内容
本发明的目的在于解决前述现有技术的问题，提供一种即使在分频时钟的分频比改变的情况下，控制电路也能够与功能模块正确地进行通信来控制其工作的时钟生成电路。
为了实现上述目的，本发明提供一种时钟生成方法，在搭载1个以上的功能模块、及控制所述1个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述1个以上的各功能模块供给的延迟时钟，的其特征在于，所述时钟生成方法包括：
根据分频比设定信号，生成将源时钟进行分频的可变分频时钟的步骤；
为了使所述控制电路和所述1个以上的各功能模块与所述可变分频时钟同步工作，在没有使所述可变分频时钟延迟的时钟同步电路的情形下，根据从生成所述可变分频时钟的可变分频电路传输于所述1个以上的功能模块的所述各可变分频时钟的传输距离，对传输于所述1个以上的功能模块的各可变分频时钟计算与所述源时钟同步而使所述可变分频时钟延迟的时钟数的步骤；
求出在所述计算出的时钟数中作为最大的时钟数的最大时钟数的步骤；
与所述源时钟同步而生成使所述可变分频时钟延迟所述最大时钟数的第1延迟时钟，并将所述第1延迟时钟供给于与所述第1延迟时钟同步而工作的所述控制电路的步骤；
与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的1个以上的第2延迟时钟，并将所述1个以上的各第2延迟时钟供给于与所述1个以上的各第2延迟时钟同步而工作的所述1个以上的各功能模块的步骤。
并且，本发明提供一种时钟生成电路，在搭载1个以上的功能模块、及控制所述1个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述1个以上的各功能模块供给的延迟时钟，其特征在于，所述时钟生成电路包括：
可变分频电路，根据分频比设定信号，生成将源时钟进行分频的可变分频时钟；
第1时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟延迟了预先设定的最大时钟数的第1延迟时钟，并将所述第1延迟时钟供给于与所述第1延迟时钟同步而工作的所述控制电路；及
1个以上的第2时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的1个以上的第2延迟时钟，并将所述1个以上的各第2延迟时钟供给于与所述1个以上的第2延迟时钟同步而工作的所述1个以上的各功能模块，
所述最大时钟数是，为了使所述控制电路和所述1个以上的各功能模块与所述可变分频时钟同步而工作，在没有所述第1时钟同步电路及所述1个以上的第2时钟同步电路的情形下，根据从所述可变分频电路传输于所述1个以上的功能模块的各所述可变分频时钟的传输距离，对传输于所述1个以上的功能模块的可变分频时钟计算出的、与所述源时钟同步而使所述可变分频时钟延迟的时钟数中最大的时钟数。
在本发明的时钟生成电路中，生成使可变分频时钟延迟了预先设定的源时钟的时钟数的延迟时钟。因此，与可变分频时钟的分频比无关地，延迟时钟始终被同步，其相位一致。从而，即使在可变分频时钟的分频比改变时，延迟时钟也始终进行同步且其相位一致，因此控制电路始终能够与各功能模块正确地进行通信并控制其工作。
附图说明
图1是表示本发明的时钟生成电路的结构的第1实施方式的电路图。
图2是求取最大时钟数时的一例的流程图。
图3是表示图1所示的时钟生成电路的工作的一例的流程图。
图4是表示可变分频时钟为2分频时钟时的图1所示的时钟生成电路的工作的一例的时序图。
图5是表示可变分频时钟为5分频时钟时的图1所示的时钟生成电路的工作的一例的时序图。
图6是表示本发明的时钟生成电路的结构的第2实施方式的电路图。
图7是表示现有的时钟生成电路的结构的一例的电路图。
图8是表示分频时钟为2分频时钟时的图7所示的时钟生成电路的工作的一例的时序图。
图9是表示分频时钟为5分频时钟时的图7所示的时钟生成电路的工作的一例的时序图。
主要符号说明
10、34、56：时钟生成电路
12：控制电路
14、16：功能模块
18：可变分频电路
20、22、24、36、38、60、62：时钟同步电路
26、28、30、32、40、42、44、46、48、52、54、64、66、68、70、72、74：FF(延迟电路)
50：多路复用器
58：分频电路
具体实施方式
以下，根据附图所示的适当实施方式，对本发明的时钟生成电路进行详细说明。
图1是表示本发明的时钟生成电路的结构的第1实施方式的电路图。该图所示的时钟生成电路10在搭载功能模块(A、B)14、16、及与各功能模块14、16进行通信来控制其工作的控制电路12的半导体芯片中，生成分别供给于控制电路12及各功能模块14、16的延迟时钟，且具备可变分频电路18、及时钟同步电路20、22、24。
可变分频电路18根据分频比设定信号将源时钟进行N分频(N为根据分频比设定信号决定的2以上的整数)而生成具有与分频比设定信号对应的分频比即源时钟的频率的1/N频率的可变分频时钟。
分频比设定信号及源时钟例如从半导体芯片的外部或者搭载于半导体芯片的其他功能模块输入。
接着，时钟同步电路20与源时钟同步而生成使可变分频时钟延迟了预先设定的最大时钟数的延迟时钟C，并将所生成的延迟时钟C供给于与延迟时钟C同步而工作的控制电路12。
没有时钟同步电路22、24时，对各功能模块14、16供给根据传输距离分别延迟的可变分频时钟。
最大时钟数是，为了使控制电路12和各功能模块14、16与可变分频时钟同步工作，在没有时钟同步电路22、24的情形下，根据从可变分频电路18传输于各功能模块14、16的各可变分频时钟的传输距离，对传输于各功能模块14、16的各可变分频时钟计算出的、与源时钟同步而使可变分频时钟延迟的时钟数中，最大的时钟数以上的时钟数。
另外，通过将最大时钟数设为使传输于各功能模块14、16的各可变分频时钟延迟的时钟数中的最大的时钟数，能够将时钟同步电路20、22、24的电路规模设为必要最小限度。
时钟同步电路20是当最大时钟数为4个时钟时的电路，与此对应地，具备串联连接的4级的FF(延迟电路)26、28、30、32。在FF26、28、30、32的时钟输入端子输入有源时钟，在初级的FF26的数据输入端子输入有可变分频时钟。从FF26、28、30、32的数据输出端子分别输出再生时钟1～3及延迟时钟C。
可变分频时钟与源时钟的上升同步而通过4级的FF26、28、30、32各延迟1个时钟。其结果，从时钟同步电路20输出可变分频时钟延迟了源时钟的4个时钟的延迟时钟C。
同样地，时钟同步电路22与源时钟同步而生成使可变分频时钟延迟最大时钟数的延迟时钟A，并将所生成的延迟时钟A供给于与延迟时钟A同步而工作的功能模块14。
时钟同步电路24与源时钟同步而生成使可变分频时钟延迟最大时钟数的延迟时钟B，并将所生成的延迟时钟B供给于与延迟时钟B同步而工作的功能模块16。
时钟同步电路22、24的结构与时钟同步电路20相同，在4级的FF26、28、30、32中，将前半部分的2级的FF26、28设置于功能模块14、16的外部，将后半部分的2级的FF30、32设置于功能模块14、16的内部。并且，延迟时钟A、B分别供给于与延迟时钟A、B同步而工作的功能模块14、16的内部电路。如此，构成时钟同步电路22、24的各延迟电路不仅可以设置于各功能模块14、16的外部，还可以设置于其内部。
接着，参考图2及图3所示的流程图，对求出最大时钟数的方法、及图1所示的时钟生成电路10的工作进行说明。
求取最大时钟数时，首先，通过可变分频电路18根据分频比设定信号生成将源时钟分频的可变分频时钟(图2的步骤S1)。
如前所述，没有各时钟同步电路22、24的情形下，根据传输距离各自延迟的可变分频时钟从可变分频电路18供给于各功能模块14、16。
接着，为了使控制电路12与各功能模块14、16分别与可变分频时钟同步工作，根据传输于各功能模块14、16的各可变分频时钟的传输距离，对传输于各功能模块14、16的各可变分频时钟计算与源时钟同步而使可变分频时钟延迟的时钟数(图2的步骤S2)。
并且，求出计算出的时钟数中的最大时钟数以上的时钟数即最大时钟数(图2的步骤S3)。
如图7所示的现有的时钟生成电路56，使传输于各功能模块14、16的可变分频时钟延迟的时钟数为4个时钟及2个时钟时，例如将最大时钟数设为4个时钟。此时，如图1所示，构成各时钟同步电路20、22、24的FF的级数为4级。
在时钟生成电路10中，通过可变分频电路18，源时钟根据分频比设定信号被分频，并生成分频比与分频比设定信号相对应的可变分频时钟(图3的步骤S4)。
接着，通过时钟同步电路20，与源时钟的上升同步而生成可变分频时钟延迟了源时钟的4个时钟的延迟时钟C，并供给于控制电路12(图3的步骤S5)。
同样地，通过时钟同步电路22，与源时钟的上升同步而生成可变分频时钟延迟4个时钟的延迟时钟A，并供给于功能模块14。并且，通过时钟同步电路24，与源时钟的上升同步而生成可变分频时钟延迟4个时钟的延迟时钟B，并供给于功能模块16(图3的步骤S6)。
图4是表示可变分频时钟为2分频时钟时的图1所示的时钟生成电路的工作的一例的时序图。
当可变分频时钟为2分频时钟时，如该时序图所示，可变分频时钟及再生时钟1～3与图8所示的分频时钟及再生时钟1～3同样地进行工作。并且，延迟时钟A、B、C与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的4个时钟。
从而，延迟时钟A、B、C进行同步而其相位也一致，因此控制电路12能够与各功能模块14、16正确地进行通信来控制其工作。
图5是表示可变分频时钟为5分频时钟时的图1所示的时钟生成电路的工作的一例的时序图。
当可变分频时钟为5分频时钟时，如该时序图所示，可变分频时钟及再生时钟1～3与图9所示的分频时钟及再生时钟1～3同样地进行工作。并且，延迟时钟A、B、C与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的4个时钟。
从而，延迟时钟A、B、C进行同步而其相位也一致，因此控制电路12能够与各功能模块14、16正确地进行通信来控制其工作。
在时钟生成电路10中，生成使可变分频时钟延迟了源时钟的4个时钟的延迟时钟A、B、C。因此，与可变分频时钟的分频比无关地，延迟时钟A、B、C始终被同步，且其相位一致。从而，即使可变分频时钟的分频比改变，延迟时钟A、B、C也始终进行同步，且相位一致，因此控制电路12能够始终与各功能模块14、16正确地进行通信来控制其工作。
另外，图4及图5所示的延迟时钟A、B、C从源时钟的上升偏移预定时间。该预定时间表示，从图1所示的时钟同步电路20、22、24的最末端级的FF32输出的延迟时钟A、B、C至供给于与其分别对应的功能模块14、16及控制电路12的内部电路为止的因传输距离而延迟的时间。
接着，图6是表示本发明的时钟生成电路的结构的第2实施方式的电路图。该图所示的时钟生成电路34具备可变分频电路18、及时钟同步电路36、38。
可变分频电路18与图1所示的相同。
时钟同步电路36、38分别与源时钟同步而生成将可变分频时钟延迟了由分频比设定信号设定的时钟数的延迟时钟A、B，并将所生成的延迟时钟A、B分别供给于与延迟时钟A、B同步而工作的功能模块14、16的内部电路。
时钟同步电路36具备串联连接的5级的FF40、42、44、46、48、多路复用器50、及串联连接的2级的FF52、54。在FF40、42、44、46、48、52、54的时钟输入端子输入有源时钟，在初级的FF40的数据输入端子输入有可变分频时钟。再生时钟1～4分别从FF42、44、46、48的数据输出端子输出，并输入于多路复用器50。在FF52的数据输入端子输入有多路复用器50的输出信号，从最末端级的FF54的数据输出端子输出延迟时钟A。
可变分频时钟与源时钟的上升同步而通过5级的FF40、42、44、46、48各延迟1个时钟。根据未图示的分频比设定信号从多路复用器50输出再生时钟1～4中的1个再生时钟。多路复用器50的输出信号进一步与源时钟的上升同步而通过2级的FF52、54各延迟1个时钟。其结果，从时钟同步电路36输出可变分频时钟延迟了由分频比设定信号设定的时钟数的延迟时钟A。
对于时钟同步电路38来说，在时钟同步电路36中串联连接的2级的FF52、54仅成为1级的FF54，除此之外，与时钟同步电路36的结构相同，且与时钟同步电路36同样地进行工作。
同样地，构成时钟同步电路36、38的各延迟电路及多路复用器不仅可以设置于各功能模块14、16的外部，也可以设置于其内部。
接着，对图6所示的时钟生成电路34的工作进行说明。
在时钟生成电路34中，通过可变分频时钟18，源时钟根据分频比设定信号被分频，生成分频比与分频比设定信号相对应的可变分频时钟。
接着，通过时钟同步电路36，与源时钟的上升同步而生成可变分频时钟延迟了由分频比设定信号设定的时钟数的延迟时钟A，并供给于功能模块14。并且，通过时钟同步电路38，与源时钟的上升同步而生成可变分频时钟延迟了由分频比设定信号设定的时钟数的延迟时钟B，并供给于功能模块16。
在时钟生成电路34中，生成延迟了由分频比设定信号设定的时钟数的延迟时钟A、B。因此，能够得到与时钟生成电路10的情况相同的效果。
另外，在时钟生成电路34中，随着能够通过可变分频电路18分频的可变分频时钟的分频比增大，构成时钟同步电路36、38的FF的级数和多路复用器的尺寸变大，因此冗长的电路增大。从而，虽然时钟生成电路10、34可实现相同的功能，但时钟生成电路10的电路结构与时钟生成电路34相比较简单，具有能够缩小实现相同的功能所需的电路规模这种优点。
另外，可变分频电路、时钟同步电路、延迟电路的具体的电路结构没有任何限定，能够采用可实现相同功能的各种结构的电路。并且，功能模块的数量也不限定为2个，可为1个以上的任意个。
本发明的内容基本如上。
以上，对本发明进行了详细说明，但本发明并不限定于上述实施方式，当然，在不脱离本发明宗旨的范围内可进行各种改进和变更。

Claims (9)

1.一种时钟生成方法，在搭载1个以上的功能模块、及控制所述1个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述1个以上的功能模块中的每一个供给的延迟时钟，其特征在于，所述时钟生成方法包括：
根据分频比设定信号，生成将源时钟进行分频的可变分频时钟的步骤；
为了使所述控制电路和所述1个以上的功能模块中的每一个与所述可变分频时钟同步而工作，在没有使所述可变分频时钟延迟的时钟同步电路的情形下，根据从生成所述可变分频时钟的可变分频电路传输于所述1个以上的功能模块的各所述可变分频时钟的传输距离，对传输于所述1个以上的功能模块的各可变分频时钟计算与所述源时钟同步而使所述可变分频时钟延迟的时钟数的步骤；
求出在计算出的所述时钟数中作为最大的时钟数以上的时钟数的最大时钟数的步骤；
与所述源时钟同步而生成使所述可变分频时钟延迟所述最大时钟数的第1延迟时钟，并将所述第1延迟时钟供给于与所述第1延迟时钟同步而工作的所述控制电路的步骤；
与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的1个以上的第2延迟时钟，并将所述1个以上的第2延迟时钟中的每一个供给于与所述1个以上的第2延迟时钟中的每一个同步而工作的所述1个以上的功能模块中的每一个的步骤。
2.根据权利要求1所述的时钟生成方法，其特征在于，
所述分频比设定信号从所述半导体芯片的外部输入。
3.根据权利要求1所述的时钟生成方法，其特征在于，
所述分频比设定信号从搭载于所述半导体芯片的其他功能模块输入。
4.一种时钟生成电路，在搭载1个以上的功能模块、及控制所述1个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述1个以上的功能模块中的每一个供给的延迟时钟，其特征在于，所述时钟生成电路包括：
可变分频电路，根据分频比设定信号，生成将源时钟进行分频的可变分频时钟；
第1时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟延迟了预先设定的最大时钟数的第1延迟时钟，并将所述第1延迟时钟供给于与所述第1延迟时钟同步而工作的所述控制电路；
1个以上的第2时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的1个以上的第2延迟时钟，并将所述1个以上的第2延迟时钟中的每一个供给于与所述1个以上的第2延迟时钟中的每一个同步而工作的所述1个以上的功能模块中的每一个，
所述最大时钟数是，为了使所述控制电路和所述1个以上的功能模块中的每一个与所述可变分频时钟同步而工作，在没有所述第1时钟同步电路及所述1个以上的第2时钟同步电路的情形下，根据从所述可变分频电路传输于所述1个以上的功能模块的各所述可变分频时钟的传输距离，对传输于所述1个以上的功能模块的各可变分频时钟计算出的、与所述源时钟同步而使所述可变分频时钟延迟的时钟数中最大的时钟数以上的时钟数。
5.根据权利要求4所述的时钟生成电路，其特征在于，
所述分频比设定信号从所述半导体芯片的外部输入。
6.根据权利要求4所述的时钟生成电路，其特征在于，
所述分频比设定信号从搭载于所述半导体芯片的其他功能模块输入。
7.根据权利要求4至6中的任一项所述的时钟生成电路，其特征在于，
所述第1时钟同步电路具备串联连接的、与所述最大时钟数对应的级数的延迟电路，且通过与所述源时钟同步而使所述可变分频时钟各延迟1个时钟，从而生成使所述可变分频时钟延迟所述最大时钟数的所述第1延迟时钟。
8.根据权利要求4至6中的任一项所述的时钟生成电路，其特征在于，
所述1个以上的第2时钟同步电路分别具备串联连接的、与所述最大时钟数对应的级数的延迟电路，且通过与所述源时钟同步而使所述可变分频时钟各延迟1个时钟，从而生成使所述可变分频时钟延迟所述最大时钟数的所述第2延迟时钟。
9.根据权利要求8所述的时钟生成电路，其特征在于，
与所述最大时钟数对应的级数的延迟电路中，至少1个延迟电路设置于所述功能模块的外部，剩余的延迟电路设置于所述功能模块的内部。
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