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TWI574383B - 半導體裝置 - Google Patents

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TWI574383B
TWI574383B TW103110459A TW103110459A TWI574383B TW I574383 B TWI574383 B TW I574383B TW 103110459 A TW103110459 A TW 103110459A TW 103110459 A TW103110459 A TW 103110459A TW I574383 B TWI574383 B TW I574383B
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山崎舜平
小山潤
加藤清
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半導體能源研究所股份有限公司
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Description

半導體裝置
所公開的發明關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的記憶體裝置可以粗分為如果沒有電力供給儲存內容就消失的揮發性記憶體裝置和即使沒有電力供給也保持儲存內容的非揮發性記憶體裝置。
作為揮發性記憶體裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資料。
根據上述原理，因為當從DRAM讀出資料時電容器的電荷消失，所以每次讀出資料時都需要再次進行寫入工作。另外，因為在構成記憶元件的電晶體中存在漏電流，而即使電晶體未被選擇電荷也流出或流入，所以資料的保持期間較短。為此，需要按規定的週期再次進行寫入工作(刷新工作)，由此，難以充分降低耗電量。另外，因為 如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的其他記憶體裝置以實現較長期間的資料儲存保持。
作為揮發性記憶體裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性記憶體裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和溝道形成區域之間具有浮動閘極，在該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)、不需要進行揮發性記憶體裝置所需要的刷新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的隧道電流會引起構成記憶元件的閘極絕緣層的退化，因此發生因規定次數的寫入而使記憶元件不能工作的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數均等的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用了上述方法，也不能從根本上解決使用壽命的問題。就是說，快閃記憶體不合適於資料的重寫頻度高的用途。
另外，為了在浮動閘極保持電荷或者去除該電荷，需要高電壓和用於該目的的電路。再者，還有由於電荷的保持或去除需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開第S57-105889號公報
鑒於上述問題，所公開的發明的一個實施例的目的之一就是提供一種即使在資料儲存保持期間中沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的半導體裝置。
在所公開的發明中，使用高純度化了的氧化物半導體來構成半導體裝置。因為使用高純度化了的氧化物半導體來構成的電晶體的漏電流極小，所以可以在極長期間內保持資料。
所公開的發明的一個實施例是一種半導體裝置，包括：具有第一源極電極以及第一汲極電極、與第一源極電極以及第一汲極電極電連接且使用氧化物半導體材料的第一溝道形成區域、第一溝道形成區域上的第一閘極絕緣層、以及第一閘極絕緣層上的第一閘極電極的第一電晶體；以及電容器，其中第一電晶體的第一源極電極和第一汲極電極中的一個與電容器的一個電極電連接。
另外，在上述結構中，電容器可以包括：第一源極電極或第一汲極電極、第一閘極絕緣層、以及第一閘極絕緣 層上的電容器用電極。
另外，在上述結構中也可以包括：具有第二源極電極以及第二汲極電極、與第二源極電極以及第二汲極電極電連接且使用氧化物半導體的第二溝道形成區域、第二溝道形成區域上的第二閘極絕緣層、以及第二閘極絕緣層上的第二閘極電極的第二電晶體；源極線；位元線；字線；第一信號線；以及第二信號線，其中第二閘極電極、第一源極電極和第一汲極電極中的一個、以及電容器的一個電極的電連接，源極線與第二源極電極電連接，位元線與第二汲極電極電連接，第一信號線與第一源極電極和第一汲極電極中的另一個電連接，第二信號線與第一閘極電極電連接，字線與電容器的另一個電極電連接。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。另外，“上”或“下”只是為了便於說明而使用的，在沒有特別的說明時，“上”或“下”還包括其上下倒轉的情況。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有 時互相調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻器、電感器、電容器、其他具有各種功能的元件等。
本發明的一個實施例提供一種包括使用氧化物半導體的電晶體的半導體裝置。因為使用氧化物半導體的電晶體的截止電流極小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，在根據所公開的發明的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件退化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以完全不會發生閘極絕緣層的退化等的問題。就是說，根據所公開的發明的半導體裝置對寫入次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為是根據電晶體的導通狀態或截止狀態而進行資料的寫 入，所以容易實現高速工作。另外，還有不需要用於擦除資料的工作的優點。
像這樣，藉由所公開的發明的一個實施例，可以提供一種即使沒有電力供給也可以保持儲存內容，且對寫入次數沒有限制的半導體裝置。
138‧‧‧絕緣層
140‧‧‧氧化物半導體層
142a‧‧‧源極電極或汲極電極
142b‧‧‧源極電極或汲極電極
143‧‧‧絕緣層
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧電極
150‧‧‧層間絕緣層
152‧‧‧層間絕緣層
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容器
181‧‧‧記憶體單元陣列
190‧‧‧記憶體單元
200‧‧‧基板
202‧‧‧絕緣層
206‧‧‧氧化物半導體層
206a‧‧‧氧化物半導體層
208a‧‧‧源極電極或汲極電極
208b‧‧‧源極電極或汲極電極
212‧‧‧閘極絕緣層
214‧‧‧閘極電極
216‧‧‧層間絕緣層
218‧‧‧層間絕緣層
250‧‧‧電晶體
300‧‧‧基板
302‧‧‧絕緣層
304‧‧‧第一氧化物半導體層
304a‧‧‧第一氧化物半導體層
305‧‧‧第二氧化物半導體層
306‧‧‧第二氧化物半導體層
306a‧‧‧第二氧化物半導體層
308a‧‧‧源極電極或汲極電極
308b‧‧‧源極電極或汲極電極
312‧‧‧閘極絕緣層
314‧‧‧閘極電極
316‧‧‧層間絕緣層
318‧‧‧層間絕緣層
350‧‧‧電晶體
400‧‧‧基板
402‧‧‧絕緣層
406‧‧‧氧化物半導體層
406a‧‧‧氧化物半導體層
408‧‧‧導電層
408a‧‧‧源極電極或汲極電極
408b‧‧‧源極電極或汲極電極
410‧‧‧絕緣層
410a‧‧‧絕緣層
410b‧‧‧絕緣層
411a‧‧‧氧化區域
411b‧‧‧氧化區域
412‧‧‧閘極絕緣層
414‧‧‧閘極電極
416‧‧‧層間絕緣層
418‧‧‧層間絕緣層
450‧‧‧電晶體
620‧‧‧記憶體單元陣列
630‧‧‧記憶體單元
631‧‧‧電晶體
632‧‧‧電容器
640‧‧‧記憶體單元陣列
650‧‧‧記憶體單元
651‧‧‧電晶體
652‧‧‧電晶體
653‧‧‧電晶體
654‧‧‧電晶體
655‧‧‧電晶體
656‧‧‧電晶體
701‧‧‧框體
702‧‧‧框體
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧本體
712‧‧‧觸屏筆
713‧‧‧顯示部
714‧‧‧操作按鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧框體
723‧‧‧框體
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧框體
741‧‧‧框體
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧照相用透鏡
748‧‧‧外部連接端子
749‧‧‧太陽能電池單元
750‧‧‧外部記憶體插槽
761‧‧‧本體
763‧‧‧取景器
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視裝置
771‧‧‧框體
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控器
在附圖中：圖1A至圖1D是半導體裝置的截面圖；圖2A1、2A2及2B是半導體裝置的電路圖；圖3A至圖3E是有關半導體裝置的製造製程的截面圖；圖4A至圖4E是有關半導體裝置的製造製程的截面圖；圖5A至圖5E是有關半導體裝置的製造製程的截面圖；圖6A至圖6E是有關半導體裝置的製造製程的截面圖；圖7A和圖7B是半導體裝置的電路圖；圖8A至圖8C是半導體裝置的電路圖；圖9A和圖9B是半導體裝置的電路圖；圖10A至圖10F是用於說明包含半導體裝置的電子設備的圖；以及圖11是示出記憶視窗(Memory Window)的寬度的 檢查結果的圖。
下面，使用附圖對本發明的實施例的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施例所記載的內容中。
另外，附圖等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於附圖等所公開的位置、大小、範圍等。
另外，本說明書中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施例1
在本實施例中，參照圖1A至圖1D和圖2A1至圖2B對根據所公開的發明的一個實施例的半導體裝置的結構及製造方法進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
〈半導體裝置的截面結構〉
圖1A至圖1D是半導體裝置的結構的例子。圖1A至圖1D示出半導體裝置的截面。圖1A至圖1D所示的半導體裝置具有使用氧化物半導體的電晶體162和電容器164。
另外，雖然說明上述電晶體為n溝道型電晶體的情況，但是當然也可以使用p溝道型電晶體。另外，所公開的發明的技術本質在於：為了保持資料，將氧化物半導體用於電晶體162。所以，半導體裝置的具體結構不侷限於這裏所示的結構。
圖1A中的電晶體162包括：隔著絕緣層138而設置在基板200上的源極電極或汲極電極142a以及源極電極或汲極電極142b；與源極電極或汲極電極142a以及源極電極或汲極電極142b電連接的氧化物半導體層144；覆蓋源極電極或汲極電極142a、源極電極或汲極電極142b和氧化物半導體層144的閘極絕緣層146；在閘極絕緣層146上設置為重疊於氧化物半導體層144的閘極電極148a。
在此，氧化物半導體層144最好藉由被充分地去除氫等的雜質，或者被供給充分的氧，而被高純度化。明確地說，例如將氧化物半導體層144的氫濃度設定為5×1019atoms/cm3或更低，最好設定為5×1018atoms/cm3或更低，更佳地設定為5×1017atoms/cm3或更低。另外，上述氧化物半導體層144中的氫濃度是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)來測量的。 如此，在氫濃度被充分降低而被高純度化，並藉由被供給充分的氧來降低起因於氧缺乏的能隙中的缺陷能級的氧化物半導體層144中，載子濃度為低於1×1012/cm3，最好為低於1×1011/cm3，更佳為低於1.45×1010/cm3。例如，室溫下的截止電流密度(將截止電流除以電晶體的溝道寬度的值)為10zA/μm至100zA/μm(1zA(zeptoampere)等於1×10-21A)左右。如此，藉由使用被i型化(本質化)或實質上被i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
另外，在圖1A所示的電晶體162中，不將氧化物半導體層144加工為島狀，因此可以防止由於加工時的蝕刻導致的氧化物半導體層144的污染。
電容器164包括源極電極或汲極電極142a、氧化物半導體層144、閘極絕緣層146和電極148b。換言之，源極電極或汲極電極142a用作電容器164的一個電極，電極148b用作電容器164的另一個電極。
另外，在圖1A所示的電容器164中，藉由層疊氧化物半導體層144和閘極絕緣層146，可以充分確保源極電極或汲極電極142a和電極148b之間的絕緣性。
另外，在電晶體162和電容器164中，最好將源極電極或汲極電極142a、源極電極或汲極電極142b、以及絕緣層143的端部形成為錐形形狀。在此，將錐形角例如設定為30°或更大且60°或更小。注意，錐形角是指當從垂直於截面(與基板的表面正交的面)的方向觀察具有錐形形 狀的層(例如，源極電極或汲極電極142a)時，該層的側面和底面所形成的傾斜角。這是因為藉由將源極電極或汲極電極142a、源極電極或汲極電極142b的端部形成為錐形形狀，可以提高氧化物半導體層144的覆蓋性，並防止斷裂的緣故。
另外，在電晶體162和電容器164上設置有層間絕緣層150，在層間絕緣層150上設置有層間絕緣層152。
圖1B所示的電晶體和電容器是圖1A所示的電晶體和電容器的變形例子之一。
圖1B所示的結構和圖1A所示的結構的不同點在於將氧化物半導體層形成為島狀。換言之，在圖1A所示的結構中，氧化物半導體層144覆蓋絕緣層138、源極電極或汲極電極142a以及源極電極或汲極電極142b的整體。另一方面，在圖1B所示的結構中，島狀的氧化物半導體層144覆蓋絕緣層138、源極電極或汲極電極142a以及源極電極或汲極電極142b的一部分。在此，最好將島狀的氧化物半導體層144的端部形成為錐形形狀。最好將錐形角例如設定為30°或更大且60°或更小。
另外，在電容器164中，藉由層疊氧化物半導體層144和閘極絕緣層146，可以充分確保源極電極或汲極電極142a和電極148b之間的絕緣性。
圖1C所示的電晶體和電容器是圖1A所示的電晶體和電容器的變形例子之一。
圖1C所示的結構和圖1A所示的結構的不同點在 於：絕緣層143形成在源極電極或汲極電極142a和源極電極或汲極電極142b上；氧化物半導體層144形成為覆蓋絕緣層143、源極電極或汲極電極142a以及源極電極或汲極電極142b。另外，氧化物半導體層144被設置為藉由設置在絕緣層143中的開口與源極電極或汲極電極142a連接。
藉由具有絕緣層143，降低形成在閘極電極與源極電極或汲極電極之間的電容，而可以實現電晶體的工作的高速化。
圖1D所示的電晶體和電容器是圖1B和圖1C所示的電晶體和電容器的變形例子之一。
圖1D所示的結構和圖1B所示的結構的不同點在於：在圖1D中，絕緣層143形成在源極電極或汲極電極142a和源極電極或汲極電極142b上；氧化物半導體層144形成為覆蓋絕緣層143、源極電極或汲極電極142a以及源極電極或汲極電極142b。另外，圖1D所示的結構和圖1C所示的結構的不同點在於將氧化物半導體層144形成為島狀。藉由採用該結構，可以兼得圖1B所示的結構中的效果和圖1C所示的結構中的效果。
〈半導體裝置的電路結構及工作〉
接著，對上述半導體裝置的電路結構的例子及其工作進行說明。圖2A1至圖2B是使用圖1A至圖1D所示的半導體裝置的電路結構的例子。
在圖2A1所示的半導體裝置中，第一佈線(1st Line：也稱為源極線)與電晶體160的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體160的汲極電極電連接。另外，第三佈線(3rd Line：也稱為第一信號線)與電晶體162的源極電極和汲極電極中的一個電連接，第四佈線(4th Line：也稱第二信號線)與電晶體162的閘極電極電連接。再者，電晶體160的閘極電極和電晶體162的源極電極和汲極電極中的另一個與電容器164的一個電極電連接，第五佈線(5th Line：也稱為字線)與電容器164的另一個電極電連接。
在此，將上述使用氧化物半導體的電晶體應用於電晶體160和電晶體162。上述使用氧化物半導體的電晶體具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地保持電晶體160的閘極電極的電位。再者，藉由具有電容器164，容易保持施加到電晶體160的閘極電極的電荷，另外，也容易讀出所保持的資料。另外，使用氧化物半導體的電晶體162的溝道長度(L)為10nm或更大且1000nm或更小，所以該電晶體162具有耗電量小，並工作速度極快的特徵。
在圖2A1所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
首先，對資料的寫入和保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使 電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加規定的電荷(寫入)。在此，將施加兩個不同的電位位準的電荷(以下稱為Low位準電荷、High位準電荷)的任一個施加到電晶體160的閘極電極。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，保持對電晶體160的閘極電極施加的電荷(保持)。
因為電晶體162的截止電流極為小，所以電晶體160的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線施加規定的電位(定電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體160的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為一般而言，在電晶體160為n溝道型的情況下，對電晶體160的閘極電極施加High位準電荷時的外觀上的臨界值Vth_H低於對電晶體160的閘極電極施加Low位準電荷時的外觀上的臨界值Vth_L的緣故。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H和Vth_L的中間電位V0，可以辨別對電晶體160的閘極電極施加的電荷。例如，在寫入中，在對電晶體160的閘極電極施加High位準電荷的情況下，當第五佈線的電位成為V0(>Vth_H)時，電晶體160成為“導通狀態”。在對電晶 體160的閘極電極施加Low位準電荷的情況下，即使第五佈線的電位成為V0(<Vth_L)，電晶體160也一直處於“截止狀態”。因此，藉由第二佈線的電位可以讀出所保持的資料。
另外，當將記憶體單元配置為陣列狀而使用時，需要只可以讀出所希望的記憶體單元的資料。像這樣，為了讀出規定的記憶體單元的資料，且不讀出除此以外的記憶體單元的資料，當在每個記憶體單元之間將電晶體160分別並聯連接時，對讀出的物件之外的記憶體單元的第五佈線施加不管閘極電極的狀態怎麼樣都使電晶體160成為“截止狀態”的電位，也就是小於Vth_H的電位，即可。另外，當在每個記憶體單元之間將電晶體160分別串聯連接時，對讀出的物件之外的記憶體單元的第五佈線施加不管閘極電極的狀態怎麼樣都使電晶體160成為“導通狀態”的電位，也就是大於Vth_L的電位，即可。
接著，對資料的改寫進行說明。資料的改寫與上述資料的寫入和保持同樣進行。也就是說，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位(有關新的資料的電位)。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而使電晶體160的閘極電極成為施加有有關新的資料的電荷的狀態。
像這樣，根據所公開的發明的半導體裝置，藉由再次 進行資料的寫入，可以直接改寫資料。因此，不需要快閃記憶體等所需要的擦除工作，可以抑制起因於擦除工作的工作速度的降低。換言之，實現了半導體裝置的高速工作。
另外，藉由將電晶體162的源極電極或汲極電極與電晶體160的閘極電極電連接，該源極電極或汲極電極具有與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極相同的作用。由此，有時將附圖中的電晶體162的源極電極或汲極電極與電晶體160的閘極電極電連接的部分稱為浮動閘極部FG。當電晶體162處於截止狀態時，可以認為該浮動閘極部FG被埋設在絕緣體中，在浮動閘極部FG中保持有電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽等而形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於電晶體162的漏洩的儲存在浮動閘極部FG中的電荷的消失。也就是說，藉由使用氧化物半導體的電晶體162，可以實現非揮發性記憶體裝置。
例如，當室溫下的電晶體162的截止電流密度為10zA(1zA(zeptoampere)等於1×10-21A)左右，並電容器164的電容值為1pF左右時，至少可以保持資料106秒以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在此情況下不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣膜(隧道絕緣膜)的劣化的問題。也 就是說，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣膜的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動閘極型電晶體中當寫入或擦除數據時所需要的高電壓。
作為構成圖2A1所示的半導體裝置的電晶體等的要素包括電阻和電容器，並且可以用圖2A2所示的電路代替如圖2A1所示的半導體裝置。換言之，可以認為在圖2A2中，電晶體160和電容器164分別包括電阻和電容器而構成。R1和C1分別是電容器164的電阻值和電容值，電阻值R1相當於構成電容器164的絕緣層的電阻值。另外，R2和C2分別是電晶體160的電阻值和電容值，電阻值R2相當於電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容)值。另外，因為電阻值R2不過是用於示出電晶體160的閘極電極與溝道形成區域之間的電阻值，所以為了明確這一點，使用虛線示出連接的一部分。
在電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，當R1和R2滿足R1ROS(R1為ROS以上)、R2ROS(R2為ROS以上)時，主要根據電晶體162的截止電流來決定電荷的保持期間(也可以說成資料的保持期間)。
與此相反，當R1、R2、以及ROS不滿足該關係時，即使電晶體162的截止電流充分小，難以充分確保保持期 間。這是因為在電晶體162之外產生的漏洩大的緣故。由此，可以說本實施例所公開的半導體裝置最好滿足上述關係。
另一方面，C1和C2最好滿足C1C2(C1為C2以上)的關係。這是因為藉由增大C1，當由第五佈線控制浮動閘極部FG的電位時(例如當進行讀出時)，可以降低第五佈線的電位的變動的緣故。
藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1和R2由電晶體160或電晶體162的閘極絕緣層來控制。C1和C2也是同樣的。因此，最好適當地設定閘極絕緣層的材料或厚度等，而滿足上述關係。
圖2B所示的半導體裝置是具有不設置圖2A1中的電晶體160的結構的半導體裝置。在圖2B所示的半導體裝置中，第一佈線(1st Line：也稱為第一信號線)與電晶體162的源極電極和汲極電極中的一個電連接，第二佈線(2nd Line：也稱為第二信號線)與電晶體162的閘極電極電連接。再者，電晶體162的源極電極和汲極電極中的另一個與電容器164的一個電極電連接，第三佈線(3rd Line：也稱為電容線)與電容器164的另一個電極電連接。
在此，將上述使用氧化物半導體的電晶體應用於電晶體162。上述使用氧化物半導體的電晶體具有截止電流極小的特徵。因此，藉由將電晶體162成為截止狀態，可以極長時間地保持對電容器164施加的電位。另外，使用氧 化物半導體的電晶體162的溝道長度(L)為10nm或更大且1000nm或更小，所以該電晶體162具有耗電量小，並工作速度極快的特徵。
在圖2B所示的半導體裝置中，藉由有效地利用可以保持對電容器164施加的電位的特徵，可以如以下所示那樣進行資料的寫入、保持、讀出。
首先，對資料的寫入和保持進行說明。在此，為了方便起見，假設第三佈線的電位是固定的。首先，將第二佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電容器164的一個電極施加第一佈線的電位。也就是說，對電容器164施加規定的電荷(寫入)。然後，藉由將第二佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，由此保持對電容器164施加的電荷(保持)。如上述那樣，因為電晶體162的截止電流極小，所以可以極長時間地保持電荷。
接著，對資料的讀出進行說明。當在對第一佈線施加規定的電位(定電位)的狀態下，將第二佈線的電位設定為使電晶體162成為導通狀態的電位時，根據保持在電容器164中的電荷量，第一佈線具有不同的電位。因此，藉由看第一佈線的電位，可以讀出所保持的資料。
另外，必須注意：由於當讀出資料時，電容器164中的電荷喪失，所以進行再次寫入。
接著，對資料的改寫進行說明。資料的改寫與上述資 料的寫入和保持同樣進行。也就是說，將第二佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電容器164的一個電極施加第一佈線的電位(有關新的資料的電位)。然後，藉由將第二佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，由此電容器164成為施加有有關新的資料的電荷的狀態。
像這樣，根據所公開的發明的半導體裝置，藉由再次進行資料的寫入，可以直接改寫資料。由此，實現了半導體裝置的高速工作。
另外，上述說明是使用以電子為多數載子的n型電晶體(n溝道型電晶體)時的說明，但是當然可以使用以電洞為多數載子的p型電晶體代替n型電晶體。
實施例2
在本實施例中，使用圖3A至圖3E對使用氧化物半導體的半導體裝置的製造方法，明確地說，對電晶體162的製造方法進行說明。
首先，在基板200上形成絕緣層138。然後，在絕緣層138上形成導電層，並對該導電層進行選擇性的蝕刻來形成源極電極或汲極電極142a及源極電極或汲極電極142b(參照圖3A)。
作為基板200，例如可以採用玻璃基板。除了玻璃基板之外，基板200還可以採用：如陶瓷基板、石英基板、 藍寶石基板等的由絕緣體構成的絕緣基板；由矽等半導體材料構成的半導體基板；由金屬或不鏽鋼等導電體構成的導電基板；以及以絕緣材料覆蓋上述基板而成的基板等。另外，雖然塑膠等具有撓性的基板的耐熱溫度普遍較低，但是只要能夠耐受後面的製造製程的溫度，則也可以將其用作基板200。
絕緣層138用作基底，可以利用PVD法或CVD法等形成。另外，絕緣層138可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料來形成。另外，最好以儘量不含有氫或水的方式形成絕緣層138。此外，還可以採用不設置絕緣層138的結構。
作為導電層，可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹中的一種或多種材料。另外，還可以採用鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種元素組合的材料。
導電層既可以採用單層結構也可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦 膜的單層結構時，具有易於將源極電極或汲極電極142a及源極電極或汲極電極142b加工為錐形形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物可以採用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時簡稱為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)或者使這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物。
最好以形成的源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式對導電層進行蝕刻。這裏，錐形角例如最好為30度或更大60度或更小。另外，“錐形角”是指當從垂直於具有錐形形狀的層的截面(垂直於基板表面的面)方向觀察該具有錐形形狀的層(例如，源極電極或汲極電極142a)時，該層的側面與底面之間的傾斜角。藉由以源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷裂。
電晶體的溝道長度(L)由源極電極或汲極電極142a的下端部與源極電極或汲極電極142b的下端部之間的間隔決定。另外，當進行形成用於形成溝道長度(L)短於25nm的電晶體的掩模的曝光時，最好使用波長為幾nm至幾十nm的極短的極紫外線(Extreme Ultraviolet)進行用來形成掩模的曝光。利用極紫外線的曝光的解析度高且聚 焦深度大。由此，可以將後面形成的電晶體的溝道長度(L)形成為10nm或更大至1000nm(1μm)或更小，而可以提高電路的工作速度。再者，藉由微型化可以降低半導體裝置的耗電量。
另外，還可以在源極電極或汲極電極142a及源極電極或汲極電極142b上形成絕緣層。藉由設置該絕緣層，可以降低之後形成的閘極電極與源極電極或汲極電極142a及源極電極或汲極電極142b之間的寄生電容。
接著，以覆蓋源極電極或汲極電極142a及源極電極或汲極電極142b的方式形成氧化物半導體層144(參照圖3B)。
作為氧化物半導體層144，可以使用如下氧化物半導體來形成：四元金屬氧化物的In-Sn-Ga-Zn-O類；三元金屬氧化物的In-Ga-Zn-O類、In-Sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類；二元金屬氧化物的In-Zn-O類、Sn-Zn-O類、Al-Zn-O類、Zn-Mg-O類、Sn-Mg-O類、In-Mg-O類；一元金屬氧化物的In-O類、Sn-O類、Zn-O類等。
尤其是In-Ga-Zn-O類的氧化物半導體材料，由於其在無電場時的電阻充分高而能夠充分地降低截止電流且電場效應遷移率也高，所以作為用於半導體裝置的半導體材料十分合適。
作為In-Ga-Zn-O類的氧化物半導體材料的典型例子，有表示為InGaO3(ZnO)m(m>0、m不限於自然數)的氧 化物半導體材料。此外，還有使用M代替Ga的表示為InMO3(ZnO)m(m>0、m不限於自然數)的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等中的一種金屬元素或多種金屬元素。例如，作為M，可以採用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述組成是根據結晶結構而導出的，僅表示一個例子。
作為用於以濺射法形成氧化物半導體層144的靶材，最好使用由In：Ga：Zn=1：x：y(x為0或更大、y為0.5或更大且5或更小)的組成式表示的靶材。例如，可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：2[摩爾數比]的靶材等。另外，還可以使用組成比為In2O3：Ga2O3：ZnO=1：1：1[摩爾數比]的靶材、組成比為In2O3：Ga2O3：ZnO=1：1：4[摩爾數比]的靶材或組成比為In2O3：ZnO=1：2[摩爾數比]的靶材。
在本實施例中，利用使用In-Ga-Zn-O類的金屬氧化物靶材的濺射法形成非晶結構的氧化物半導體層144。
將金屬氧化物靶材中的金屬氧化物的相對密度設定為80%或更高，最好設定為95%或更高，更佳地設定為99.9%或更高。藉由使用相對密度高的金屬氧化物靶材，可以形成具有緻密結構的氧化物半導體層144。
氧化物半導體層144的形成氣圍最好為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，最好使用氫、水、羥基或氫化物等的雜質的濃度降低到1ppm或更低(較佳的是濃度為 10ppb或更低)的高純度氣體氣圍。
當形成氧化物半導體層144時，例如，將基板放入保持為減壓狀態的處理室內，並對基板進行加熱以使基板溫度達到100℃或更高且低於550℃，最好為200℃或更高400℃或更低。或者，也可以將形成氧化物半導體層144時的基板的溫度設定為室溫。然後，邊去除處理室內的水分邊引入去除了氫或水等的濺射氣體，並使用上述靶材形成氧化物半導體層144。藉由邊加熱基板邊形成氧化物半導體層144，可以減少氧化物半導體層144中含有的雜質。另外，可以減輕因濺射而帶來的損傷。最好使用吸附式真空泵去除殘留在處理室內的水分。例如，可以使用低溫泵、離子泵、鈦昇華泵等。另外，還可以使用裝備有冷阱的渦輪泵。由於藉由使用低溫泵等進行排氣，可以將氫或水等從處理室中去除，由此可以降低氧化物半導體層144中的雜質濃度。
作為氧化物半導體層144的形成條件，例如可以採用以下條件：基板與靶材之間的距離為170mm、壓力為0.4Pa、直流(DC)電力為0.5kW、氣圍為氧(氧流量比率100%)氣圍或氬(氬流量比率100%)氣圍或氧和氬的混合氣圍。另外，當利用脈衝直流(DC)電源時，可以減少成膜時形成的粉狀物質(也稱為微粒、塵屑等)且膜厚分佈也變得均勻，所以是較佳的。將氧化物半導體層144的厚度設定為1nm或更大50nm或更小，最好為1nm或更大30nm或更小，更佳為1nm或更大10nm或更小。 藉由採用該厚度的氧化物半導體層144，可以抑制伴隨微型化的短溝道效應。但是，由於根據使用的氧化物半導體材料及半導體裝置的用途等所適宜的厚度也不同，所以可以根據使用的材料及用途選擇適宜的厚度。
另外，在利用濺射法形成氧化物半導體層144之前，最好進行藉由引入氬氣體來產生電漿的反濺射來去除形成表面(例如絕緣層138的表面)上的附著物。這裏，反濺射是指以下一種方法：通常的濺射是使離子碰撞濺射靶材，而反濺射與其相反，其藉由使離子碰撞處理表面來改變表面的性質。作為使離子碰撞處理表面的方法，可以舉出在氬氣圍下對處理表面一側施加高頻電壓以在基板附近產生電漿的方法等。另外，也可以使用氮、氦、氧等氣圍代替氬氣圍。
然後，最好對氧化物半導體層144進行熱處理(第一熱處理)。藉由該第一熱處理，可以去除氧化物半導體層144中的過量的氫(包括水及羥基)而改善氧化物半導體層的結構，從而降低能隙中的缺陷能級。例如，可以將第一熱處理的溫度設定為300℃或更高且低於550℃，或者400℃或更高500℃或更低。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層144接觸大氣以防止水或氫的混入。
熱處理裝置不限於電爐，還可以使用利用被加熱的氣 體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。作為氣體，使用如氬等的稀有氣體或氮等的即使進行熱處理也不與被處理物產生反應的惰性氣體。
例如，作為第一熱處理，可以採用GRTA處理，即：將被處理物放入被加熱的惰性氣體氣圍中，在進行幾分鐘的加熱之後，再將被處理物從該惰性氣體氣圍中取出。藉由利用GRTA處理可以在短時間內進行高溫熱處理。另外，即使溫度條件超過被處理物的耐熱溫度，也有可能適用該方法。另外，在處理中，還可以將惰性氣體換為含有氧的氣體。這是由於以下緣故：藉由在含有氧的氣圍中進行第一熱處理，可以降低因氧缺乏而引起能隙中的缺陷能級。
另外，作為惰性氣體氣圍，最好採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氣圍。例如，最好引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)或更高，更佳為7N(99.99999%)或更高(即，雜質濃度為1ppm或更低， 最好設定為0.1ppm或更低)。
總之，藉由利用第一熱處理減少雜質以形成i型(本質半導體)或無限接近於i型的氧化物半導體層144，可以實現具有極優越的特性的電晶體。
另外，上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也將該熱處理稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層之後、形成閘極絕緣層之後或形成閘極電極之後等進行該脫水化處理或脫氫化處理。另外，該脫水處理、脫氫處理不限於一次，而可以進行多次。
接著，形成接觸氧化物半導體層144的閘極絕緣層146(參照圖3C)。閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146最好以含有氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0、y>0、z>0))等的方式形成。閘極絕緣層146既可以採用單層結構，也可以採用疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的工作最好將其形成得較薄。例如，當使用氧化矽時，可以將其形成為1nm或更大100nm或更小，最好為10nm或更大50nm或更小。
當如上述那樣將閘極絕緣層146形成得較薄時，存在因隧道效應等引起閘極洩漏電流的問題。為了解決閘極洩 漏電流的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0、y>0、z>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以將膜厚度設定得厚，以抑制閘極洩漏電流。另外，還可以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
最好在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃或更高450℃或更低，最好為250℃或更高350℃或更低。例如，可以在氮氣圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，其向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺陷，而可以形成i型(本質半導體)或無限接近於i型的氧化物半導體層。
另外，在本實施例中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不限定於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，也可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
接著，在閘極絕緣層146上的與氧化物半導體層144重疊的區域形成閘極電極148a(參照圖3D)。藉由在閘極絕緣層146上形成導電層之後，對該導電層進行選擇性的蝕刻可以形成閘極電極148a。成為閘極電極148a的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。其詳細內容與形成源極電極或汲極電極142a等的情況相同而可以參照有關內容。另外，在形成閘極電極148a時，可以一起形成之前的實施例中的電容器164的電極148b。
接著，在閘極絕緣層146及閘極電極148a上形成層間絕緣層150及層間絕緣層152(參照圖3E)。層間絕緣層150及層間絕緣層152可以利用PVD法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等的無機絕緣材料的材料形成。另外，在本實施例中，雖然採用層間絕緣層150與層間絕緣層152的疊層結構，但是所公開的發明的一個實施例不限定於此。既可以採用單層結構，也可以採用三層以上的疊層結構。另外，也可以不設置層間絕緣層。
另外，最好將上述層間絕緣層152的表面形成得較為平坦。這是由於：藉由使層間絕緣層152的表面形成得較為平坦，當將半導體裝置微型化等時，也可以順利地在層間絕緣層152上形成電極或佈線等。另外，可以利用CMP(化學機械拋光)等方法進行層間絕緣層152的平坦化。
藉由上述步驟完成使用被高純度化的氧化物半導體層144的電晶體162(參照圖3E)。
圖3E所示的電晶體162包括：氧化物半導體層144；電連接到氧化物半導體層144的源極電極或汲極電極142a及源極電極或汲極電極142b；覆蓋氧化物半導體層144、源極電極或汲極電極142a及源極電極或汲極電極142b的閘極絕緣層146；閘極絕緣層146上的閘極電極148a；閘極絕緣層146和閘極電極148a上的層間絕緣層150；以及層間絕緣層150上的層間絕緣層152。
在本實施例所示的電晶體162中，由於氧化物半導體層144被高純度化，其氫濃度為5×1019atoms/cm3或更低，最好為5×1018atoms/cm3或更低、更佳為5×1017atoms/cm3或更低。另外，氧化物半導體層144的載子密度與通常的矽晶圓中的載子密度(1×1014/cm3左右)相比是充分小的值(例如，低於1×1012/cm3、更佳為低於1.45×1010/cm3)。並且，由此截止電流極小。例如，電晶體162在室溫下的截止電流密度(截止電流除以電晶體的溝道寬度的值)成為10zA/μm至100zA/μm(1zA(zeptoampere)為1×10-21A)左右。
如此，藉由使用被高純度化而被本質化的氧化物半導體層144，可以充分地降低電晶體的截止電流。並且，藉由使用該種電晶體，可以獲得能夠在極長期間內保持儲存內容的半導體裝置。
以上本實施例所示的結構和方法等可以與其他實施例 所示的結構和方法等適當地組合而使用。
實施例3
在本實施例中，使用圖4A至4E對使用氧化物半導體(尤其是具有非晶結構的氧化物半導體)的電晶體的製造方法進行說明。可以使用該電晶體代替之前的實施例中的電晶體162等。另外，本實施例的電晶體的部分結構與之前的實施例中的電晶體相同。所以，以下主要對其不同之處進行說明。另外，在以下說明中，雖然以頂閘極型電晶體為例進行說明，但是電晶體的結構不侷限於頂閘極型。
首先，在基板200上形成絕緣層202。然後，在絕緣層202上形成氧化物半導體層206(參照圖4A)。
作為基板200，例如，可以使用之前的實施例中的基板200。
絕緣層202相當於之前的實施例中的絕緣層138，用作基底。其詳細內容可以參照之前的實施例。另外，還可以採用不設置絕緣層202的結構。
氧化物半導體層206相當於之前的實施例中的氧化物半導體層144。至於可以使用的材料、製造方法及其他的詳細內容可以參照之前的實施例。
在本實施例中，利用使用In-Ga-Zn-O類金屬氧化物靶材的濺射法形成非晶結構的氧化物半導體層206。
接著，利用使用掩模的蝕刻等的方法加工氧化物半導 體層206，以形成島狀的氧化物半導體層206a。
作為氧化物半導體層206的蝕刻方法，既可以使用乾蝕刻也可以使用濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。根據材料適當地設定蝕刻條件(蝕刻氣體、蝕刻液、蝕刻時間、溫度等)，以將氧化物半導體層蝕刻成所希望的形狀。
作為乾蝕刻所使用的蝕刻氣體，例如有含有氯的氣體(氯類氣體，例如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(反應性離子蝕刻)法或ICP(感應耦合電漿)蝕刻法。適當地設定蝕刻條件(施加到線圈形電極的電力量、施加到被處理物一側的電極的電力量、被處理物一側的電極溫度等)，以將其蝕刻成所希望的形狀。
作為用於濕蝕刻的蝕刻劑，可以使用將磷酸、醋酸以及硝酸混合的溶液等。另外，還可以使用ITO07N(日本關東化學公司製造)等的蝕刻液。
最好以其端部成為錐形形狀的方式對氧化物半導體層206a進行蝕刻。這裏，作為錐形角，例如，最好為30度或更大60度或更小。另外，錐形角是指：當從垂直於具 有錐形形狀的層的截面的方向觀察具有錐形形狀的層(例如氧化物半導體層206a)時的該層的側面與底面之間的傾斜角。藉由以氧化物半導體層206a的端部形成為錐形形狀的方式進行蝕刻，可以提高之後形成的源極電極或汲極電極208a、源極電極或汲極電極208b的覆蓋性，並防止斷裂。
之後，最好對氧化物半導體層206a進行熱處理(第一熱處理)。藉由該第一熱處理，可以去除氧化物半導體層206a中的過量的氫(包括水及羥基)而改善氧化物半導體層的結構，從而降低能隙中的缺陷能級。其詳細內容可以參照之前的實施例。另外，當如這裏所示那樣地在蝕刻之後進行熱處理(第一熱處理)時，具有以下優點：即便在使用濕蝕刻進行蝕刻的情況下，也可以在蝕刻速率高的狀態下進行蝕刻，由此可以縮短蝕刻所需要的時間。
另外，也可以對被加工為島狀的氧化物半導體層206a之前的氧化物半導體層206進行第一熱處理。此時，在第一熱處理之後，將基板200從加熱裝置中取出並對其進行光刻製程。
另外，上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也可以將該熱處理稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層之後、在氧化物半導體層206a上層疊源極電極及汲極電極之後或形成閘極絕緣層之後等進行該脫水化處理或脫氫化處理。另外，該脫水化處理、脫氫化處理不限於一次，而可以進行多次。
接著，以接觸氧化物半導體層206a的方式形成導電層。並且，對導電層進行選擇性的蝕刻以形成源極電極或汲極電極208a及源極電極或汲極電極208b(參照圖4B)。至於導電層、源極電極或汲極電極208a及源極電極或汲極電極208b以及其他的詳細內容，可以參照之前的實施例中關於導電層或源極電極或汲極電極等的記載。
接著，形成接觸於氧化物半導體層206a的一部分的閘極絕緣層212(參照圖4C)。至於閘極絕緣層212的詳細內容，可以參照之前的實施例中的關於閘極絕緣層等的記載。
在形成閘極絕緣層212之後，最好在惰性氣體氣圍下或氧氣圍下進行第二熱處理。至於第二熱處理的詳細內容也可以參照之前的實施例。
另外，在本實施例中，雖然在形成閘極絕緣層212之後進行第二熱處理，但是第二熱處理的時序不限定於此。例如，也可以在形成閘極電極之後進行第二熱處理。
接著，在閘極絕緣層212上的與氧化物半導體層206a重疊的區域形成閘極電極214(參照圖4D)。藉由在閘極絕緣層212上形成導電層之後，對該導電層進行選擇性地構圖可以形成閘極電極214。至於其詳細內容，可以參照之前的實施例。另外，還可以在形成閘極電極214時形成之前的實施例中的電容器的電極。
接著，在閘極絕緣層212及閘極電極214上形成層間絕緣層216及層間絕緣層218(參照圖4E)。至於其詳細 內容，可以參照之前的實施例。此外，也可以不設置層間絕緣層。
藉由上述步驟，完成使用被高純度化的非晶結構的氧化物半導體層206a的電晶體250(參照圖4E)。另外，根據熱處理的條件，有時在氧化物半導體層206a中存在極少量的結晶成分。
像這樣，藉由使用被高純度化而被本質化的氧化物半導體層206a，可以充分地降低電晶體的截止電流。並且，藉由使用該種電晶體，可以獲得能夠在極長期間內保持儲存內容的半導體裝置。
另外，在本實施例中，雖然對源極電極及汲極電極的下部接觸於氧化物半導體層的上部的頂閘極型的電晶體進行了說明，但是可以應用本實施例的結構的電晶體不侷限於此。例如，也可以將本實施例的結構的一部分應用於源極電極及汲極電極的上部與氧化物半導體層的下部接觸的結構(圖1A至1D、圖3A至3E所示的結構等)的頂閘極型電晶體。另外，也可以將本實施例的一部分應用於：源極電極及汲極電極的下部接觸於氧化物半導體層的上部的結構的底閘極型電晶體；或源極電極及汲極電極的上部接觸於氧化物半導體層的下部的結構的底閘極型電晶體。也就是說，根據本實施例，可以實現具有非晶結構的氧化物半導體的各種各樣的電晶體。
以上，本實施例所示的結構、方法等可以與其他實施例適當地組合而實施。
實施例4
在本實施例中，使用圖5A至5E說明使用氧化物半導體的電晶體的製造方法。在本實施例中，對使用如下氧化物半導體層的電晶體進行詳細說明：作為氧化物半導體層，使用具有結晶區域的第一氧化物半導體層及從第一氧化物半導體層的結晶區域進行結晶成長的第二氧化物半導體層。可以使用該電晶體代替之前的實施例中的電晶體162等。另外，本實施例的電晶體的部分結構與之前的實施例中的電晶體相同。所以，在以下說明中，主要對其不同之處進行說明。
另外，當僅使用第一氧化物半導體層就能確保所需要的厚度時，不需要第二氧化物半導體層。另外，在以下說明中，雖然以頂閘極型的電晶體為例進行說明，但是電晶體的結構不侷限於頂閘極型。
首先，在基板300上形成絕緣層302。然後，在絕緣層302上形成第一氧化物半導體層，並利用第一熱處理使至少包括第一氧化物半導體層表面的區域晶化，以形成第一氧化物半導體層304(參照圖5A)。
至於基板300的詳細內容，可以參照之前的實施例。
絕緣層302用作基底。至於絕緣層302的詳細內容，也可以參照之前的實施例。此外，也可以不設置絕緣層302。
第一氧化物半導體層可以與之前的實施例中的氧化物 半導體層同樣地形成。所以，關於第一氧化物半導體層及其成膜方法的詳細內容，參照之前的實施例即可。但是，在本實施例中，由於利用第一熱處理意圖性地使第一氧化物半導體層晶化，所以最好使用易於晶化的氧化物半導體形成第一氧化物半導體層。作為這樣的氧化物半導體，例如可以舉出ZnO等。另外，作為In-Ga-Zn-O類氧化物半導體，例如Zn濃度高的易於晶化，所以為了實現上述目的，最好使用金屬元素(In、Ga、Zn)中Zn所占的比率為60atom%或更大的In-Ga-Zn-O類氧化物半導體。另外，第一氧化物半導體層的厚度最好為1nm或更大10nm或更小。在本實施例中作為一個例子將其厚度設定為3nm。但是，由於根據使用的氧化物半導體材料及半導體裝置的用途等所適宜的厚度也不同，所以可以根據使用的材料及用途選擇適宜的厚度。
將第一熱處理的溫度設定為550℃或更高850℃或更低，最好設定為600℃或更高750℃或更低。另外，熱處理的時間最好為1分以上24小時以下。此外，根據氧化物半導體的種類等，熱處理的溫度及熱處理的時間不同。
另外，作為第一熱處理的氣圍，最好採用為不含有氫或水等的氣圍。例如，可以採用水被充分地去除了的氮、氧、稀有氣體(氦、氖、氬等)氣圍。
作為熱處理裝置，除了電爐之外，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。作為氣體，使用如氬等的稀有氣體或如氮等的即使進行熱處理也不與被處理物產生反應的惰性氣體。
藉由上述第一熱處理，至少包括第一氧化物半導體層的表面的區域被晶化。該結晶區域是由第一氧化物半導體層表面向第一氧化物半導體層內部進行結晶成長而形成的區域。另外，該結晶區域有時含有平均厚度為1nm或更大10nm或更小的板狀結晶。另外，該結晶區域有時含有其c軸在大致垂直於氧化物半導體層的表面的方向上對準的結晶。這裏，大致平行是指在平行方向±10度以內的狀態，大致垂直是指垂直方向±10度以內的狀態。
另外，最好在利用第一熱處理形成結晶區域的同時去除第一氧化物半導體層中的氫(包括水及羥基)。當進行氫等的去除時，最好在純度為6N(99.9999%)或更高(即，雜質濃度為1ppm或更低)的氮、氧、稀有氣體(氦、氖、氬等)氣圍下進行第一熱處理。更佳地採用純度為7N(99.99999%)或更高(即，雜質濃度為0.1ppm或更低)的氣圍。另外，還可以在H2O為20ppm或更低的超乾燥空氣中，較佳的是在H2O為1ppm或更低的超乾 燥空氣中進行第一熱處理。
另外，最好在利用第一熱處理形成結晶區域的同時對第一氧化物半導體層供給氧。例如，藉由將熱處理的氣圍設定為氧氣圍，可以對第一氧化物半導體層供給氧。
在本實施例中，作為第一熱處理，藉由在氮氣圍下以700℃進行1個小時的熱處理去除氧化物半導體層中的氫等之後，再將氮氣圍換為氧氣圍，以對第一氧化物半導體層內部供給氧。另外，由於第一熱處理的主要目的是形成結晶區域，所以可以另行進行用於去除氫等的處理及用於供給氧的處理。例如，可以在用於去除氫等的熱處理及用於供給氧的處理之後進行用於晶化的熱處理。
藉由該第一熱處理，可以獲得氫(包括水及羥基)等被去除且被供給有氧的具有結晶區域的第一氧化物半導體層。
接著，在至少在包括表面的區域具有結晶區域的第一氧化物半導體層304上形成第二氧化物半導體層305(參照圖5B)。另外，當僅使用第一氧化物半導體層304就能確保所需要的厚度時，不需要第二氧化物半導體層305。此時，可以省略有關第二氧化物半導體層305的製程。
第二氧化物半導體層305可以與之前的實施例中的氧化物半導體層同樣地形成。所以，關於第二氧化物半導體層305及其成膜方法的詳細內容，參照之前的實施例即可。但是，最好將第二氧化物半導體層305形成為厚於第 一氧化物半導體層304。另外，最好以第一氧化物半導體層304與第二氧化物半導體層305的厚度的和成為1nm或更大50nm或更小，最好為1nm或更大10nm或更小的方式形成第二氧化物半導體層305。在本實施例中，作為一個例子將其厚度設定為7nm。另外，由於根據使用的氧化物半導體材料及半導體裝置的用途等所適宜的厚度也不同，所以可以根據使用的材料及用途選擇適宜的厚度。
作為第二氧化物半導體層305，最好採用其主要成分與第一氧化物半導體層304相同且晶化後的晶格常數接近第一氧化物半導體層304的晶格常數的材料(晶格失配度為1%或更低)。這是由於以下緣故：當使用這樣的材料時，在第二氧化物半導體層305的晶化中，易於進行以第一氧化物半導體層304的結晶區域為種子的結晶成長。再者，當使用相同主要成分材料時，介面性質或電特性也良好。
另外，當能夠藉由晶化獲得所希望的膜質時，也可以使用其主要材料與第一氧化物半導體層304不同的材料形成第二氧化物半導體層305。
接著，對第二氧化物半導體層305進行第二熱處理，來以第一氧化物半導體層304的結晶區域為種子進行結晶成長以形成第二氧化物半導體層306(參照圖5C)。當不形成第二氧化物半導體層305時可以省略該製程。
將第二熱處理的溫度設定為550℃或更高850℃或更低，最好為600℃或更高750℃或更低。將第二熱處理的 加熱時間設定為1分以上100小時以下，最好為5小時以上20小時以下，典型的為10小時。此外，在第二熱處理中，也最好熱處理氣圍中不含有氫或水等。
至於氣圍的詳細說明及熱處理的效果與第一熱處理相同。另外，可以使用的熱處理裝置也與第一熱處理的情況相同。例如，藉由在第二熱處理的升溫時將爐的內部的氣圍設定為氮氣圍，而在冷卻時將爐的內部的氣圍設定為氧氣圍，可以在氮氣圍下去除氫等並在氧氣圍下進行氧的供給。
藉由進行上述那樣的第二熱處理，可以使結晶成長由形成於第一氧化物半導體層304中的結晶區域一直延伸至第二氧化物半導體層305整體，從而形成第二氧化物半導體層306。另外，可以形成去除了氫(包括水及羥基)等且被供給氧的第二氧化物半導體層306。此外，藉由第二熱處理，可以提高第一氧化物半導體層304的結晶區域的對準。
例如，當將In-Ga-Zn-O類氧化物半導體材料用於第二氧化物半導體層306時，第二氧化物半導體層306有可能包含以InGaO3(ZnO)m(m不限於自然數)表示的結晶、以In2Ga2ZnO7(In：Ga：Zn：O=2：2：1：7[atom比])表示的結晶等。藉由第二熱處理，將這種結晶以其c軸處於大致垂直於第二氧化物半導體層306的表面的方向的方式而對準。
在此，上述結晶具有與a軸(a-axis)以及b軸(b- axis)平行的層的疊層結構。另外，每個層含有In、Ga、Zn中的任一種。明確地說，上述結晶具有將含有In的層、不含有In的層(含有Ga或Zn的層)在c軸方向上層疊的結構。
在In-Ga-Zn-O類氧化物半導體結晶中，含有In的層的面內方向，即與a軸以及b軸平行的方向的導電性是良好的。這是因為在In-Ga-Zn-O類氧化物半導體結晶中，導電主要由In控制，並藉由一個In的5s軌道與它相鄰的In的5s軌道重疊，形成載子路徑(carrier path)等的緣故。
另外，當在第一氧化物半導體層304與絕緣層302的介面中存在非晶體區域時，藉由進行第二熱處理，有時結晶成長從形成在第一氧化物半導體層304的表面上的結晶區域向第一氧化物半導體層304的下方進展，而使該非晶體區域晶化。注意，根據構成絕緣層302的材料、熱處理的條件等，有時該非晶體區域也殘留。
另外，當將主要成分相同的氧化物半導體材料用於第一氧化物半導體層304和第二氧化物半導體層305時，如圖5C所示那樣，有時第一氧化物半導體層304和第二氧化物半導體層306具有同一結晶結構。由此，雖然在圖5C中以虛線表示，但是有時由於不能辨別第一氧化物半導體層304和第二氧化物半導體層306的邊界，所以可以將第一氧化物半導體層304和第二氧化物半導體層306看作為同一層。
接著，藉由使用掩模的蝕刻等的方法來加工第一氧化物半導體層304和第二氧化物半導體層306，形成島狀的第一氧化物半導體層304a和第二氧化物半導體層306a(參照圖5D)。注意，這裏在第二熱處理之後進行形成島狀的氧化物半導體層的加工，但是也可以在形成島狀的氧化物半導體的加工之後進行第二熱處理。此時，具有如下優點：即使使用濕蝕刻也可以在蝕刻速率高的狀態下進行蝕刻，由此可以縮短蝕刻所需要的時間。
第一氧化物半導體層304和第二氧化物半導體層306的蝕刻既可以使用乾蝕刻也可以使用濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。根據材料適當地設定蝕刻條件(蝕刻氣體、蝕刻液、蝕刻時間、溫度等)，以將氧化物半導體層蝕刻成所希望的形狀。第一氧化物半導體層304和第二氧化物半導體層306的蝕刻可以與之前的實施例中的氧化物半導體層的蝕刻同樣地進行。對於其詳細內容，可以參照之前的實施例即可。
另外，最好氧化物半導體層中的成為溝道形成區域的區域具有平坦表面。例如，在第二氧化物半導體層306中的與閘極電極重疊的區域(溝道形成區域)中，最好第二氧化物半導體層306的表面的高低差(P-V)為1nm或更小(更佳為0.5nm或更小)。另外，上述高低差例如可以在10μm×10μm的區域中測量。
接著，以接觸第二氧化物半導體層306a的方式形成導電層。然後，對該導電層進行選擇性的蝕刻來形成源極 電極或汲極電極308a及源極電極或汲極電極308b(參照圖5D)。至於其詳細內容，可以參照之前的實施例即可。
另外，在圖5D所示的製程中，有時第一氧化物半導體層304a或第二氧化物半導體層306a中的接觸於源極電極或汲極電極308a、源極電極或汲極電極308b的結晶層成為非晶狀態。由此，第一氧化物半導體層304a和第二氧化物半導體層306a的所有區域不一定都是具有結晶性的區域。
接著，形成接觸於第二氧化物半導體層306a的一部分的閘極絕緣層312。對於其詳細內容，可以參照之前的實施例即可。然後，在閘極絕緣層312上的與第一氧化物半導體層304a以及第二氧化物半導體層306a重疊的區域中形成閘極電極314。並且，在閘極絕緣層312和閘極電極314上形成層間絕緣層316和層間絕緣層318(參照圖5E)。對於其詳細內容，可以參照之前的實施例即可。
最好在形成閘極絕緣層312之後，在惰性氣體氣圍下或氧氣圍下進行第三熱處理。第三熱處理的溫度為200℃或更高且450℃或更低，最好為250℃或更高且350℃或更低。例如，可以在包含氧的氣圍下以250℃進行1個小時的熱處理。藉由進行第三熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層312是包含氧的絕緣層時，也可以對第二氧化物半導體層306a供給氧。
另外，在本實施例中，在形成閘極絕緣層312之後進 行第三熱處理，但是第三熱處理的時序不侷限於此。另外，當藉由第二熱處理等的其他處理對第二氧化物半導體層306a供給氧時，可以省略第三熱處理。
藉由以上製程來完成使用第一氧化物半導體層304a和第二氧化物半導體層306a的電晶體350(參照圖5E)。
像這樣，藉由使用被高純度化而被本質化的第一氧化物半導體層304a和第二氧化物半導體層306a，可以充分降低電晶體的截止電流。並且，藉由使用這種電晶體，可以得到可以極長時間地保持儲存內容的半導體裝置。
另外，在本實施例中，雖然對源極電極及汲極電極的下部接觸於氧化物半導體層的上部的頂閘極型的電晶體進行了說明，但是可以應用本實施例的結構的電晶體不侷限於此。例如，也可以將本實施例的結構的一部分應用於源極電極及汲極電極的上部與氧化物半導體層的下部接觸的結構(圖1A至1D或3A至3E所示的結構等)的頂閘極型電晶體。另外，也可以將本實施例的一部分應用於：源極電極及汲極電極的下部接觸於氧化物半導體層的上部的結構的底閘極型電晶體；源極電極及汲極電極的上部接觸於氧化物半導體層的下部的結構的底閘極型電晶體。也就是說，根據本實施例，可以實現包括具有結晶區域的氧化物半導體層的各種各樣的電晶體。
再者，在本實施例中，作為氧化物半導體層，使用具有結晶區域的第一氧化物半導體層304a和從第一氧化物 半導體層304a的結晶區域進行結晶成長的第二氧化物半導體層306a，所以可以提高電場效應遷移率，而可以實現具有良好的電特性的電晶體。例如，可以實現電場效應遷移率μ>100cm2/V．s。由此，也可以將上述電晶體應用於要求高工作速度的各種邏輯電路。
如上所述，本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而實施。
實施例5
在本實施例中，使用圖6A至6E對使用氧化物半導體的電晶體的製造方法進行說明。可以使用該電晶體代替之前的實施例中的電晶體162等。注意，根據本實施例的電晶體的一部分的結構與之前的實施例中的電晶體相同。所以，以下主要對其不同之處進行說明。另外，在以下說明中，雖然以頂閘極型電晶體為例子進行說明，但是電晶體的結構不侷限於頂閘極型。
首先，在基板400上形成絕緣層402。然後，在絕緣層402上形成氧化物半導體層406(參照圖6A)。對於其詳細內容，可以參照之前的實施例即可。
接著，藉由使用掩模的蝕刻等的方法來加工氧化物半導體層406，形成島狀的氧化物半導體層406a，以覆蓋該氧化物半導體層406a的方式，形成導電層408和絕緣層410(參照圖6B)。另外，絕緣層410不是必須要的構成要素，但是其在對後面形成的源極電極或汲極電極的側面 選擇性地進行氧化的方面是有效的。另外，絕緣層410在降低閘極電極和源極電極或汲極電極之間的電容的方面也是有效的。
對於島狀的氧化物半導體層406a的形成和熱處理等的詳細內容，可以參照之前的實施例即可。另外，對於導電層408的詳細內容，也可以參照之前的實施例。
可以藉由CVD法或濺射法等來形成絕緣層410。另外，最好以包含氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉿、氧化鉭等的方式形成絕緣層410。另外，絕緣層410可以具有單層結構，也可以具有疊層結構。對絕緣層410的厚度沒有特別的限制，但是例如可以將其厚度設定為10nm或更大且200nm或更小。
接著，對導電層408和絕緣層410進行選擇性的蝕刻來形成源極電極或汲極電極408a、源極電極或汲極電極408b、絕緣層410a以及絕緣層410b(參照圖6C)。詳細內容與之前的實施例中的源極電極或汲極電極的形成製程相同。另外，鋁、鈦、鉬以及銅等的材料適合於後面進行的電漿氧化處理，所以適合用作源極電極或汲極電極408a、源極電極或汲極電極408b等的材料。
接著，進行用於對氧化物半導體層406a供給氧的氧化處理(參照圖6D)。藉由該氧化處理，在源極電極或汲極電極408a的一部分(尤其是相當於其側面的部分)上形成氧化區域411a，在源極電極或汲極電極408b的一部分(尤其是相當於其側面的部分)上形成氧化區域 411b(參照圖6D)。另外，藉由該氧化處理，在源極電極或汲極電極408a以及源極電極或汲極電極408b的外周部中也形成氧化區域。
作為氧化處理，最好進行使用由微波(300MHz至300GHz)激發的氧電漿的氧化處理(電漿氧化處理)。這是因為藉由由微波激發電漿，實現高密度電漿，可以充分降低對氧化物半導體層406a的損傷的緣故。
更明確地說，例如可以將頻率設定為300MHz至300GHz(典型為2.45GHz)，將壓力設定為50Pa至5000Pa(典型為500Pa)，將被處理物的溫度設定為200℃至400℃(典型為300℃)，並使用氧和氬的混合氣體，進行上述處理。
藉由上述氧化處理，對氧化物半導體層406a供給氧，所以可以在充分降低對氧化物半導體層406a的損傷的同時，降低起因於氧缺乏的能隙中的缺陷能級。換言之，可以進一步提高氧化物半導體層406a的特性。
另外，只要是可以在充分降低對氧化物半導體層406a的損傷的同時，對氧化物半導體層406a供給氧的方法，就不侷限於使用微波的電漿氧化處理。例如，也可以使用包含氧的氣圍下的熱處理等的方法。
另外，除了上述氧化處理之外，還可以進行從氧化物半導體層406a去除水、氫等的處理。此時，例如可以進行使用氮、氬等的氣體的電漿處理。
另外，當電晶體450被微型化時(例如，當溝道長度 為短於1000nm時)，藉由上述氧化處理來形成的氧化區域411a和氧化區域411b是特別有效的。隨著電晶體的微型化，對於閘極絕緣層要求減小其厚度。這是因為藉由具有該氧化區域，可以防止因閘極絕緣層的薄型化、覆蓋不良等而有可能發生的閘極電極和源極電極或汲極電極的短路的緣故。另外，該氧化區域只要具有5nm或更大(最好為10nm或更大)的厚度，充分有效。
另外，從改善露出的絕緣層402的膜質的觀點來看，上述氧化處理也是有效的。
另外，在具有防止源極電極或汲極電極408a、源極電極或汲極電極408b的上部的氧化的作用上來看，絕緣層410a和絕緣層410b是重要的。這是因為在殘留有進行蝕刻時使用的掩模的情況下進行上述電漿處理有很大的困難的緣故。
接著，在不暴露於大氣的情況下，形成接觸於氧化物半導體層406a的一部分的閘極絕緣層412。然後，在閘極絕緣層412上的與氧化物半導體層406a重疊的區域中形成閘極電極414，在閘極絕緣層412和閘極電極414上形成層間絕緣層416和層間絕緣層418(參照圖6E)。對於其詳細內容，可以參照之前的實施例即可。
藉由以上製程，來完成使用氧化物半導體的電晶體450。
在本實施例中，藉由對氧化物半導體層406a進行氧電漿處理，來對氧化物半導體層406a供給氧。由此，電 晶體450的特性進一步得到提高。另外，相當於源極電極或汲極電極的側面的區域被氧化，所以可以防止因閘極絕緣層的薄膜化而可能產生的閘極電極-源極電極(或者汲極電極)之間的短路。另外，可以由氧化區域411a和氧化區域411b形成適當的偏移區域，所以也可以抑制氧化物半導體的源極電極(或者汲極電極)附近的電場的集中。
另外，藉由將絕緣層設置在源極電極和汲極電極上，可以降低源極電極以及汲極電極和閘極電極之間形成的電容(寄生電容)，而可以實現進一步的高速工作。
另外，在本實施例中，雖然對源極電極及汲極電極的下部接觸於氧化物半導體層的上部的頂閘極型的電晶體進行了說明，但是可以應用本實施例的結構的電晶體不侷限於此。例如，也可以將本實施例的結構的一部分應用於源極電極及汲極電極的下部接觸於氧化物半導體層的上部的結構的底閘極型電晶體。也就是說，根據本實施例，可以實現包括被供給氧的氧化物半導體、具有氧化區域的電極等的各種各樣的電晶體。
以上本實施例所示的結構、方法等可以與其他實施例適當地組合而實施。
實施例6
在本實施例中，使用圖7A和圖7B以及圖8A至圖8C對之前的實施例所示的半導體裝置的應用例子進行說 明。
圖7A和圖7B是使用多個圖2A1所示的半導體裝置(以下也表示為記憶體單元190)來形成的半導體裝置的電路圖。圖7A是記憶體單元190串聯連接的所謂NAND型半導體裝置的電路圖。圖7B是記憶體單元190並聯連接的所謂NOR型半導體裝置的電路圖。
圖7A所示的半導體裝置包括源極線SL、位元線BL、第一信號線S1、m條第二信號線S2、m條字線WL、配置為縱m個(行)×橫1個(列)的多個記憶體單元190(1，1)至190(m，1)。另外，圖7A示出半導體裝置具有一條源極線SL和一條位元線BL的結構，但是所公開的發明的一個實施例不侷限於此。可以採用藉由具有n條源極線SL和n條位元線BL，而具有縱m個(行)×橫n個(列)的記憶體單元陣列的結構。
在每個記憶體單元190中，電晶體160的閘極電極、電晶體162的源極電極和汲極電極中的一個與電容器164的一個電極電連接。另外，第一信號線S1與電晶體162的源極電極和汲極電極中的另一個電連接，第二信號線S2與電晶體162的閘極電極電連接。再者，字線WL與電容器164的一個電極電連接。
另外，記憶體單元190所具有的電晶體160的源極電極與相鄰的記憶體單元190的電晶體160的汲極電極電連接，記憶體單元190所具有的電晶體160的汲極電極與相鄰的記憶體單元190的電晶體160的源極電極電連接。但 是，串聯連接的多個記憶體單元中的設置在一個端部的記憶體單元190所具有的電晶體160的汲極電極與位元線電連接。另外，串聯連接的多個記憶體單元中的設置在另一個端部的記憶體單元190所具有的電晶體160的源極電極與源極線電連接。
圖7A所示的半導體裝置按行進行寫入工作和讀出工作。以如下步驟進行寫入工作：對進行寫入的行的第二信號線S2施加使電晶體162成為導通狀態的電位，而使進行寫入的行的電晶體162成為導通狀態。由此，對所指定的行的電晶體160的閘極電極施加第一信號線S1的電位，而對該閘極電極施加規定的電荷。像這樣，可以對所指定的行的記憶體單元寫入資料。
另外，以如下步驟進行讀出工作：首先，對進行讀出的行之外的字線WL施加不管電晶體160的閘極電極的電荷如何都使電晶體160成為導通狀態的電位，而使進行讀出的行之外的電晶體160成為導通狀態。然後，對進行讀出的行的字線WL施加根據電晶體160的閘極電極所具有的電荷選擇電晶體160的導通狀態或截止狀態的電位(讀出電位)。然後，對源極線SL施加定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。這裏，源極線SL-位元線BL之間的多個電晶體160除了進行讀出的行之外處於導通狀態，所以根據進行讀出的行的電晶體160的狀態，決定源極線SL-位元線BL之間的導電率。就是說，根據進行讀出的行的電晶體160的閘極電極所具 有的電荷，讀出電路所讀出的位元線BL的電位取不同的值。像這樣，可以從所指定的行的記憶體單元讀出資料。
圖7B所示的半導體裝置具有n條源極線SL、n條位元線BL、以及n條第一信號線S1；m條第二信號線S2以及m條字線WL；以及多個記憶體單元190(1，1)至190(m，n)配置為縱m個(行)×橫n個(列)的矩陣狀的記憶體單元陣列181。每個電晶體160的閘極電極、電晶體162的源極電極和汲極電極中的一個與電容器164的一個電極電連接。另外，源極線SL與電晶體160的源極電極電連接，位元線BL與電晶體160的汲極電極電連接。另外，第一信號線S1與電晶體162的源極電極和汲極電極中的另一個電連接，第二信號線S2與電晶體162的閘極電極電連接。再者，字線WL與電容器164的另一個電極電連接。
圖7B所示的半導體裝置按行進行寫入工作和讀出工作。寫入工作以與上述圖7A所示的半導體裝置相同的方法進行。讀出工作以如下步驟進行：首先，對進行讀出的行之外的字線WL施加不管電晶體160的閘極電極的電荷如何都使電晶體160成為截止狀態的電位，而使進行讀出的行之外的電晶體160成為截止狀態。然後，對進行讀出的行的字線WL施加根據電晶體160的閘極電極所具有的電荷選擇電晶體160的導通狀態或截止狀態的電位(讀出電位)。然後，對源極線SL施加定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。這裏，根據進 行讀出的行的電晶體160的狀態，決定源極線SL-位元線BL之間的導電率。就是說，根據進行讀出的行的電晶體160的閘極電極所具有的電荷，讀出電路所讀出的位元線BL的電位取不同的值。像這樣，可以從所指定的行的記憶體單元讀出資料。
接著，使用圖8A至圖8C對可以用於圖7A和圖7B所示的半導體裝置等的讀出電路的一個例子進行說明。
圖8A示出讀出電路的概況。該讀出電路具有電晶體和感測放大器電路。
當進行讀出時，端子A與連接到進行讀出的記憶體單元的位元線連接。另外，對電晶體的閘極電極施加偏電位Vbias，來控制端子A的電位。
根據所容納的資料，記憶體單元190示出不同的電阻值。明確地說，當所選擇的記憶體單元190的電晶體160處於導通狀態時成為低電阻狀態，當所選擇的記憶體單元190的電晶體160處於截止狀態時成為高電阻狀態。
當記憶體單元處於高電阻狀態時，端子A的電位高於參考電位Vref，感測放大器電路輸出對應於端子A的電位的電位(資料“1”)。另一方面，當記憶體單元處於低電阻狀態時，端子A的電位低於參考電位Vref，感測放大器電路輸出對應於端子A的電位的電位(資料“0”)。
像這樣，藉由使用讀出電路，可以從記憶體單元讀出資料。另外，本實施例所示的讀出電路是一個例子。也可 以使用其他已知的電路。此外，讀出電路也可以具有預充電電路。也可以採用連接有參照用位元線代替參考電位Vref的結構。
圖8B示出感測放大器電路的一個例子的差動型感測放大器。差動型感測放大器具有輸入端子Vin(+)、Vin(-)以及輸出端子Vout，放大Vin(+)與Vin(-)的差。當Vin(+)>Vin(-)時，Vout通常成為High輸出，當Vin(+)<Vin(-)時，Vout通常成為Low輸出。
圖8C示出感測放大器電路的一個例子的鎖存型感測放大器。鎖存型感測放大器具有輸入輸出端子V1和V2以及控制用信號Sp和Sn的輸入端子。首先，將控制用信號Sp設定為High，而將控制用信號Sn設定為Low，來遮斷電源電位(Vdd)。然後，對V1和V2施加進行比較的電位。之後，在將控制用信號Sp設定為Low，而將控制用信號Sn設定為High，對V1和V2供給電源電位(Vdd)的情況下，當進行比較的電位V1in和V2in處於V1in>V2in時，V1的輸出成為High，V2的輸出成為Low。當進行比較的電位V1in和V2in處於V1in<V2in時，V1的輸出成為Low，V2的輸出成為High。藉由利用這種關係，可以放大V1in和V2in的差。
本實施例所示的結構、方法等可以與其他實施例適當地組合而實施。
實施例7
在本實施例中，參照圖9A和圖9B對使用之前的實施例所示的電晶體的半導體裝置的例子進行說明。
圖9A示出具有相當於所謂的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)的結構的半導體裝置的一個例子。圖9A所示的記憶體單元陣列620具有將多個記憶體單元630排列為矩陣狀的結構。另外，記憶體單元陣列620具有m條第一佈線和n條第二佈線。注意，記憶體單元630相當於圖2B所示的半導體裝置。另外，在本實施例中，將圖2B中的第一佈線稱為位元線BL，將第二佈線稱為字線WL。
記憶體單元630包括電晶體631和電容器632。電晶體631的閘極電極與第一佈線(字線WL)連接。另外，電晶體631的源極電極和汲極電極中的一個與第二佈線(位元線BL)連接，電晶體631的源極電極和汲極電極中的另一個與電容器的一個電極連接。另外，電容器的另一個電極與電容線CL連接，對該電容器的另一個電極施加一定電位。作為電晶體631，應用之前的實施例所示的電晶體。
之前的實施例所示的電晶體具有截止電流極小的特徵。因此，當將該電晶體應用於所謂的DRAM的圖9A所示的半導體裝置時，可以得到實際上的非揮發性記憶體裝置。
圖9B示出具有相當於所謂的SRAM(Static Random Access Memory：靜態隨機存取記憶體)的結構的半導體 裝置的一個例子。圖9B所示的記憶體單元陣列640可以具有將多個記憶體單元650排列為矩陣狀的結構。另外，記憶體單元陣列640具有多條第一佈線(字線WL)、多條第二佈線(位元線BL)以及多條第三佈線(反轉位元線/BL)。
記憶體單元650具有第一電晶體651至第六電晶體656。第一電晶體651和第二電晶體652用作選擇電晶體。另外，第三電晶體653和第四電晶體654之中的一個是n溝道型電晶體(這裏，是第四電晶體654)，另一個是p溝道型電晶體(這裏，是第三電晶體653)。就是說，第三電晶體653和第四電晶體654構成CMOS電路。與此同樣，第五電晶體655和第六電晶體656構成CMOS電路。
第一電晶體651、第二電晶體652、第四電晶體654以及第六電晶體656是n溝道型電晶體，可以應用之前的實施例所示的電晶體。第三電晶體653和第五電晶體655是p溝道型電晶體，並可以使用氧化物半導體或其他材料(例如，矽等)來形成。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而實施。
實施例8
在本實施例中，使用圖10A至圖10F對將之前的實施例所說明的半導體裝置應用於電子設備的情況進行說 明。在本實施例中，說明將上述半導體裝置應用於電腦；行動電話機(也稱為行動電話、行動電話裝置)；可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)；數位相機、數位攝像機等影像拍攝裝置；電子紙；電視裝置(也稱為電視或電視接收機)等的電子設備的情況。
圖10A示出筆記本型個人電腦，包括框體701、框體702、顯示部703以及鍵盤704等。之前的實施例所示的半導體裝置設置在框體701和框體702中。之前的實施例所示的半導體裝置的寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。因此，可以實現一種其寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的筆記本型個人電腦。
圖10B示出可攜式資訊終端(PDA)，其本體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作可攜式資訊終端的觸屏筆712等。之前的實施例所示的半導體裝置設置在本體711中。之前的實施例所示的半導體裝置寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。因此，可以實現一種其寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的可攜式資訊終端。
圖10C示出安裝有電子紙的電子書閱讀器720，包括框體721和框體723的兩個框體。框體721和框體723分 別設置有顯示部725和顯示部727。框體721和框體723由軸部737相連接，使電子書閱讀器720可以以該軸部737為軸進行開閉動作。另外，框體721包括電源731、操作鍵733以及揚聲器735等。之前的實施例所示的半導體裝置設置在框體721和框體723中的至少一個。之前的實施例所示的半導體裝置寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。因此，可以實現一種其寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的電子書閱讀器。
圖10D示出行動電話機，包括框體740和框體741的兩個框體。再者，框體740和框體741滑動而可以從如圖10D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，框體741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、照相用透鏡747以及外部連接端子748等。此外，框體740包括進行行動電話機的充電的太陽能電池單元749和外部記憶體插槽750等。另外，天線內置在框體741中。之前的實施例所示的半導體裝置設置在框體740和框體741中的至少一個。之前的實施例所示的半導體裝置寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。因此，可以實現一種其寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的行動電話機。
圖10E示出數位相機，包括本體761、顯示部767、取景器763、操作開關764、顯示部765以及電池766等。之前的實施例所示的半導體裝置設置在本體761中。之前的實施例所示的半導體裝置寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。因此，可以實現一種其寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的數位相機。
圖10F示出電視裝置770，包括框體771、顯示部773以及支架775等。可以藉由框體771具有的開關和遙控器780來進行電視裝置770的操作。框體771和遙控器780安裝有之前的實施例所示的半導體裝置。之前的實施例所示的半導體裝置寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。因此，可以實現一種其寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的電視裝置。
如上所述，本實施例所示的電子設備安裝有根據之前的實施例的半導體裝置。所以，可以實現耗電量被降低的電子設備。
實例1
對根據所公開的發明的一個實施例的半導體裝置的能夠重寫的次數進行考察。在本實例中，參照圖11對該檢查結果進行說明。
用於考察的半導體裝置是具有圖2A1所示的電路結構的半導體裝置。這裏，作為相當於電晶體162的電晶體，使用氧化物電晶體。另外，作為相當於電容器164的電容器，使用電容值為0.33pF的電容器。
藉由比較初期記憶視窗寬度和反復進行規定次數的資料的保持和資料的寫入之後的記憶視窗寬度，來進行考察。藉由對相當於圖2A1中的第三佈線的佈線施加0V和5V中的一個，對相當於第四佈線的佈線施加0V和5V中的一個，進行資料的保持和資料的寫入。當相當於第四佈線的佈線的電位為0V時，相當於電晶體162的電晶體處於截止狀態，因此保持對浮動閘極部FG施加的電位。當相當於第四佈線的佈線的電位為5V時，相當於電晶體162的電晶體處於導通狀態，因此對浮動閘極部FG施加相當於第三佈線的佈線的電位。
記憶視窗寬度是指示出記憶體裝置的特性的指標之一。在此，該記憶視窗寬度是指示出不同的儲存狀態之間的相當於第五佈線的佈線的電位Vcg和相當於電晶體160的電晶體的漏電流Id的關係的曲線(Vcg-Id曲線)的漂移量△Vcg。不同的儲存狀態是指對浮動閘極部FG施加0V的狀態(以下稱為Low狀態)和對浮動閘極部FG施加5V的狀態(以下稱為High狀態)。就是說，可以藉由在Low狀態和High狀態進行電位Vcg的掃描，來確認記憶視窗寬度。另外，在任何情況下Vds=1V。
圖11示出初期狀態的記憶視窗寬度和進行1×109次 的寫入之後的記憶視窗寬度的檢查結果。另外，在圖11中，實線示出第一次的寫入，虛線示出第1×109次的寫入。另外，在實線和虛線的兩者中，左邊的曲線示出High狀態的寫入，右邊的曲線示出Low狀態的寫入。另外，橫軸示出Vcg(V)，縱軸示出Id(A)。根據圖11可以確認到：在第1×109次的寫入的前後，在High狀態和Low狀態掃描了電位Vcg的記憶視窗寬度沒變化。在第1×109次的寫入的前後記憶視窗寬度沒變化示出：至少在此期間，半導體裝置的特性沒變化。
如上所述，根據所公開的發明的一個實施例的半導體裝置即使反復進行多次保持和寫入其特性也沒變化。就是說，可以藉由所公開的發明的一個實施例來實現可靠性極為高的半導體裝置。
138‧‧‧絕緣層
142a‧‧‧源極電極或汲極電極
142b‧‧‧源極電極或汲極電極
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧電極
150‧‧‧層間絕緣層
152‧‧‧層間絕緣層
162‧‧‧電晶體
164‧‧‧電容器
200‧‧‧基板

Claims (10)

  1. 一種記憶體裝置，包括：第一電晶體，該第一電晶體包括包含通道形成區的氧化物半導體層；第二電晶體，該第二電晶體包括包含通道形成區的氧化物半導體層；以及包括第一電極和第二電極的電容器，其中，該第一電晶體的源極電極和汲極電極中的一個電極與該第二電晶體的閘極電極和該電容器的該第一電極和該第二電極中的一個電極彼此電連接。
  2. 根據申請專利範圍第1項之記憶體裝置，其中，該電容器包括氧化物半導體層。
  3. 根據申請專利範圍第1項之記憶體裝置，另外包括：源極線；位元線；字線；第一信號線；以及第二信號線，其中，該源極線和該第二電晶體的源極電極彼此電連接，其中，該位元線與第二電晶體的汲極電極彼此電連接，其中，該第一信號線與該第一電晶體的該源極電極和 該汲極電極中的另一個彼此電連接，其中，該第二信號線與該第一電晶體的閘極電極彼此電連接，並且其中，該字線與該電容器的該第一電極和該第二電極中的另一個電極彼此電連接。
  4. 根據申請專利範圍第1項之記憶體裝置，其中，該第一電晶體的該氧化物半導體層和該第二電晶體的該氧化物半導體層的至少其中一個為錐形形狀，並且其中，錐形角為大於或等於30°且小於或等於60°。
  5. 根據申請專利範圍第1項之記憶體裝置，其中，該第一電晶體、該第二電晶體及該電容器形成非揮發性記憶體元件。
  6. 一種記憶體裝置，包括：第一電晶體；第二電晶體；其中，每一該第一電晶體和該第二電晶體包括：第一氧化物半導體層；在該第一氧化物半導體層上的第二氧化物半導體層；在該第二氧化物半導體層上的閘極絕緣層；以及在該閘極絕緣層上的閘極電極，以及包括第一電極和第二電極的電容器，其中，該第一電晶體的源極電極和汲極電極的其中一 個與該第二電晶體的該閘極電極和該電容器的該第一電極和該第二電極的其中一個電連接。
  7. 根據申請專利範圍第6項之記憶體裝置，其中，該電容器包括氧化物半導體層。
  8. 根據申請專利範圍第6項之記憶體裝置，另外包括：源極線；位元線；字線；第一信號線；以及第二信號線，其中，該源極線和該第二電晶體的源極電極彼此電連接，其中，該位元線與第二電晶體的汲極電極彼此電連接，其中，該第一信號線與該第一電晶體的該源極電極和該汲極電極中的另一個彼此電連接，其中，該第二信號線與該第一電晶體的該閘極電極彼此電連接，並且其中，該字線與該電容器的該第一電極和該第二電極中的另一個電極彼此電連接。
  9. 根據申請專利範圍第6項之記憶體裝置，其中，該第一氧化物半導體層和該第二氧化物半導體層的至少其中一個為錐形形狀，並且 其中，錐形角為大於或等於30°且小於或等於60°。
  10. 根據申請專利範圍第6項之記憶體裝置，其中，該第一電晶體、該第二電晶體及該電容器形成非揮發性記憶體元件。
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105914209A (zh) * 2009-10-29 2016-08-31 株式会社半导体能源研究所 半导体器件
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
CN105702631B (zh) 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
CN102725842B (zh) 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102001820B1 (ko) * 2010-03-19 2019-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
KR20130045418A (ko) 2010-04-23 2013-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI608486B (zh) 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
TWI670711B (zh) 2010-09-14 2019-09-01 日商半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP5973165B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI596769B (zh) 2011-01-13 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體儲存裝置
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
TWI572009B (zh) 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
KR101963457B1 (ko) 2011-04-29 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 구동 방법
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
EP3118853B1 (en) * 2011-06-27 2018-06-06 Thin Film Electronics ASA Short circuit reduction in an electronic component comprising a stack of layers arranged on a flexible substrate
US9431545B2 (en) * 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5912394B2 (ja) * 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
KR20130046357A (ko) * 2011-10-27 2013-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI495105B (zh) * 2011-12-21 2015-08-01 Nat Applied Res Laboratories 金屬閘極奈米線薄膜電晶體元件及其製造方法
US8907392B2 (en) * 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
JP2013183001A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
TWI661553B (zh) 2012-11-16 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI508190B (zh) * 2013-02-08 2015-11-11 Chunghwa Picture Tubes Ltd 薄膜電晶體及其製造方法
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP6405100B2 (ja) * 2013-03-08 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6376788B2 (ja) * 2013-03-26 2018-08-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6516978B2 (ja) * 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
US9590109B2 (en) 2013-08-30 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20150138026A (ko) 2014-05-29 2015-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US9954112B2 (en) * 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
WO2017187301A1 (en) * 2016-04-28 2017-11-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI611463B (zh) 2016-06-29 2018-01-11 友達光電股份有限公司 金屬氧化物半導體層的結晶方法及半導體結構
US10586495B2 (en) 2016-07-22 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10615187B2 (en) 2016-07-27 2020-04-07 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP6746522B2 (ja) 2017-03-17 2020-08-26 キオクシア株式会社 半導体記憶装置
KR20240014625A (ko) * 2017-08-04 2024-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN107818991B (zh) * 2017-10-23 2020-06-05 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
TWI648844B (zh) 2017-11-06 2019-01-21 Industrial Technology Research Institute 薄膜電晶體及其製造方法
TWI685948B (zh) * 2019-02-01 2020-02-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0244763A (ja) * 1988-08-05 1990-02-14 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
TW200802888A (en) * 2006-02-02 2008-01-01 Kochi Ind Promotion Ct Thin film transistor and manufacturing method thereof
US20080128689A1 (en) * 2006-11-29 2008-06-05 Je-Hun Lee Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays

Family Cites Families (233)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4716085Y1 (zh) 1968-05-17 1972-06-07
JPS51708Y2 (zh) 1971-03-24 1976-01-10
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
EP0053878B1 (en) * 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH03101556A (ja) 1989-09-14 1991-04-26 Fujitsu Ltd Ｉｓｄｎプロトコル試験方式
US5366922A (en) * 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JPH03101556U (zh) * 1990-02-05 1991-10-23
DE69215608T2 (de) 1991-09-05 1997-03-27 Casio Computer Co Ltd Dünnschichttransistor und dessen Herstellungsmethode
US5334859A (en) 1991-09-05 1994-08-02 Casio Computer Co., Ltd. Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
EP0544069B1 (en) 1991-11-26 1997-11-12 Casio Computer Company Limited Thin-film transistor panel and method of manufacturing the same
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07297185A (ja) 1994-04-20 1995-11-10 Matsushita Electric Ind Co Ltd 金属配線およびそれを用いた薄膜トランジスタとｔｆｔ液晶表示装置と金属配線の形成方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR970003741A (ko) 1995-06-07 1997-01-28 김주용 걸윙 리드형 패키지 리드 자동 검사 방법
JPH0945925A (ja) * 1995-07-31 1997-02-14 Sanyo Electric Co Ltd トランジスタの製造方法，薄膜トランジスタの製造方法，表示装置
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6940566B1 (en) 1996-11-26 2005-09-06 Samsung Electronics Co., Ltd. Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions
CN1148600C (zh) 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
KR100234700B1 (ko) * 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
JP3729953B2 (ja) 1996-12-02 2005-12-21 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Ｔｆｔアレイ基板とその製法
US5796650A (en) * 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) * 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
JPH11233789A (ja) 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US6774397B2 (en) 2000-05-12 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6266269B1 (en) * 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) * 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US7071037B2 (en) * 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4306142B2 (ja) * 2001-04-24 2009-07-29 株式会社日立製作所 画像表示装置及びその製造方法
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003091245A (ja) 2001-09-18 2003-03-28 Semiconductor Energy Lab Co Ltd 表示装置
JP2003101407A (ja) 2001-09-21 2003-04-04 Sharp Corp 半導体集積回路
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003317469A (ja) 2002-04-19 2003-11-07 Mitsubishi Electric Corp マルチポートメモリ回路
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP3672256B2 (ja) 2002-08-08 2005-07-20 インターナショナル・ビジネス・マシーンズ・コーポレーション エッチング液、薄膜トランジスタ・アレイ基板、薄膜トランジスタ・アレイ基板の製造方法および表示装置
US6882010B2 (en) * 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100870701B1 (ko) 2002-12-17 2008-11-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4683836B2 (ja) 2003-12-12 2011-05-18 株式会社神戸製鋼所 ダイヤモンド半導体素子及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4461873B2 (ja) 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
KR100601370B1 (ko) 2004-04-28 2006-07-13 삼성에스디아이 주식회사 박막 트랜지스터 및 그를 이용한 유기 전계 발광 표시 장치
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100603349B1 (ko) * 2004-06-17 2006-07-20 삼성에스디아이 주식회사 박막 트랜지스터, 이를 제조한 방법 및 이를 구비하는평판 디스플레이 장치
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100939998B1 (ko) * 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
WO2006057417A1 (en) 2004-11-26 2006-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) * 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US20060270066A1 (en) 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
JP2006332614A (ja) * 2005-04-25 2006-12-07 Semiconductor Energy Lab Co Ltd 半導体装置、有機トランジスタ及びその作製方法
JP5057696B2 (ja) 2005-05-20 2012-10-24 株式会社半導体エネルギー研究所 半導体回路及び表示装置
US7483013B2 (en) 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
JP4542008B2 (ja) * 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP5006598B2 (ja) * 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) * 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
JP5089139B2 (ja) * 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2007058183A1 (en) 2005-11-18 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
KR101348757B1 (ko) 2006-02-03 2014-01-07 주식회사 동진쎄미켐 유기 절연막용 수지 조성물 및 그 제조 방법, 상기 수지조성물을 포함하는 표시판
KR100714401B1 (ko) * 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
JP5015472B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP4421564B2 (ja) * 2006-02-16 2010-02-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007294672A (ja) * 2006-04-25 2007-11-08 Mitsubishi Electric Corp 配線基板、表示装置及びそれらの製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311377A (ja) 2006-05-16 2007-11-29 Sony Corp 薄膜トランジスタの製造方法および薄膜トランジスタならびに表示装置
WO2007142167A1 (en) 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
TW200805667A (en) * 2006-07-07 2008-01-16 Au Optronics Corp A display panel structure having a circuit element and a method of manufacture
JP2008028112A (ja) * 2006-07-20 2008-02-07 Toshiba Corp 半導体装置の製造方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100796608B1 (ko) * 2006-08-11 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판의 제조방법
US7736936B2 (en) 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
JP5230145B2 (ja) * 2006-08-29 2013-07-10 株式会社半導体エネルギー研究所 表示装置の作製方法
US7651896B2 (en) 2006-08-30 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5216276B2 (ja) * 2006-08-30 2013-06-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
CN100524754C (zh) * 2006-11-27 2009-08-05 友达光电股份有限公司 像素结构与显示装置的像素结构
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5266645B2 (ja) * 2007-01-31 2013-08-21 三菱電機株式会社 薄膜トランジスタと該薄膜トランジスタを用いた表示装置
US20080191207A1 (en) 2007-02-08 2008-08-14 Mitsubishi Electric Corporation Thin film transistor device, method of manufacturing the same, and display apparatus
JP2008218960A (ja) 2007-02-08 2008-09-18 Mitsubishi Electric Corp 薄膜トランジスタ装置、その製造方法、及び表示装置
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276211A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
KR100857455B1 (ko) * 2007-04-17 2008-09-08 한국전자통신연구원 산화물 반도체막상에 보호막을 형성하여 패터닝하는 박막트랜지스터의 제조방법
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
US7782413B2 (en) * 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor
KR20080102665A (ko) * 2007-05-21 2008-11-26 엘지전자 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) * 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
TWI353063B (en) * 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
KR100847846B1 (ko) * 2007-08-01 2008-07-23 실리콘 디스플레이 (주) 국부 도핑을 이용한 박막트랜지스터의 제조 방법
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
US7824939B2 (en) 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8591650B2 (en) 2007-12-03 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for forming crystalline semiconductor film, method for manufacturing thin film transistor, and method for manufacturing display device
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5291928B2 (ja) * 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
JP5213458B2 (ja) * 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
US20090224250A1 (en) * 2008-03-10 2009-09-10 Hidayat Kisdarjono Top Gate Thin Film Transistor with Enhanced Off Current Suppression
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
US20090278120A1 (en) * 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5319961B2 (ja) 2008-05-30 2013-10-16 富士フイルム株式会社 半導体素子の製造方法
JP2009296201A (ja) 2008-06-04 2009-12-17 Toyo Plywood Co Ltd 薄型テレビ壁掛け用ラック
JP2009302352A (ja) * 2008-06-13 2009-12-24 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
KR101533391B1 (ko) * 2008-08-06 2015-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판과 그 제조 방법
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
KR101681483B1 (ko) * 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP4679673B2 (ja) * 2008-09-18 2011-04-27 パナソニック株式会社 フレキシブル半導体装置の製造方法及びそれに使用される積層膜
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
CN105070715B (zh) * 2009-10-21 2018-10-19 株式会社半导体能源研究所 半导体装置
KR101892430B1 (ko) * 2009-10-21 2018-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105914209A (zh) * 2009-10-29 2016-08-31 株式会社半导体能源研究所 半导体器件
KR101829074B1 (ko) * 2009-10-29 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052367A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101752518B1 (ko) * 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101753927B1 (ko) * 2009-11-06 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101761432B1 (ko) * 2009-11-06 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101952065B1 (ko) * 2009-11-06 2019-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
EP3051588A1 (en) * 2009-11-06 2016-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102612714B (zh) * 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
WO2011062068A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20200096317A (ko) * 2009-11-20 2020-08-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102598266B (zh) * 2009-11-20 2015-04-22 株式会社半导体能源研究所 半导体装置
WO2011065183A1 (en) * 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
WO2011065258A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102656625B (zh) 2009-12-18 2016-08-03 株式会社半导体能源研究所 用于驱动液晶显示设备的方法
KR101813460B1 (ko) * 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104716139B (zh) * 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
CN105702631B (zh) * 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件
KR101842413B1 (ko) * 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2018016085A (ja) 2016-07-25 2018-02-01 三菱自動車工業株式会社 冷却システム
JP2023016085A (ja) 2021-07-21 2023-02-02 株式会社東芝 画像センサシステムおよびコンピュータプログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0244763A (ja) * 1988-08-05 1990-02-14 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
TW200802888A (en) * 2006-02-02 2008-01-01 Kochi Ind Promotion Ct Thin film transistor and manufacturing method thereof
US20080128689A1 (en) * 2006-11-29 2008-06-05 Je-Hun Lee Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays

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Publication number Publication date
JP6962973B2 (ja) 2021-11-05
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KR102326104B1 (ko) 2021-11-16

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