JP5053537B2 - 非晶質酸化物を利用した半導体デバイス - Google Patents
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Description
本発明は、非晶質酸化物を利用した半導体デバイス、電気素子、及び回路に関する。特に、非晶質酸化物を利用した半導体デバイスに関する。
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）のアクティブマトリクス回路により駆動されている。
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
そこで、低温での成膜が可能な、たとえばＺｎＯを材料とした酸化物半導体薄膜を用いるＴＦＴの開発が活発に行われている（特許文献１）。
このように、新規な半導体デバイスが期待されている。
特開2003-298062号公報
そこで、本発明は、非晶質酸化物を利用した様々な半導体デバイスや、それを用いた回路等を提供することを目的とする。
本発明の集積回路は、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型半導体は、酸素を所定濃度含む雰囲気で成膜されたことにより電子キャリア濃度が１０ １８ ／ｃｍ ３ 未満となっており、それにより前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ２／（Ｖ・秒）超であることを特徴とする。
さらに、本発明の集積回路は、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型半導体は、成膜後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が１０ １８ ／ｃｍ ３ 未満となっており、それにより前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
さらにまた、本発明の集積回路は、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型半導体は、酸素を所定濃度含む雰囲気で成膜された後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が１０ １８ ／ｃｍ ３ 未満となっており、それにより前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
さらに、本発明の集積回路は、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型半導体は、成膜後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が１０ １８ ／ｃｍ ３ 未満となっており、それにより前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
さらにまた、本発明の集積回路は、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型半導体は、酸素を所定濃度含む雰囲気で成膜された後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が１０ １８ ／ｃｍ ３ 未満となっており、それにより前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
ところで、本発明者が酸化物半導体を検討したところ、ZｎOは、一般に安定なアモルファス相を形成することができないことが判った。そして、殆どのZnOは多結晶相を呈するために、多結晶粒子間の界面でキャリアは散乱され、結果として電子移動度を大きくすることができないようである。
また、ＺｎＯには、酸素欠陥が入りやすく、キャリア電子が多数発生してしまうため、電気伝導度を小さくすることが難しい。このために、トランジスタのゲート電圧が無印加時でも、ソース端子とドレイン端子間に大きな電流が流れてしまい、ＴＦＴのノーマリーオフ動作を実現できないことが判った。また、トランジスタのオン・オフ比を大きくすることも難しいようである。
また、本発明者は、特開２０００−０４４２３６号公報に記載されている非晶質酸化物膜ZnxMyInzO(x+3y/2+3z/2)（式中、MはＡｌ及びＧａのうち少なくとも一つの元素である。）について検討した。この材料は、電子キャリア濃度が、１０１８／ｃｍ３以上であり、単なる透明電極としては好適な材料である。
しかし、電子キャリア濃度が１０１８／ｃｍ３以上の酸化物をTFTのチャネル層に用いた場合、オン・オフ比が十分にとれず、ノーマリーオフ型のＴＦＴにはふさわしくないことが分かった。
つまり、従来の非晶質酸化物膜では、電子キャリア濃度が１０１８／ｃｍ３未満の膜を得ることはできていなかった。
そこで、本発明者は、電界効果型トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満の非晶質酸化物を用いているTFTを作製したところ、所望の特性のTFTが得られることを発見したのである。
しかも、このような非晶質酸化物は、TFT以外の半導体デバイスにも好適に用いることができることも判明した。
本発明者らは、ＩｎＧａＯ３（ＺｎＯ）ｍ、及びこの材料の成膜条件に関する研究開発を精力的に進めた結果、成膜時の酸素雰囲気の条件を制御することで、電子キャリア濃度を１０１８／ｃｍ３未満にできることを見出した。
しかも、このような非晶質酸化物は、TFT以外の半導体デバイスにも好適に用いることができることも判明した。
即ち、本発明は、室温での電子キャリア濃度が、１０１８／ｃｍ３未満のアモルファス酸化物を電子伝導体材料として用いていることを特徴とする半導体デバイスである。更にまた、別の本発明は、電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物を電子伝導体材料として用いていることを特徴とする半導体デバイスである。
本発明によれば、非晶質酸化物を利用した新規な集積回路を提供できる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。
まず、第１の実施形態として、本発明に係る半導体デバイスを、そして、第２の実施形態として、集積回路について説明し、その後、本発明に用いられる非晶質酸化物について詳述している。
（第１の実施形態：半導体デバイス）
まず、Ｐ型領域とＮ型領域とを有する半導体デバイスについて説明する。
ここでいう、半導体デバイスは、ＰＮ接合型トランジスタやヘテロ接合デバイスが含まれる。
（第１の実施形態：半導体デバイス）
まず、Ｐ型領域とＮ型領域とを有する半導体デバイスについて説明する。
ここでいう、半導体デバイスは、ＰＮ接合型トランジスタやヘテロ接合デバイスが含まれる。
本発明では、Ｎ型領域を構成する非晶質酸化物として、電子キャリア濃度が１０１８／ｃｍ３未満である酸化物や、電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す酸化物を用いることに特徴がある。この非晶質酸化物については後述する。
なお、基板上で、前記Ｐ型領域内に前記Ｎ型領域が設けられているか、あるいは前記Ｎ型領域内に前記Ｐ型領域が設けられていることも好ましい形態である。
また、前記Ｐ型領域と前記Ｎ型領域とが、基板上の同一層に形成されていることも好ましい形態である。
また、Ｐ型領域及びＮ型領域を非晶質酸化物を異なる材料で構成することも好ましい形態である。
更にまた、本発明は、上記透明酸化物半導体膜をＮ型半導体として用いたＳＩＴ素子に関する。
例として図７を用いて説明する。
具体的には、ガラス、プラスチックなどの絶縁基板１０上に、上記透明酸化物半導体とオーミックコンタクトを形成できるＩＴＯにより電極１１−１を形成し、続いて、上記電極上に上記透明酸化物半導体膜１３を形成する。さらに、上記酸化物膜中に、上記半導体膜のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ｐｔにより電極１２を複数形成し、さらに上記酸化物膜を積層する。その後、電極１１−２を電極１１−１と同じ材料で形成することで、ＳＩＴ素子を作製することができる。従って、上記透明酸化物半導体膜を用いたＴＦＴよりも、高い電流能力を有する素子を実現する、という効果が得られる。
又、上記電極１２のＰｔを薄くする、あるいは、上記電極１２として、フェルミ準位の絶対値が、上記半導体膜のフェルミ準位の絶対値よりも大きいＰ型の透明酸化膜半導体を用いる事で、透明なＳＩＴ素子を作製できる。
本発明は、上記透明酸化物半導体膜をＮ型半導体として用いたＳＢＴ素子に関する。
具体的には、ガラス、プラスチックなどの絶縁基板上に、上記透明酸化物Ｎ型半導体膜１を形成する。続いて、上記酸化物膜上に、オーミックコンタクトを形成できるＩＴＯにより、電極１１−１、１１−２を形成する。そして、電極１１−１、１１−２間に、上記半導体膜のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ｐｔによりゲート電極１２を形成することで、ＳＢＴ素子を作製することができる。従って、上記透明酸化物半導体膜を用いたＴＦＴよりも簡単な構成で、ゲート電極に印加する電圧で電極１１−１、１１−２間の電流を制御できるトランジスタ素子を実現する、という効果が得られる。特に、上記電極１１−２の下の上記酸化物膜を薄くすることで、よりゲート電圧により変調できる電流の大きさが大きくなる。
又、上記電極１２のＰｔを薄くする事で、透明なＳＢＴ素子を作製できる。
本発明は、上記透明酸化物半導体膜をＮ型半導体として用いたＰＮ−Ｔ素子に関する。
具体的には、図１２に示すように、ガラス、プラスチックなどの絶縁基板１０上に、上記透明酸化物Ｎ型半導体膜１３を形成する。
続いて、上記酸化物膜上に、オーミックコンタクトを形成できるＩＴＯにより、電極１１−１、１１−２を形成する。そして、電極１１−１、１１−２間に、フェルミ準位の絶対値が、上記半導体膜のフェルミ準位の絶対値よりも大きなＰ型半導体材料１４を積層する。さらに、上記Ｐ型半導体材料上に、上記Ｐ型半導体材料とオーミックコンタクトを形成できる材料、例えば、Ｐｔによりゲート電極１２を形成することで、ＰＮ−Ｔ素子を作製することができる。従って、上記透明酸化物半導体膜を用いたＴＦＴよりも簡単な構成で、ゲート電極に印加する電圧で電極１１−１、１１−２間の電流を制御できるトランジスタ素子を実現する、という効果が得られる。特に、上記電極１２の下の上記酸化物膜を薄くすることで、よりゲート電圧により変調できる電流の大きさが大きくなる。
又、上記電極１２のＰｔを薄くし、上記Ｐ型半導体に透明酸化物Ｐ型半導体を用いれば、透明なＰＮ−Ｔ素子を作製できる。
本発明は、上記透明酸化物半導体膜をＮ型半導体として用いたＢＰＴ素子に関する。
具体的には、ガラス、プラスチックなどの絶縁基板上に、透明酸化物Ｎ型半導体膜１、透明酸化物Ｎ型半導体でキャリア密度・伝導度が異なる半導体膜１’、フェルミ準位の絶対値が上記半導体膜のフェルミ準位の絶対値よりも大きなＰ型半導体膜を形成する。続いて、上記酸化物膜１、１’上に、オーミックコンタクトを形成できるＩＴＯにより、電極１−１、１−２を形成する。さらに、上記Ｐ型半導体膜上にオーミックコンタクトを形成できる材料、例えば、Ｐｔにより、ベース電極２を形成することで、ＢＰＴ素子を作製することができる。
又、上記電極２のＰｔを薄くし、上記Ｐ型半導体に透明酸化物Ｐ型半導体を用いれば、透明なＢＰＴ素子を作製できる。
本発明は、上記透明酸化物半導体膜をＮ型半導体として用いたＳＢＤ素子に関する。
具体的には、ガラス、プラスチックなどの絶縁基板上に、上記透明酸化物Ｎ型半導体膜１を形成する。続いて、上記酸化物膜上に、オーミックコンタクトを形成できるＩＴＯにより、電極１と、上記半導体膜のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ｐｔにより電極２を形成することで、ＳＢＤ素子を作製することができる。
又、上記電極２のＰｔを薄くする事で、透明なＳＢＤ素子を作製できる。
本発明は、上記透明酸化物半導体膜をＮ型半導体として用いたＰＮ−Ｄ素子に関する（図１４）。
具体的には、ガラス、プラスチックなどの絶縁基板１０上に、上記透明酸化物Ｎ型半導体膜１３を形成する。続いて、上記酸化物膜上に、オーミックコンタクトを形成できるＩＴＯにより、電極１１と、フェルミ準位の絶対値が、上記半導体膜のフェルミ準位の絶対値よりも大きなＰ型半導体材料１４をそれぞれ積層する。さらに、上記Ｐ型半導体とオーミックコンタクトを形成できる材料、例えば、Ｐｔにより電極１２を形成することで、ＰＮ−Ｄ素子を作製することができる。
又、上記Ｐ型半導体材料として、透明酸化膜Ｐ型半導体を用い、上記電極２のＰｔを薄くする事で、透明なＰＮ−Ｄ素子を作製できる。
本発明は、上記透明酸化物半導体膜を抵抗材料として用いた抵抗素子に関する。
具体的には、ガラス、プラスチックなどの絶縁基板上に、上記透明酸化物Ｎ型半導体膜１を形成する。続いて、上記酸化物膜上に、オーミックコンタクトを形成できるＩＴＯにより、電極１１−１と１１−２を形成することで、透明な抵抗素子を作製することができる。
上記半導体膜１と上記電極１１−１、１１−２の間に、上記半導体膜１とキャリア密度と伝導度が異なる上記透明酸化物Ｎ型半導体膜を備えても良い。ただし、上記酸化物の層が共に、キャリア濃度が１０１８／ｃｍ３未満、かつ、伝導度が１０Ｓ／ｃｍ以下である必要はない。
上記透明酸化物Ｎ型半導体とオーミックコンタクトを形成する材料として、例えば、上記ＩＴＯやカルシウム（Ｃａ）などの、仕事関数が上記半導体膜のフェルミ準位の絶対値と同程度、又は、やや小さいことを特徴とする金属・合金等が挙げられる。
上記ＳＩＴ、ＳＢＴのゲート電極、並びに、上記ＳＤのショットキー障壁を形成する電極として用いる大きな仕事関数を持つ高導電性材料として、例えば、白金（Ｐｔ）やＮｉ、金（Ａｕ）などの金属がある。
さらに、上記金属を非常に薄く形成することで、透明又は半透明な金属膜が形成でき、上記酸化物と組み合わせることで、透明なＳＩＴ、ＳＢＴ、並びにＳＤを作製することが可能である。
上記ＳＩＴ、ＰＮ−Ｔのゲート電極用のＰ型半導体、並びに、上記ＰＮ−ＤのＰ型半導体として、例えば、アクセプターをドープしたＳｉ等の無機半導体、ペンタセン等の低分子有機半導体、ポリチオフェン、ポリフェニレンビニレン等の高分子有機半導体、Ｃｕ２Ｏ等の酸化物半導体を用いる事ができる。ただし、ＰＮ接合障壁を形成する為には、上記Ｐ型半導体のフェルミ準位の絶対値は、上記酸化物Ｎ型半導体のフェルミ準位の絶対値よりも、大きい値を持つものとする。
さらに、上記酸化物Ｐ型半導体と、ＩＴＯ等の透明な電極を用いる事で、透明なＳＩＴ、ＰＮ−Ｔ、並びにＰＮ−Ｄを作製することが可能である。
また、上述したＳｉなどの半導体材料の多くは、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質透明酸化物や、電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質透明酸化物とバンドギャップが異なる。よって、この非晶質透明酸化物半導体からなる領域とヘテロ接合を形成する。こうして、ヘテロ接合を有する半導体デバイスが構成される。
（第２の実施形態：集積回路）
また、本発明は、上記透明膜を半導体膜とするＴＦＴを、Ｎ−ＴＦＴとして用いた論理回路に関する。
（第２の実施形態：集積回路）
また、本発明は、上記透明膜を半導体膜とするＴＦＴを、Ｎ−ＴＦＴとして用いた論理回路に関する。
具体的には、上記透明膜を電子伝導体とした抵抗と、上記透明膜を用いたＮ−ＴＦＴを電源−接地電位（ＧＮＤ）間に直列に接続し、上記Ｎ−ＴＦＴのゲートを信号入力とし、上記ＴＦＴのソースを出力とする。
これにより、半導体層として上記透明膜のみを用いたインバータ回路を構成できる。
さらに、上記抵抗に代わり、Ｐ型半導体を活性層として用いたＰ型ＴＦＴ（以下、Ｐ−ＴＦＴ）を用い、Ｐ−ＴＦＴのゲートをＮ−ＴＦＴのゲートと共通の入力とすることで、相補型ＴＦＴ回路を構成することができる。
これにより、インバータの動作時における貫通電流を抑制し、低消費電力である回路を構成できる、という効果が得られる。
上記Ｐ型半導体の材料として、例えば、ドープしたＳｉ等の無機半導体、ペンタセン等の低分子有機半導体、ポリチオフェン、ポリフェニレンビニレン等の高分子有機半導体、Ｃｕ２Ｏ等の酸化物半導体を用いる事が好ましい。特に、上記酸化物半導体をＰ型半導体として用いる場合には、半導体層が透明な回路を構成できる。
上記インバータ回路と同様に、クロックドインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ、シフトレジスタ等の論理回路を構成することができる。
また、本発明は、上記透明膜を半導体膜とするＴＦＴを、Ｎ−ＴＦＴとして用いたＳＲＡＭ回路に関する。
具体的には、２つの上記透明膜を用いたＮ−ＴＦＴを備えたインバータ回路について、入力と出力を接続し、上記インバータの各入力と２本のビット線（ＢＬ、ＢＬバー）の間にＮ−ＴＦＴを各々備える。そして、上記Ｎ−ＴＦＴのゲートは共にワード線（ＷＬ）に接続されている。これにより、Ｎ型半導体層として上記透明膜を用いた１ビットＳＲＡＭセル回路を構成できる。
さらに、上記Ｎ−ＴＦＴと上記透明膜を抵抗で構成されるインバータを用いる場合には、少なくともＴＦＴと抵抗が透明であるＳＲＡＭを作製することができる。
また、本発明は、上記透明膜を半導体膜とするＴＦＴを、Ｎ−ＴＦＴとして用いたＲＯＭ回路に関する。
具体的には、複数のワード線（ＷＬ１〜ＷＬｎ）と、複数のビット線（ＢＬ１〜ＢＬｎ）を備える。そして、上記ビット線の各々には、ワード線がゲートに接続され、ソースがＧＮＤに接続された、ドレインが並列に接続された上記透明膜を半導体膜とするＮ−ＴＦＴを複数備える。ただし、１本のビット線に対し、全ての上記ワード線に相当するＮ−ＴＦＴを備えておらず、いくつかのワード線に相当するＮ−ＴＦＴを省かれている。これにより、Ｎ型半導体層として上記透明膜を用いたＮＯＲ型ＲＯＭ回路を構成できる。
さらに、上記透明膜を用いることで、上記ＲＯＭ回路のＴＦＴ部を透明にできる。
また、本発明は、上記透明膜を半導体膜とするＴＦＴを、Ｎ−ＴＦＴとして用いた差動増幅回路に関する。
具体的には、ソースがＧＮＤに接地され、ゲートにバイアス電圧として一定電圧が印加されるＮ−ＴＦＴと、ゲートを入力とし、ソースが上記Ｎ−ＴＦＴのドレインと接続されている２つのＮ−ＴＦＴとを備える。そして、２つの上記Ｎ−ＴＦＴの各々のドレインと電源間に抵抗を備え、上記Ｎ−ＴＦＴのドレインと抵抗間を出力とすることで差動増幅回路を構成できる。
さらに、上記抵抗に上記透明膜を用いることで、少なくとも上記Ｎ−ＴＦＴと抵抗部分を透明にできる。
また、本発明は、上記透明膜を半導体とするＴＦＴを、Ｎ−ＴＦＴとして用いた回路によって構成されるＩＣタグ又はＩＤタグに関する。
具体的には、上記ＩＣタグ又はＩＤタグは、上記論理回路、上記メモリ回路、上記差動増幅回路を用いたアナログ回路、上記Ｎ−ＴＦＴのゲート−ドレイン間をショートすることでダイオードの特性を実現する素子を用いた整流回路をすべて、あるいは、少なくともいずれかを含んで構成されている。
上記ＩＤタグは、上記透明膜を用いることで、少なくとも上記Ｎ−ＴＦＴと抵抗部分を透明にできる。
また、本発明は、上記透明膜を半導体とするＴＦＴを、Ｎ−ＴＦＴとして用いたアクティブマトリックス基板に関する。
具体的には、上記Ｎ−ＴＦＴを、各セル回路のスイッチング素子として用いた、ＬＣＤ（Liquid Crystal Display、液晶ディスプレイ）、有機ＥＬ（Electro-Luminescence）ディスプレイ、光センサ等のアクティブマトリックス基板を作製できる。
上記アクティブマトリックス基板は、上記透明膜を半導体とするＮ−ＴＦＴを用いることで、開口率を増やすことができる、という効果が得られる。
なお、上述の回路は、必ずしも、全ての要素をＴＦＴで構成する必要はない。適宜PNトランジスタやＳＩＴ，ＳＢ−Ｔ，ＢＰ−Ｔを用いて回路を構成することもできる。
（非晶質酸化物について）
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば２５℃であり、具体的には０℃から４０℃程度の範囲から適宜選択されるある温度である。なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、０℃から４０℃の範囲全てにおいて、１０１８／ｃｍ３未満を充足する必要はない。例えば、２５℃において、キャリア電子密度１０１８／ｃｍ３未満が実現されていればよい。また、電子キャリア濃度を更に下げ、１０１７／ｃｍ３以下、より好ましくは１０１６／ｃｍ３以下にするとノーマリーオフのＴＦＴが歩留まり良く得られる。
（非晶質酸化物について）
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば２５℃であり、具体的には０℃から４０℃程度の範囲から適宜選択されるある温度である。なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、０℃から４０℃の範囲全てにおいて、１０１８／ｃｍ３未満を充足する必要はない。例えば、２５℃において、キャリア電子密度１０１８／ｃｍ３未満が実現されていればよい。また、電子キャリア濃度を更に下げ、１０１７／ｃｍ３以下、より好ましくは１０１６／ｃｍ３以下にするとノーマリーオフのＴＦＴが歩留まり良く得られる。
なお、１０１８／ｃｍ３未満とは、好ましくは１×１０１８／ｃｍ３未満であり、より好適には、１．０×１０１８／ｃｍ３未満である。
電子キャリア濃度の測定は、ホール効果測定により求めることが出来る。
なお、本発明において、アモルファス酸化物とは、Ｘ線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。
本発明のアモルファス酸化物における、電子キャリア濃度の下限値は、ＴＦＴのチャネル層として適用できれば特に限定されるものではない。下限値は、例えば、１０１２／ｃｍ３である。
従って、本発明においては、後述する各実施例のようにアモルファス酸化物の材料、組成比、製造条件などを制御して、例えば、電子キャリア濃度を、１０１２／ｃｍ３以上１０１８／ｃｍ３未満とする。より好ましくは１０１３／ｃｍ３以上１０１７／ｃｍ３以下、更には１０１５／ｃｍ３以上１０１６／ｃｍ３以下の範囲にすることが好ましいものである。
前記非晶質酸化物としては、ＩｎＺｎＧａ酸化物のほかにも、Ｉｎ酸化物、ＩｎｘＺｎ１−ｘ酸化物（0.2≦ｘ≦1）、ＩｎｘＳｎ１−ｘ酸化物（0.8≦ｘ≦1）、あるいはＩｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物（0.15≦ｘ≦1）から適宜選択できる。
前記非晶質酸化物としては、ＩｎＺｎＧａ酸化物のほかにも、Ｉｎ酸化物、ＩｎｘＺｎ１−ｘ酸化物（0.2≦ｘ≦1）、ＩｎｘＳｎ１−ｘ酸化物（0.8≦ｘ≦1）、あるいはＩｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物（0.15≦ｘ≦1）から適宜選択できる。
なお、Ｉｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物は、Ｉｎｘ（ＺｎｙＳｎ１−ｙ）１−ｘ酸化物と記載することができ、ｙの範囲は１から０である。
なお、ＺｎとＳｎを含まないＩｎ酸化物の場合は、Ｉｎの一部をＧａに置換することもできる。即ち、ＩｎｘＧａ１−ｘ酸化物（０≦ｘ≦1）の場合である。
以下に、本発明者らが作製することに成功した電子キャリア濃度が１０１８／ｃｍ３未満の非晶質酸化物について詳述する。
上記酸化物とは、In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
また上記酸化物は、In-Ga-Zn-Ｍｇ-Oを含み構成され、結晶状態の組成がInGaO3(Zn1-xMｇxO)m (mは６未満の自然数、0<x≦1)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
なお、これらの酸化物で構成される膜において、電子移動度が１ｃｍ２／（Ｖ・秒）超になるように設計することも好ましい。
上記膜をチャネル層に用いれば、トランジスターオフ時のゲート電流が０．１マイクロアンペヤ未満のノーマリーオフで、オン・オフ比が１０３超のトランジスタ特性を実現できる。そして、可視光に対して、透明あるいは透光性を有し、フレキシブルなＴＦＴが実現される。
なお、上記膜は、伝導電子数の増加と共に、電子移動度が大きくなることを特徴とする。透明膜を形成する基板としては、ガラス基板、樹脂製プラスチック基板又はプラスチックフィルムなどを用いることができる。
上記非晶質酸化物膜をチャネル層に利用する際には、Ａｌ２Ｏ３，Ｙ２Ｏ３、又はＨｆＯ２の1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜に利用できる。
また、非晶質酸化物中に、電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で、成膜することも好ましい形態である。
本発明者らは、この半絶縁性酸化物アモルファス薄膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を見出した。そして、その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性が更に向上することを見出した。即ち、非晶質酸化物を利用して、ノーマリーオフ型のTFTを実現できることを見出した。
非晶質酸化物薄膜を膜トランジスタのチャネル層として用いると、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超にすることができる。
電子キャリア濃度が、１０１８／ｃｍ３未満、好ましくは、１０１６／ｃｍ３未満のときは、オフ時（ゲート電圧無印加時）のドレイン・ソース端子間の電流を、１０マイクロアンペヤ未満、好ましくは０．１マイクロアンペア未満にすることができる。
また、該膜を用いれば、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超の時は、ピンチオフ後の飽和電流を１０マイクロアンペア超にでき、オン・オフ比を１０３超とすることができる。
ＴＦＴでは、ピンチオフ状態では、ゲート端子に高電圧が印加され、チャネル中には高密度の電子が存在している。
したがって、本発明によれば、電子移動度が増加した分だけ、より飽和電流値を大きくすることができる。この結果、オン・オフ比の増大、飽和電流の増大、スイッチング速度の増大など、トランジスタ特性の向上が期待できる。
なお、通常の化合物中では、電子数が増大すると、電子間の衝突により、電子移動度は減少する。
なお、上記ＴＦＴの構造としては、半導体チャネル層の上にゲート絶縁膜とゲート端子を順に形成するスタガ（トップゲート）構造や、ゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造を用いることができる。
（第1の成膜法：PLD法）
結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表される非晶質酸化物薄膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、非晶質状態が安定に保たれるが、ｍの値が大きくなるにつれ、結晶化しやすくなる。すなわち、InGaO3に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。
（第1の成膜法：PLD法）
結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表される非晶質酸化物薄膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、非晶質状態が安定に保たれるが、ｍの値が大きくなるにつれ、結晶化しやすくなる。すなわち、InGaO3に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。
したがって、非晶質ＴＦＴのチャネル層としては、ｍの値が６未満であることが好ましい。
成膜方法は、InGaO3(ZnO)m組成を有する多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スッパタ法、パルスレーザー蒸着法が適している。さらに、量産性の観点から、スパッタ法が最も適している。
しかしながら、通常の条件で該非晶質膜を作成すると、主として酸素欠損が生じ、これまで、電子キャリア濃度を１０１８／ｃｍ３未満、電気伝導度にして、１０Ｓ／ｃｍ以下にすることができなかった。そうした膜を用いた場合、ノーマリーオフのトランジスタを構成することができない。
本発明者らは、図９で示される装置により、パルスレーザー蒸着法で作製したIn-Ga-Zn-Oを作製した。
図４８に示すようなＰＬＤ成膜装置を用いて、成膜を行った。
同図において、７０１はＲＰ（ロータリーポンプ）、７０２はＴＭＰ（ターボ分子ポンプ）、７０３は準備室、７０４はＲＨＥＥＤ用電子銃、７０５は基板を回転、上下移動するための基板保持手段、７０６はレーザー入射窓である。また、７０７は基板、７０８はターゲット、７０９はラジカル源、７１０はガス導入口、７１１はターゲットを回転、上下移動するためのターゲット保持手段、７１２はバイパスライン、７１３はメインライン、７１４はＴＭＰ（ターボ分子ポンプ）である。また、７１５はＲＰ（ロータリーポンプ）、７１６はチタンゲッターポンプ、７１７はシャッターである。また、図中７１８はＩＧ（イオン真空計）、７１９はＰＧ（ピラニ真空計）、７２０はＢＧ（バラトロン真空計）、７２１は成長室（チャンバー）である。
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、SiO2ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させた。堆積前の処理として、基板の超音波による脱脂洗浄を、アセトン, エタノール, 超純水を用いて、各5分間行った後、空気中100℃で乾燥させた。
前記多結晶ターゲットには、InGaO3(ZnO)４焼結体ターゲット（サイズ 20mmΦ5mmt）を用いた。これは、出発原料として、In2O3：Ga2O3：ZnO（各4N試薬）を湿式混合した後(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られるものである。こうして作製したターゲットの電気伝導度は、90 (S/cm)であった。
成長室の到達真空を2×10-6 (Pa)にして、成長中の酸素分圧を6.5 (Pa)に制御して成膜を行った。
成長室の到達真空を2×10-6 (Pa)にして、成長中の酸素分圧を6.5 (Pa)に制御して成膜を行った。
チャンバー７２１内酸素分圧は６．５Pa、基板温度は25℃である。
なお、ターゲット７０８と被成膜基板７０７間の距離は、30 (mm)であり、入射窓７１６から入射されるＫｒＦエキシマレーザーのパワーは、１.5-3 (mJ/cm２/pulse)の範囲である。また、パルス幅は、20 (nsec)、繰り返し周波数は10 (Hz)、そして照射スポット径は、1 × 1 (mm角)とした。
こうして、成膜レート7 (nm/min)で成膜を行った。
得られた薄膜について、薄膜のすれすれ入射Ｘ線回折（薄膜法、入射角0.5度）を行ったところ、明瞭な回折ピークは認められなかったことから、作製したIn-Ga-Zn-O系薄膜はアモルファスであるといえる。
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、膜厚は約120 nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 1.02 : 4であった。
電気伝導度は、約10-２ S/cm未満であった。電子キャリア濃度は約101６/cm3以下、電子移動度は約５cm2／（Ｖ・秒）と推定される。
光吸収スペクトルの解析から、作製したアモルファス薄膜の禁制帯エネルギー幅は、約3 eVと求まった。以上のことから、作製したIn-Ga-Zn-O系薄膜は、結晶のInGaO3(ZnO)４の組成に近いアモルファス相を呈しており、酸素欠損が少なく、電気伝導度が小さな透明な平坦薄膜であることが分かった。
具体的に図１を用いて説明する。同図は、In-Ga-Zn-Oから構成され、結晶状態を仮定した時の組成がInGaO3(ZnO)m(mは６未満の数)で表される透明アモルファス酸化物薄膜を本実施例と同じ条件下で作成する場合を示した特性図である。この特性図は、酸素分圧を変化させた場合に、成膜された酸化物の電子キャリア濃度の変化を示したものである。
本実施例と同じ条件下で酸素分圧を４．５Ｐａ超の高い雰囲気中で、成膜することにより、図１に示すように、電子キャリア濃度を１０１８／ｃｍ３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態で、ほぼ室温に維持されている。フレキシブルなプラスチックフィルムを基板として使用するには、基板温度は100℃未満に保つことが好ましい。
酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができる。例えば、図１に示す様に、基板温度２５℃、酸素分圧５Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電子キャリア数を１０１６／ｃｍ３に低下させることができた。
得られた薄膜は、図２に示す様に、電子移動度が１ｃｍ２／（Ｖ・秒）超であった。しかし、本実施例のパルスレーザー蒸着法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となる。
従って、酸素分圧４．５Ｐａ超、望ましくは5Ｐａ超、６．５Ｐａ未満の雰囲気で、パルスレーザー蒸着法で、結晶状態における組成InGaO3(ZnO)m(mは６未満の数)で表される透明アモルファス酸化物薄膜を作製する。この透明アモルファス酸化物薄膜を用いれば、ノーマリーオフのトランジスタを構成することができる。
また、該薄膜の電子移動度は、１ｃｍ２／Ｖ・秒超が得られ、オン・オフ比を１０３超に大きくすることができた。
以上、説明したように、本実施例に示した条件下でＰＬＤ法によりＩｎＧａＺｎ酸化物の成膜を行う場合は、酸素分圧を４．５Ｐａ以上６．５Ｐａ未満になるように制御することが望ましい。
なお、電子キャリア濃度を１０１８／ｃｍ３未満を実現するためには、酸素分圧の条件、成膜装置の構成や、成膜する材料や組成などに依存する。
次に、上記装置における酸素分圧６．５Ｐａの条件で、アモルファス酸化物を作製し、図５に示すトップゲート型MISFET素子を作製した。具体的には、まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成した。
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5 MV/cm印加時に10-3 A/cm2）、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
MISFET素子の特性評価
図６に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。また、VG=10 V時には、IDS=1.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。
MISFET素子の特性評価
図６に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。また、VG=10 V時には、IDS=1.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
本実施例によれば、電子キャリア濃度が小さく、したがって、電気抵抗が高く、かつ電子移動度が大きいチャネル層を有する薄膜トランジスタを実現できる。
なお、上記したアモルファス酸化物は、電子キャリア濃度の増加と共に、電子移動度が増加し、さらに縮退伝導を示すという優れた特性を備えていた。
本実施例では、ガラス基板上に薄膜トランジスタを作製したが、成膜自体が室温で行えるので、プラスチック板やフィルムなどの基板が使用可能である。
また、本実施例で得られたアモルファス酸化物は、可視光の光吸収が殆どなく、透明なフレキシブルＴＦＴを実現できる。
（第２の成膜法：スパッタ法（SP法））
雰囲気ガスとしてアルゴンガスを用いた高周波ＳＰ法により、成膜する場合について説明する。
（第２の成膜法：スパッタ法（SP法））
雰囲気ガスとしてアルゴンガスを用いた高周波ＳＰ法により、成膜する場合について説明する。
ＳＰ法は、図４９に示す装置を用いて行った。同図において、８０７は被成膜基板、８０８はターゲット、８０５は冷却機構付き基板保持手段、８１４は、ターボ分子ポンプ、８１５はロータリーポンプ、８１７はシャッターである。また、８１８はイオン真空計、８１９はピラニ真空計、８２１は成長室（チャンバー）、８３０はゲートバルブである。
被成膜基板８０７としては、SiO2ガラス基板（コーニング社製1737）を用意した。成膜前処理として、この基板の超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分ずつ行った後、空気中１００℃で乾燥させた。
ターゲット材料としては、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体（サイズ 20mmΦ5mmt）を用いた。
この焼結体は、出発原料として、In2O3：Ga2O3：ZnO（各4N試薬）を湿式混合(溶媒：エタノール)し、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て作製した。このターゲット８０８の電気伝導度は90 (S/cm)であり、半絶縁体状態であった。
成長室８２１内の到達真空は、１×10-４ (Ｐａ)であり、成長中の酸素ガスとアルゴンガスの全圧は、４〜０．１×１０−１（Pa）の範囲での一定の値とした。そして、アルゴンガスと酸素との分圧比を変えて、酸素分圧を１０−３〜２×１０−１（Pa）の範囲で変化させた。
また、基板温度は、室温とし、ターゲット８０８と被成膜基板８０７間の距離は、30 (mm)であった。
投入電力は、RF180 Wであり、成膜レートは、10 (nm/min)で行った。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約０．５nmであり、膜厚は約１２０nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 1.02 : 4であった。
成膜時の雰囲気の酸素分圧を変化させ、得られたアモルファス酸化物膜の電気伝導度を測定した。その結果を図３に示す。
図３に示すように、酸素分圧を３×１０-２Ｐａ超の高い雰囲気中で、成膜することにより、電気伝導度を１０Ｓ／ｃｍ未満に低下させることができた。
酸素分圧をさらに大きくすることにより、電子キャリア数を低下させることができた。
例えば、図３に示す様に、基板温度２５℃、酸素分圧１０-１Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電気伝導度を約１０-１０Ｓ／ｃｍに低下させることができた。また、酸素分圧１０-１Ｐａ超で成膜したInGaO3(ZnO)４薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約１ｃｍ２／Ｖ・秒と推定された。
例えば、図３に示す様に、基板温度２５℃、酸素分圧１０-１Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電気伝導度を約１０-１０Ｓ／ｃｍに低下させることができた。また、酸素分圧１０-１Ｐａ超で成膜したInGaO3(ZnO)４薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約１ｃｍ２／Ｖ・秒と推定された。
すなわち、酸素分圧３×１０-２Ｐａ超、望ましくは5×１０-１Ｐａ超のアルゴンガス雰囲気下でスパッタ蒸着法で成膜を行った。この成膜により、In-Ga-Zn-Oから構成され、結晶状態における組成InGaO3(ZnO)m(mは６未満の自然数)で表される透明アモルファス酸化物薄膜を作製した。この透明アモルファス酸化物薄膜を用い、ノーマリーオフで、かつオン・オフ比を１０３超のトランジスタを構成することができた。
本実施例で示した装置、材料を用いる場合は、スパッタによる成膜の際の酸素分圧としては、例えば、３×１０-２Ｐａ以上、５×１０-１Ｐａ以下の範囲である。なお、パルスレーザー蒸着法およびスパッタ法で作成された薄膜では、図２に示す様に、伝導電子数の増加と共に、電子移動度が増加する。
上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、電子キャリア濃度を減少できる。また、アモルファス状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度のアモルファス薄膜を得ることができる。
なお、ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ３（ＺｎＯ）４アモルファス酸化物膜は、同様の特性を示した。
なお、ターゲットとして、多結晶InGaO3(Zn1-xＭｇｘO)m(mは６未満の自然数、0<x≦1)を用いれば、１Ｐａ未満の酸素分圧下でも、高抵抗非晶質InGaO3(Zn1-xＭｇｘO)m膜を得ることができる。
例えば、Ｚｎを８０at％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０１６／ｃｍ３未満とすることができる（電気抵抗値は、約１０-２Ｓ／ｃｍである。）。
こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０％超、８５％未満（ｘにして、０．２＜ｘ＜０．８５）である。
上記した非晶質酸化物膜を用いた薄膜トランジスタにおいて、Ａｌ２Ｏ３，Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。
ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電子移動度を大きくすることができる。また、これらの膜の混晶を用いて、リーク電流、ヒステリシスが小さく、電子移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
このように形成したＴＦＴは、ゲート端子、ソース端子、及び、ドレイン端子を備えた３端子素子である。このＴＦＴは、セラミックス、ガラス、又はプラスチックなどの絶縁基板上に成膜した半導体薄膜を、電子又はホールが移動するチャネル層として用いるものである。そして、このＴＦＴはゲート端子に電圧を印加して、チャンネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。
なお、酸素欠損量を制御して所望の電子キャリア濃度を達成できていることが本発明においては重要である。
上記記載においては、非晶質酸化物膜の酸素量（酸素欠損量）の制御を、成膜時に酸素を所定濃度含む雰囲気中で行うことで制御している。しかし、成膜後、当該酸化物膜を酸素を含む雰囲気中で後処理して酸素欠損量を制御（低減あるいは増加）することも好ましいものである。
効果的に酸素欠損量を制御するには、酸素を含む雰囲気中の温度を０℃以上３００℃以下、好ましくは、２５℃以上、２５０℃以下、更に好ましくは１００℃以上２００℃以下で行うのがよい。
勿論、成膜時にも酸素を含む雰囲気中で行い、且つ成膜後の後処理でも酸素を含む雰囲気中で後処理してもよい。また、所定の電子キャリア濃度（１０１８／ｃｍ３未満）を得られるのであれば、成膜時には、酸素分圧制御は行わないで、成膜後の後処理を酸素を含む雰囲気中で行ってもよい。
なお、本発明における電子キャリア濃度の下限としては、得られる酸化物膜をどのような素子や回路あるいは装置に用いるかにもよるが、例えば１０１４／ｃｍ３以上である。
（材料系の拡大）
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも１種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。
（材料系の拡大）
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも１種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。
また、このアモルファス酸化物膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を有することを見出した。
その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性に優れたノーマリーオフ型のＴＦＴを作成できる。
本発明には、以下（ａ）から（ｈ）の特徴を有する酸化物を用いることができる。
（ａ） 室温での電子キャリア濃度が、１０１８／ｃｍ３未満のアモルファス酸化物。
（ｂ） 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。
（ａ） 室温での電子キャリア濃度が、１０１８／ｃｍ３未満のアモルファス酸化物。
（ｂ） 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。
なおここで、室温とは０℃から４０℃程度の温度をいう。アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。また、ここでの電子移動度は、ホール効果測定で得られる電子移動度をいう。
（ｃ） 室温での電子移動度が、０．１ｃｍ２／V・秒超であることを特徴とする上記（ａ）又は（ｂ）に記載されるアモルファス酸化物。
（ｄ） 縮退伝導を示す上記（ｂ）から（ｃ）のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、３０ｍｅV以下の状態をいう。
（ｅ） Zn, In及びSnのうち、少なくとも１種類の元素を構成成分として含む上記（ａ）から（ｄ）のいずれかに記載されるアモルファス酸化物。
（ｆ） 上記（ｅ）に記載のアモルファス酸化物に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素を含むアモルファス酸化物膜。
（ｇ） 結晶状態における組成がＩｎ１−ｘＭ３ｘＯ3(Ｚｎ１−ｙＭ２ｙＯ)m（０≦ｘ、ｙ≦１、mは０又は６未満の自然数）である化合物単体又はｍの異なる化合物の混合体である(a)から（ｆ）のいずれかに記載のアモルファス酸化物膜。Ｍ３は例えば、Ｇａであり、Ｍ２は例えば、Ｍｇである。
（ｃ） 室温での電子移動度が、０．１ｃｍ２／V・秒超であることを特徴とする上記（ａ）又は（ｂ）に記載されるアモルファス酸化物。
（ｄ） 縮退伝導を示す上記（ｂ）から（ｃ）のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、３０ｍｅV以下の状態をいう。
（ｅ） Zn, In及びSnのうち、少なくとも１種類の元素を構成成分として含む上記（ａ）から（ｄ）のいずれかに記載されるアモルファス酸化物。
（ｆ） 上記（ｅ）に記載のアモルファス酸化物に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素を含むアモルファス酸化物膜。
（ｇ） 結晶状態における組成がＩｎ１−ｘＭ３ｘＯ3(Ｚｎ１−ｙＭ２ｙＯ)m（０≦ｘ、ｙ≦１、mは０又は６未満の自然数）である化合物単体又はｍの異なる化合物の混合体である(a)から（ｆ）のいずれかに記載のアモルファス酸化物膜。Ｍ３は例えば、Ｇａであり、Ｍ２は例えば、Ｍｇである。
(ｈ) ガラス基板、金属基板、プラスチック基板又はプラスチックフィルム上に設けた上記(a)から（g）記載のアモルファス酸化物膜。
また、本発明は、（１０）上記記載のアモルファス酸化物、又はアモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタである。
なお、電子キャリア濃度が１０１８／ｃｍ３未満、１０１５／ｃｍ３超のアモルファス酸化物膜をチャネル層に用い、ソース端子、ドレイン端子及びゲート絶縁膜を介してゲート端子を配した電界効果型トランジスタを構成する。ソース・ドレイン端子間に５V程度の電圧を印加したとき、ゲート電圧を印加しないときのソース・ドレイン端子間の電流を約１０−７アンペヤにすることができる。
酸化物結晶の電子移動度は、金属イオンのｓ軌道の重なりが大きくなるほど、大きくなり、原子番号の大きなＺｎ，Ｉｎ，Ｓｎの酸化物結晶は、０．１から２００ｃｍ２／（Ｖ・秒）の大きな電子移動度を持つ。
さらに、酸化物では、酸素と金属イオンとがイオン結合している。
そのため、化学結合の方向性がなく、構造がランダムで、結合の方向が不均一なアモルファス状態でも、電子移動度は、結晶状態の電子移動度に比較して、同程度の大きさを有することが可能となる。
一方で、Ｚｎ，Ｉｎ，Ｓｎを原子番号の小さな元素で置換することにより、電子移動度は小さくなる、こうした結果により、本発明のよるアモルファス酸化物の電子移動度は、約０．０１ｃｍ２／（Ｖ・秒）から２０ｃｍ２／（Ｖ・秒）である。
上記酸化物を用いてトランジスタのチャネル層を作製する場合、トランジスタにおいて、Ａｌ２Ｏ３，Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。
ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電界効果移動度を大きくすることができる。また、これらの化合物の混晶からなる膜を用いて、リーク電流、ヒステリシスが小さく、電界効果移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
Ｉｎ２Ｏ３酸化物膜は、気相法により成膜でき、成膜中の雰囲気に水分を、０．１Ｐａ程度添加することにより、アモルファス膜が得られる。
また、ＺｎＯ及びＳｎＯ２は、アモルファス膜を得ることは難しいが、Ｉｎ２Ｏ３を、ＺｎＯの場合には２０原子量％程度、ＳｎＯ２の場合には、９０原子量％程度添加することによりアモルファス膜を得ることができる。特に、Ｓｎ−Ｉｎ―Ｏ系アモルファス膜を得るためには、雰囲気中に窒素ガスを０．１Ｐａ程度導入すればよい。
上記のアモルファス膜に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の複合酸化物を構成する元素を添加できる。
それにより、室温での、アモルファス膜をより安定化させることができる。また、アモルファス膜が得られる組成範囲を広げることができる。
特に、共有結合性の強い、Ｂ，Ｓｉ，Ｇｅの添加は、アモルファス相安定化に有効であるし、イオン半径の差の大きいイオンから構成される複合酸化物は、アモルファス相が安定化する。
たとえば、Ｉｎ−Ｚｎ−Ｏ系では、Inが約２０原子％超の組成範囲でないと、室温で安定なアモルファス膜は得難いが、ＭｇをＩｎと当量添加することにより、Ｉｎが約１５原子量％超の組成範囲で、安定なアモルファス膜を得ることができる。
気相法による成膜において、雰囲気を制御することにより、電子キャリア濃度が、１０１８／ｃｍ３未満、１０１５／ｃｍ３超のアモルファス酸化膜を得ることができる。
アモルファス酸化物の成膜方法としては、パルスレーザー蒸着法（ＰＬＤ法）、スパッタ法（ＳＰ法）及び電子ビーム蒸着法などの気相法を用いるのがよい。気相法の中でも、材料系の組成を制御しやすい点では、ＰＬＤ法が、量産性の点からは、ＳＰ法が適している。しかし、成膜法は、これらの方法に限られるのものではない。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、ガラス基板（コーニング社製1737）上にＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜を堆積させた。このとき、ＩｎＧａＯ３（ＺｎＯ）及びＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をそれぞれターゲットとした。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、ガラス基板（コーニング社製1737）上にＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜を堆積させた。このとき、ＩｎＧａＯ３（ＺｎＯ）及びＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をそれぞれターゲットとした。
成膜装置は、既述の図４８に記載されている装置を用い、成膜条件は、当該装置を用いた場合と同様とした。
基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、２種類のターゲットから作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜は、いずれもアモルファス膜であることが示された。
さらに、ガラス基板上のＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜のＸ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、膜厚は約120 nmであることが分かった。
蛍光Ｘ線（XRF）分析の結果、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比はIn : Ga : Zn = １．１ : １．１ : ０．９であった。また、ＩｎＧａＯ（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比は、In : Ga : Zn = 0.98 : 1.02 : 4であった。
成膜時の雰囲気の酸素分圧を変化させ、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度を測定した。その結果を図１に示す。酸素分圧が４．２Ｐａ超の雰囲気中で成膜することにより、電子キャリア濃度を１０１８／ｃｍ３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態でほぼ室温に維持されている。また、酸素分圧が６．５Ｐａ未満の時は、得られたアモルファス酸化物膜の表面は平坦であった。
酸素分圧が５Ｐａの時、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度は１０１６／ｃｍ３、電気伝導度は、１０−２Ｓ／ｃｍであった。また、電子移動度は、約５ｃｍ２／Ｖ・秒と推測された。光吸収スペクトルの解析から、作製したアモルファス酸化物膜の禁制帯エネルギー幅は、約3 eVと求まった。
酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができた。図１に示す様に、基板温度２５℃、酸素分圧６Ｐａで成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜では、電子キャリア濃度を８×１０１５／ｃｍ３（電気伝導：約８×１０-３Ｓ／ｃｍ）に低下させることができた。得られた膜は、電子移動度が１ｃｍ２／（Ｖ・秒）超と推測された。しかし、ＰＬＤ法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となった。
ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとし、異なる酸素分圧で成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜に関して、電子キャリア濃度と電子移動度の関係を調べた。その結果を図２に示す。電子キャリア濃度が、１０１６／ｃｍ３から１０２０／ｃｍ３に増加すると、電子移動度は、約３ｃｍ２／（Ｖ・秒）から約１１ｃｍ２／（Ｖ・秒）に増加することが示された。また、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜に関しても、同様の傾向が見られた。
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の成膜）
ターゲットとして多結晶ＩｎＧａＯ３ (Ｚｎ1-xＭｇｘＯ)４(0<x≦1)を用い、ＰＬＤ法により、ガラス基板上にＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)膜を成膜した。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の成膜）
ターゲットとして多結晶ＩｎＧａＯ３ (Ｚｎ1-xＭｇｘＯ)４(0<x≦1)を用い、ＰＬＤ法により、ガラス基板上にＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)膜を成膜した。
成膜装置は、図４８に記載の装置を用いた。
被成膜基板としては、SiO2ガラス基板（コーニング社製1737）を用意した。その基板に前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分間ずつ行った後、空気中１００℃で.乾燥させた。ターゲットとしては、InGa(Zn1-xMgxO)4(x=1-0)焼結体（サイズ 20mmΦ5mmt）を用いた。
ターゲットは、出発原料In2O3：Ga2O3:ZnO:MgO（各4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て作製した。
成長室到達真空は、2×10-6 (Pa)であり、成長中の酸素分圧は、0.8 (Pa)とした。基板温度は、室温（２５℃）で行い、ターゲットと被成膜基板間の距離は、30 (mm)であった。
なお、ＫｒＦエキシマレーザーのパワーは、１.5 (mJ/cm２/pulse)、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は、1 × 1 (mm角)とした。
成膜レートは、7 (nm/min)であった。
成膜レートは、7 (nm/min)であった。
雰囲気は酸素分圧０．８Ｐａで、基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系膜はアモルファス膜であることが示された。得られた膜の表面は平坦であった。
異なるｘ値のターゲットを用いて、酸素分圧０．８Ｐａの雰囲気中で成膜したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の電気伝導度、電子キャリア濃度及び電子移動度のｘ値依存性を調べた。
その結果を、図４に示す。ｘ値が０．４超のとき、酸素分圧０．８Ｐａの雰囲気中で、ＰＬＤ法により成膜したアモルファス酸化物膜では、電子キャリア濃度を１０１８／ｃｍ３未満にできることが示された。また、ｘ値が０．４超のアモルファス酸化物膜では、電子移動度は、１ｃｍ２／Ｖ・秒超であった。
図４に示すように、Ｚｎを８０原子％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０１６／ｃｍ３未満とすることができる（電気抵抗値は、約１０-２Ｓ／ｃｍである。）。こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０原子％超、８５原子％未満（ｘにして、０．２＜ｘ＜０．８５）、より好適には０.５＜ｘ＜０．８５である。
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、Ｉｎ２Ｏ３多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ２Ｏ３膜を成膜した。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、Ｉｎ２Ｏ３多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ２Ｏ３膜を成膜した。
装置は、図４８に示した装置を用いた。被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
この基板の前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水で各5分間ずつ行った後、空気中１００℃で乾燥させた。
ターゲットとしては、In2O3焼結体（サイズ 20mmΦ5mmt）を用いた。これは、出発原料In2O3（4N試薬）を仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て準備した。
成長室到達真空は、2×10-6 (Pa)、成長中の酸素分圧は、５ (Pa)、基板温度は室温とした。
酸素分圧は５Ｐａ、水蒸気分圧は０．１Ｐａとし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。
ターゲットと被成膜基板間の距離は、40 (mm)、ＫｒＦエキシマレーザーのパワーは0.5 (mJ/cm２/pulse)、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は1 × 1 (mm角)であった。成膜レートは、3 (nm/min)であった。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、８０ｎｍであった。
得られたＩｎ−Ｏ系アモルファス酸化物膜の電子キャリア濃度は５×１０１７／ｃｍ３で、電子移動度は、約７ｃｍ２／Ｖ・秒であった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、（Ｉｎ０．９Ｓｎ０．１）Ｏ３．１多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ−Ｓｎ−Ｏ系酸化物膜を成膜した。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、（Ｉｎ０．９Ｓｎ０．１）Ｏ３．１多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ−Ｓｎ−Ｏ系酸化物膜を成膜した。
具体的には、
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
基板前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて各5分間ずつ行った。その後、空気中１００℃で乾燥させた。
ターゲットは、In2O3-SnO2焼結体（サイズ 20mmΦ5mmt）を準備した。これは、出発原料として、In2O3-SnO2（4N試薬）を湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られる。
基板温度は室温である。酸素分圧は５（Ｐａ）、窒素分圧は、０．１（Ｐａ）とし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。
ターゲットと被成膜基板間の距離は、30 (mm)とし、ＫｒＦエキシマレーザーのパワーは、1.5 (mJ/cm２/pulse)、パルス幅は、20 (nsec)であった、また、繰り返し周波数は、10 (Hz) 、照射スポット径は、1 × 1 (mm角)であった。成膜レートは、6 (nm/min)であった。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｓｎ−Ｏ系膜はアモルファス膜であることが示された。
得られたＩｎ−Ｓｎ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０１７／ｃｍ３で、電子移動度は、約５ｃｍ２／Ｖ・秒であった。膜厚は、１００ｎｍであった。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜の成膜）
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜の成膜）
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
基板の前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて、各5分間行った後、空気中１００℃で.乾燥させた。
ターゲットとして、(In2O3)1-x-(Ga2O3)x(X = 0-1)焼結体（サイズ 20mmΦ5mmt）を用意した。なお、例えばｘ＝０．１の場合は、ターゲットは、（Ｉｎ０．９Ｇａ０．１）２Ｏ３多結晶焼結体ということになる。
これは、出発原料：In2O3- Ga2O2（4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られる。
成長室到達真空は、2×10-6 (Pa)であり、成長中の酸素分圧は、1 (Pa)とした。
基板温度は、室温で行い、ターゲットと被成膜基板間の距離は、30 (mm)、ＫｒＦエキシマレーザーのパワーは、1.5 (mJ/cm２/pulse)であった。また、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz)、照射スポット径は、1 × 1 (mm角)であった。成膜レートは、6 (nm/min)であった。
基板温度は25℃である。酸素分圧は１Ｐａであった。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、１２０ｎｍであった。
得られたＩｎ−Ｇａ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０１６／ｃｍ３で、電子移動度は、約１ｃｍ２／Ｖ・秒であった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（ガラス基板））
ＴＦＴ素子の作製
図５に示すトップゲート型ＴＦＴ素子を作製した。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（ガラス基板））
ＴＦＴ素子の作製
図５に示すトップゲート型ＴＦＴ素子を作製した。
まず、ガラス基板（１）上に、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとし、酸素分圧５Ｐａの条件で、前述したPLD装置を用いて、In-Ga-Zn-O系アモルファス酸化物膜を作製した。チャンネル層（２）として用いる厚さ120nmのIn-Ga-Zn-O系アモルファス膜を形成した。
さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなIn-Ga-Zn-O系アモルファス膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜した（厚み：90nm、比誘電率：約15、リーク電流密度：0.5 MV/cm印加時に10-3 A/cm2）。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。
ＴＦＴ素子の特性評価
図６に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。
図６に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。
これは、アモルファスIn-Ga-Zn-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。
また、VG=10 V時には、IDS=1.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内にキャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
なお、アモルファス酸化物の電子キャリア濃度を１０１８／ｃｍ３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０１７／ｃｍ３以下がより好ましく、１０１６／ｃｍ３以下にすると更に好ましかった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（アモルファス基板））
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。このとき、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとし、酸素分圧５Ｐａの雰囲気で成膜を行った。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（アモルファス基板））
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。このとき、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとし、酸素分圧５Ｐａの雰囲気で成膜を行った。
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）を電子ビーム蒸着法により成膜して、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。ゲート絶縁膜として、Ｙ２Ｏ３（厚さ：１４０ｎｍ），Ａｌ２Ｏ３（厚さ：１３０μｍ）及びＨｆＯ２（厚さ：１４０μｍ）を用いた３種類の上記の構造を有するＴＦＴを作成した。
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性は、図６と同様であった。すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10 V時には、IDS=２.０ × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性は、図６と同様であった。すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10 V時には、IDS=２.０ × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで屈曲させ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。また、可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
ゲート絶縁膜としてＡｌ２Ｏ３膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10 V時には、IDS=５.0 × 10-６Aの電流が流れた。トランジスタのオン・オフ比は、１０２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約２cm2(Vs)-1の電界効果移動度が得られた。
ゲート絶縁膜としてＨｆＯ２膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10 V時には、IDS=１.0 × 10-６Aの電流が流れた。トランジスタのオン・オフ比は、１０２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm2(Vs)-1の電界効果移動度が得られた。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ８０nmのＩｎ２Ｏ３アモルファス酸化物膜を形成した。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ８０nmのＩｎ２Ｏ３アモルファス酸化物膜を形成した。
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ２Ｏ３アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜して、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ５ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、２×１０−８Ａ、VG=10 V時には、IDS=２.0 ×10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ５ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、２×１０−８Ａ、VG=10 V時には、IDS=２.0 ×10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、約１０２であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ１００nmのＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ１００nmのＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -Ｓｎ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、５×１０−８Ａ、VG=10 V時には、IDS=５.0 × 10-５Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ｓｎ-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -Ｓｎ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、５×１０−８Ａ、VG=10 V時には、IDS=５.0 × 10-５Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ｓｎ-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、約１０３であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約５cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、実施例６に示した成膜法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、実施例６に示した成膜法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In −Ｇａ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、１×１０−８Ａ、VG=10 V時には、IDS=１.0 × 10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In −Ｇａ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、１×１０−８Ａ、VG=10 V時には、IDS=１.0 × 10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、約１０２であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約０．８cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
なお、アモルファス酸化物の電子キャリア濃度を１０１８／ｃｍ３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０１７／ｃｍ３以下がより好ましく、１０１６／ｃｍ３以下にすると更に好ましかった。
（実施例１：上記透明膜を用いたＳＩＴ素子）
図７に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法によりＩＴＯ薄膜を30nm形成し、フォトリソグラフィー法とリフトオフ法により、ドレイン電極１１−１をパターニングする。続いて、上記方法によりIn-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、上記電極１１−１上に上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。その後、電極１２として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、上記半導体膜上で、くし歯状になるように、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法にて30nm形成した。そして、上記ゲート電極１２を覆うように、フォトリソグラフィー法とリフトオフ法により、上記In-Ga-Zn-O系アモルファスN型半導体膜をパターニングする。但し、上記半導体膜は、上記ドレイン電極上に形成した半導体膜よりも、キャリア密度と伝導度が高いものが好ましく、キャリア密度が１０１８／ｃｍ３以上のものでも良い。最後に、上記In-Ga-Zn-O系アモルファスN型半導体上にITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることでソース電極１１−２を形成する。上記手段により、ＳＩＴ素子が作製できる（図７）。
（実施例１：上記透明膜を用いたＳＩＴ素子）
図７に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法によりＩＴＯ薄膜を30nm形成し、フォトリソグラフィー法とリフトオフ法により、ドレイン電極１１−１をパターニングする。続いて、上記方法によりIn-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、上記電極１１−１上に上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。その後、電極１２として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、上記半導体膜上で、くし歯状になるように、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法にて30nm形成した。そして、上記ゲート電極１２を覆うように、フォトリソグラフィー法とリフトオフ法により、上記In-Ga-Zn-O系アモルファスN型半導体膜をパターニングする。但し、上記半導体膜は、上記ドレイン電極上に形成した半導体膜よりも、キャリア密度と伝導度が高いものが好ましく、キャリア密度が１０１８／ｃｍ３以上のものでも良い。最後に、上記In-Ga-Zn-O系アモルファスN型半導体上にITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることでソース電極１１−２を形成する。上記手段により、ＳＩＴ素子が作製できる（図７）。
上記ＳＩＴ素子のドレイン電極−ソース電極間に流れる電流は、上記ゲート電極１２に印加される電圧に従って形成されるポテンシャル障壁を、上記ドレイン電極−ソース電極間に印加される電圧によりどれだけ下げられるかによって決まる。又、上記ＳＩＴ素子は、キャリアを電子とする多数キャリアデバイスであり、また、上記ドレイン−ソース間も狭いため、ＴＦＴに比べ大きな電流を流す事ができる。
上記ＳＩＴ素子において、上記ゲート電極１２を形成するＰｔに代わり、フェルミ準位の絶対値が、In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなＰ型半導体１４を用いて、同様なＳＩＴ素子の作製が可能である（図８）。
又、同じ機能のＳＩＴ素子でも図９、図１０に示したような構成も可能である。
（実施例２：上記透明膜を用いたＳＢＴ素子）
図１１に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体膜上に、上記In-Ga-Zn-O系アモルファスN型半導体１３を30nmさらに形成した。そして、フォトリソグラフィー法とリフトオフ法で、ゲート電極に相当する所が凹形状になるようにパターニングする。その後、上記ゲート電極１２として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、上記半導体膜の凹部に、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記In-Ga-Zn-O系アモルファスN型半導体の凸部に、ITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることで、ドレイン電極１１−１、ソース電極１１−２を形成する。上記手段により、ＳＢＴ素子が作製できる（図１１）。
（実施例２：上記透明膜を用いたＳＢＴ素子）
図１１に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体膜上に、上記In-Ga-Zn-O系アモルファスN型半導体１３を30nmさらに形成した。そして、フォトリソグラフィー法とリフトオフ法で、ゲート電極に相当する所が凹形状になるようにパターニングする。その後、上記ゲート電極１２として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、上記半導体膜の凹部に、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記In-Ga-Zn-O系アモルファスN型半導体の凸部に、ITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることで、ドレイン電極１１−１、ソース電極１１−２を形成する。上記手段により、ＳＢＴ素子が作製できる（図１１）。
ここで、上記ゲート、ドレインとソース電極の作製順を入れ替えても良い。
上記ＳＢＴ素子のドレイン電極−ソース電極間に流れる電流は、上記ゲート電極２に印加される電圧に従って形成される空乏領域の大きさが変わるため、上記ドレイン電極−ソース電極間の電流経路のサイズが増減することにより決まる。上記ＳＢＴ素子は、ＴＦＴと異なり、絶縁層が必要ないため、簡単な素子構造で形成できる利点がある。
（実施例３：上記透明膜を用いたＰＮ−Ｔ素子の作製）
図１２に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体膜上に、上記In-Ga-Zn-O系アモルファスN型半導体１３を30nmさらに形成し、フォトリソグラフィー法とリフトオフ法で、ゲート電極に相当する所が凹形状になるようにパターニングする。その後、半導体膜の凹部に、フェルミ準位の絶対値が、上記In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなＰ型半導体膜１４をパルスレーザー堆積法、フォトリソグラフィー法、リフトオフ法にて30nm形成する。さらに、上記ゲート電極１２として、パルスレーザー堆積法によりPt薄膜を30nm形成し、上記Ｐ型半導体膜上にフォトリソグラフィー法とリフトオフ法でパターニングする。最後に、上記In-Ga-Zn-O系アモルファスN型半導体の凸部に、ITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることで、ドレイン電極１１−１、ソース電極１１−２を形成する。上記手段により、ＰＮ−Ｔ素子が作製できる（図１２）。
（実施例３：上記透明膜を用いたＰＮ−Ｔ素子の作製）
図１２に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成した。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体膜上に、上記In-Ga-Zn-O系アモルファスN型半導体１３を30nmさらに形成し、フォトリソグラフィー法とリフトオフ法で、ゲート電極に相当する所が凹形状になるようにパターニングする。その後、半導体膜の凹部に、フェルミ準位の絶対値が、上記In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなＰ型半導体膜１４をパルスレーザー堆積法、フォトリソグラフィー法、リフトオフ法にて30nm形成する。さらに、上記ゲート電極１２として、パルスレーザー堆積法によりPt薄膜を30nm形成し、上記Ｐ型半導体膜上にフォトリソグラフィー法とリフトオフ法でパターニングする。最後に、上記In-Ga-Zn-O系アモルファスN型半導体の凸部に、ITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングすることで、ドレイン電極１１−１、ソース電極１１−２を形成する。上記手段により、ＰＮ−Ｔ素子が作製できる（図１２）。
ここで、上記ゲート、ドレインとソース電極の作製順を入れ替えても良い。
上記ＰＮ−Ｔ素子のドレイン電極−ソース電極間に流れる電流は、上記ゲート電極２に印加される電圧に従って、上記Ｎ型半導体内に形成される空乏領域の大きさが変わるため、上記ドレイン電極−ソース電極間の電流経路のサイズが増減することにより決まる。上記ＰＮ−Ｔ素子は、ＴＦＴと異なり、絶縁層が必要ないという利点がある。
（実施例４：上記透明膜を用いたＳＤ素子）
図１３に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体上に、電極１２として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記半導体上に、電極１１として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、ＳＤ素子が作製できる（図１３）。
（実施例４：上記透明膜を用いたＳＤ素子）
図１３に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体上に、電極１２として、パルスレーザー堆積法により、Pt薄膜を30nm形成し、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記半導体上に、電極１１として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、ＳＤ素子が作製できる（図１３）。
ここで、上記電極１１と電極１２の作製順を入れ替えても良い。
上記ＳＤ素子は、上記電極１２と上記半導体膜１３の間でショットキー障壁が形成されることで、整流性を持つようになる。
（実施例５：上記透明膜を用いたＰＮ−Ｄ素子）
図１４に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体上に、フェルミ準位の絶対値が、上記In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなＰ型半導体膜１４を、パルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記P型半導体上に、電極１２として、パルスレーザー法でＰｔを30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。最後に、上記N型半導体上に、電極１１として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、ＰＮ−Ｄ素子が作製できる（図１４）。
（実施例５：上記透明膜を用いたＰＮ−Ｄ素子）
図１４に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記半導体上に、フェルミ準位の絶対値が、上記In-Ga-Zn-O系アモルファスN型半導体のフェルミ準位の絶対値よりも大きなＰ型半導体膜１４を、パルスレーザー堆積法により30nm形成する。そして、フォトリソグラフィー法とリフトオフ法でパターニングする。さらに、上記P型半導体上に、電極１２として、パルスレーザー法でＰｔを30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。最後に、上記N型半導体上に、電極１１として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、ＰＮ−Ｄ素子が作製できる（図１４）。
ここで、上記電極１１と電極１２の作製順を入れ替えても良い。
上記ＰＮ−Ｄ素子は、上記半導体膜１３と上記半導体膜１４の間でＰＮ接合が形成されることで、整流性を持つようになる。
（実施例６：上記透明膜を用いた抵抗素子）
図１５に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成した。フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記N型半導体上に、電極１１−１、１１−２として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、透明な抵抗素子が作製できる（図１５）。
（実施例６：上記透明膜を用いた抵抗素子）
図１５に示すように、ガラス、プラスチックなどの絶縁基板１０上に、パルスレーザー堆積法により上記In-Ga-Zn-O系アモルファスN型半導体１３をパルスレーザー堆積法により30nm形成した。フォトリソグラフィー法とリフトオフ法により、パターニングされた上記In-Ga-Zn-O系アモルファスN型半導体膜を形成する。続いて、上記N型半導体上に、電極１１−１、１１−２として、パルスレーザー法でITO膜を30nm形成し、フォトリソグラフィー法とリフトオフ法によりパターニングする。上記手段により、透明な抵抗素子が作製できる（図１５）。
又、上記抵抗素子は、上記電極１１−１、１１−２と上記半導体膜１３の間に上記半導体膜と異なるキャリア密度、伝導度であるIn-Ga-Zn-O系アモルファスN型半導体１３’を備えても良い（図１６）。
以下では、特に断りの無い限り、Ｎ−ＴＦＴとする場合、上記透明膜を用いたノーマリーオフ（エンハンスメント形）のＭＩＳＦＥＴである。
（実施例７：上記透明膜を活性層とするＴＦＴを使用したインバータ回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ１，２を電源−ＧＮＤ間に直列に接続する。そして、ドレインが電源に接続しているＮ−ＴＦＴ２のゲートを電源と接続し、ソースがＧＮＤに接地しているＮ−ＴＦＴ１のゲートを入力、ドレインを出力とすることでインバータ回路が実現する（図１７）。
（実施例７：上記透明膜を活性層とするＴＦＴを使用したインバータ回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ１，２を電源−ＧＮＤ間に直列に接続する。そして、ドレインが電源に接続しているＮ−ＴＦＴ２のゲートを電源と接続し、ソースがＧＮＤに接地しているＮ−ＴＦＴ１のゲートを入力、ドレインを出力とすることでインバータ回路が実現する（図１７）。
また、上記Ｎ−ＴＦＴ２に代わり、上記透明膜を抵抗として用いてもインバータ回路を構成することが可能である（図１８）。
また、上記インバータよりも、出力立ち上がり能力を上げる方法として、Ｎ−ＴＦＴ２の代わりに、ゲート−ソース間をショートしたＮ型のデプレッション形トランジスタ（以下、Ｎ−ＤＴＦＴ）Ｎ−ＤＴＦＴ１を用いることができる（図１９）。
上記のインバータ回路では、入力がハイレベルの場合の出力はローレベルとなるが、その電圧は、上記Ｎ−ＴＦＴ１とＮ−ＴＦＴ２（又は、抵抗、Ｎ−ＤＴＦＴ１）との分圧で決まる。そのため、ローレベルを出力するには、Ｎ−ＴＦＴ１に比べ、Ｎ−ＴＦＴ２の電流能力を下げる。その結果、出力の充電能力が低くなる。出力の充電能力を高めるには図２０、２１に示すインバータ回路を用いる。この回路は、上記インバータの出力をゲートとし、電源をドレインとするＮ−ＴＦＴ４と、上記Ｎ−ＴＦＴ４のソースとＧＮＤ間に有り、インバータの入力がゲートであるＮ−ＴＦＴ３を備える。そして、この回路は上記Ｎ−ＴＦＴ３のドレインを出力とする２段型のインバータ回路（図２０、２１）である。この２段型のインバータ回路の場合、上記Ｎ−ＴＦＴ４は、ソースフォロワ構成であり、出力の充電能力を高めることができる。
また、２段型インバータ回路例として図４７という構成も可能である。
さらに、上記インバータ回路において、上記Ｎ−ＴＦＴ２、抵抗、Ｎ−ＤＴＦＴ１に代わり、Ｐ型半導体を活性層とするＰ型ＴＦＴ（Ｐ−ＴＦＴ１）を用いることで、静的な貫通電流が無く、駆動能力が高い相補的インバータ回路が構成できる（図２２）。
Ｐ型半導体としては、Ｓｉ等の無機半導体、ペンタセン・ポリチオフェン等の有機半導体、酸化物半導体が考えられる。しかし、ＴＦＴとしてボトムゲート構造が可能ならば、プロセスの簡易性からは、マスク蒸着やインクジェットで可能な有機半導体を用いることで、簡便に上記相補的インバータの構成が可能である。一方、Ｐ型の酸化物半導体で、上記相補的インバータを作製した場合、半導体部が透明な回路を作製できる利点がある。
（実施例８：上記透明膜を活性層とするＴＦＴを使用したＮＡＮＤ、ＮＯＲ回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ１，２を用いたインバータのＮ−ＴＦＴ１のソースとＧＮＤ間にＮ−ＴＦＴ３を挿入する。そして、Ｎ−ＴＦＴ１のゲートを第一の入力（ＩＮ１）、Ｎ−ＴＦＴ３のゲートを第二の入力（ＩＮ２）とする。こうして、ＮＡＮＤ回路を構成することができる（図２３）。
（実施例８：上記透明膜を活性層とするＴＦＴを使用したＮＡＮＤ、ＮＯＲ回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ１，２を用いたインバータのＮ−ＴＦＴ１のソースとＧＮＤ間にＮ−ＴＦＴ３を挿入する。そして、Ｎ−ＴＦＴ１のゲートを第一の入力（ＩＮ１）、Ｎ−ＴＦＴ３のゲートを第二の入力（ＩＮ２）とする。こうして、ＮＡＮＤ回路を構成することができる（図２３）。
また、上記インバータと同様にＮ−ＴＦＴ２に代わり、ゲート−ソース間をショートしたＮ−ＤＴＦＴ１（図２４）、あるいは抵抗を用いてもＮＡＮＤ回路の構成が可能である。
さらに、Ｐ型半導体を活性層とするＰ型ＴＦＴを用いた場合、Ｎ−ＴＦＴ２に代わり、２つのＰ型ＴＦＴ、Ｐ−ＴＦＴ１とＰ−ＴＦＴ２を電源と出力間に並列に接続し、それぞれのゲートをＩＮ１、ＩＮ２とすることで、ＮＡＮＤ回路を構成できる（図２５）。
一方、Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ１，２を用いたインバータのＮ−ＴＦＴ１に並列に、Ｎ−ＴＦＴ３を挿入し、Ｎ−ＴＦＴ１のゲートを第一の入力（ＩＮ１）、Ｎ−ＴＦＴ３のゲートを第二の入力（ＩＮ２）とすることで、ＮＯＲ回路を構成することができる（図２６）。
また、上記インバータと同様にＮ−ＴＦＴ２に代わり、ゲート−ソース間をショートしたＮ−ＤＴＦＴ１（図２７）、あるいは抵抗を用いてもＮＯＲ回路の構成が可能である。
さらに、Ｐ型半導体を活性層とするＰ型ＴＦＴを用いた場合には、Ｎ−ＴＦＴ２に代わり、２つのＰ型ＴＦＴ、Ｐ−ＴＦＴ１とＰ−ＴＦＴ２を電源と出力間に直列に接続し、それぞれのゲートを上記ＩＮ１、ＩＮ２とすることで、ＮＯＲ回路を構成できる（図２８）。
（実施例９：上記透明膜を活性層とするＴＦＴを使用したクロックドインバータ、フリップフロップ、シフトレジスタ回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ１，２を用いたインバータの出力に、Ｎ−ＴＦＴ３を挿入する。そして、ゲートをクロック信号（ＣＰ）で制御することで、クロック信号によって、インバータ信号を出力するか、高抵抗とするかを制御するクロックドインバータ回路が構成できる（図２９）。
（実施例９：上記透明膜を活性層とするＴＦＴを使用したクロックドインバータ、フリップフロップ、シフトレジスタ回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ１，２を用いたインバータの出力に、Ｎ−ＴＦＴ３を挿入する。そして、ゲートをクロック信号（ＣＰ）で制御することで、クロック信号によって、インバータ信号を出力するか、高抵抗とするかを制御するクロックドインバータ回路が構成できる（図２９）。
上記クロックドインバータのＮ−ＴＦＴ２は、ゲート−ソース間をショートしたＮ−ＤＴＦＴ１、あるいは抵抗を用いても回路の構成が可能である。
さらに、Ｐ型半導体を活性層とするＰ型ＴＦＴを用いた場合には、Ｎ−ＴＦＴ２に代わりに、ゲートを入力と接続したＰ−ＴＦＴ１を用いることで構成できる。また、上記Ｎ−ＴＦＴ３に並列にＰ−ＴＦＴ２を挿入し、ゲートをクロックの反転信号（ＣＰバー）で制御することで、出力電圧の振幅を大きくできる（図３０）。
また、Ｐ型ＴＦＴを用いた場合、上記構成以外に、上記Ｐ型ＴＦＴを用いたインバータ（図２２）に対し、Ｐ−ＴＦＴ２をＰＴＦＴ−１と出力間に直列に接続し、Ｎ−ＴＦＴ４をＮ−ＴＦＴ１と出力間に直列に接続する。そして、Ｐ−ＴＦＴ２のゲートをＣＰバー、Ｎ−ＴＦＴ４のゲートをＣＰで制御することで、クロックドインバータを構成できる（図３１）。
上記インバータとクロックドインバータを用いることで、フリップフロップを構成することが可能となる。
例えば、Ｄ−フリップフロップおいて、その入力ＩＮは、ＣＰバーにより制御されるクロックドインバータ（Ｃ−ＩＮＶ１）にされ、上記Ｃ−ＩＮＶ１の出力は、インバータ（ＩＮＶ１）の入力に接続される。上記ＩＮＶ１の出力は、ＣＰにより制御され、上記ＩＮＶ１の入力と出力が接続されたクロックドインバータ（Ｃ−ＩＮＶ２）の入力と、同じくＣＰにより制御されるクロックドインバータ（Ｃ−ＩＮＶ３）の入力に接続される。上記Ｃ−ＩＮＶ３の出力は、インバータ（ＩＮＶ２）の入力に接続される。上記ＩＮＶ２の出力は、ＣＰバーにより制御され、上記ＩＮＶ１の入力と出力が接続されたクロックドインバータ（Ｃ−ＩＮＶ２）の入力に接続されると共に、Ｄ−フリップフロップの出力Ｑとなる（図３２）。
上記フリップフロップを用いることで、シフトレジスタが構成可能となる（図３３）。
（実施例１０：上記透明膜を活性層とするＴＦＴを使用した１ビットＳＲＡＭセル回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ、並びに、上記インバータ回路を用いて１ビットＳＲＡＭセル回路を構成できる。
（実施例１０：上記透明膜を活性層とするＴＦＴを使用した１ビットＳＲＡＭセル回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ、並びに、上記インバータ回路を用いて１ビットＳＲＡＭセル回路を構成できる。
上記ＳＲＡＭセル回路は、２つのインバータＩＮＶ１、ＩＮＶ２を備える。上記２つのインバータにおいて、ＩＮＶ１の出力とＩＮＶ２の入力、並びに、ＩＮＶ２の出力とＩＮＶ１の入力を接続し、ゲートがワード線ＷＬに接続される。そして、ＩＮＶ２の出力とビット線ＢＬとの間に設けたＮ−ＴＦＴ１と、ゲートが上記ＷＬに接続され、上記ＩＮＶ１の出力と反転ビット線ＢＬバーとの間に設けたＮ−ＴＦＴ２とを備える（図３４）。
上記ＳＲＡＭセル回路中のインバータには、上記実施例１に示したインバータを用いることができる。図３５に上記Ｎ−ＴＦＴと抵抗を用いたインバータを採用した場合の構成、図３６に上記Ｎ−ＴＦＴとＰ−ＴＦＴを用いたインバータを採用した場合の構成を示す。
（実施例１１：上記透明膜を活性層とするＴＦＴを使用したＮＯＲ型ＲＯＭ回路）
本実施例のＮＯＲ型ＲＯＭ回路は、複数のワード線（ＷＬ１〜ＷＬ３）と、複数のビット線（ＢＬ１〜ＢＬ２）を備える。そして、上記ビット線の各々には、ワード線がゲートに接続され、ソースがＧＮＤに接続された、ドレインが並列に接続された上記透明膜を用いたＮ−ＴＦＴを複数備える。ただし、上記ビット線ＢＬ１に対し、ワード線ＷＬ１に相当するＮ−ＴＦＴを備えておらず、また、上記ビット線ＢＬ２に対し、ワード線ＷＬ２に相当するＮ−ＴＦＴを備えていない（図３７）。
（実施例１１：上記透明膜を活性層とするＴＦＴを使用したＮＯＲ型ＲＯＭ回路）
本実施例のＮＯＲ型ＲＯＭ回路は、複数のワード線（ＷＬ１〜ＷＬ３）と、複数のビット線（ＢＬ１〜ＢＬ２）を備える。そして、上記ビット線の各々には、ワード線がゲートに接続され、ソースがＧＮＤに接続された、ドレインが並列に接続された上記透明膜を用いたＮ−ＴＦＴを複数備える。ただし、上記ビット線ＢＬ１に対し、ワード線ＷＬ１に相当するＮ−ＴＦＴを備えておらず、また、上記ビット線ＢＬ２に対し、ワード線ＷＬ２に相当するＮ−ＴＦＴを備えていない（図３７）。
上記ＲＯＭ回路は、まずハイレベルにプリチャージされた後、各々のワード線にハイレベル、又は、ローレベルの電圧を印加することで、特定のビット線のみがローレベル（ＧＮＤレベル）の電圧とすることができる。例えば、ＷＬ１がハイ、ＷＬ２、ＷＬ３がローの場合、ＢＬ１はハイのままであるが、ＢＬ２はローとなる。このようにワード線に相当するＮ−ＴＦＴの有無により、ビット線の信号レベルが決定されるという、メモリ動作が実現される。
上記ＲＯＭ回路は、上記ワード線、ビット線、Ｎ−ＴＦＴを増やすことで、より多ビットのメモリ動作が可能である。
さらに、上記ＲＯＭ回路は、各ビット線が１つのＮ−ＴＦＴにより放電されるＮＯＲ型であるため高速動作が可能である一方、コンタクトが数多く必要なため面積が大きい。
上記ＮＯＲ型ＲＯＭ回路は、Ｎ−ＴＦＴを形成するか否かにより、データを記憶しているが、基板作製後、データを光（ＵＶ光）により書き込む事ができるＮＯＲ型ＲＯＭ回路も実現できる。
上記ＮＯＲ型ＲＯＭ回路は、Ｎ−ＴＦＴを形成するか否かにより、データを記憶しているが、基板作製後、データを光（ＵＶ光）により書き込む事ができるＮＯＲ型ＲＯＭ回路も実現できる。
上記Ｎ−ＴＦＴは、上記透明膜中の酸素欠損によりキャリアを形成している。酸素を含む雰囲気中で熱アニール、例えば摂氏１５０℃で２時間ほど熱アニールすることで、上記透明膜中の酸素欠損を埋め、上記透明膜の伝導度が下げられ、上記Ｎ−ＴＦＴは、オンしなくなる、つまり、ＴＦＴ動作しなくなる。その後、裏面より光（ＵＶ光）を当てると、上記透明膜中に酸素欠損が再生成され、上記Ｎ−ＴＦＴは、ＯＮ、つまり、ＴＦＴ動作ができるようになる。
従って、まず、全てのワード線に相当するＮ−ＴＦＴを形成（図３８）した後、熱アニールすることで全ての上記Ｎ−ＴＦＴがＯＮできなくなる（図３９）。続いて、動作可能にしたい上記Ｎ−ＴＦＴの個所のみ光を通すマスクを準備し、上記マスク経由にて光（ＵＶ光）を裏面より照射する。それにより、上記Ｎ−ＴＦＴの内、光が照射されたＮ−ＴＦＴのみが動作する（図４０）。これにより、ＮＯＲ型ＲＯＭ回路が構成できる。
上記光によりデータ書き込みができるＲＯＭ回路は、同一の基板上で、マスクを変えるだけで異なるデータを書き込むことができ、また、一度書き込んだデータも再度熱アニールすることで、消去・再書き込みが可能となる。
（実施例１２：上記透明膜を活性層とするＴＦＴを使用したＮＡＮＤ型ＲＯＭ回路）
本実施例のＮＡＮＤ型ＲＯＭ回路は、複数のワード線（ＷＬ１〜ＷＬ３）と、複数のビット線（ＢＬ１〜ＢＬ２）を備える。またＮＡＮＤ型ＲＯＭ回路は、ＷＬ２がゲートに接続され、ＢＬ１にドレインが接続された上記透明膜を用いたＮ−ＴＦＴと、それと直列に、ＷＬ３がゲートに接続され、ソースがＧＮＤに接続された透明膜を用いたＮ−ＴＦＴとを備える。また、ＷＬ１がゲートに接続され、ＢＬ２にドレインに接続された上記透明膜を用いたＮ−ＴＦＴと、それと直列に、ＷＬ３がゲートに接続され、ソースがＧＮＤに接続された上記透明膜を用いたＮ−ＴＦＴにより構成される（図４１）。
（実施例１２：上記透明膜を活性層とするＴＦＴを使用したＮＡＮＤ型ＲＯＭ回路）
本実施例のＮＡＮＤ型ＲＯＭ回路は、複数のワード線（ＷＬ１〜ＷＬ３）と、複数のビット線（ＢＬ１〜ＢＬ２）を備える。またＮＡＮＤ型ＲＯＭ回路は、ＷＬ２がゲートに接続され、ＢＬ１にドレインが接続された上記透明膜を用いたＮ−ＴＦＴと、それと直列に、ＷＬ３がゲートに接続され、ソースがＧＮＤに接続された透明膜を用いたＮ−ＴＦＴとを備える。また、ＷＬ１がゲートに接続され、ＢＬ２にドレインに接続された上記透明膜を用いたＮ−ＴＦＴと、それと直列に、ＷＬ３がゲートに接続され、ソースがＧＮＤに接続された上記透明膜を用いたＮ−ＴＦＴにより構成される（図４１）。
上記ＲＯＭ回路は、まずハイレベルにプリチャージされた後、各々のワード線にハイレベル、又は、ローレベルの電圧を印加することで、特定のビット線のみがローレベル（ＧＮＤレベル）の電圧とすることができる。例えば、ＷＬ１がロー、ＷＬ２、ＷＬ３がハイの場合、ＢＬ１はローとなり、ＢＬ２はハイのままとなる。このようにワード線に相当するＮ−ＴＦＴの有無により、ビット線の信号レベルが決定されるという、メモリ動作が実現される。
上記ＲＯＭ回路は、上記ワード線、ビット線、Ｎ−ＴＦＴを増やすことで、より多ビットのメモリ動作が可能である。
さらに、上記ＲＯＭ回路は、各ビット線が複数の直列接続されたＮ−ＴＦＴにより放電されるＮＡＮＤ型であるため動作が遅くなる一方、コンタクトが少ないため面積を小さくすることができる。
また、上記ＲＯＭ回路は、同一の機能を、上記Ｎ−ＴＦＴとデプレッション形ＴＦＴを用いて構成することも可能である（図４２）。
（実施例１３：上記透明膜を活性層とするＴＦＴを使用した差動増幅回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ、並びに、抵抗を用いて差動増幅回路を構成できる。
（実施例１３：上記透明膜を活性層とするＴＦＴを使用した差動増幅回路）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ、並びに、抵抗を用いて差動増幅回路を構成できる。
差動増幅回路は、ソースがＧＮＤに接地され、ゲートには一定電圧ＶＢが印加されている上記透明膜を用いたＮ−ＴＦＴ３と、ソースが上記Ｎ−ＴＦＴ３に接続され、ゲートを入力ＩＮ＋、ＩＮ−とするＮ−ＴＦＴ１、Ｎ−ＴＦＴ２とを有する。また差動増幅回路は、一端が電源に接続され、他の一端がＮ−ＴＦＴ１のドレインに接続されている抵抗１と、一端が電源に接続され、他の一端がＮ−ＴＦＴ２のドレインに接続されている抵抗２とを備え、Ｎ−ＴＦＴ２のドレインを出力とする（図４３）。
上記差動増幅回路は、ＳＲＡＭのセンスアンプにも使用でき、アナログ回路の基本構成要素である。
さらに、以下の構成の出力段を追加して新たな差動増幅回路を構成することができる。出力段は、上記差動増幅回路から、ソースが接地され、ゲートには一定電圧ＶＢが印加されているＮ−ＴＦＴ４を有する。また出力段は、ソースが上記Ｎ−ＴＦＴ４のドレインと接続され、ドレインが電源と接続され、ゲートが上記差動増幅回路の出力と接続されているＮ−ＴＦＴ５で構成されるレベルシフト段を有する。さらに、ソースが接地され、ゲートが前記レベルシフト段のＮ−ＴＦＴ４のドレインと接続されているＮ−ＴＦＴ６を有する。また、ソースが上記Ｎ−ＴＦＴ６のドレインと接続され、ドレインが電源と接続され、ゲートが上記差動増幅回路の出力と接続されているＮ−ＴＦＴ７を有する。このように出力段を追加し、全体の出力を上記Ｎ−ＴＦＴ６のドレインとする新たな差動増幅回路を構成する（図４４）ことで、負荷を駆動する能力を上げることができる。
（実施例１４：上記透明膜を活性層とするＴＦＴを使用したＩＤタグ）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ、並びに、上記論理回路、メモリ回路、差動増幅回路を用いて、ＩＣカードやＩＤタグに必要な、数ＭＨｚ以下の低速で動作する回路を構成することが可能である。
（実施例１４：上記透明膜を活性層とするＴＦＴを使用したＩＤタグ）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴ、並びに、上記論理回路、メモリ回路、差動増幅回路を用いて、ＩＣカードやＩＤタグに必要な、数ＭＨｚ以下の低速で動作する回路を構成することが可能である。
図４５に、例として、ＲＦ−ＩＤタグのブロック図を示す。上記ＩＤタグは、アンテナ部、電源部、メモリ部、制御回路、クロック回路から構成される。上記電源部は、ＡＣ信号を正側のみに整流する整流回路と、回路に適当な電圧を供給する電圧供給回路から構成され、上記メモリ部は、デコーダ回路、ＲＯＭ回路、レジスタ回路から構成される。
上記整流回路には、ダイオードが必要であるが、上記透明膜を用いるＮ−ＴＦＴのゲート−ドレイン間を接続した素子で代用できる可能性がある。また、上記電圧供給回路は、上記実施例７で示した差動増幅器を用いて、レギュレータにより構成できる。
一方、上記デコーダ回路は、上記実施例で示したインバータ、ＮＡＮＤ、ＮＯＲ等の論理回路により構成でき、また、レジスタ回路は、上記実施例で示したフリップフロップで構成できる。
（実施例１５：上記透明膜を活性層とするＴＦＴを使用したディスプレイのバックプレーン）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴをアクティブマトリックスとして用いることで、上記ＴＦＴが透明なディスプレイのバックプレーンが形成できる（図４６）。基板に透明な材料を用いた場合には、上記バックプレーンのＴＦＴ部は、透明となり、ＬＣＤや有機ＥＬディスプレイの開口率を高めることや、基板側からも光を出すことが可能となる。
（実施例１５：上記透明膜を活性層とするＴＦＴを使用したディスプレイのバックプレーン）
Ｎ型半導体である上記透明膜を活性層とするＮ−ＴＦＴをアクティブマトリックスとして用いることで、上記ＴＦＴが透明なディスプレイのバックプレーンが形成できる（図４６）。基板に透明な材料を用いた場合には、上記バックプレーンのＴＦＴ部は、透明となり、ＬＣＤや有機ＥＬディスプレイの開口率を高めることや、基板側からも光を出すことが可能となる。
本発明に係る透明酸化物膜、並びに当該膜を用いた半導体素子や回路は、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として利用できる。また、プラスチックフィルムをはじめとするフレキシブル素材を基板とするフレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどの構成要素として幅広く応用できる。
１ 基板
２ チャンネル層
３ ゲート絶縁膜
４ ゲート端子
５ ドレイン端子
６ ソース端子
１０ 絶縁基板
１１−１、１１−２ 電極
１２ ゲート電極
１３ 透明酸化物Ｎ型半導体膜
１４ Ｐ型半導体材料
２ チャンネル層
３ ゲート絶縁膜
４ ゲート端子
５ ドレイン端子
６ ソース端子
１０ 絶縁基板
１１−１、１１−２ 電極
１２ ゲート電極
１３ 透明酸化物Ｎ型半導体膜
１４ Ｐ型半導体材料
Claims (4)
- Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型半導体は、酸素を所定濃度含む雰囲気で成膜されたことにより電子キャリア濃度が１０ １８ ／ｃｍ ３ 未満となっており、それにより前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ２／（Ｖ・秒）超であることを特徴とする集積回路。
- Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型半導体は、成膜後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が１０ １８ ／ｃｍ ３ 未満となっており、それにより前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする集積回路。
- Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型半導体は、酸素を所定濃度含む雰囲気で成膜された後に酸素を含む雰囲気で後処理されたことにより電子キャリア濃度が１０ １８ ／ｃｍ ３ 未満となっており、それにより前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする集積回路。
- 前記Ｎ型ＴＦＴを論理回路、メモリ回路、差動増幅回路の少なくともいずれかに用いて
いることを特徴とする請求項１乃至３に記載の集積回路。
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