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KR20110001258A - 반도체 소자 및 그의 형성 방법 - Google Patents

반도체 소자 및 그의 형성 방법 Download PDF

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KR20110001258A
KR20110001258A KR1020090058724A KR20090058724A KR20110001258A KR 20110001258 A KR20110001258 A KR 20110001258A KR 1020090058724 A KR1020090058724 A KR 1020090058724A KR 20090058724 A KR20090058724 A KR 20090058724A KR 20110001258 A KR20110001258 A KR 20110001258A
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Abstract

본 발명은 활성영역을 포함하는 반도체 기판에 매립형 게이트를 형성하고, 상기 반도체 기판 전면에 절연막을 형성하고, 적어도 상기 활성영역 상부에는 상기 절연막을 선택적으로 제거하고, 상기 활성영역에 형성된 상기 매립형 게이트 사이의 상부에 구비되는 비트라인을 형성한 후, 상기 비트라인의 양측으로 구비되며, 하부가 확장된 저장전극 콘택을 형성함으로써, 저장전극 콘택과 비트라인의 쇼트를 방지하고, 저장전극 콘택과 활성영역의 접촉 면적을 넓혀 콘택 저항을 개선하여 반도체 소자의 특성을 향상시킬 수 있는 장점을 제공한다.
매립형 게이트, 저장전극 콘택

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트(buried gate)를 포함하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적 도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 상하의 도전배선을 연결하는 콘택은 라인/스페이스 패턴에 비해 디자인룰에 큰 영향을 받게 된다. 즉, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소함에 따라 콘택의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가하게 되어 콘택을 형성하는 공정은 점차 고집적화되는 반도체 소자의 형성 방법에서 중요하다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여 유도가 감소되거나, 여유없이 공정을 진행하여야하는 어려움이 있다.
특히, 랜딩플러그 공정 시에 랜딩플러그와 게이트 또는 랜딩플러그와 리세스 게이트(recess gate)의 자기정렬페일(SAC Fail:Self align contact Fail)이 유발되어 수율을 저하시키는 문제를 유발한다. 따라서, 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시켜 랜딩플러그와의 자기정렬페일을 방지하는 기술이 제안되었다.
그러나, 매립형 게이트 구조 또한 저장전극 콘택과 비트라인의 자기정렬페일이 유발되거나 저장전극 콘택이 활성영역과 접속되지 않는 문제가 여전히 발생하게 되었다.
본 발명은 매립형 게이트를 포함하는 반도체 소자의 형성 방법에 있어서, 매립형 게이트가 쉽게 산화되어 매립형 게이트의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 활성영역을 포함하는 반도체 기판에 매립형 게이트를 형성하는 단계와 상기 반도체 기판 전면에 절연막을 형성하는 단계와 적어도 상기 활성영역 상부에서 상기 절연막을 선택적으로 제거하는 단계와 상기 활성영역에 형성된 상기 매립형 게이트 사이의 상부에 비트라인을 형성하는 단계 및 상기 비트라인에 인접하여 구비되며, 하부가 확장된 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. 이 결과, 매립형 게이트의 산화를 방지하면서 저장전극 콘택홀의 하부가 확장되어 저장전극 콘택을 용이하게 형성할 수 있다.
이때, 본 발명의 일실시예에 따른 상기 절연막을 선택적으로 제거하는 단계는 상기 반도체 기판의 셀 영역을 오픈시키는 노광마스크를 이용하여 상기 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 절연막에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
여기서, 감광막 패턴을 형성하는 단계 이후, 상기 감광막 패턴에 의해 노출된 상기 절연막에 대하여 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징 으로 한다.
그리고, 본 발명의 또 다른 실시예에 따른 상기 절연막을 선택적으로 제거하는 단계는 상기 절연막 상부에 적어도 상기 활성영역 상부를 노출시키는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 절연막을 선택적으로 제거하는 단계는 상기 절연막 상부에 상기 매립형 게이트의 폭보다 작은 폭을 갖는 차광패턴이 구비된 노광마스크를 이용하여 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 매립형 게이트을 형성하는 단계는 상기 반도체 기판에 매립형 게이트 예정 영역을 형성하는 단계와 상기 매립형 게이트 예정 영역에 게이트용 도전물질을 매립한 후, 에치백을 수행하는 단계 및 상기 에치백이 수행된 게이트용 도전물질 상부에 캡핑 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 상기 비트라인을 형성하는 단계는 상기 매립형 게이트 사이의 상기 활성영역 상에 비트라인 콘택을 포함하는 제 1 층간절연막을 형성하는 단계와 상기 제 1 층간절연막을 포함하는 전체 상부에 비트라인 전극, 제 1 질화막 및 하드마스크층을 형성한 후, 비트라인을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 제 1 질화막, 상기 비트라인 전극 및 상기 절연막을 식각하는 단계 및 상기 식각하는 단계의 결과물 측면에 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한 다.
이때, 상기 비트라인 콘택을 형성하는 단계는 상기 반도체 기판 전체 상부에 상기 제 1 층간절연막을 형성하는 단계와 상기 제 1 층간절연막 상에 비트라인 콘택홀을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 제 1 층간절연막을 식각하는 단계 및 전체 표면에 비트라인 콘택용 도전물질을 형성한 후 상기 제 1 층간절연막이 노출되도록 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택을 형성하는 단계는 상기 비트라인을 포함하는 상기 반도체 기판 상부에 제 2 층간절연막을 형성하는 단계와 상기 제 2 층간절연막 상부에 저장전극 콘택홀을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 비트라인 양측벽의 상기 제 2 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계와 상기 저장전극 콘택홀에 식각 공정을 수행하여 상기 저장전극 콘택홀의 하부를 확장시키는 단계 및 상기 하부가 확장된 저장전극 콘택홀을 포함한 전체 표면에 저장전극 콘택용 도전물질을 형성한 후 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 저장전극 콘택홀의 하부를 확장시키는 단계는 습식 식각 또는 건식 식각으로 수행되는 것을 특징으로 한다.
또 다른 실시예에 따른 상기 비트라인을 형성하는 단계는 상기 매립형 게이트 사이의 상기 활성영역 상에 비트라인 콘택을 포함하는 제 1 층간절연막을 형성 하는 단계와 상기 제 1 층간절연막을 포함하는 전체 상부에 비트라인 전극, 질화막 및 하드마스크층을 형성한 후, 비트라인을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 제 1 질화막 및 비트라인 전극을 식각하는 단계와 상기 식각하는 단계의 결과물 측면에 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 비트라인 콘택을 형성하는 단계는 상기 반도체 기판 전체 상부에 상기 제 1 층간절연막을 형성하는 단계와 상기 절연막 상에 상기 비트라인 콘택홀을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 절연막을 식각하는 단계 및 전체 표면에 비트라인 콘택용 도전물질을 형성한 후 상기 절연막이 노출되도록 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택을 형성하는 단계는 상기 비트라인을 포함하는 상기 절연막 상부에 실리콘 질화막을 형성하는 단계와 상기 실리콘 질화막 전체 상부에 제 2 층간절연막을 형성하는 단계와 상기 제 2 층간절연막 상부에 저장전극 콘택홀을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 실리콘 질화막을 식각정지막으로 하여 제 1 저장전극 콘택홀을 형성하는 단계와 상기 식각정지막을 식각하는 단계와 상기 제 1 저장전극 콘택홀을 식각마스크로 하여 상기 제 2 층간절연막을 식각하여 제 2 저장전극 콘택홀을 형성하는 단계와 상기 제 2 저장전극 콘택홀에 식각 공정을 수행하여 상기 저장전극 콘택홀의 하부를 확장시키는 단계와 상기 하부가 확장된 저장전극 콘택홀을 포함한 전체 표 면에 저장전극 콘택용 도전물질을 형성한 후 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 저장전극 콘택홀의 하부를 확장시키는 단계는 습식 식각 또는 건식 식각으로 수행되는 것을 특징으로 한다.
본 발명의 반도체 소자는 활성영역을 포함하는 반도체 기판에 매립된 매립형 게이트와 상기 매립형 게이트 상부에 구비된 절연막과 상기 활성영역에 형성된 상기 매립형 게이트 사이의 상부에 구비되는 비트라인 및 상기 비트라인 양측으로 구비되며, 확장된 하부를 갖는 저장전극 콘택을 포함하는 것을 특징으로 한다. 이 결과, 매립형 게이트의 산화를 방지하면서 저장전극 콘택 저항이 되지 않는 반도체 소자를 제공할 수 있다.
그리고, 상기 매립형 게이트는 상기 반도체 기판에 식각된 매립형 게이트 예정 영역의 저부를 매립하는 게이트 전극 및 상기 게이트 전극 상부에 구비되고, 상기 매립형 게이트 예정을 매립하는 캡핑 질화막을 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 상기 절연막은 상기 캡핑 질화막 상부에 구비되고, 상기 매립형 게이트 예정 영역을 매립하는 것을 특징으로 한다.
또한, 본 발명의 일실시예에 따른 상기 비트라인은 상기 매립형 게이트 사이의 활성영역에 구비된 비트라인 콘택과 상기 비트라인 콘택 측벽에 구비된 제 1 층간절연막 패턴과 상기 비트라인 콘택을 포함하는 상기 제 1 층간절연막 패턴 상에 비트라인 전극, 제 1 질화막 및 하드마스크층의 적층 구조 및 상기 적층구조 및 상기 제 1 층간절연막 패턴 측벽에 구비되는 비트라인 스페이서를 포함하는 것을 특 징으로 한다.
본 발명의 또 다른 실시예에 따른 상기 절연막은 상기 캡핑 질화막 상부에 구비되며, 상기 매립형 게이트 보다 좁은 폭을 갖는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 상기 비트라인은 상기 매립형 게이트 사이의 활성영역에 구비된 비트라인 콘택과 상기 비트라인 콘택 측벽에 구비된 제 1 층간절연막 패턴과 상기 비트라인 콘택을 포함하는 상기 제 1 층간절연막 패턴 상에 비트라인 전극, 제 1 질화막 및 하드마스크층의 적층 구조 및 상기 적층구조 측면에 구비되는 비트라인 스페이서를 포함하는 것을 특징으로 한다.
이때, 상기 비트라인 스페이서 측면에 형성된 저장전극 콘택 스페이서를 더 구비하는 것을 특징으로 한다.
본 발명은 매립형 게이트의 형성 방법에 있어서 매립형 게이트의 산화를 방지하면서, 저장전극 콘택과 비트라인의 쇼트를 방지하고, 저장전극 콘택과 활성영역의 접촉 면적을 넓혀 콘택 저항을 개선하여 반도체 소자의 특성을 향상시킬 수 있는 장점을 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
본 발명은 매립형 게이트 상부에 절연막을 2회 증착하는 단계를 포함한다. 이로 인해 매립형 게이트의 산화를 효과적으로 방지할 수 있으며, 매립형 게이트 상부에 형성되는 절연막의 심(seam)도 방지할 수 있다. 또한, 본 발명은 매립형 게이트의 산화를 방지하면서 저장전극 콘택홀의 하부가 확장되어 저장전극 콘택을 용이하게 형성할 수 있는 매립형 게이트의 저장전극 콘택이 확장된 반도체 소자 및 그 형성 방법을 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 여기서, 도 2a 내지 도 2f는 도 1의 y-y' 를 자른 단면을 나타낸다.
도 2a에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)이 형성된 반도체 기판(10)에 매립형 게이트 예정영역(16)을 형성한다.
도 2b에 도시된 바와 같이, 전체 표면에 산화막(18)을 증착한 후, 산화막(18)을 포함하는 전체 표면에 게이트 전극(20)을 증착시킨다. 이때, 게이트 전극(20)은 매립형 게이트 예정 영역(16)이 매립되도록 증착된다. 또한, 게이트 전극(20)은 저항이 작은 물질로 텅스텐인 것이 바람직하다.
도 2c 내지 도 2f에 도시된 바와 같이, 게이트 전극(20)에 에치백 공정을 수행하여 산화막(18)의 일부가 노출되고, 매립형 게이트 예정 영역(16)의 일부만 게이트 전극(20)으로 매립되도록 한 후(도 2c), 에치백이 수행된 게이트 전극(20)을 포함하는 전체 표면에 캡핑 질화막(22)을 형성하고(도 2d), 산화막(18)이 노출되도록 캡핑 질화막(22)에 평탄화 공정을 수행한 후, 그 상부에 실링 질화막(24)을 증착한다(도 2e). 이때, 실링 질화막(24)에 한정되는 것은 아니고, 산화막 등 기타 절연막이 적용가능하다. 이하에서는 편의상 '실링 질화막'이라 지칭한다. 이와 같 이, 게이트 전극(20) 상부에 캡핑 질화막(22)을 형성하고, 또 그 상부에 실링 질화막(24)을 증착함으로써, 게이트 전극(20) 상부에 완전히 매립되도록 함으로써 심(seam)의 발생을 근본적으로 차단하여 게이트의 산화를 방지한다. 그 다음 실링 질화막(24) 상부에 제 1 층간절연막(26)을 증착한다(도 2f). 여기서 제 1 층간절연막(26)은 산화막중 TEOS(Tetra Ethyl Ortho silicate)인 것이 바람직하다.
이하의 도 2g 내지 도 2l은 본 발명을 보다 상세하게 설명하기 위하여 도 1의 x-x', y-y' 단면을 함께 도시한다.
도 2g에 도시된 바와 같이, 비트라인 콘택 예정 영역(미도시)을 정의하는 감광막 패턴(미도시)을 식각마스크로 하여 활성영역(14)이 노출되도록 제 1 층간절연막(26), 실링 질화막(24) 및 산화막(18)을 식각한 후, 비트라인 콘택 예정 영역(미도시)을 포함하는 전체 표면에 폴리실리콘층(28)을 증착한다.
도 2h에 도시된 바와 같이, 제 1 층간절연막(26)이 노출되도록 폴리실리콘층(28)에 평탄화공정을 수행하여 비트라인 콘택(29)을 형성한다. 그 다음, 전체표면에 비트라인 전극(30), 질화막(32) 및 하드마스크(34)를 형성한 후, 비트라인을 정의하는 감광막 패턴(미도시)을 식각마스크로 실링 질화막(24)이 노출되도록 패터닝하여 비트라인(36)을 형성한다. 그리고, 비트라인의 측벽에는 비트라인 스페이서(38)를 형성한다. 여기서, 비트라인 스페이서(38)는 질화막인 것이 바람직하다. 이후, 전체표면에 제 2 층간절연막(40)을 형성한 후, 비트라인의 상면의 하드마스크(34)가 노출되도록 평탄화 공정을 수행한다. 여기서, 제 2 층간절연막(40)은 BPSG인 것이 바람직하다.
도 2i에 도시된 바와 같이, 저장전극 콘택홀(42)을 정의하는 감광막 패턴(미도시)을 식각마스크로 제 2 층간절연막(40)을 식각하여, 저장전극 콘택홀(42)을 형성한다. 이때, 저장전극 콘택홀(42)은 반도체 기판(10) 상부에 남아있는 실링 질화막(24)에 의해 하부가 정확하게 오픈되지 않는 경우가 발생하거나, 하부가 오픈되더라도 좁은 영역만 오픈되는 문제를 유발하게 된다.
따라서, 도 2j에 도시된 바와 같이 저장전극 콘택홀(42)을 매립하도록 도전물질을 형성하여 저장전극 콘택(44)을 형성하는 경우에는 비트라인 스페이서(38)이 식각된 영역(A)에서는 저장전극 콘택(44)과 비트라인(36)이 쇼트되는 문제가 발생하고, 저장전극 콘택홀(42)의 하부에 질화막(24)이 남게되는 영역(B)에서는 저장전극 콘택(44)의 하부가 활성영역(14)과 접속되지 않아 콘택 저항이 증가되는 문제가 발생하게 된다.
여기서, 저장전극 콘택홀의 하부를 정확하게 오픈시키는 방법은 아래의 실시예들을 통하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 4a 내지 도 4l은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 4a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)이 형성된 반도체 기판(100)에 매립형 게이트 예정영역(106)을 형성한다. 이때, 반도체 기판(100) 상에는 산화막과 질화막이 더 구비되는 것이 바람직하다.
도 4b에 도시된 바와 같이, 전체 표면에 산화막(108)을 증착한 후, 산화 막(108)을 포함하는 전체 표면에 게이트 전극(110)을 증착시킨다. 이때, 게이트 전극(110)은 매립형 게이트 예정 영역(106)이 매립되도록 선택적 증착된다. 또한, 게이트 전극(110)은 텅스텐인 것이 바람직하다. 이는 텅스텐이 게이트 전극(110)의 저항을 줄이는 매우 바람직한 물질이기 때문이다.
도 4c 내지 도 4f에 도시된 바와 같이, 게이트 전극(110)에 에치백 공정을 수행하여 산화막(108)의 일부가 노출되고 매립형 게이트 예정 영역(106)의 일부만 게이트 전극(110)으로 매립되도록 한 후(도 4c), 에치백이 수행된 게이트 전극(110) 표면에 캡핑 질화막(112)을 형성하고(도 4d), 그 상부에 실링 질화막(114)을 증착한다(도 4e). 그 다음 셀 영역만 오픈된 노광마스크를 이용하여 셀 영역만 노출시킨 후, 실링 질화막(114)에 에치백 공정을 수행하여 셀 영역의 실링 질화막(114)을 제거하거나, 반도체 기판(100)이 노출되도록 실링 질화막(114)에 평탄화 식각 공정을 수행한다(도 4f). 이 결과, 활성영역(104) 상부에 남아있던 실링 질화막(114)이 제거됨으로써 후속 공정에서 저장전극 콘택홀의 형성 시 하부가 정확하게 오픈되지 않는 어려움을 근본적으로 해결할 수 있다.
이후, 도 4g에 도시된 바와 같이, 전체 표면에 제 1 층간절연막(116)을 증착한다. 여기서 제 1 층간절연막(116)은 산화막 중에서 TEOS인 것이 가장 바람직하다.
이하의 도 4h 내지 도 4l은 본 발명의 실시예를 보다 상세하게 설명하기 위하여 도 3의 x-x', y-y' 단면을 함께 도시한다.
도 4h에 도시된 바와 같이, 비트라인 콘택 예정 영역(미도시)을 정의하는 감 광막 패턴(미도시)을 식각마스크로 하여 활성영역(104)이 노출되도록 제 1 층간절연막(116)을 식각한 후, 비트라인 콘택 예정 영역(미도시)을 포함하는 전체 표면에 폴리실리콘층(118)을 증착한다.
도 4i에 도시된 바와 같이, 제 1 층간절연막(116)이 노출되도록 폴리실리콘층(118)에 평탄화공정을 수행하여 비트라인 콘택(109)을 형성한다. 그 다음, 전체 표면에 비트라인 전극(118), 질화막(120) 및 하드마스크(122)를 형성한 후, 비트라인을 정의하는 감광막 패턴(미도시)을 식각마스크로 패터닝하여 비트라인(124)을 형성한다. 그리고, 비트라인(124)의 측벽에는 비트라인 스페이서(128)를 형성한다. 여기서, 비트라인 스페이서(128)는 질화막인 것이 바람직하다. 이후, 전체표면에 제 2 층간절연막(130)을 형성한 후, 비트라인의 상면인 하드마스크(122)가 노출되도록 제 2 층간절연막(130)에 평탄화 공정을 수행한다. 여기서, 제 2 층간절연막(130)은 BPSG인 것이 바람직하다.
도 4j 및 도 4k에 도시된 바와 같이, 저장전극 콘택홀(132)을 정의하는 감광막 패턴(미도시)을 식각마스크로 제 2 층간절연막(130)을 식각하여, 저장전극 콘택홀(132)을 형성한다(도 4j). 이때, 저장전극 콘택홀(132)은 제 2 층간절연막(130)과 비트라인 스페이서(128)의 식각선택비를 이용하여 제 2 층간절연막(130)을 식각함으로써 형성된다. 그 다음, 식각 공정을 추가적으로 실시하여 영역 'C'와 같이 저장전극 콘택홀(132)의 저면의 면적을 확장시킨다(도 4k). 여기서 식각 공정은 습식 식각 또는 건식 식각인 것이 바람직하다.
도 4l에 도시된 바와 같이, 저장전극 콘택홀(132)을 매립하도록 도전물 질(134)을 형성하여 저장전극 콘택을 형성한다. 이때, 저장전극 콘택은 반도체 기판(100) 상에서 근본적으로 제거된 실링 질화막(114)에 의해 활성영역(104)과 정확히 접속될 수 있으며, 영역 'C' 만큼 넓어진 저장전극 콘택 저면에 의해 콘택 저항이 개선되는 효과를 얻을 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 6a 내지 도 6m은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 6a에 도시된 바와 같이, 소자분리막(152)으로 정의되는 활성영역(154)이 형성된 반도체 기판(150)에 매립형 게이트 예정영역(156)을 형성한다. 이때, 반도체 기판(100) 상에는 산화막과 질화막이 더 구비된 바람직하다.
도 6b에 도시된 바와 같이, 전체 표면에 산화막(158)을 증착한 후, 산화막(158)을 포함하는 전체 표면에 게이트 전극(160)을 증착시킨다. 이때, 게이트 전극(160)은 매립형 게이트 예정 영역(156)이 매립되도록 선택적 증착된다. 또한, 게이트 전극(160)은 텅스텐인 것이 바람직하다. 이는 텅스텐이 게이트 전극(160)의 저항을 줄이는 매우 바람직한 물질이기 때문이다.
도 6c 내지 도 6e에 도시된 바와 같이, 게이트 전극(160)에 에치백 공정을 수행하여 산화막(158)의 일부가 노출되고, 매립형 게이트 예정 영역(156)의 일부만 게이트 전극(160)으로 매립되도록 한 후(도 6c), 에치백이 수행된 게이트 전극(160) 표면에 캡핑 질화막(162)을 형성하고(도 6d), 전체 표면에 실링 질화막(164)을 증착한다(도 6e).
도 6f에 도시된 바와 같이, 실링 질화막(164) 상부에 감광막(미도시)을 도포한 후, 매립형 게이트(160)의 폭보다 작은 폭을 갖는 차광패턴(미도시)이 구비된 노광마스크(도 5참조)를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 실링 질화막(164)을 제거하여 질화막 패턴(165)을 형성한다. 즉, 매립형 게이트(160) 상부에만 질화막 패턴(165)이 형성되도록 함으로써, 후속 공정에서 저장전극 콘택 형성시 콘택 예정 영역 하부에 남아있는 질화막(164)을 근본적으로 제거할 수 있도록 하는 것이다.
도 6g에 도시된 바와 같이, 질화막 패턴(165)을 포함하는 전체 표면에 제 1 층간절연막(166)을 증착한다. 여기서 제 1 층간절연막(166)은 TEOS인 것이 바람직하다.
이하의 도 6h 내지 도 6m은 본 발명의 또 다른 실시예를 보다 상세하게 설명하기 위하여 도 5의 x-x', y-y' 단면을 함께 도시한다.
도 6h에 도시된 바와 같이, 비트라인 콘택 예정 영역(미도시)을 정의하는 감광막 패턴(미도시)을 식각마스크로 하여 활성영역(154)이 노출되도록 제 1 층간절연막(166)을 식각한 후, 비트라인 콘택 예정 영역(미도시)을 포함하는 전체 표면에 폴리실리콘층(168)을 증착한다. 이후 제 1 층간절연막(166)이 노출되도록 폴리실리콘층(168)에 평탄화공정을 수행하는 것이 바람직하다.
도 6i에 도시된 바와 같이, 전체 표면에 비트라인 전극(170), 질화막(172) 및 하드마스크(174)를 형성한 후, 비트라인을 정의하는 감광막 패턴(미도시)을 식각마스크로 패터닝하되, 제 1 층간절연막(166)이 노출되도록 패터닝하여 비트라 인(178)을 형성한다. 그리고, 비트라인의 측벽에는 비트라인 스페이서(176)를 형성한다. 여기서, 비트라인 스페이서(176)는 질화막인 것이 바람직하다. 이후, 비트라인(178)을 포함하는 전체 표면에 실리콘 질화막(SiN,179)을 형성한 후, 다시 전체표면에 제 2 층간절연막(180)을 형성하고, 비트라인의 상면이 노출되도록 제 2 층간절연막(180)에 평탄화 공정을 수행한다. 여기서, 제 2 층간절연막(180)은 BPSG인 것이 바람직하다.
도 6j에 도시된 바와 같이, 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 식각마스크로 실리콘 질화막(179)을 식각정지막으로 하여 제 2 층간절연막(180)을 식각하여 제 1 저장전극 콘택홀(182)을 형성한다. 이때, 제 1 저장전극 콘택홀(182)은 제 2 층간절연막(180)과 비트라인 스페이서(176)의 식각선택비를 이용하여 제 2 층간절연막(180)을 식각함으로써 형성되는 것이 바람직하다. 이 과정에서 제 1 저장전극 콘택홀(182)의 측벽에는 저장전극 콘택 스페이서(179)가 형성된다.
도 6k에 도시된 바와 같이, 제 1 저장전극 콘택홀(182)을 식각마스크로 제 1 층간절연막(166)을 식각하여 제 2 저장전극 콘택홀(183)을 형성하는 것이 바람직하다.
도 6l에 도시된 바와 같이, 제 2 저장전극 콘택홀(183)에 식각 공정을 추가적으로 실시하여, 제 2 저장전극 콘택홀(183) 하부 측면의 제 1 층간절연막(166)을 식각함으로써 제 2 저장전극 콘택홀(183)의 저면의 면적을 'D'와 같이 확장시켜 콘택 저항을 개선하는 효과를 얻을 수 있다.
도 6m에 도시된 바와 같이, 저장전극 콘택홀(182)을 매립하도록 도전물질을 형성하여 저장전극 콘택(185)을 형성한다. 이때, 저장전극 콘택(185)은 활성영역(104) 상부로부터 제거된 실링 질화막(164) 및 영역 'D' 만큼 넓어진 저장전극 콘택(183) 하부에 의해 콘택 저항이 개선되는 효과를 얻을 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 평면도.
도 2a 내지 도 2j는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 평면도.
도 6a 내지 도 6m은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (21)

  1. 활성영역을 포함하는 반도체 기판에 매립형 게이트를 형성하는 단계;
    상기 반도체 기판 전면에 절연막을 형성하는 단계;
    적어도 상기 활성영역 상부에서 상기 절연막을 선택적으로 제거하는 단계;
    상기 활성영역에 형성된 상기 매립형 게이트 사이의 상부에 비트라인을 형성하는 단계; 및
    상기 비트라인에 인접하여 구비되며, 하부가 확장된 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 절연막을 선택적으로 제거하는 단계는
    상기 반도체 기판의 셀 영역을 오픈시키는 노광마스크를 이용하여 상기 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 절연막에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 2에 있어서,
    상기 감광막 패턴을 형성하는 단계 이후
    상기 감광막 패턴에 의해 노출된 상기 절연막에 대하여 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 절연막을 선택적으로 제거하는 단계는
    상기 절연막 상부에 적어도 상기 활성영역 상부를 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 절연막을 선택적으로 제거하는 단계는
    상기 절연막 상부에 상기 매립형 게이트의 폭보다 작은 폭을 갖는 차광패턴이 구비된 노광마스크를 이용하여 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 1에 있어서,
    상기 매립형 게이트을 형성하는 단계는
    상기 반도체 기판에 매립형 게이트 예정 영역을 형성하는 단계;
    상기 매립형 게이트 예정 영역에 게이트용 도전물질을 매립한 후, 에치백을 수행하는 단계; 및
    상기 에치백이 수행된 게이트용 도전물질 상부에 캡핑 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 2에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 매립형 게이트 사이의 상기 활성영역 상에 비트라인 콘택을 포함하는 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 포함하는 전체 상부에 비트라인 전극, 제 1 질화막 및 하드마스크층을 형성한 후, 비트라인을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 제 1 질화막, 상기 비트라인 전극 및 상기 절연막을 식각하는 단계; 및
    상기 식각하는 단계의 결과물 측면에 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 7에 있어서,
    상기 비트라인 콘택을 형성하는 단계는
    상기 반도체 기판 전체 상부에 상기 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 상에 비트라인 콘택홀을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 제 1 층간절연막을 식각하는 단계; 및
    전체 표면에 비트라인 콘택용 도전물질을 형성한 후 상기 제 1 층간절연막이 노출되도록 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 2에 있어서,
    상기 저장전극 콘택을 형성하는 단계는
    상기 비트라인을 포함하는 상기 반도체 기판 상부에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막 상부에 저장전극 콘택홀을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 비트라인 양측벽의 상기 제 2 층간절연막을 식각하여 저장전극 콘택홀을 형성하는 단계;
    상기 저장전극 콘택홀에 식각 공정을 수행하여 상기 저장전극 콘택홀의 하부를 확장시키는 단계; 및
    상기 하부가 확장된 저장전극 콘택홀을 포함한 전체 표면에 저장전극 콘택용 도전물질을 형성한 후 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 9에 있어서,
    상기 저장전극 콘택홀의 하부를 확장시키는 단계는
    습식 식각 또는 건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 4 또는 청구항 5에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 매립형 게이트 사이의 상기 활성영역 상에 비트라인 콘택을 포함하는 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 포함하는 전체 상부에 비트라인 전극, 질화막 및 하드마스크층을 형성한 후, 비트라인을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 제 1 질화막 및 비트라인 전극을 식각하는 단계; 및
    상기 식각하는 단계의 결과물 측면에 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 11에 있어서,
    상기 비트라인 콘택을 형성하는 단계는
    상기 반도체 기판 전체 상부에 상기 제 1 층간절연막을 형성하는 단계;
    상기 절연막 상에 상기 비트라인 콘택홀을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 절연막을 식각하는 단계; 및
    전체 표면에 비트라인 콘택용 도전물질을 형성한 후 상기 절연막이 노출되도록 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 4 또는 청구항 5에 있어서,
    상기 저장전극 콘택을 형성하는 단계는
    상기 비트라인을 포함하는 상기 절연막 상부에 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막 전체 상부에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막 상부에 저장전극 콘택홀을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 실리콘 질화막을 식각정지막으로 하여 제 1 저장전극 콘택홀을 형성하는 단계;
    상기 식각정지막을 식각하는 단계;
    상기 제 1 저장전극 콘택홀을 식각마스크로 하여 상기 제 2 층간절연막을 식각하여 제 2 저장전극 콘택홀을 형성하는 단계;
    상기 제 2 저장전극 콘택홀에 식각 공정을 수행하여 상기 저장전극 콘택홀의 하부를 확장시키는 단계; 및
    상기 하부가 확장된 저장전극 콘택홀을 포함한 전체 표면에 저장전극 콘택용 도전물질을 형성한 후 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 저장전극 콘택홀의 하부를 확장시키는 단계는
    습식 식각 또는 건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 활성영역을 포함하는 반도체 기판에 매립된 매립형 게이트;
    상기 매립형 게이트 상부에 구비된 절연막;
    상기 활성영역에 형성된 상기 매립형 게이트 사이의 상부에 구비되는 비트라인; 및
    상기 비트라인 양측으로 구비되며, 확장된 하부를 갖는 저장전극 콘택을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 청구항 15에 있어서,
    상기 매립형 게이트는
    상기 반도체 기판에 식각된 매립형 게이트 예정 영역의 저부를 매립하는 게이트 전극; 및
    상기 게이트 전극 상부에 구비되고, 상기 매립형 게이트 예정을 매립하는 캡핑 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 절연막은
    상기 캡핑 질화막 상부에 구비되고, 상기 매립형 게이트 예정 영역을 매립하는 것을 특징으로 하는 반도체 소자.
  18. 청구항 17에 있어서,
    상기 비트라인은
    상기 매립형 게이트 사이의 활성영역에 구비된 비트라인 콘택;
    상기 비트라인 콘택 측벽에 구비된 제 1 층간절연막 패턴;
    상기 비트라인 콘택을 포함하는 상기 제 1 층간절연막 패턴 상에 비트라인 전극, 제 1 질화막 및 하드마스크층의 적층 구조; 및
    상기 적층구조 및 상기 제 1 층간절연막 패턴 측벽에 구비되는 비트라인 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  19. 청구항 17에 있어서,
    상기 절연막은
    상기 캡핑 질화막 상부에 구비되며, 상기 매립형 게이트 보다 좁은 폭을 갖는 것을 특징으로 하는 반도체 소자.
  20. 청구항 19에 있어서,
    상기 비트라인은
    상기 매립형 게이트 사이의 활성영역에 구비된 비트라인 콘택;
    상기 비트라인 콘택 측벽에 구비된 제 1 층간절연막 패턴;
    상기 비트라인 콘택을 포함하는 상기 제 1 층간절연막 패턴 상에 비트라인 전극, 제 1 질화막 및 하드마스크층의 적층 구조; 및
    상기 적층구조 측면에 구비되는 비트라인 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  21. 청구항 20에 있어서,
    상기 비트라인 스페이서 측면에 형성된 저장전극 콘택 스페이서를 더 구비하는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849192B1 (ko) * 2007-08-13 2008-07-30 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR101831936B1 (ko) * 2011-12-22 2018-02-26 삼성전자주식회사 박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101883656B1 (ko) * 2012-03-30 2018-07-31 삼성전자주식회사 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법
KR101910129B1 (ko) * 2012-05-30 2018-10-23 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
KR101843442B1 (ko) 2012-06-21 2018-05-14 삼성전자주식회사 반도체 소자 제조 방법
KR101916221B1 (ko) 2012-09-14 2018-11-08 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR101934366B1 (ko) 2012-10-25 2019-01-02 삼성전자주식회사 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법
KR102066584B1 (ko) * 2013-03-14 2020-01-15 삼성전자주식회사 배선 구조물, 배선 구조물의 제조 방법 및 배선 구조물을 포함하는 반도체 장치의 제조 방법
KR20150055469A (ko) 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
KR102161800B1 (ko) 2013-12-06 2020-10-06 삼성전자주식회사 반도체 소자 및 이의의 제조 방법
US9716172B2 (en) * 2014-04-21 2017-07-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having multiple active area layers and its formation thereof
KR20160001426A (ko) 2014-06-27 2016-01-06 삼성전자주식회사 반도체 소자
KR102276642B1 (ko) * 2014-07-28 2021-07-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102200929B1 (ko) * 2014-08-18 2021-01-12 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102283813B1 (ko) 2014-12-04 2021-08-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102232766B1 (ko) 2015-01-05 2021-03-26 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN106206714B (zh) * 2015-04-30 2020-06-30 联华电子股份有限公司 半导体器件
KR102396583B1 (ko) * 2017-11-09 2022-05-11 삼성전자주식회사 메모리 소자 및 이의 제조방법
CN110061001B (zh) 2018-01-18 2020-09-22 联华电子股份有限公司 半导体元件及其制作方法
CN110120368B (zh) 2018-02-05 2021-05-11 联华电子股份有限公司 形成动态随机存取存储器的方法
KR20210032595A (ko) * 2019-09-16 2021-03-25 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11417664B2 (en) 2020-02-18 2022-08-16 Samsung Electronics Co., Ltd. Semiconductor device
KR20230159798A (ko) * 2021-03-22 2023-11-22 램 리써치 코포레이션 커패시터-활성 실리콘 전기적 커플링을 제공하기 위한 메모리 층들의 선택적인 에칭 및 증착

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596833B1 (ko) 2005-03-18 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100745925B1 (ko) 2005-06-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100720256B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100898394B1 (ko) * 2007-04-27 2009-05-21 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR100939110B1 (ko) * 2007-05-09 2010-01-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100843715B1 (ko) * 2007-05-16 2008-07-04 삼성전자주식회사 반도체소자의 콘택 구조체 및 그 형성방법
KR101374323B1 (ko) * 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
US8415739B2 (en) * 2008-11-14 2013-04-09 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture

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