Nothing Special   »   [go: up one dir, main page]

KR100849192B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

Info

Publication number
KR100849192B1
KR100849192B1 KR1020070081201A KR20070081201A KR100849192B1 KR 100849192 B1 KR100849192 B1 KR 100849192B1 KR 1020070081201 A KR1020070081201 A KR 1020070081201A KR 20070081201 A KR20070081201 A KR 20070081201A KR 100849192 B1 KR100849192 B1 KR 100849192B1
Authority
KR
South Korea
Prior art keywords
gate
film
semiconductor device
hard mask
layer
Prior art date
Application number
KR1020070081201A
Other languages
English (en)
Inventor
김명옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070081201A priority Critical patent/KR100849192B1/ko
Priority to US12/165,129 priority patent/US8084325B2/en
Application granted granted Critical
Publication of KR100849192B1 publication Critical patent/KR100849192B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 리세스패턴 내에 게이트전극층을 매립하여 SAC페일 및 낫오픈결함의 문제를 해결하는 반도체 소자 및 그 제조 방법에 관한 것으로, 본 발명은 기판을 식각하여 복수의 리세스패턴을 형성하는 단계, 상기 리세스패턴 표면상에 게이트절연막을 형성하는 단계, 상기 리세스패턴의 내부가 매립되도록 상기 게이트절연막 상에 게이트전극층을 형성하는 단계, 상기 게이트전극층을 덮으면서 양측 끝단이 상기 리세스패턴의 상부 모서리까지 연장된 게이트하드마스크막을 형성하는 단계 및 상기 게이트하드마스크막 사이의 기판상에 플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공하며, 이를 통해 본 발명은 SAC페일 및 낫오픈결함을 해결하여 안정성 및 신뢰성이 우수한 플러그를 형성할 수 있다.
게이트하드마스크막, 낫오픈결함, SAC페일, 플러그, 게이트전극층

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 자기정렬콘택 식각공정에 따른 콘택홀의 형성 방법 및 콘택홀에 매립되는 플러그의 형성 공정에 관한 것이다.
반도체 소자의 리프레쉬(refresh) 특성 향상을 위해 도입된 리세스 채널 게이트(recess channel gate)는 기판에 리세스패턴을 형성한 후에 리세스패턴으로부터 게이트절연막, 게이트도전막 및 제2 게이트도전막을 적층하고 게이트 패터닝마스크를 이용하여 이들을 패터닝하여 형성한다.
그런데, 근래 들어 위와 같은 패터닝 공정에서 리세스패턴을 형성하기 위한 마스크와 게이트 패터닝마스크간의 미스얼라인(mis-align)등의 문제로 인해 도 1과 같이 리세스패턴의 내벽면(11)이 노출되는 문제점이 발생되고 있다. 이와 같은 문제점은 리세스 채널 게이트의 셀 문턱전압 미스매치(cell Vt mismatch)를 야기하고, 식각부산물(residue)을 발생시켜 결함을 유발한다. 또한, 리세스패턴의 내벽면이 노출되는 문제점은 후속공정 진행 후, 리세스 채널 게이트와 랜딩플러그(landing plug)간 브릿지(bridge)현상을 야기시킬 수 있다.
위와 같은 문제점을 해결하기 위한 방법으로 리세스패턴의 선폭을 감소시키고, 리세스 채널 게이트의 선폭을 증가시켜 중첩마진(overlay margin)을 증가시키는 방법이 있다.
그러나, 중첩마진을 증가시키기 위해 리세스 채널 게이트의 선폭을 증가시킬 경우, 리세스 채널 게이트간 종횡비(aspect ratio)가 증가하여 랜딩플러그콘택홀의 오픈마진(open margin)이 감소된다. 이에 따라, 도 2와 같이 랜딩플러그콘택홀이 개방되지 않는(not open) 현상(12)이 발생한다.
그리고, 랜딩플러그콘택홀의 오픈마진을 증가시키기 위해 오버식각(over etch)를 진행하거나 리세스 채널 게이트를 보호하는 베리어막들의 두께를 감소시킬 경우, 리세스 채널 게이트와 랜딩플러그간 브릿지를 유발할 수 있다. 이하, 랜딩플러그콘택홀이 개방되지 않는 현상을 '낫오픈결함'이라 표기하고, 리세스 채널 게이트와 랜딩플러그간 브릿지현상을 'SAC페일(Self-Align Contact fail)'이라 표기한다.
반대로, SAC페일을 해결하기 위해 리세스 채널 게이트를 보호하는 베리어막들의 두께를 증가시킬 경우, 낫오픈결함이 발생될 수 있다.
삭제
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 마스크간 미스얼라인에 의해 발생되는 리세스패턴의 내벽면 노출을 방지함과 동시에, SAC페일 및 낫오픈결함을 방지하는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판을 식각하여 복수의 리세스패턴을 형성하는 단계, 상기 리세스패턴 표면상에 게이트절연막을 형성하는 단계, 상기 리세스패턴의 내부가 매립되도록 상기 게이트절연막 상에 게이트전극층을 형성하는 단계, 상기 게이트전극층을 덮으면서 양측 끝단이 상기 리세스패턴의 상부 모서리까지 연장된 게이트하드마스크막을 형성하는 단계 및 상기 게이트하드마스크막 사이의 기판상에 플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법.를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 본 발명의 다른측면에 따르면, 기판을 식각하여 형성된 복수의 리세스패턴, 상기 리세스패턴 표면상에 형성된 게이트절연막, 상기 리세스패턴의 내부가 매립되도록 상기 게이트절연막 상에 형성된 게이트전극층, 상기 게이트전극층을 덮으면서 양측 끝단이 상기 리세스패턴의 상부 모서리까지 연장된 게이트하드마스크막 및 상기 게이트하드마스크막들 사이의 기판상에 형성된 플러그를 포함하는 반도체 소자를 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 마스크간 미스얼라인에 의해 발생되는 리세스패턴의 내벽면 노출을 방지함과 동시에, SAC페일 및 낫오픈결함을 방지하여 안정성 및 신뢰성이 우수한 반도체 소자를 제조한다.
또한, 리세스 채널 게이트의 구조를 사용하기 때문에 리프레쉬 특성을 향상시킬 수 있다. 따라서, 신뢰성 및 안정성이 우수한 반도체 소자를 제조할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
후술하는 실시예는 랜딩플러그콘택홀 형성공정의 어려움을 극복하기 위해서, 리프레쉬 특성이 우수한 리세스 채널 게이트 방식을 이용하되, 게이트전극층을 리세스패턴에 매립하고, 기판 상부로는 게이트하드마스크막만이 노출되도록 제조한다. 이와 같은 방식은 게이트전극층이 기판 외부로 노출되지 않기 때문에 SAC페일의 발생 가능성이 없고, 이로인해 게이트패턴간 종횡비를 감소시켜 콘택홀의 오픈마진(open margin)을 증가시킬 수 있다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정순서도이다.
도 3a에 도시된 바와 같이, 기판(21)을 식각하여 복수의 리세스패턴(22)을 형성한다. 리세스패턴(22)은 라인(line)형태를 갖는다.
이어서, 리세스패턴(22)을 포함한 기판(21)상에 게이트절연막(23)을 형성한다.
게이트절연막(23)은 게이트산화(gate oxidation)공정으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 게이트절연막(23) 상에 리세스패턴(22)의 내부 중 일부를 매립하는 게이트전도막(24A)을 형성한다.
게이트전도막(24A)은 폴리실리콘막(polysilicon)으로 형성할 수 있다.
상술한 제1 게이트도전막(24A)을 형성하기 위해서는 게이트절연막(23)을 포함한 기판(22)상에 리세스패턴(22)이 채워지도록 제1 게이트도전막(24)을 형성한다. 이어서, 건식에치백(dry etch back)공정을 진행하여 리세스패턴(22)의 내부 중 일부에 제1 게이트도전막(24)이 잔류하도록 식각한다. 이때, 건식에치백공정은 두 단계로 나누어 진행할 수 있다.
예를 들어, 기판(21) 상부 표면상에 형성된 제1 게이트도전막(24)이 모두 제거되는 타겟(target)으로 1차 에치백공정을 진행한다. 이때의 공정조건은 30~100mTorr의 공정압력, 100~1000W의 탑파워(top power) 및 50~800W의 바텀파워(bottom power)일 수 있다. 식각가스는 메인가스로 HBr가스 또는 Cl2가스를 단독으로 사용하거나, HBr가스와 Cl2가스를 혼합하여 사용하며, O2, Ar 및 He으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 상술한 메인가스에 첨가하여 사용한다. 예를 들면, 식각가스는 HBr/O2/Ar의 혼합가스일 수 있다.
계속해서, 동일한 공정조건하에서 게이트절연막(23)에 대한 선택비가 높아서 제1 게이트도전막(24)만을 선택적으로 제거할 수 있는 조건으로 2차 에치백하여, 리세스패턴(22)의 내부 중 일부를 매립하는 제1 게이트도전막(24A)을 형성한다. 이때의 식각가스는 HBr가스를 메인가스 사용하며, O2, Ar 및 He으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 상술한 메인가스에 첨가하여 사용한다. 예를 들면, 식각가스는 HBr/O2/Ar의 혼합가스일 수 있다.
도 3c에 도시된 바와 같이, 제1 게이트도전막(24A)이 형성된 리세스패턴(22) 내부에 제2 게이트도전막(25A)을 매립한다. 이때 기판(21) 표면으로부터 제2 게이트도전막(25A) 상부 표면까지의 거리(D1)는 100~200Å인 것이 바람직하다. 그리고, 제2 게이트도전막(25A)은 텅스텐(W), 텅스텐실리사이드막(WSix, x는 1이상의 자연수), 탄탈질화막(TaN), 티타늄(Ti), 텅스텐질화막(WN) 및 티타늄질화막(TiN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성한다. 예를 들면, 티타늄질화막/텅스텐질화막의 적층구조일 수 있다.
삭제
상술한 바와 같이 리세스패턴(22) 내부에 제2 게이트도전막(25A)을 매립하기 위해서는, 리세스패턴(22)이 채워지도록 제2 게이트도전막(25)을 형성한 후에, 제2 게이트도전막(25)에 대한 습식식각률(wet etch rate)이 우수한 케미컬(chemical)을 사용하는 습식에치백(wet etch back)을 진행한다.
이때의 습식에치백은 습식식각의 등방성식각(isotropic etching)특성으로 기판(21) 상부의 제2 게이트도전막(35)을 제거하면서도, 식각선택비에 의해 게이트절연막(23)이 손실되지 않게 진행하여야 한다. 이를 위한 식각케미컬로는 SPM(Sulfuric acid-Peroxide Mixture) 또는 APM(Ammounium hydroxide-Peroxide Mixture)을 사용할 수 있다.
도 3d에 도시된 바와 같이, 게이트금속막(25A)이 형성된 기판(21)에 게이트하드마스크막(26)을 형성한다.
게이트하드마스크막(26)은 질화막(nitride), 비정질카본(amorphous carbon), 실리콘산화질화막(SiON), 텅스텐막(W) 및 텅스텐실리사이드막(WSix , x는 1이상의 자연수)으로 이루어진 그룹 중에서 선택된 적어도 어느하나로 형성한다. 예를 들면, 실리콘질화막/텅스텐막의 적층구조일 수 있다.
이어서, 게이트하드마스크막(26) 상에 포토레지스트층을 형성한 후, 게이트패터닝마스크를 이용하여 포토레지스트패턴(27)을 형성한다. 그리고, 포토레지스트패턴(27) 만으로 게이트하드마스크막(26)을 충분히 식각하지 못할 경우에 이를 보완하기 위해 하드마스크층을 포토레지스트패턴(27)과 게이트하드마스크막(26) 사이에 개재시킬 수 있다.
도 3e에 도시된 바와 같이, 포토레지스트패턴(27)을 식각장벽으로 게이트하드마스크막(26)을 식각하여 게이트절연막(23), 게이트전도막(24A), 게이트금속막(25A) 및 게이트하드마스크막(26)의 적층구조를 갖는 게이트패턴을 형성한다.
이때, 리세스패턴(22)을 형성하기 위한 마스크와 게이트 패터닝마스크간의 미스얼라인의 문제를 해결하기 위해, 선폭이 증가된 형태로 게이트패턴을 형성하는 것이 바람직하다. 때문에, 게이트하드마스크막(26A)은 게이트전극층을 덮으면서 양측 끝단이 리세스패턴(22)의 상부 모서리까지 연장된 형태를 갖는다. 또한, 게이트하드마스크막(26A)은 리세스패턴(22)의 상부 모서리까지 연장될 뿐만 아니라, 리세스패턴(22)의 외측 기판(21)에까지 연장된다. 즉, 리세스패턴(22)을 완전히 덮는 형태를 갖는다.
도 3f에 도시된 바와 같이, 게이트하드마스크막(26)의 양측벽에 게이트스페이서(32)를 형성한다. 그리고, 게이트스페이서(32)가 형성된 기판(21) 상에 배리어 막(28)을 형성한후, 층간절연막(29)을 형성한다.
게이트스페이서(32)는 질화막 계열의 박막을 사용하는데, 예를 들면 실리콘질화막(Si3N4)일 수 있으며, 게이트하드마스크막(26)만으로 게이트전극층을 충분히 보호할 수 있을 경우에는 생략가능하다.
배리어막(28)과 층간절연막(29)간은 식각선택비가 높은 막들로서, 예를 들면 배리어막(28)이 실리콘질화막(Si3N4)이면, 층간절연막(29)은 산화막 계열, 예컨대 BPSG(Boron Phosphorus Silicate Glass)막일 수 있다.
층간절연막(29)을 BPSG막으로 형성할 경우는 증착한 후에 박막의 치밀화를 위한 어닐(anneal)공정을 실시하고, 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 평탄화하는 것이 바람직하다.
배리어막(28)은 게이트패턴간 거리를 고려하여 최소한의 두께로 증착할 수 있으며, 게이트전극층인 게이트전도막(24A)과 게이트금속막(25A)이 리세스패턴(22) 내부에 매립되어 노출되지 않으므로 인해 형성과정을 생략할 수도 있다.
도 3g에 도시된 바와 같이, 자기정렬콘택(Self Align Contact: SAC) 식각을 진행한다.
자기정렬콘택 식각은 층간절연막(29)과 배리어막(28)간 높은 식각선택비를 이용하는 식각으로써, 게이트패턴간 층간절연막(29)을 식각하여 콘택홀(30)을 형성하기 위한 식각공정이다. 만약 배리어막(28)이 생략되었을 경우는 층간절연막(29)과 게이트하드마스크막(26A)간의 높은 식각선택비를 이용한다.
또한, 후속공정에서 형성되는 플러그(plug)의 접촉면적을 증가시키기 위해서 기판(21)을 일정깊이로 리세스(recess)시킬 수 있다.
도 3h에 도시된 바와 같이, 콘택홀(30)에 매립된 플러그(31)를 형성한다.
플러그(31)는 랜딩플러그(landing plug)라 일컬으며, 폴리실리콘막으로 형성할 수 있다.
플러그(31)를 형성하기 위해서는 콘택홀(30)이 채워지도록 폴리실리콘막을 형성한 후에, 에치백 또는 화학적기계적연마 공정을 진행하여 형성한다.
이로써, SAC페일, 낫오픈결함이 발생하지 않게 플러그(31)가 형성된다.
전술한 바와 같은 반도체 소자의 제조 방법의 실시예는, 게이트전극층인 제1 게이트도전막(24A)과 제2 게이트도전막(25A)을 리세스패턴(22) 내부에 매립하고, 게이트전극층을 덮으면서 양측 끝단이 리세스패턴(22)의 상부 모서리까지 연장되도록 게이트하드마스크막(26A)을 형성한다. 그리고, 게이트하드마스크층(26A)은 자기정렬콘택 방식으로 플러그(31)가 매립될 수 있도록 기판(21) 상부에 막대형태로 돌출된다.
때문에, 자기정렬콘택 식각공정시 기판(21) 외부로 게이트전극층이 노출되지 않기에 SAC페일이 방지되고, SAC페일의 방지로 인해 기판(21)표면이 노출되도록 식각공정을 진행할 수 있어서 낫오픈결함도 해결할 수 있다. 이 경우, 게이트하드마스크막(26A)의 프로파일(profile)이 둥근형태가 될 수 있는데, 이는 콘택홀(30)의 종횡비를 감소시켜 플러그(31) 형성에 유리하게 작용한다.
또한, 종래에서 자기정렬콘택 식각공정시, 게이트패턴 상부에 형성되어 게이트패턴을 보호하던 USG(Undoped Silicate Glass)막의 형성공정을 생략할 수 있다. 이는 보호되어야 하는 게이트전극층이 리세스패턴(22) 내부에 매립되어 외부에 노출되지 않기 때문이다. 동일한 이유로, 게이트도전막의 측벽을 보호하기 위한 산화 공정(gate light oxidation)을 생략할 수 있다.
또한, 게이트전극층을 리세스패턴(22) 내부에 매립되도록 형성하기 때문에 종래의 '리세스패턴을 형성하기 위한 마스크와 게이트 패터닝마스크간의 미스얼라인(mis-align)의 문제'로 인한 'SAC페일'을 방지할 수 있다.
이와 같이 리세스패턴(22) 내에 게이트전극층을 매립하여 얼라인을 맞추는 게이트를 SMG(self matched gate)라 일컫는다.
도 4는 본 발명의 전술한 반도체 소자 제조 방법에 따른 반도체 소자의 구조단면도이다.
도 4를 참조하면, 반도체 소자는 기판(41)을 식각하여 형성된 복수의 리세스패턴(42), 리세스패턴(42) 표면상에 형성된 게이트절연막(43), 게이트절연막(43) 상에 리세스패턴(42)의 내부에 매립된 게이트전극층, 게이트전극층을 덮으면서 양측 끝단이 리세스패턴(42)의 상부 모서리까지 연장된 게이트하드마스크막(46) 및 게이트하드마스크막(47) 사이에 형성된 플러그(48)를 포함한다. 그리고, 게이트하드마스크막(46)의 양측벽에 형성된 게이트스페이서(49), 게이트스페이서(49)의 측벽 및 게이트하드마스크막(46)의 상부면을 감싸는 배리어막(47)을 더 포함한다.
게이트전극층은 제1 게이트도전막(44)과 제2 게이트도전막(45)의 적층구조로써, 제1 게이트도전막(44)과 제2 게이트도전막(45)은 리세스패턴(42)에 매립된다. 이때 기판(41) 표면으로부터 제2 게이트도전막(45) 상부 표면까지의 거리(D2)는 100~200Å인 것이 바람직하다. 그리고, 제1 게이트도전막(44)은 폴리실리콘막이고, 제2 게이트도전막(45)은 텅스텐(W), 텅스텐실리사이드막(WSix, x는 1이상의 자연수), 탄탈질화막(TaN), 티타늄(Ti), 텅스텐질화막(WN) 및 티타늄질화막(TiN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성된다. 예를 들면, 티타늄질화막/텅스텐질화막의 적층구조일 수 있다.
삭제
게이트하드마스크막(46)은 질화막(nitride), 비정질카본(amorphous carbon), 실리콘산화질화막(SiON), 텅스텐막(W) 및 텅스텐실리사이드막(WSix, x는 1이상의 자연수)으로 이루어진 그룹 중에서 선택된 적어도 어느하나로 형성한다. 예를 들면, 실리콘질화막/텅스텐막의 적층구조일 수 있다.
한편, 리세스패턴(42)을 형성하기 위한 마스크와 게이트 패터닝마스크간의 미스얼라인의 문제를 해결하기 위해, 선폭이 증가된 형태로 게이트패턴을 형성하는 것이 바람직하다. 때문에, 게이트하드마스크막(46)은 게이트전극층을 덮으면서 양측 끝단이 리세스패턴(42)의 상부 모서리까지 연장된 형태를 갖는다. 또한, 게이트하드마스크막(46)은 리세스패턴(42)의 상부 모서리까지 연장될 뿐만 아니라, 리세스패턴(42)의 외측 기판(41)에까지 연장된다. 즉, 리세스패턴(42)을 완전히 덮는 형태를 갖는다. 그리고, 게이트하드마스크막(46)은 질화막(nitride), 비정질카본(amorphous carbon), 실리콘산화질화막(SiON), 텅스텐막(W) 및 텅스텐실리사이드막(WSix, x는 1이상의 자연수)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성한다. 예를 들면, 실리콘질화막/텅스텐막의 적층구조일 수 있다.
게이트절연막(43)은 산화막으로 형성되고, 게이트스페이서(49)는 실리콘질화막으로 형성된다. 게이트스페이서(49)는 게이트하드마스크막(46)만으로 게이트전극층을 충분히 보호할 수 있을 경우 생략가능하다.
배리어막(47)은 실리콘산화질화막(SiON)으로 형성되며, 플러그(48)는 폴리실리콘막으로 형성한다.
전술한 바와 같은 반도체 소자는 게이트전극층인 게이트전도막(44)과 게이트금속막(45)을 리세스패턴(42) 내부에 매립하고, 게이트전극층을 덮으면서 양측 끝단이 리세스패턴(42)의 상부 모서리까지 연장되도록 게이트하드마스크막(46)을 형성한다. 그리고, 게이트하드마스크층(46)은 자기정렬콘택 방식으로 플러그(48)가 매립될 수 있도록 기판(41) 상부에 막대형태로 돌출된다.
때문에, 자기정렬콘택 식각공정시 기판(41) 외부로 게이트전극층이 노출되지 않기에 'SAC페일'이 방지되고, 'SAC페일'의 방지로 인해 기판(41)표면이 노출되도록 식각공정을 진행할 수 있어서 '낫오픈결함'도 해결할 수 있다.
또한, 게이트전극층을 리세스패턴(42) 내부에 매립되도록 형성하기 때문에 종래의 '리세스패턴을 형성하기 위한 마스크와 게이트 패터닝마스크간의 미스얼라인(mis-align)의 문제'로 인한 'SAC페일'을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 리세스 채널 게이트의 형성 공정에서 리세스패턴의 내벽면이 노출되는 문제점을 촬영한 전자현미경사진.
도 2는 자기정렬콘택 식각공정에서 랜딩플러그콘택홀이 개방되지 않는(not open) 현상을 촬영한 전자현미경사진.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정순서도.
도 4는 본 발명의 전술한 반도체 소자 제조 방법에 따른 반도체 소자의 구조단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 리세스패턴
23A : 게이트절연막 24A : 게이트전도막
25A : 게이트금속막 26A : 게이트하드마스크막
28A : 배리어막 31 : 플러그
32 : 게이트스페이서

Claims (23)

  1. 기판을 식각하여 복수의 리세스패턴을 형성하는 단계;
    상기 리세스패턴 표면상에 게이트절연막을 형성하는 단계;
    상기 리세스패턴의 내부가 매립되도록 상기 게이트절연막 상에 게이트전극층을 형성하는 단계;
    상기 게이트전극층을 덮으면서 양측 끝단이 상기 리세스패턴의 상부 모서리까지 연장된 게이트하드마스크막을 형성하는 단계; 및
    상기 게이트하드마스크막 사이의 기판상에 플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 게이트하드마스크막을 형성한 후에 상기 게이트하드마스크막의 양측벽에 게이트스페이서를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 게이트하드마스크막을 형성한 후에 상기 게이트하드마스크막을 포함한 기판에 배리어막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 게이트전극층은 게이트전도막과 게이트금속막의 적층구조로 형성하는 반도체 소자 제조 방법.
  5. 제3항에 있어서,
    상기 게이트전극층을 형성하는 단계는,
    상기 리세스패턴을 형성한 후에 상기 리세스패턴이 채워지도록 게이트전도막을 형성하는 단계;
    제1식각공정을 진행하여 상기 리세스패턴의 내부 중 일부에 매립되는 게이트전도막패턴을 형성하는 단계;
    상기 게이트전도막패턴을 포함한 리세스패턴이 채워지도록 게이트금속막을 형성하는 단계; 및
    제2식각공정을 진행하여 상기 게이트전도막패턴 상에 형성되고, 상기 리세스패턴 내부에 매립되는 게이트금속막패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  6. 제4항에 있어서,
    상기 게이트전도막은 폴리실리콘막으로 형성하고, 상기 게이트금속막은 텅스텐(W), 텅스텐실리사이드막(WSix, x는 1이상의 자연수), 탄탈질화막(TaN), 티타늄(Ti), 텅스텐질화막(WN) 및 티타늄질화막(TiN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성하는 반도체 소자 제조 방법.
  7. 제5항에 있어서,
    상기 제1식각공정은 건식식각공정으로 진행하는 반도체 소자 제조 방법.
  8. 제5항에 있어서,
    상기 제1식각공정은,
    상기 리세스패턴이 채워지도록 게이트전도막을 형성하는 단계 이후에, 상기 기판 상부 표면에 형성된 게이트전도막이 제거되는 타겟으로 1차 에치백하는 단계; 및
    상기 게이트전도막이 상기 리세스패턴의 내부 중 일부에 매립되도록 2차 에치백하는 단계
    로 진행하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 1차 에치백은 30~100mTorr의 공정압력, 100~1000W의 탑파워(top power) 및 50~800W의 바텀파워(bottom power)의 조건으로 진행하는 반도체 소자 제조 방법.
  10. 제8항에 있어서,
    상기 1차 에치백의 식각가스는 메인가스로 HBr가스 또는 Cl2가스를 단독 또는 혼합하여 사용하며, O2, Ar 및 He으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 상기 메인가스에 첨가하여 진행하는 반도체 소자 제조 방법.
  11. 제8항에 있어서,
    상기 2차 에치백은 30~100mTorr의 공정압력, 100~1000W의 탑파워(top power) 및 50~800W의 바텀파워(bottom power)의 조건으로 진행하는 반도체 소자 제조 방법.
  12. 제8항에 있어서,
    상기 2차 에치백의 식각가스는 HBr가스를 메인가스로 사용하며, O2, Ar 및 He으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 상기 메인가스에 첨가하여 진행하는 반도체 소자 제조 방법.
  13. 제5항에 있어서,
    상기 제2식각공정은 습식식각공정으로 진행하는 반도체 소자 제조 방법.
  14. 제13항에 있어서,
    상기 습식식각공정은 SPM(Sulfuric acid-Peroxide Mixture) 또는 APM(Ammounium hydroxide-Peroxide Mixture)의 습식케미컬로 진행하는 반도체 소자 제조 방법.
  15. 제1항에 있어서,
    상기 게이트하드마스크막은 질화막(nitride), 비정질카본(amorphous carbon), 실리콘산화질화막(SiON), 텅스텐막(W) 및 텅스텐실리사이드막(WSix , x는 1이상의 자연수)으로 이루어진 그룹 중에서 선택된 적어도 어느하나로 형성하는 반도체 소자 제조 방법.
  16. 제1항에 있어서,
    상기 플러그는 폴리실리콘막으로 형성하는 반도체 소자 제조 방법.
  17. 기판을 식각하여 형성된 복수의 리세스패턴;
    상기 리세스패턴 표면상에 형성된 게이트절연막;
    상기 리세스패턴의 내부가 매립되도록 상기 게이트절연막 상에 형성된 게이트전극층;
    상기 게이트전극층을 덮으면서 양측 끝단이 상기 리세스패턴의 상부 모서리까지 연장된 게이트하드마스크막; 및
    상기 게이트하드마스크막들 사이의 기판상에 형성된 플러그
    를 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 게이트하드마스크막을 포함한 기판에 상의 배리어막을 더 포함하는 반도체 소자.
  19. 제17항에 있어서,
    상기 게이트하드마스크막의 양측벽에 형성된 게이트스페이서를 더 포함하는 반도체 소자.
  20. 제17항에 있어서,
    상기 게이트전극층은 게이트전도막과 게이트금속막의 적층막으로 형성된 반도체 소자.
  21. 제20항에 있어서,
    상기 게이트전도막은 폴리실리콘막이고, 상기 게이트금속막은 텅스텐(W), 텅스텐실리사이드막(WSix, x는 1이상의 자연수), 탄탈질화막(TaN), 티타늄(Ti), 텅스텐질화막(WN) 및 티타늄질화막(TiN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성된 반도체 소자.
  22. 제17항에 있어서,
    상기 게이트하드마스크막은 질화막(nitride), 비정질카본(amorphous carbon), 실리콘산화질화막(SiON), 텅스텐막(W) 및 텅스텐실리사이드막(WSix , x는 1이상의 자연수)으로 이루어진 그룹 중에서 선택된 적어도 어느하나로 형성된 반도체 소자.
  23. 제17항에 있어서,
    상기 플러그는 폴리실리콘막인 반도체 소자.
KR1020070081201A 2007-08-13 2007-08-13 반도체 소자 제조 방법 KR100849192B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070081201A KR100849192B1 (ko) 2007-08-13 2007-08-13 반도체 소자 제조 방법
US12/165,129 US8084325B2 (en) 2007-08-13 2008-06-30 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070081201A KR100849192B1 (ko) 2007-08-13 2007-08-13 반도체 소자 제조 방법

Publications (1)

Publication Number Publication Date
KR100849192B1 true KR100849192B1 (ko) 2008-07-30

Family

ID=39825454

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070081201A KR100849192B1 (ko) 2007-08-13 2007-08-13 반도체 소자 제조 방법

Country Status (2)

Country Link
US (1) US8084325B2 (ko)
KR (1) KR100849192B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101090371B1 (ko) * 2009-07-31 2011-12-07 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101095787B1 (ko) * 2009-07-28 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101177485B1 (ko) 2009-12-22 2012-08-27 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자 및 그 제조방법
KR101729330B1 (ko) 2010-12-30 2017-04-25 에스케이하이닉스 주식회사 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101933044B1 (ko) 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10892164B2 (en) 2019-04-16 2021-01-12 International Business Machines Corporation Dual hard mask replacement gate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596804B1 (ko) * 2005-06-30 2006-07-04 주식회사 하이닉스반도체 리세스 게이트르 갖는 모스펫 소자의 제조방법
KR100713942B1 (ko) * 2006-06-15 2007-05-07 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093606A (en) * 1998-03-05 2000-07-25 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical stacked gate flash memory device
US6087222A (en) * 1998-03-05 2000-07-11 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical split gate flash memory device
KR100363710B1 (ko) * 2000-08-23 2002-12-05 삼성전자 주식회사 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
TW543195B (en) * 2002-06-12 2003-07-21 Powerchip Semiconductor Corp Split-gate flash memory structure and method of manufacture
JP2005005465A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 半導体記憶装置及びその製造方法
DE10353387B4 (de) * 2003-11-14 2008-07-24 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
KR100607177B1 (ko) * 2004-04-06 2006-08-01 삼성전자주식회사 비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자 및 그 제조방법.
US7462908B2 (en) * 2004-07-14 2008-12-09 International Rectifier Corporation Dynamic deep depletion field effect transistor
KR100620655B1 (ko) * 2004-12-30 2006-09-13 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성 방법
US7189617B2 (en) * 2005-04-14 2007-03-13 Infineon Technologies Ag Manufacturing method for a recessed channel array transistor and corresponding recessed channel array transistor
US7553740B2 (en) * 2005-05-26 2009-06-30 Fairchild Semiconductor Corporation Structure and method for forming a minimum pitch trench-gate FET with heavy body region
JP2008546216A (ja) * 2005-06-10 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション 電荷平衡電界効果トランジスタ
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
DE102005041256B4 (de) * 2005-08-31 2007-12-20 Infineon Technologies Ag Trenchtransistor
US7763513B2 (en) * 2005-09-09 2010-07-27 Qimonda Ag Integrated circuit device and method of manufacture
US7371645B2 (en) * 2005-12-30 2008-05-13 Infineon Technologies Ag Method of manufacturing a field effect transistor device with recessed channel and corner gate device
US7807536B2 (en) * 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
JP4609814B2 (ja) * 2006-12-28 2011-01-12 エルピーダメモリ株式会社 半導体装置の製造方法
US7816216B2 (en) * 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
KR100924007B1 (ko) * 2007-12-24 2009-10-28 주식회사 하이닉스반도체 반도체 소자의 수직 채널 트랜지스터 형성 방법
KR20090077511A (ko) * 2008-01-11 2009-07-15 삼성전자주식회사 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법.
KR101051577B1 (ko) * 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596804B1 (ko) * 2005-06-30 2006-07-04 주식회사 하이닉스반도체 리세스 게이트르 갖는 모스펫 소자의 제조방법
KR100713942B1 (ko) * 2006-06-15 2007-05-07 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101095787B1 (ko) * 2009-07-28 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8772866B2 (en) 2009-07-28 2014-07-08 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
KR101090371B1 (ko) * 2009-07-31 2011-12-07 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101177485B1 (ko) 2009-12-22 2012-08-27 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자 및 그 제조방법
KR101729330B1 (ko) 2010-12-30 2017-04-25 에스케이하이닉스 주식회사 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법

Also Published As

Publication number Publication date
US20090045465A1 (en) 2009-02-19
US8084325B2 (en) 2011-12-27

Similar Documents

Publication Publication Date Title
KR101075490B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
US6335279B2 (en) Method of forming contact holes of semiconductor device
US8044467B2 (en) Semiconductor device and method of fabricating the same
KR100849192B1 (ko) 반도체 소자 제조 방법
KR100799125B1 (ko) 캐패시터를 구비한 반도체 소자의 제조방법
KR100905999B1 (ko) 반도체 소자의 제조방법
JP5294182B2 (ja) 半導体素子のキャパシタストレージノードの形成方法
KR100717812B1 (ko) 반도체 장치 제조 방법
KR20100138199A (ko) 반도체 소자의 제조방법
KR100875654B1 (ko) 반도체 소자의 스토리지노드콘택 형성 방법
KR20020076459A (ko) 반도체소자의 보더리스 콘택 형성방법
KR100733446B1 (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100997434B1 (ko) 리세스 게이트를 갖는 반도체 장치 제조 방법
KR100755673B1 (ko) 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자
JP2001077189A (ja) 半導体装置の製造方法
KR100721548B1 (ko) 반도체 소자의 캐패시터 스토리지 노드 형성방법
KR100705212B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20080099725A (ko) 반도체소자의 스토리지노드콘택홀 형성 방법
US7759234B2 (en) Method for fabricating semiconductor device with recess gate
KR100744002B1 (ko) 반도체 소자의 제조방법
KR100547247B1 (ko) 반도체 메모리 소자 제조방법
KR20090022381A (ko) 반도체 소자의 콘택 플러그 제조방법
KR20100106773A (ko) 매립게이트를 구비하는 반도체 장치 및 그 제조방법
KR20060082311A (ko) 반도체 소자의 자기정렬콘택 플러그 형성방법
KR20090070965A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee