JP2009252825A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】狭いゲート電極間であっても隣接するコンタクト間で短絡することなくコンタクトホールを形成する。
【解決手段】層間絶縁膜を形成する前に、ゲート電極間かつ拡散層間の一部領域のアスペクト比を、このゲート電極間のこの一部領域以外の領域のアスペクト比より低減させる低減工程を備える。これにより、アスペクト比が低減したこの一部領域にはボイドが発生せず、コンタクトホールを形成してもその間がボイドによって連通することを防止できるのである。ここで、上記低減工程は、上記一部領域に、マスクパターンを用いて上記ゲート電極に垂直な突出部を設ける工程とすることなどができる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に微細なコンタクトホールを狭いゲート電極間に形成する技術に関する。

近年の半導体集積回路装置の急速な高集積化に伴い、コンタクトホール及びゲート電極間隔の微細化が進展している。そのためゲート電極間のアスペクト比は高くなってきており、この高アスペクト比のゲート電極間に層間絶縁膜を形成するにあたって段差被覆性が十分ではないために間隙を完全には埋め込むことが出来ず、層間絶縁膜中にボイド(空孔)が発生する事が多くなってきている。

層間絶縁膜中にボイドが発生した場合、このボイドを介してゲート電極間に形成され、互いに接近して隣接するコンタクトホール同士が空間的に連通する。すると、その後コンタクトホール内に導電膜を形成する際にコンタクトホール内のみならずボイド内にも導電膜が形成されることで、隣接するコンタクトホール同士が短絡する場合が多くなってきている。そこで、こうした問題点を回避するために、狭いゲート電極間であって、層間絶縁膜中にボイドが発生した場合であってもコンタクト同士が短絡することなくコンタクトホールを形成するための提案がなされている。

例えば下記特許文献１に記載された方法では、コンタクトホールをドライエッチングにより形成し、コンタクトホール側壁部にボイドが露出した状態で、コンタクトホール内壁に薄い絶縁膜からなるサイドウォールをさらに形成し、ボイドを塞ぐ事で隣接するコンタクトの短絡を防止する方法が開示されている。
特開２００１−３３８９７７号公報

しかし、上記特許文献１の技術では、コンタクトホール内に形成したサイドウォール膜の厚さに相当する分コンタクト接触面積が減少するため、コンタクト抵抗が上昇するという問題点がある。また、コンタクト内部にサイドウォールを形成するとき、ドライエッチングによってコンタクトホール底部の絶縁膜を除去するが、この際の基板へのダメージによって、同様なコンタクト抵抗が上昇や、コンタクトホールの開口不良が生じるという問題がある。

本発明は、このような問題点に鑑みてなされたものである。その主たる目的は、狭いゲート電極間であっても隣接するコンタクト間で短絡することなくコンタクトホールを形成することができ、これによってゲート電極間隔を微細化し、チップ面積を縮小することが可能な半導体装置およびその製造方法を提供することにある。

上記の目的を達成するために、本発明では、以下のような手段を採用している。

まず、本発明の半導体装置の製造方法は、半導体基板上に形成されたゲート電極にサイドウォール絶縁膜をエッチバックにより形成する工程と、このサイドウォール絶縁膜が形成された半導体基板上に層間絶縁膜を形成する工程とを備える。また、隣接するゲート電極間に、この層間絶縁膜を貫通して拡散層に接続するコンタクトホールを形成する工程を備える。

そして、このような半導体装置の製造方法において、上記層間絶縁膜を形成する前に、上記ゲート電極間かつ上記拡散層間の一部領域のアスペクト比を、このゲート電極間のこの一部領域以外の領域のアスペクト比より低減させる低減工程を備える。これにより、アスペクト比が低減したこの一部領域にはボイドが発生せず、コンタクトホール間がボイドによって連通することを防止できるのである。

ここで、上記低減工程は、上記一部領域に、マスクパターンを用いて上記ゲート電極に垂直な突出部を設ける工程とすることができる。また、上記一部領域の上記サイドウォール絶縁膜を、上記ゲート電極側に後退させる工程とすることもできる。あるいは、上記一部領域に、マスクを設けて上記エッチバックを行うことにより絶縁膜のパターンを形成する工程とすることもできる。

さらに、本願では、これらの工程によって製造される半導体装置についても開示する。

以上のように、本発明によれば、ゲート電極間にボイドが発生しない低アスペクト比の領域を形成することで、狭いゲート電極間であっても隣接するコンタクト間で短絡することなくコンタクトホールを形成することができる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。本発明の半導体製造方法の特徴は、コンタクトホールを形成する前に、ゲート電極間かつ拡散層間の一部領域のアスペクト比を、このゲート電極間のこの一部領域以外の領域のアスペクト比より低減させる低減工程を備えることにある。これにより、アスペクト比が低減したこの一部領域にはボイド(空孔)が発生せず、コンタクトホール間がボイドによって連通することを防止できるのである。以下では、これを３つの実施形態に分けて説明する。

（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。図１〜図３は、本発明の第１の実施形態に係る半導体装置の製造方法の処理工程を示す図である。図１(ａ)〜（ｄ）は平面図であり、図２（ａ）〜（ｃ）は図１におけるＸ−Ｘ’断面図である。また図２（ｄ）は図１(ａ)におけるＺ−Ｚ’断面図であり、図３（ａ)〜（ｄ）は図１におけるＹ−Ｙ’断面図である。

本発明によるコンタクト部分の製造方法を説明すると、まず図１（ａ）、図２（ａ）、（ｄ）及び図３（ａ）に示すように、半導体基板１１上に複数の帯状の素子分離絶縁膜１５が形成され、その上に、ゲート絶縁膜１３が形成される。次いで、このゲート絶縁膜１３上にポリシリコンからなるゲート電極１２が、各素子分離絶縁膜１５に直交して形成される。本実施形態において、ゲート電極１２のゲート長は６０ｎｍ、間隔は２００ｎｍ、厚さは１４０ｎｍである。

本実施形態の特徴は、このゲート電極１２の形成時に、２つのゲート電極１２の間かつ２つの拡散層１６の間の一部領域に、ゲート電極間隔が狭くなる領域を設けるために、マスクパターンによって突出部１２ａを形成する工程にある。

次に図１（ｂ）、図２（ｂ）及び図３（ｂ）に示すように、例えば膜厚６０ｎｍのシリコン窒化膜を全面に堆積した後、異方性ドライエッチングによりシリコン窒化膜のエッチバックを行い、サイドウォール絶縁膜１４を形成する。この場合、サイドウォール絶縁膜１４の横方向の最大厚は５０ｎｍになる。

突出部１２ａによって狭くなったゲート電極１２間の領域にはこのシリコン窒化膜がほぼ埋め込まれて形成される。このためシリコン窒化膜の膜厚分だけエッチバックしても、図２（ｂ）に示すように、突出部１２ａのゲート電極間のサイドウォール絶縁膜１４は繋がった構造となる。一方、図３（ｂ）に示すように突出部１２ａが形成されない領域ではゲート電極１２の両側には分離されたサイドウォール絶縁膜１４が形成される。また、ゲート電極１２、サイドウォール絶縁膜１４、及び素子分離絶縁膜１５をマスクとしたイオン注入により、半導体基盤１１の表面部に拡散層１６が形成される。

次に図１（ｃ）、図２（ｃ）及び図３（ｃ）に示すように、ゲート電極１２上、及び半導体基板１１の表面に露出している拡散層１６の表面にサリサイド形成技術によりシリサイド層１７を形成する。そして、これらの上にシリコン窒化膜からなるライナー層１８（図１（ｃ）には図示せず）を例えば３０ｎｍの膜厚で形成した後、例えば高密度プラズマＣＶＤ法を用い、３００℃〜４５０℃の基板温度でシリコン酸化膜を主体とする層間絶縁膜１９（図１（ｃ）には図示せず）を形成する。

本実施形態において、この層間絶縁膜１９の膜厚は７００ｎｍである。この時、図３（ｃ）に示すように、サイドウォール絶縁膜１４が繋がっていないＹ−Ｙ’断面においては、ライナー層１８を形成したことによって更に間隔が狭くなり、層間絶縁膜１９を埋め込む際のアスペクト比が３以上と非常に高いため、層間絶縁膜１９内にボイド２０が生じる。なお、ボイド２０はこのように層間絶縁膜１９内部に生ずるため、図１の平面図には本来現れないが、ここでは説明の便宜上、図１（ｃ）,（ｄ）に記載している（図５（ｃ）,（ｄ）、図７（ｃ）,（ｄ）において同じ)。

次に、ＣＭＰにより層間絶縁膜１９の上面を平坦化した後、リソグラフィー技術により、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）を形成する。そして、このレジストをマスクとして、ドライエッチングにより層間絶縁膜１９をエッチングする。このとき、上記ライナー層１８がエッチングストップ膜として機能する。これに続いて、このライナー層１８をエッチングし、図１（ｄ）に示すように、コンタクトホール２１をゲート電極１２の間の拡散層１６上に形成する。

次に、上記レジストパターンをアッシング等により除去した後、図１（ｄ）、及び図３（ｄ）に示すように、コンタクトホール２１内部にＣＶＤ法により、Ｗからなる導電膜２２を埋め込み形成する。この図１（ｄ）に示すように、Ｙ−Ｙ’断面位置では、上述のようにアスペクト比が高いため、層間絶縁膜１９にボイド２０が形成されている。そして、ボイド２０の端部がコンタクトホール２１の側壁に連通しているので、このボイド２０内にも導電膜２２が形成される。

しかし、Ｘ−Ｘ’断面位置では、突出部１２ａの部分でボイドが発生しないため、この突出部１２ａを隔てて互いに隣接するコンタクトホール２１間はボイド２０を介して短絡することがない。

以上が本発明によるコンタクトホール部の形成工程であるが、以下に本実施形態における狭ゲート間での微細コンタクトホール形成方法の効果について述べる。図４（ａ）、（ｂ）はそれぞれ従来例及び本実施形態の場合のＹ−Ｙ’断面の層間絶縁膜１９の埋め込みアスペクト比に対する隣接コンタクト２１間の短絡による不良率の関係を示している。

ここで、従来例は、図１（ａ）のパターンレイアウトにおいて突出部１２ａがない以外は同一の構造であり、工程毎の断面形状は図３と同様である。また、アスペクト比については、図３（ｃ）に示すように、層間絶縁膜１９の埋め込みを実施する幅Ｂと高さＣの比率＝Ｃ／Ｂで表す。また、幅Ｂの正確な定義は、向かい合うサイドウォール絶縁膜１４間に堆積した向かい合うライナー層１８の上面の間の水平距離の最小値である。また、Ｃの正確な定義は、向かい合うサイドウォール絶縁膜１４間に堆積したライナー層１８の最も低位置にある底面を基準とした時、ライナー層１８のほぼ垂直な側壁の高さである。また、向かい合うサイドウォール絶縁膜１４同士、あるいは、ライナー層１８同士が繋がって、上記定義のＢがゼロとなる場合は、アスペクト比をゼロと定義する。ちなみに、Ｂ＝０の場合埋め込みは容易になるので、ゼロ扱い、或いは アスペクトとしては考えないという意味でこのように定義した。

図４（ａ）に示すように、突出部１２ａを設けていない従来例の場合は、アスペクト比３程度でボイドによる不良が発生する。逆に、アスペクト比が２．５以下であれば不良は発生しない。本実施形態の場合、例えば、突出部１２ａがないＹ−Ｙ’断面については、Ｂ＝３０ｎｍ、Ｃ＝９０ｎｍであり、アスペクト比は３である。従って、突出部１２ａを設けていなければボイドによる不良(コンタクトホールの短絡)が発生する。

次に図４（ｂ）に示すように、突出部１２ａの幅を、例えば図１（ａ）のＡ＝６０ｎｍに設定した本実施形態の場合は、向かい合うサイドウォール絶縁膜１４同士が繋がっており、このＸ−Ｘ’断面部分において層間絶縁膜１９の埋め込みが容易となる。これにより、Ｘ−Ｘ’断面においてボイドが発生しないために、Ｙ−Ｙ’断面のアスペクト比が増加しても不良が発生しない。また、Ｘ−Ｘ’断面部分は、向かい合うサイドウォール絶縁膜１４同士が繋がっていなくても、上記の工程中ライナー層１８を堆積した段階で繋げることでも同様の効果がある。

なお、補足であるが、サイドウォール絶縁膜１４およびライナー層１８に用いられるシリコン窒化膜は段差被覆性が良いため、これらの形成時にボイドが発生することはない。
以上のように、本実施形態を用いることにより、ゲート電極間隔を狭くして、埋め込みアスペクト比が増大してもボイドによる不良を抑制できるため、ゲート電極間を狭くし、チップ面積を縮小することができる。本実施形態では、ゲート電極１２間に設置された隣接するコンタクトホール２１の間で層間絶縁膜１９の埋め込みアスペクト比を低減した部分を形成している。そして、この目的のために、ゲート電極１２間に設置された隣接するコンタクトホール２１間の一部領域に、層間絶縁膜１９の埋め込みを容易にした突出部１２ａを設けている。これにより、ボイドによるコンタクトホール間の短絡を生じることなく、微細なコンタクトホールを形成することができる。

なお、本実施形態の方法によって製造された半導体装置は、半導体基板１１上に形成された各ゲート電極１２にドライエッチングによるエッチバックにより形成されたサイドウォール絶縁膜１４を備えている。また、ゲート電極１２間の各拡散層１６にリソグラフィーにより形成された半導体基板１１に接続するコンタクトホール２１を備えている。そして、ゲート電極１２間かつ拡散層１６間の一部領域に、このゲート電極間１２のこの一部領域以外の領域よりもアスペクト比が低い低減部を備えている。そして、この低減部は、ゲート電極１２に垂直に設けた突出部１２ａと他のゲート電極１２との間で、上記サイドウォール絶縁膜１４が充填された領域となっている。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。図５及び図６は、本発明の第２の実施形態に係る半導体装置の製造方法の処理工程を示す図である。図５は平面図であり、図６は図５におけるＸ−Ｘ’断面図である。また、図６(ａ)のＺ−Ｚ’断面図は、図２（ｄ）と同様である。

第２の実施形態によるコンタクト部の製造方法を説明すると、上記第１の実施形態と同様に、まず、図５（ａ）、図６（ａ）及び図２（ｄ）に示すように、半導体基板１１上に素子分離絶縁膜１５が形成され、その上にゲート絶縁膜１３が形成される。次いで、このゲート絶縁膜１３上にポリシリコンからなるゲート電極１２が形成される。

次に図５（ｂ）及び図６（ｂ）に示すように、例えばシリコン窒化膜を全面に堆積した後、異方性ドライエッチングによりこのシリコン窒化膜のエッチバックを行い、サイドウォール絶縁膜１４を形成する。さらに、ゲート電極１２、サイドウォール絶縁膜１４、及び素子分離絶縁膜１５をマスクとしたイオン注入により、半導体基盤１１の表面部に拡散層１６が形成される。

本実施形態においても上記第１の実施形態と同様に、ゲート電極１２のゲート長は６０ｎｍ、間隔は２００ｎｍ、厚さは１４０ｎｍである。また、後述の層間絶縁膜１９の膜厚は７００ｎｍであり、上記サイドウォール絶縁膜１４の膜厚は５０ｎｍである。

本実施形態の特徴は、この後、上記サイドウォール絶縁膜１４のゲート電極１２間を、ゲート電極１２側壁方向に後退させる部分に開口を有するレジストマスク（図示せず）を用いて、ドライエッチングにより除去して、サイドウォール絶縁膜後退部１４ａを形成する工程にある。

次に図５（ｃ）及び図６（ｃ）に示すように、サリサイド形成技術によりシリサイド層１７をゲート電極１２と拡散層１６の表面に形成し、シリコン窒化膜からなるライナー層１８（図５（ｃ）には図示せず）を例えば３０ｎｍ形成する。その後、例えば高密度プラズマＣＶＤ法を用い、３００℃〜４５０℃の基板設定温度でシリコン酸化膜からなる層間絶縁膜１９（図５（ｃ）には図示せず）を形成する。この時、図６（ｃ）に示すように、Ｘ−Ｘ’断面においては、サイドウォール絶縁膜後退部１４ａが存在しているため、層間絶縁膜１９を埋め込む際のアスペクト比が低下する。

本実施形態の場合、上記第１の実施形態と同じ定義で、例えばＢ＝６０ｎｍ、Ｃ＝６０ｎｍでアスペクト比は１であり、図４（ａ）に示すデータに基づけば、ボイドによる不良が生じないアスペクト比（２．５以下）となっている。従って、このサイドウォール絶縁膜後退部１４ａにおいて、層間絶縁膜１９中にボイドは発生しない。一方、図５（ｃ）に示すようにサイドウォール絶縁膜１４を後退させなかった領域にはスリット状のボイド２０が素子分離絶縁膜１５から拡散層１６上にかけて発生する。

次に図５（ｄ）に示すように、上記第１の実施形態と同様に、ゲート電極１２間の領域で拡散層１６上の層間絶縁膜１９部分に、サイドウォール絶縁膜後退部１４ａを隔ててコンタクトホール２１を形成した後、コンタクトホール２１内部にＣＶＤ法により、Ｗからなる導電膜２２を埋め込み形成する。この時、コンタクトホール２１の内壁にボイド２０が連通し、ボイド２０内にも導電膜２２が形成されるが、後退したサイドウォール絶縁膜１４ａの部分でボイドが発生しないため、隣接するコンタクトホール２１間はボイド２０を介して短絡することがない。

以上のように、本実施形態では、ゲート電極１２間に設置された隣接するコンタクトホール２１の間で層間絶縁膜１９の埋め込みアスペクト比を低減した部分を設けるに際し、当該部分のサイドウォール絶縁膜１４を後退させ、サイドウォール絶縁膜１４、ライナー層１８を含めたゲート電極１２間の間隔を広げている。これによって、ボイド２０によるコンタクトホール２１間の短絡を生じることなく、微細なコンタクトホールを形成することができる。

また、ゲート電極１２の間隔が非常に小さい場合、リソグラフィーにおいて対向する２つのゲート電極１２がブリッジしてしまうことがある。そうすると、上記第１の実施形態のように、突出部１２ａが形成できない場合があるが、このような場合であっても、本実施形態は開口パターンを有するレジスト膜を用いて、サイドウォール絶縁膜後退部１４ａを必ず開口できるという長所がある。このため、サイドウォール絶縁膜１４を確実に後退させることができるので、ボイドによる不良を防止することが可能となり、ゲート電極間隔を微細化し、チップ面積の縮小を図ることができる。

なお、本実施形態の方法によって製造された半導体装置は、上記第１の実施形態における低減部の代わりに、ゲート電極１２側に後退したサイドウォール絶縁膜１４の間隙が、この低減部となっている。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。図７及び図８は、本発明の第３の実施形態に係る半導体装置の製造方法の処理工程を示す図である。図７は平面図であり、図８は図７におけるＸ−Ｘ’断面である。また、図７（ａ）のＺ−Ｚ’断面図は、図２（ｄ）と同様である。

第３の実施形態によるコンタクトホール部の製造工程を説明すると、上記第１の実施形態と同様に、まず図７（ａ）、図８（ａ）及び図２（ｄ）に示すように、半導体基板１１上に素子分離絶縁膜１５が形成され、その上にゲート絶縁膜１３が形成される。次いで、このゲート絶縁膜１３上にポリシリコンからなるゲート電極１２が形成される。

次に図７（ｂ）、及び図８（ｂ）に示すように、例えばシリコン窒化膜を全面に堆積した後、ゲート電極１２間に存在する領域のうち、コンタクトホールを形成すべき拡散層１６に挟まれた素子分離絶縁膜１５上の領域にあるシリコン窒化膜の上に、島状のパターンを有するレジストマスクを掛ける（図示せず）。そして、このシリコン窒化膜にドライエッチングによりゲート電極１２の上面が露出するまでエッチバックを行い、サイドウォール絶縁膜１４を形成する。また、ゲート電極１２、サイドウォール絶縁膜１４、及び素子分離絶縁膜１５をマスクとしたイオン注入により、半導体基盤１１の表面部に拡散層１６が形成される。

本実施形態においても上記第１の実施形態と同様に、ゲート電極１２のゲート長は６０ｎｍ、間隔は２００ｎｍ、厚さは１４０ｎｍである。また、後述の層間絶縁膜１９の膜厚は７００ｎｍであり、上記サイドウォール絶縁膜１４の膜厚は５０ｎｍである。

本実施形態の特徴は、この時、図８（ｂ）に示すように、サイドウォール絶縁膜１４のゲート電極１２及び拡散層１６に囲まれた部分は、島状のパターンを有するレジストマスクによってエッチバックを行わず、素子分離絶縁膜１５上に島状の絶縁膜１４ｂを残存させる工程にある。この絶縁膜１４ｂの膜厚は６０ｎｍである。

次に図７（ｃ）及び図８（ｃ）に示すように、サリサイド形成技術によりシリサイド層１７を形成し、シリコン窒化膜からなるライナー層１８（図７（ｃ）には図示せず）を例えば３０ｎｍ形成する。その後、例えば高密度プラズマＣＶＤ法を用い、３００℃〜４５０℃の基板設定温度でシリコン酸化膜からなる層間絶縁膜１９（図７(ｃ)には図示せず）を形成する。

この時、図８（ｃ）に示すように、Ｘ−Ｘ’断面においては、上記島状の絶縁膜１４ｂが素子分離絶縁膜１５上に残存しているため、層間絶縁膜１９を埋め込む際のアスペクト比が低下する。本実施形態の場合、上記第１の実施形態と同じ定義で、例えばＢ＝３０ｎｍ、Ｃ＝３０ｎｍでアスペクト比は１であり、図４（ａ）に示すデータに基づけば、絶縁膜１４ｂ上で層間絶縁膜１９中にボイドは発生しない。

次に図７（ｄ）に示すように、上記第１の実施形態と同様に、ゲート電極１２間において、拡散層１６上の層間絶縁膜１９部分にコンタクトホール２１を形成した後、コンタクトホール２１内部にＣＶＤ法により、Ｗからなる導電膜２２を埋め込み形成する。この時、コンタクトホール２１の内壁にボイド２０が連通しているので、層間絶縁膜１９内のボイド２０内にも導電膜２２が形成されるが、上記島状の絶縁膜１４ｂの部分でボイドが発生しないため、隣接するコンタクトホール２１間はボイドを介して短絡することがない。

以上のように本実施形態によれば、ゲート電極１２間に設置された隣接するコンタクト２１の間の部分に層間絶縁膜１９の埋め込みアスペクト比を低減した部分を設けるに際し、当該部分のサイドウォール絶縁膜１４のエッチバックを実施しないようにしている。これにより、ボイド２０によるコンタクトホール２１間の短絡を生じることなく、微細なコンタクトホールを形成することができる。

また、上記第２の実施形態では、サイドウォール絶縁膜後退部１４ａを形成するために、追加のサイドウォールのエッチバックを行う。しかし、この際に、開口部のアライメントずれが発生すれば、ゲート電極１２やゲート電極１２上のシリサイド層１７に過剰なエッチング処理がなされることになるが、本実施形態では、これが起こらない利点がある。

なお、本実施形態の方法によって製造された半導体装置は、上記第１の実施形態における低減部の代わりに、隣接する上記電極間に設けた絶縁膜のパターンが形成された領域、即ち絶縁膜１４ｂの領域がこの低減部となっている。

本発明に係る半導体装置の製造方法では、狭いゲート電極間にコンタクトホールを形成する際に、隣接するコンタクトホール間にゲートの突き出し部分を設ける、またはサイドウォール絶縁膜の後退部分を設ける、あるいは島状の絶縁膜を残存させる。これにより、当該部分において、層間絶縁膜の埋め込みのアスペクト比を低減して、層間絶縁膜中のボイドによる隣接するコンタクトホール間の短絡による不良を防止することができ、ゲート電極間隔を微細化し、チップ面積を縮小する事が可能となる。従って、本発明は半導体装置の微細化、高集積化、高性能化、歩留まり向上を図る上で極めて有用である。

本発明の第１の実施形態に係る半導体装置の製造方法の工程平面図。 本発明の第１の実施形態に係る半導体装置の製造方法の工程断面図。 本発明の第１の実施形態に係る半導体装置の製造方法の工程断面図。 アスペクト比に対する隣接コンタクト間の短絡による不良率の関係。 本発明の第２の実施形態に係る半導体装置の製造方法の工程平面図。 本発明の第２の実施形態に係る半導体装置の製造方法の工程断面図。 本発明の第３の実施形態に係る半導体装置の製造方法の工程平面図。 本発明の第３の実施形態に係る半導体装置の製造方法の工程断面図。

符号の説明

１１ 半導体基板
１２ ゲート電極、１２ａ 突出部
１３ ゲート絶縁膜
１４ サイドウォール絶縁膜
１４ａ サイドウォール絶縁膜後退部、１４ｂ 島状の絶縁膜
１５ 分離絶縁膜
１６ 拡散層
１７ シリサイド層
１８ ライナー層
１９ 層間絶縁膜
２０ 層間絶縁膜中のボイド
２１ コンタクトホール
２２ 導電膜

Claims (9)

1. 半導体基板上に形成された各ゲート電極にサイドウォール絶縁膜をエッチバックにより形成する工程と、該サイドウォール絶縁膜が形成された該半導体基板上に層間絶縁膜を形成する工程と、隣接する該ゲート電極間に、該層間絶縁膜を貫通して拡散層に接続するコンタクトホールを形成する工程とを備える半導体装置の製造方法において、
   上記層間絶縁膜を形成する前に、上記ゲート電極間かつ隣接する上記拡散層間の一部領域のアスペクト比を、該ゲート電極間の該一部領域以外の領域のアスペクト比より低減させる低減工程
   を備えることを特徴とする、半導体装置の製造方法。
2. 上記低減工程が、上記一部領域に、マスクパターンを用いて上記ゲート電極に垂直な突出部を設ける工程である、請求項１に記載の半導体装置の製造方法。
3. 上記低減工程が、上記一部領域の、上記サイドウォール絶縁膜を上記ゲート電極側に後退させる工程である、請求項１に記載の半導体装置の製造方法。
4. 上記低減工程が、上記一部領域に、マスクを設けて上記エッチバックを行うことにより絶縁膜のパターンを形成する工程である、請求項１に記載の半導体装置の製造方法。
5. 半導体基板上に形成された各ゲート電極にエッチバックにより形成されたサイドウォール絶縁膜と、該サイドウォール絶縁膜が形成された該半導体基板上に層間絶縁膜と、隣接する該ゲート電極間に該層間絶縁膜を貫通して拡散層に接続するコンタクトホールとを備える半導体装置において、
   上記ゲート電極間かつ隣接する上記拡散層間の一部領域に、該ゲート電極間の該一部領域以外の領域よりもアスペクト比が低い低減部
   を備えることを特徴とする、半導体装置。
6. 上記低減部が、上記ゲート電極に垂直に設けた突出部と他の上記ゲート電極との間で上記サイドウォール絶縁膜が充填された領域である、請求項５に記載の半導体装置。
7. 上記低減部が、上記ゲート電極側に後退した上記サイドウォール絶縁膜の間隙である、請求項５に記載の半導体装置。
8. 上記低減部が、隣接する上記電極間に設けた絶縁膜のパターンが形成された領域である、請求項５に記載の半導体装置。
9. 上記低減部のアスペクト比が２．５以下である、請求項６乃至８いずれかに記載の半導体装置。

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