KR20110025473A - 반도체 소자 및 그의 형성 방법 - Google Patents
반도체 소자 및 그의 형성 방법 Download PDFInfo
- Publication number
- KR20110025473A KR20110025473A KR1020090083557A KR20090083557A KR20110025473A KR 20110025473 A KR20110025473 A KR 20110025473A KR 1020090083557 A KR1020090083557 A KR 1020090083557A KR 20090083557 A KR20090083557 A KR 20090083557A KR 20110025473 A KR20110025473 A KR 20110025473A
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- forming
- bit line
- storage electrode
- electrode contact
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 제 1 층간절연막 및 제 2 층간절연막과, 상기 제 1 및 제 2 층간절연막을 관통하며 상기 제 2 층간절연막의 높이와 평탄화된 랜딩플러그와, 상기 랜딩플러그와 접속되는 비트라인 및 상기 랜딩플러그와 접속되는 저장전극 콘택을 포함함으로써, 저장전극 콘택의 형성 과정에서 비트라인 하부의 절연막이 식각되는 문제를 해결하여 비트라인 기생 캡의 증가를 방지하여 반도체 소자의 열화를 방지할 수 있는 효과를 제공한다.
저장전극 콘택, 랜딩플러그, 오버랩
Description
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 저장전극 콘택과 랜딩플러그와의 오버랩이 정확하기 이루어지게 하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적 도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 상하의 도전배선을 연결하는 콘택은 라인/스페이스 패턴에 비해 디자인룰에 큰 영향을 받게 된다. 즉, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소함에 따라 콘택의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가하게 되어 콘택을 형성하는 공정은 점차 고집적화되는 반도체 소자의 형성 방법에서 중요하다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여 유도가 감소되거나, 여유없이 공정을 진행하여야하는 어려움이 있다.
특히, 랜딩플러그 공정 시에 랜딩플러그와 게이트 또는 랜딩플러그와 리세스 게이트(recess gate)의 자기정렬페일(SAC Fail:Self align contact Fail)이 유발되어 수율을 저하시키는 문제를 유발한다. 따라서, 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시켜 랜딩플러그와의 자기정렬페일을 방지하는 기술이 제안되었다. 그러나, 매립형 게이트 구조 또한 저장전극 콘택과 비트라인의 자기정렬페일이 유발되거나 랜딩플러그와 저장전극 콘택이 접속되지 않는 문제가 여전히 발생하게 되었다.
도 1은 종래 기술에 따른 반도체 소자의 단면도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 소자분리막(12)으로 정의되는 활성영역(14)을 포함하는 반도체 기판(10) 상에 형성된 층간절연막(16) 및 랜딩플러그(18)와, 랜딩플러그(18)와 접속되는 비트라인 콘택(22) 및 비트라인 콘택(22)과 접속되는 비트라인(24)과, 랜딩플러그(18)와 접속되는 저장전극 콘택(28) 및 그 측벽에 구비되는 스페이서(30)를 포함한다. 그런데, 저장전극 콘택(28)을 형성하는 과정에서 비트라인 하부에 구비된 층간절연막(16)까지 식각하게 되어 'A'와 같이 저장전극 콘택(28)이 층간절연막(16)의 측벽에까지 형성되는 문제가 발생한다. 이는 저장전극 콘택(28)이 비트라인 하부에 형성되기 때문에 비트라인의 기생 캡을 증가시켜 반도체 소자의 특성을 열화시키는 문제가 있다.
이러한 현상을 방지하기 위하여 저장전극 콘택(28)의 스페이서(30)를 두껍게 형성하여 스페이서(30)가 식각된 층간절연막(16)으로 매립되도록 하는 방법이 제안 되었지만, 이는 저장전극 콘택의 하부 오픈 영역을 감소시켜 저장전극 콘택(28)의 저항을 증가시키는 한계가 있다.
본 발명은 랜딩플러그와 접속되는 저장전극 콘택을 형성하는 과정에서 랜딩플러그 측벽에 구비되는 층간절연막이 식각되는 문제가 발생하여 랜딩플러그와 저장전극 콘택이 정확히 오버랩되지 않는 문제를 해결하고자 한다. 또한, 저장전극 콘택이 비트라인의 하부에 까지 형성되어 비트라인의 기생 캡을 증가시켜 반도체 소자의 특성을 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상에 형성된 산화막 계열의 제 1 층간절연막 및 다공성 질소가 함유된 산화막 계열의 제 2 층간절연막과, 상기 제 1 및 제 2 층간절연막을 관통하며 상기 제 2 층간절연막의 높이와 평탄화된 랜딩플러그와, 상기 랜딩플러그와 접속되는 비트라인 및 상기 랜딩플러그와 접속되는 저장전극 콘택을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 층간절연막은 500Å 내지 1000Å의 두께를 갖는 것을 특징으로 한다.
또한, 상기 비트라인의 측벽에 구비된 비트라인 스페이서를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택의 측벽에 구비된 저장전극 콘택 스페이서를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 제 1 층간절연막 및 제 2 층간절연막을 형성하는 단계와 상기 제 1 및 제 2 층간절연막을 관통하며, 상기 제 2 층간절연막의 높이와 평탄화된 랜딩플러그를 형성하는 단계와 상기 랜딩플러그와 접속되는 비트라인을 형성하는 단계 및 상기 랜딩플러그와 접속되는 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 랜딩플러그를 형성하는 단계는 상기 제 2 층간절연막 상부에 상기 랜딩플러그를 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 제 2 및 제 1 층간절연막을 식각하는 단계와 전체 상부에 랜딩플러그용 도전물질을 형성하는 단계 및 상기 제 2 층간절연막이 노출되도록 상기 랜딩플러그용 도전물질에 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
또한, 상기 랜딩플러그를 형성하는 단계 이후 전체 상부에 제 3 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계는 상기 랜딩플러그가 노출되도록 상기 제 3 층간절연막을 식각하는 단계와 전체 상부에 배리어 금속층, 비트라인 금속층 및 하드마스크층을 형성하는 단계와 상기 하드마스크층 상에 비트라인을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 비트라인 금속층 및 상기 배리어 금속층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 비트라인의 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 전체 상부에 제 4 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택을 형성하는 단계는 상기 제 4 층간절연막의 일부를 식각하여 제 1 저장전극 콘택홀을 형성하는 단계와 상기 제 1 저장전극 콘택홀의 측벽에 제 1 스페이서를 형성하는 단계와 상기 제 1 스페이서를 식각마스크로 상기 랜딩플러그가 노출되도록 상기 제 4 층간절연막 및 상기 제 3 층간절연막을 식각하여 제 2 저장전극 콘택홀을 형성하는 단계와 상기 제 2 저장전극 콘택홀에 클리닝 공정을 수행하여 상기 제 1 스페이서 하부에 구비된 상기 제 4 및 제 3 층간절연막을 식각하는 단계와 상기 제 1 스페이서 하부 및 상기 제 3 및 제 4 층간절연막의 측벽에 제 2 스페이서를 형성하는 단계와 전체 상부에 저장전극 콘택용 도전물질을 형성하는 단계 및 상기 제 4 층간절연막이 노출되도록 상기 저장전극 콘택용 도전물질에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 저장전극 콘택의 형성 과정에서 비트라인 하부의 절연막이 식각되는 문제를 해결하여 비트라인 기생 캡의 증가를 방지하여 반도체 소자의 열화를 방지할 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2에 도시된 본 발명에 따른 반도체 소자는, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 층간절연막(106,108) 및 반도체 기판(100) 상에 구비되고, 층간절연막(106,108)을 관통하며 층간절연막(108)의 높이와 평탄화된 랜딩플러그(110)와, 랜딩플러그(110)와 접속되는 비트라인(116)과, 랜딩플러그(110)와 접속되는 저장전극 콘택(130)을 포함한다. 이때, 층간절연막(108)은 다공성의 질소가 함유된 산화막 계열인 것이 바람직하다. 이는 저장전극 콘택(130)의 형성 시 층간절연막(122,112)이 식각될 때 층간절연막(108)이 함께 식각되지 않도록 한다. 따라서, 저장전극 콘택(130)이 비트라인(116)의 하부로 형성되지 않도록 하여 비트라인의 기생캡이 증가되지 않도록 하여 반도체 소자의 열화를 방지한다.
도 3a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 층간절연막(106,108)을 형성한다. 여기서, 층간절연막(106,108)은 산화막 계열인 것이 바람직하다. 특히, 층간절연막(108)은 다공질의 질소가 함유된 것이 바람직하고 그 두께는 500Å 내지 1000Å인 것이 바람직하다. 층간절연막(106)은 게이트 하드마스크층(미도시)의 높이 이상으로 증착하여 후속 랜딩플러그를 형성하는 공정에서 게이트 하드마스크층(미도시)의 상부가 손실되지 않도록 하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 층간절연막(108) 상부에 랜딩플러그 홀을 정의하 는 감광막 패턴(미도시)를 형성한 후, 감광막 패턴(미도시)을 식각마스크로 활성영역(104)이 노출되도록 층간절연막(108,106)을 식각하여 랜딩플러그 홀(미도시)을 형성한다. 그 다음, 랜딩플러그 홀(미도시)을 포함하는 전체 상부에 도전물질을 형성하고, 층간절연막(108)이 노출되도록 평탄화 식각 공정을 수행하여 랜딩플러그(110)을 형성한다.
도 3c에 도시된 바와 같이, 랜딩플러그(110)를 포함하는 전체 상부에 층간절연막(112)을 형성한 후, 랜딩플러그(110)이 노출되도록 층간절연막(112)을 식각하고, 전체 상부에 배리어 금속층(114), 비트라인 도전층(116) 및 하드마스크층(118)을 형성한 후 패터닝하여 비트라인을 형성한다. 그 다음, 전체 상부에 층간절연막(122)을 형성한다.
도 3d 및 도 3e에 도시된 바와 같이, 층간절연막(122)을 식각하여 저장전극 콘택홀(124)을 형성한다(도 3d). 여기서, 저장전극 콘택홀(124)은 층간절연막(112)가 노출되지 않도록 층간절연막(122)의 일부만 제거하는 것이 바람직하다. 그 다음, 저장전극 콘택홀(124)을 포함하는 전체 상부에 질화막을 형성한 후, 에치백을 수행하여 저장전극 콘택홀(124)의 측벽에 스페이서(126)을 형성한다(도 3e). 여기서, 스페이서(126)은 질화막인 것이 바람직하다.
도 3f에 도시된 바와 같이, 스페이서(126)을 식각마스크로 랜딩플러그(110)가 노출되도록 층간절연막(122,112)을 식각하여 저장전극 콘택홀(128)을 형성한다. 여기서, 저장전극 콘택홀(128)은 랜딩플러그(110) 뿐만 아니라 층간절연막(108)까지 노출시키게 된다. 하지만, 층간절연막(122,112)은 산화막 계열이므로 다공성의 질소가 함유된 층간절연막(108)은 식각되지 않아 층간절연막(108) 하부로 손실되는 것을 방지할 수 있다.
도 3g에 도시된 바와 같이, 저장전극 콘택의 하부를 확장시키기 위하여 클리닝 공정(130)을 수행하여 스페이서(126) 하부의 층간절연막(122,112)를 더 식각한다. 이 과정에서도 마찬가지로 층간절연막(122,112)와 다른 성분을 가지고 있는 층간절연막(108)은 식각되지 않아 층간절연막(108) 하부로 손실되는 것을 방지할 수 있다.
도 3h에 도시된 바와 같이, 상술한 클리닝 공정(130)에 의해 제거된 스페이서(126) 하부의 층간절연막(122,112)이 식각된 부분에 스페이서(128)을 형성한다. 여기서, 스페이서(128)는 후속 공정에서 형성되는 저장전극 콘택(130)이 비트라인과 접속되지 않도록 하는 장벽 역할을 한다.
도 3i에 도시된 바와 같이, 전체 상부에 저장전극 콘택용 도전물질을 형성한 후, 층간절연막(122)이 노출되도록 저장전극 콘택용 도전물질에 평탄화 공정을 수행하여 저장전극 콘택(130)을 형성한다. 이때, 저장전극 콘택(130)은 층간절연막(108)에 의해 하부가 손실되지 않게 되어 비트라인의 기생캡이 증가하지 않도록 하여 반도체 소자 특성의 열화를 방지할 수 있다.
상술한 바와 같이, 본 발명은 저장전극 콘택홀을 1차 식각 및 2차 식각으로 나누어 형성하고 저장전극 콘택의 하부를 확장시키기 위하여 클리닝 공정을 실시한다. 이때, 저장전극 콘택홀은 다공성의 질소가 함유된 산화막이 노출되도록 형성됨으로써, 저장전극 콘택홀이 비트라인의 하부로 식각되지 않도록 하여 비트라인의 기생캡이 증가하지 않도록 하는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자의 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
Claims (11)
- 반도체 기판 상에 형성된 산화막 계열의 제 1 층간절연막 및 다공성 질소가 함유된 산화막 계열의 제 2 층간절연막;상기 제 1 및 제 2 층간절연막을 관통하며, 상기 제 2 층간절연막의 높이와 평탄화된 랜딩플러그;상기 랜딩플러그와 접속되는 비트라인; 및상기 랜딩플러그와 접속되는 저장전극 콘택을 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 1에 있어서,상기 제 2 층간절연막은 500Å 내지 1000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
- 청구항 1에 있어서,상기 비트라인의 측벽에 구비된 비트라인 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 1에 있어서,상기 저장전극 콘택의 측벽에 구비된 저장전극 콘택 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 산화막 계열의 제 1 층간절연막 및 다공성 질소가 함유된 산화막 계열의 제 2 층간절연막을 형성하는 단계;상기 제 1 및 제 2 층간절연막을 관통하며, 상기 제 2 층간절연막의 높이와 평탄화된 랜딩플러그를 형성하는 단계;상기 랜딩플러그와 접속되는 비트라인을 형성하는 단계; 및상기 랜딩플러그와 접속되는 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 5에 있어서,상기 랜딩플러그를 형성하는 단계는상기 제 2 층간절연막 상부에 상기 랜딩플러그를 정의하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 제 2 및 제 1 층간절연막을 식각하는 단계;전체 상부에 랜딩플러그용 도전물질을 형성하는 단계; 및상기 제 2 층간절연막이 노출되도록 상기 랜딩플러그용 도전물질에 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 5에 있어서,상기 랜딩플러그를 형성하는 단계 이후전체 상부에 제 3 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 7에 있어서,상기 비트라인을 형성하는 단계는상기 랜딩플러그가 노출되도록 상기 제 3 층간절연막을 식각하는 단계;전체 상부에 배리어 금속층, 비트라인 금속층 및 하드마스크층을 형성하는 단계;상기 하드마스크층 상에 비트라인을 정의하는 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 비트라인 금속층 및 상기 배리어 금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 7에 있어서,상기 비트라인을 형성하는 단계 이후상기 비트라인의 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 7에 있어서,상기 비트라인을 형성하는 단계 이후전체 상부에 제 4 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 9에 있어서,상기 저장전극 콘택을 형성하는 단계는상기 제 4 층간절연막의 일부를 식각하여 제 1 저장전극 콘택홀을 형성하는 단계;상기 제 1 저장전극 콘택홀의 측벽에 제 1 스페이서를 형성하는 단계;상기 제 1 스페이서를 식각마스크로 상기 랜딩플러그가 노출되도록 상기 제 4 층간절연막 및 상기 제 3 층간절연막을 식각하여 제 2 저장전극 콘택홀을 형성하는 단계;상기 제 2 저장전극 콘택홀에 클리닝 공정을 수행하여 상기 제 1 스페이서 하부에 구비된 상기 제 4 및 제 3 층간절연막을 식각하는 단계;상기 제 1 스페이서 하부 및 상기 제 3 및 제 4 층간절연막의 측벽에 제 2 스페이서를 형성하는 단계;전체 상부에 저장전극 콘택용 도전물질을 형성하는 단계; 및상기 제 4 층간절연막이 노출되도록 상기 저장전극 콘택용 도전물질에 평탄 화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090083557A KR20110025473A (ko) | 2009-09-04 | 2009-09-04 | 반도체 소자 및 그의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090083557A KR20110025473A (ko) | 2009-09-04 | 2009-09-04 | 반도체 소자 및 그의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110025473A true KR20110025473A (ko) | 2011-03-10 |
Family
ID=43933017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090083557A KR20110025473A (ko) | 2009-09-04 | 2009-09-04 | 반도체 소자 및 그의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110025473A (ko) |
-
2009
- 2009-09-04 KR KR1020090083557A patent/KR20110025473A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101205173B1 (ko) | 반도체 소자의 형성 방법 | |
| KR101051577B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR101150552B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| US11049863B2 (en) | Semiconductor structure with capacitor landing pad and method of making the same | |
| KR101095828B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20130134139A (ko) | 반도체 소자 및 그 형성 방법 | |
| KR101119156B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR101095739B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| KR101186011B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR101087786B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR101076781B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR20110001136A (ko) | 반도체 소자의 제조 방법 | |
| KR101096190B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR20110025473A (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR101213941B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| US8030203B2 (en) | Method of forming metal line of semiconductor device | |
| KR20080086692A (ko) | 반도체 소자의 제조 방법 | |
| KR20090026620A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20100076752A (ko) | 반도체 장치 제조방법 | |
| KR20110051813A (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR100924208B1 (ko) | 반도체 소자 제조 방법 | |
| KR20110091211A (ko) | 반도체 소자의 제조방법 | |
| KR20100137801A (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR20080000846A (ko) | 반도체 소자의 제조 방법 | |
| KR20120047675A (ko) | 반도체 소자의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |