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CN106206714B - 半导体器件 - Google Patents

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CN106206714B CN201510216099.3A CN201510216099A CN106206714B CN 106206714 B CN106206714 B CN 106206714B CN 201510216099 A CN201510216099 A CN 201510216099A CN 106206714 B CN106206714 B CN 106206714B
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Abstract

本发明公开一种半导体器件，其包含：基底、设于基底上的栅极结构、环绕栅极结构的层间介电层、设于层间介电层内的第一接触插塞、设于层间介电层上的第二介电层、设于第二介电层中并电连接第一接触插塞的第二接触插塞、以及设于第二接触插塞及第二介电层之间的侧壁子。

Description

半导体器件
技术领域
本发明涉及一种半导体器件(元件，device)，尤其涉及一种于接触插塞与介电层之间设置侧壁子的半导体器件。
背景技术
近年来，随着场效晶体管(field effect transistor,FET)器件尺寸持续地缩小，已知的平面式(planar)场效晶体管器件的发展已面临制程(制造工艺，工艺，process)上的极限。为了克服制程限制，以非平面(non-planar)的场效晶体管器件例如鳍状场效晶体管(fin field effect transistor,Fin FET)器件来取代平面晶体管器件已成为目前的主流发展趋势。由于鳍状场效晶体管器件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子信道(沟道)区域的控制，从而降低小尺寸器件面临的漏致势垒降低(drain induced barrier lowering,DIBL)效应，并可以抑制短沟道效应(shortchannel effect,SCE)。再者，由于鳍状场效晶体管器件在同样的栅极长度下会具有更宽的沟道宽度，因而可获得加倍的漏极驱动电流。甚至，晶体管器件的阈值电压(thresholdvoltage)亦可通过调整栅极的功函数而加以调控。
然而，在已知的鳍状场效晶体管器件制程中，结合金属栅极与接触插塞等器件的制程时仍因制程上的限制遇到一些瓶颈，例如相互连接的接触插塞常因接触孔形成的精准度不佳而向外突出，造成虎牙(tiger tooth)现象并影响器件的整体电性能表现。因此如何改良现有鳍状场效晶体管制程与架构即为现今一重要课题。
发明内容
本发明的较佳实施例公开一种半导体器件，其包含：基底、设于该基底上的栅极结构、环绕该栅极结构的层间介电层、设于该层间介电层内的第一接触插塞、设于该层间介电层上的第二介电层、设于该第二介电层中并电连接该第一接触插塞的第二接触插塞、以及设于该第二接触插塞及该第二介电层之间的侧壁子。
该半导体器件还可包含：设于该层间介电层上的第一介电层；设于该层间介电层及该第一介电层中的该第一接触插塞；设于该第一介电层上的停止层；以及设于该停止层及该第二介电层中的该第二接触插塞。
该第一介电层及该第二介电层可包含氧化硅。
该停止层可包含氮化硅。
该侧壁子可选自氧化硅、氮化硅、氮氧化硅及氮碳化硅。
本发明的另一实施例公开一种半导体器件，其包含：基底、设于该基底上的栅极结构、环绕该栅极结构的层间介电层、设于该层间介电层内的第一接触插塞、设于该层间介电层上的第二介电层、设于该第二介电层中并电连接该第一接触插塞和该栅极结构的第二接触插塞、以及设于该第二接触插塞及该第二介电层之间的侧壁子。
该半导体器件还可包含：设于该层间介电层上的第一介电层；设于该层间介电层及该第一介电层中的该第一接触插塞；设于该第一介电层上的停止层；以及设于该停止层、该第一介电层及该第二介电层中的该第二接触插塞。
该第一介电层及该第二介电层可包含氧化硅。
该停止层可包含氮化硅。
该侧壁子可选自氧化硅、氮化硅、氮氧化硅及氮碳化硅。
该半导体器件还可包含截头侧壁子，其设于该第二介电层中并设于该第一接触插塞及该栅极结构之间。
附图说明
图1至图3为本发明的较佳实施例的制作半导体器件的方法示意图。
图4至图7为本发明的另一实施例的制作半导体器件的制程示意图。
具体实施方式
请参照图1至图3，图1至图3为本发明的较佳实施例的制作半导体器件的方法示意图。如图1所示，首先提供基底12，例如硅基底或绝缘体上硅(硅覆绝缘)(SOI)基板，其上可定义有晶体管区，例如PMOS晶体管区或NMOS晶体管区。基底12上具有至少一鳍状结构14及一绝缘层(图未示出)，其中鳍状结构14的底部被绝缘层例如氧化硅所包覆而形成浅沟槽隔离，且部分的鳍状结构14上另外分别设有多个(复数个)栅极结构16、18、20、22。需注意的是，本实施例虽以四个栅极结构为例，但栅极结构的数量并不局限于此，而是可视制程需求任意调整。
鳍状结构14的形成方式可以包括先形成图案化掩模(图未示出)于基底12上，再经过蚀刻制程，将图案化掩模的图案转移至基底12中。接着，对应于三栅极晶体管器件及双栅极鳍状晶体管器件结构特性的不同，可选择性去除或留下图案化掩模，并利用沉积、化学机械研磨(chemical mechanical polishing,CMP)及回蚀刻制程而形成环绕鳍状结构14底部的浅沟槽隔离。除此之外，鳍状结构14的形成方式还可以是先制作图案化硬掩模层(图未示出)于基底12上，并利用磊晶(外延)制程于被图案化硬掩模层暴露的基底12上生长出半导体层，此半导体层即可作为相对应的鳍状结构14。同样地，还可以选择性去除或留下图案化硬掩模层，并通过沉积、CMP及回蚀刻制程形成浅沟槽隔离以包覆住鳍状结构14的底部。另外，当基底12为绝缘体上硅(SOI)基板时，则可利用图案化掩模来蚀刻基底上的半导体层，并停止于此半导体层下方的底氧化层以形成鳍状结构，故可省略前述制作浅沟槽隔离的步骤。
栅极结构16、18、20、22的制作方式可依据制程需求以先栅极(gate first)制程、后栅极(gate last)制程之先栅极介电层(high-k first)制程以及后栅极制程之后栅极介电层(high-k last)制程等方式制作完成。以本实施例的先栅极介电层制程为例，可先于鳍状结构14上形成较佳包含高介电常数介电层与多晶硅材料所构成的虚置栅极(图未示出)，然后于虚置栅极侧壁形成侧壁子24。接着于侧壁子24两侧的鳍状结构14和/或基底12中形成源极/漏极区域26及/或磊晶层28、选择性地于源极/漏极区域26及/或磊晶层的表面形成金属硅化物(图未示出)、形成接触孔蚀刻停止层30以覆盖虚置栅极，并形成层间介电层32于接触孔蚀刻停止层30上。
之后可进行金属栅极置换(replacement metal gate)制程，先平坦化部分的层间介电层32及接触孔蚀刻停止层30，并再将虚置栅极转换为金属栅极的栅极结构16、18、20、22。金属栅极置换制程可包括先进行选择性的干蚀刻或湿蚀刻制程，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除虚置栅极中的多晶硅材料以于层间介电层32与侧壁子24中形成凹槽。之后形成至少包含U型功函数金属层34与低阻抗金属层36的导电层于该凹槽内，并再搭配进行平坦化制程使U型功函数金属层34与低阻抗金属层36的表面与层间介电层32表面齐平。其中，依先栅极介电层(high-k first)制程或后栅极介电层(high-k last)制程的不同，高介电常数介电层(图未示出)的剖面可为一字形或U字形。
在本实施例中，功函数金属层34较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层34可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层34可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层34与低阻抗金属层36之间可包含另一阻挡层(图未示出)，其中阻挡层的材料可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层36则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合。由于依据金属栅极置换制程将虚置栅极转换为金属栅极是本领域技术人员所熟知的技艺，在此不另加赘述。
形成栅极结构16、18、20、22后，可先形成第一介电层38于栅极结构16、18、20、22与层间介电层32上，然后利用光刻及蚀刻制程去除部分第一介电层38、部分层间介电层32及部分接触孔蚀刻停止层30以形成多个接触孔(图未示出)以暴露出磊晶层28。之后于各接触孔中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻挡层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等低电阻材料或其组合的低阻抗金属层，并搭配进行平坦化制程，例如以化学机械研磨去除部分金属材料以分别形成接触插塞40于各接触孔内并电连接相应的源极/漏极区域26。接着形成停止层42于第一介电层38与各接触插塞40上。在本实施例中，第一介电层38与停止层42较佳包含不同的材料，例如第一介电层38较佳包含氧化硅而停止层42包含氮化硅，但不局限于此。
如图2所示，然后形成第二介电层44于停止层42上，并再利用光刻及蚀刻制程去除部分第二介电层44以形成多个接触孔46于相应的接触插塞40上并暴露出停止层42的表面。接着进行例如原子层沉积(atomic layer deposition,ALD)制程以形成材料层于第二介电层44上并将其填入接触孔46内，然后利用蚀刻去除部分第二介电层44表面与部分停止层42表面的材料层以形成侧壁子48于接触孔46内。
随后如图3所示，进行另一接触插塞制程，例如先去除部分停止层42，然后于各接触孔46中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻挡层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层，并搭配进行平坦化制程，例如以化学机械研磨去除部分金属材料以分别形成接触插塞50于各接触孔46内并电连接接触插塞40。至此即完成本发明较佳实施例的半导体器件的制作。
又如图3所示，本发明另外公开一种半导体器件结构，其主要包含：基底12，设于基底12上的多个栅极结构16、18、20、22，环绕并切齐(齐平)于栅极结构16、18、20、22的层间介电层32，设于层间介电层32与栅极结构16、18、20、22上的第一介电层38，设于层间介电层32与第一介电层38中并切齐于第一介电层38的多个接触插塞40，设于第一介电层38上的停止层42，设于停止层42上的第二介电层44，设于停止层42与第二介电层44中并分别电连接底下相应的各接触插塞40的多个接触插塞50，以及设于接触插塞50及第二介电层44之间并位于停止层42上的侧壁子48。在本实施例中，第一介电层38与第二介电层44较佳由氧化硅所构成，停止层42较佳由氮化硅所构成，而侧壁子48则较佳包含不同于第二介电层44及停止层42的介电材料，例如可选自氧化硅、氮化硅、氮氧化硅及氮碳化硅，但侧壁子48亦可为包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等类似于前述的阻挡层的导电材料。
请继续参照图4至图7，图4至图7为本发明另一实施例的制作半导体器件的制程示意图。如图4所示，首先依据前述实施例中图1至图2的制程于基底12上形成包含U型功函数金属层34与低阻抗金属层36的栅极结构20、侧壁子24、源极/漏极区域26、磊晶层28、接触孔蚀刻停止层30及层间介电层32等元件。其中为了突显元件之间的关系，本实施例仅以一个栅极结构20为例进行说明，但在实际制程上栅极结构的数量并不局限于此，而可视制程需求任意调整。
然后于栅极结构20与层间介电层32上形成第一介电层38，形成接触插塞40于层间介电层32与第一介电层38中以电连接源极/漏极区域26，依序形成停止层42与第二介电层44于第一介电层38与接触插塞40上，以蚀刻去除部分第二介电层44以形成接触孔，并再形成侧壁子48于接触孔内。
接着形成掩模层，例如依序形成有机介电层(organic dielectric layer,ODL)52、含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflectivecoating,SHB)层54以及图案化光刻胶56于第二介电层44与侧壁子48上，其中ODL 52较佳填满侧壁子48之间的接触孔。
然后如图5所示，先利用图案化光刻胶56为掩模进行蚀刻制程，去除部分SHB 54及部分ODL 52以暴露出栅极结构20上方的第二介电层44的表面，然后继续往下去除位于栅极结构20正上方的部分第二介电层44并停止于停止层42上，其中图案化光刻胶56与SHB 54可于去除部分第二介电层44时被消耗完，或者可选择性地以另一道蚀刻再完全移除图案化光刻胶56与SHB 54。在本实施例中，部分位于第二介电层44中且设于栅极结构20与接触插塞40之间的侧壁子48较佳于去除图案化光刻胶56的过程中被部分去除而形成截头侧壁子58，使其上表面略低于另一边的侧壁子48。
如图6所示，接着以ODL 52为掩模进行另一蚀刻制程，去除位于栅极结构20正上方的部分停止层42及部分第一介电层38并暴露出栅极结构20顶表面，其中截头侧壁子58较佳于此阶段的蚀刻制程中被再次蚀刻而使其高度再次降低。
随后如图7所示，进行灰化(ash)制程去除ODL 52，并利用另一道蚀刻制程去除接触插塞40正上方的部分停止层42，以形成开口(图未示出)且同时暴露出接触插塞40与栅极结构20的表面。接着于开口中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻挡层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层，并搭配进行平坦化制程，例如以化学机械研磨去除部分金属材料以形成接触插塞60且同时电连接接触插塞40和栅极结构20。
如图7中所示，本发明另外公开一种半导体器件结构，其主要包含：基底12，设于基底12上的栅极结构20，环绕栅极结构20的层间介电层32，设于层间介电层32与栅极结构20上的第一介电层38，设于层间介电层32与第一介电层38中的接触插塞40，设于第一介电层38上的停止层42，设于停止层42上的第二介电层44，设于第一介电层38、停止层42与第二介电层44中并电连接底下的接触插塞40与栅极结构20的接触插塞60，设于接触插塞40与第二介电层44之间的侧壁子48，以及设于接触插塞40与栅极结构20之间的截头侧壁子58。在本实施例中，第一介电层38与第二介电层44较佳由氧化硅所构成，停止层42较佳由氮化硅所构成，而侧壁子48与截头侧壁子58则较佳选自氧化硅、氮化硅、氮氧化硅及氮碳化硅。但不局限于此，侧壁子48与截头侧壁子58亦可为包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等类似于前述的阻挡层的导电材料。
需注意的是，本实施例的侧壁子较佳更细部包含侧壁子48与截头侧壁子58，其环绕接触插塞40正上方的接触插塞60，其中侧壁子48设于接触插塞40与第二介电层44之间且其顶表面约略切齐于第二介电层44的顶表面。截头侧壁子58则设于第二介电层44中以及接触插塞40与栅极结构20之间，其中截头侧壁子58的顶表面较佳设于第二介电层44的上下表面之间，甚至低于第二介电层44整体高度的二分之一。
此外，依据本发明的又一实施例，本发明又可于前述制程中选择完全去除截头侧壁子58，使位于第二介电层44中以及接触插塞40与栅极结构20之间的接触插塞60直接接触停止层42，或接触插塞40与栅极结构20之间不留下任何侧壁子，此实施例也属本发明所涵盖的范围。
综上所述，本发明主要于层间介电层与栅极结构上方的介电层与接触插塞之间设置侧壁子，其中接触插塞较佳电连接栅极结构两侧的源极/漏极区域。依据本发明较佳实施例，通过侧壁子的设置，或利用侧壁子来填补原本接触孔过大的缝隙，本发明可改善已知的制作接触插塞时因开口的精确度不佳而产生虎牙的问题。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所作的等同变化与修饰，皆应属于本发明的涵盖范围。
主要器件符号说明
12 基底 14 鳍状结构
16 栅极结构 18 栅极结构
20 栅极结构 22 栅极结构
24 侧壁子 26 源极/漏极区域
28 磊晶层 30 接触孔蚀刻停止层
32 层间介电层 34 功函数金属层
36 低阻抗金属层 38 第一介电层
40 接触插塞 42 停止层
44 第二介电层 46 接触孔
48 侧壁子 50 接触插塞
52 有机介电层 54 含硅硬掩模与抗反射层
56 图案化光刻胶 58 截头侧壁子
60 接触插塞

Claims (11)

1.一种半导体器件，包含：
基底；
设于该基底上的栅极结构；
环绕该栅极结构的层间介电层；
设于该层间介电层内的第一接触插塞；
设于该层间介电层上的第二介电层；
设于该层间介电层以及该第二介电层之间的停止层；
设于该第二介电层及该停止层中并电连接该第一接触插塞的第二接触插塞；以及
设于该第二接触插塞及该第二介电层之间并位于该停止层上的侧壁子。
2.如权利要求1所述的半导体器件，还包含：
设于该层间介电层及该停止层之间的第一介电层，其中，该第一接触插塞设于该层间介电层及该第一介电层中。
3.如权利要求2所述的半导体器件，其中该第一介电层及该第二介电层包含氧化硅。
4.如权利要求2所述的半导体器件，其中该停止层包含氮化硅。
5.如权利要求1所述的半导体器件，其中该侧壁子选自氧化硅、氮化硅、氮氧化硅及氮碳化硅。
6.一种半导体器件，包含：
基底；
设于该基底上的栅极结构；
环绕该栅极结构的层间介电层；
设于该层间介电层内的第一接触插塞；
设于该层间介电层上的第二介电层；
设于该层间介电层以及该第二介电层之间的停止层；
设于该第二介电层及该停止层中并电连接该第一接触插塞及该栅极结构的第二接触插塞；以及
设于该第二接触插塞及该第二介电层之间并位于该停止层上的侧壁子。
7.如权利要求6所述的半导体器件，还包含：
设于该层间介电层及该停止层之间的第一介电层，其中该第一接触插塞设于该层间介电层及该第一介电层中。
8.如权利要求7所述的半导体器件，其中该第一介电层及该第二介电层包含氧化硅。
9.如权利要求7所述的半导体器件，其中该停止层包含氮化硅。
10.如权利要求6所述的半导体器件，其中该侧壁子选自氧化硅、氮化硅、氮氧化硅及氮碳化硅。
11.如权利要求6所述的半导体器件，还包含截头侧壁子，其设于该第二介电层中并设于该第一接触插塞及该栅极结构之间。
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