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KR101831936B1 - 박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법이 제공된다. 박막 형성 방법은 유기 실리콘 소스를 공급하여, 하부막 상에 실리콘 씨드 입자들이 흡착된 실리콘 씨드층을 형성하는 것, 및 무기 실리콘 소스를 공급하여, 실리콘 원자들이 흡착된 하부막 상에 실리콘 박막을 증착하는 것을 포함한다.

Description

박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 {Method for forming a thin film and method for manufacturing a semiconductor device by using the same}
본 발명은 박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 실리콘 박막을 형성하는 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 심화되고 있다. 하지만, 단순한 스케일링 다운(scaling down)에 의하여 반도체 소자를 고집적화시키는 경우에, 여러 문제점이 발생될 수 있다. 예컨대, 최소선폭이 수십 나노미터로 감소됨으로써, 반도체 소자의 제조 공정들의 마진들이 감소될 수 있다. 또한, 반도체 소자에 포함된 다양한 기능의 단일 요소들(e.g., 소자 내 다양한 구동회로들 및/또는 기억 셀 등)의 특성들을 모두 최적화시키는 것이 어려워질 수 있다.
본원 발명이 해결하고자 하는 과제는 미세한 두께를 갖는 박막 형성 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 상기 박막 형성 방법을 이용한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 박막 형성 방법은 유기 실리콘 소스를 공급하여, 하부막 상에 실리콘 씨드 입자들이 흡착된 실리콘 씨드층을 형성하는 것, 및 무기 실리콘 소스를 공급하여, 실리콘 원자들이 흡착된 하부막 상에 실리콘 박막을 증착하는 것을 포함한다.
일 실시예에 따르면, 상기 실리콘 박막은 1nm 내지 10nm의 두께를 가질 수 있다.
일 실시예에 따르면, 상기 실리콘 씨드층은 0.1nm 내지 1.0nm의 두께를 가질 수 있다.
일 실시예에 따르면, 상기 유기 실리콘 소스는 아미노기를 포함하는 실리콘 화합물일 수 있다.
일 실시예에 따르면, 상기 실리콘 박막은 다결정 구조를 가질 수 있다.
일 실시예에 따르면, 상기 실리콘 씨드층을 형성하는 것은 제 1 온도 범위에서 수행되고, 상기 실리콘 박막을 증착하는 것은 상기 제 1 온도 범위보다 높은 제 2 온도 범위에서 수행될 수 있다.
일 실시예에 따르면, 상기 실리콘 씨드층을 형성하는 것, 및 상기 실리콘 박막을 증착하는 것은 인시츄(in-situ)로 수행될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 트렌치들에 의해 반도체 기판에 정의된 활성 패턴 및 트렌치들의 내벽을 덮는 실리콘 박막을 포함하는 확장된 활성 영역을 형성하는 것, 실리콘 박막이 형성된 트렌치들을 채우는 소자 분리 구조물을 형성하는 것, 확장된 활성 영역을 가로지르는 도전 라인을 형성하는 것 및 도전 라인 양측의 상기 확장된 활성 영역 내에 불순물 영역을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 확장된 활성 영역을 형성하는 것은, 상기 반도체 기판을 이방성 식각하여 상기 트렌치들을 형성하는 것, 유기 실리콘 소스를 공급하여, 상기 트렌치 내벽에 실리콘 씨드 입자들이 흡착된 실리콘 씨드층을 형성하는 것, 및 무기 실리콘 소스를 공급하여, 상기 실리콘 원자들이 흡착된 상기 트렌치 내벽에 다결정 실리콘 박막을 증착하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴의 상부 폭은 상기 트렌치의 상부 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 실리콘 박막의 상부면은 상기 활성 패턴의 상부면과 공면(coplanar)을 이룰 수 있다.
일 실시예에 따르면, 상기 실리콘 박막은 상기 트렌치의 내벽에서 상기 반도체 기판의 상부면으로 연장될 수 있다.
일 실시예에 따르면, 상기 소자 분리 구조물은 상기 트렌치의 바닥면과 직접 접촉될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 1nm 내지 10nm의 두께를 가지면서, 평탄도 및 표면특성이 향상된 실리콘 박막을 형성할 수 있다.
본 발명의 실시예들에 따르면, 미세한 두께를 갖는 실리콘 박막을 이용하여 반도체 소자의 활성 영역의 면적을 증가시킬 수 있다. 즉, 제한된 면적 내에서 확장된 활성 영역을 확보할 수 있다. 이에 따라 반도체 메모리 소자의 전기적 특성(예를 들어, 전류 특성)을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예들에 따른 박막 형성 방법을 순서대로 나타내는 도면들이다.
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 박막 형성 방법을 보다 자세히 나타내는 모식도들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 박막 형성 방법이 가능한 반도체 제조 장비를 개략적으로 나타내는 도면들이다.
도 4 내지 도 8은 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 소자 분리 구조물을 형성하는 방법을 나타내는 도면들이다.
도 9 내지 도 12은 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 반도체 소자의 제조 방법을 나타내는 도면들이다.
도 13 내지 도 21은 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 반도체 메모리 소자의 제조 방법을 나타내는 도면들이다.
도 22는 발명의 실시예들에 따른 박막 형성 방법을 이용하여 형성된 또 다른 반도체 메모리 소자를 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 형성된 3차원 반도체 메모리 장치를 나타내는 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 1d는 본 발명의 실시예들에 따른 박막 형성 방법을 순서대로 나타내는 도면들이다.
도 1a를 참조하면, 반도체 소자들을 형성하기 위한 하부막(100)을 준비한다. 하부막(100) 표면에는 댕글링 본드들 및 결함들(10)이 존재할 수 있다. 댕글링 본드 및 결함들(10)은 박막을 형성할 때 박막 내 및 계면에 물리적 결함을 생성시킬 수 있으며, 표면특성(surface morphology)을 저하시키는 원인이 될 수 있다.
실시예들에 따르면, 하부막(100)은 반도체 물질, 도전 물질, 절연 물질 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 하부막(100)이 반도체 물질로 이루어진 경우, 하부막(100)은 반도체 기판 또는 반도체 에피택셜층일 수도 있다. 예를 들어, 하부막(100)이 절연 물질로 이루어진 경우, 하부막(100)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 하부막(100)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다. 예를 들어, 하부막(100)이 도전 물질로 이루어진 경우, 하부막(100)은 폴리실리콘, 금속 실리사이드, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
또한, 하부막(100)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 또한, 하부막(100)은 적층된 복수개의 절연막들을 포함할 수 있으며, 적층된 절연막들 사이에 도전막 또는 반도체막을 포함할 수 있다. 또한, 하부막(100)은 반도체 패턴, 도전 패턴 및 절연 패턴 중 적어도 어느 하나를 포함할 수 있다.
도 1b를 참조하면, 하부막(100) 표면으로 유기 실리콘 소스를 제공한다. 유기 실리콘 소스를 제공함에 따라, 댕글링 본드들 및 결함들(10)이 존재하는 하부막(100) 표면에 실리콘 씨드 입자들(25)이 화학적 흡착(chemisorption)될 수 있다. 이에 따라, 하부막(100) 표면에 실리콘 원자들로 이루어진 실리콘 씨드층(20)이 형성될 수 있다. 일 실시예에 따르면, 실리콘 씨드층(20)은 약 0.1nm 내지 1.0nm의 두께를 가질 수 있다.
실시예들에 따르면, 유기 실리콘 소스는 아미노기를 포함하는 실리콘 화합물일 수 있다. 또한, 유기 실리콘 소스는 CxHy(여기서, x 및 y는 1 이상의 정수) 함유하는 실리콘 화합물일 수 있다. 예를 들어, 유기 실리콘 소스로 BTBAS(BisTertButylAminoSilane), DIPAS(DiIsoPropylAminoSilane), BDEAS(BisDiEthylAminoSilane), BEMAS(BisEthylMethylAminoSilane), DPAS(DiPropylAminoSilane), DEAS(DiEthylAminoSilane), DMAS(DiMethylAminoSilane), BDMAS(BisDimethylAminoSilane), 3DMAS(TrisDimethylAminoSilane), 및 4DMAS(tetrakis(DimethylAminoSilane)) 중 어느 하나가 하부막(100) 표면으로 제공될 수 있다.
실시예들에 따르면, 유기 실리콘 소스는 약 300℃ 내지 500℃의 온도 범위에서 제공될 수 있다. 또한, 유기 실리콘 소스는 약 1분 내지 3분동안 제공될 수 있다.
도 1c 및 도 1d를 참조하면, 실리콘 씨드층(20)이 형성된 하부막(100) 표면으로 무기 실리콘 소스를 제공한다.
실리콘 씨드 입자들(25)이 존재하지 않는 경우, 무기 실리콘 소스에 의해 증착되는 실리콘 씨드 입자들(25)은 댕글링 본드 및 결함들(10)에서 보다 두껍게 증착되고 표면 확산 속도가 느려질 수 있다. 즉, 무기 실리콘 소스 가스가 연속적으로 공급될 때, 댕글링 본드 및 결합들에서 보다 두껍게 박막이 증착될 수 있으며, 균일한 두께로 증착되는 것이 어렵다.
한편, 본 발명의 실시예들에 따르면, 하부막(100) 표면에 실리콘 씨드 입자들(25)이 존재하므로, 무기 실리콘 소스에 의해 증착되는 실리콘 원자들(30) 빠르게 표면 확산될 수 있다. 이에 따라, 실리콘 씨드 입자들(25)이 흡착된 하부막(100) 상에 보다 얇고 균일한 두께의 실리콘 박막(40)이 형성될 수 있다. 즉, 실리콘 씨드 입자들(25)이 흡착된 하부막(100) 표면에 무기 실리콘 소스를 공급하여 박막을 형성함에 따라, 도 1d에 도시된 바와 같이, 평탄도(uniformity) 및 거칠기(roughness)가 양호한 다결정 실리콘 박막(40)을 형성할 수 있다. 여기서, 다결정 실리콘 박막(40)은 약 1nm 내지 10nm의 두께를 가질 수 있다. 나아가, 실리콘 박막(40)은 다결정 구조를 가질 수 있다. 한편, 다결정 실리콘 박막(40)을 형성한 후, 열처리 공정을 수행하여 다결정 실리콘 박막(40)을 단결정화시킬 수도 있다.
실시예들에 따르면, 무기 실리콘 소스는 탄소를 포함하지 않는 실리콘 화합물일 수 있다. 예를 들어, 무기 실리콘 소스로 SiH4, Si2H6, Si3H8, SiCl4, SiCl6, SiCl2H4, 및 DCS(SiCl2H2) 중 어느 하나가 하부막(100) 표면으로 제공될 수 있다.
실시예들에 따르면, 무기 실리콘 소스는 유기 실리콘 소스를 공급할 때의 온도범위보다 높은 온도 범위에서 제공될 수 있다. 예를 들어, 무기 실리콘 소스는 약 600℃ 내지 800℃의 온도 범위에서 제공될 수 있다. 또한, 무기 실리콘 소스를 챔버로 공급하는 시간이 유기 실리콘 소스를 공급하는 시간보다 길며, 예를 들어, 약 10분 내지 30분 미만 동안 제공될 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 박막 형성 방법을 보다 자세히 나타내는 모식도들이다.
도 2a 내지 도 2c에 도시된 일 실시예에 따르면, 하부막(100)은 실리콘 기판 또는 실리콘 산화막일 수 있다. 도 2a를 참조하면, 하부막(100) 표면에는 실리콘과 결합하지 않은 댕글링 본드들 및 결함들이 존재할 수 있다. 즉, 하부막(100) 표면에 Si-OH 결합 및 Si-H 결합이 존재할 수 있다.
도 2b를 참조하면, 댕글링 본드들 및 결함들이 존재하는 하부막(100)으로 유기 실리콘 소스인 아미노 실란이 제공될 수 있다. 일 실시예에서는 아미노 실란으로 DIPAS가 하부막(100)으로 제공되는 것을 예로 들어 설명한다. 하부막(100) 상으로 아미노 실란이 제공됨에 따라, 하부막(100) 표면의 하이드록실기(-OH)와 아미노실란이 화학적으로 반응하여 하부막(100) 표면에 아미노기가 화학적 흡착될 수 있다.
아미노 실란을 제공한 후에, 퍼지(purge) 단계 및 기판 가열(thermal) 단계가 수행될 수 있다. 이에 따라, 화학적으로 흡착되지 않은 아미노 실란이 제거될 수 있으며, 하부막(100) 상에 아미노기와 결합된 실리콘 씨드 입자들이 잔류할 수 있다. 또한, 퍼지 및 기판 가열 단계에 의해 하이드록실기와 아미노 실란의 화학적 반응에 의해 발생하는 부산물들이 제거될 수 있다.
도 2c를 참조하면, 아미노기가 표면에 존재하는 하부막(100)으로 무기 실리콘 소스가 제공될 수 있다. 일 실시예에서 무기 실리콘 소스로 Si2H6 가스가 하부막(100)으로 제공될 수 있다. 이에 따라, Si2H6와 하부막(100) 표면에 결합된 아미노기가 화학적 반응하여, 실리콘 원자들이 하부막(100) 상에 증착될 수 있다. 즉, 하나의 질소 원자에 2개의 실리콘 원들이 결합되어 하부막(100) 상에 평탄도 및 거칠기가 양호한 다결정 실리콘 박막(120)이 증착될 수 있다. 일 실시예에 따르면, 약 1nm 내지 10nm의 얇은 두께의 다결정 실리콘 박막(120)이 증착될 수 있다.
이하, 도 3a 및 도 3b를 참조하여, 본 발명의 실시예들에 따른 박막 형성 방법이 가능한 반도체 제조 장비들에 대해 설명한다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 박막 형성 방법이 가능한 반도체 제조 장비를 개략적으로 나타내는 도면들이다.
도 3a에 도시된 실시예에 따르면, 반도체 제조 장비는 기판(즉, 웨이퍼)이 안착되는 매엽식(single-type) 챔버(1000)를 포함할 수 있다. 매엽식 챔버(1000) 내에는 하나의 반도체 기판(100)이 안착되는 진공척(1100)과 반도체 기판(100)으로 공정 가스를 분사하는 샤워 헤드(1200)를 구비할 수 있다. 진공척(1100)은 박막 형성 공정시 기판을 가열하는 히터를 구비할 수 있다.
도 3b에 도시된 실시예에 따르면, 반도체 제조 장비는 복수 개의 반도체 기판들(100)이 안착되는 보트(1150)를 구비하는 배치식(batch-type) 챔버(1000)를 포함할 수 있다. 배치식 챔버(1000)는 석영(quartz) 재질의 내부튜브(1000a)와 외부튜브(1000b)를 구비하며, 내부튜브(1000b)는 상하부가 모두 개방된 원통 형상을 가질 수 있다. 외부튜브(1000a) 외측에는 외부튜브(1000a)를 감싸는 히터(미도시)를 구비하며, 히터(미도시)는 박막 형성 공정 중 챔버(1000) 내부의 온도를 유지시킨다. 도 3b에 도시된 반도체 제조 장비는 공정이 수행되는 복수 개의 반도체 기판들(100)이 보트(1150)에 탑재되어, 복수의 반도체 기판들(100)에 동시에 실리콘 박막을 형성할 수 있다.
도 3a 및 도 3b에 도시된 반도체 제조 방비는 박막 형성시 이용되는 공정 가스들을 챔버(1000)로 공급하는 가스 공급 라인(1010)을 포함한다. 실시예들에 따르면, 유기 실리콘 소스 공급부(1300), 무기 실리콘 소스 공급부(1400), 및 퍼지 가스 공급부(1500)가 가스 공급 라인(1010)에 의해 챔버(1000)에 연결될 수 있다. 그리고, 챔버(1000)로 공정 가스들의 공급은 가스 공급 제어기에 의해 공정 가스들 각각의 공급이 제어될 수 있다.
일 실시예에 따르면, 유기 실리콘 소스 공급부(1300)는 유기 실리콘 소스인 BTBAS, DIPAS, BDEAS, BEMAS, DPAS, DEAS, DMAS, BDMAS, 3DMAS, 및 4DMAS 중 어느 하나를 가스 형태로 챔버(1000)에 공급한다. 무기 실리콘 소스 공급부(1400)는 SiH4, Si2H6, Si3H8, SiCl4, SiCl6, SiCl2H4, 및 DCS(SiCl2H2) 중 하나를 가스 형태로 챔버(1000)에 공급한다. 퍼지 가스 공급부(1500)는 아르곤(Ar) 또는 질소(N2)와 같은 불활성 가스를 챔버(1000)로 공급한다.
나아가, 도 3a 및 도 3b에 도시된 챔버들(1000)에는 박막 형성시 발생되는 부산물들 및 공정 가스들을 배출시키는 배기 라인(1020)이 연결될 수 있다. 배기 라인(1020)은 진공 펌프(미도시)와 연결되어, 박막 형성 공정시 진공 상태로 유지될 수 있다.
도 3a 및 도 3b를 참조하여 설명된 반도체 제조 장비를 이용하여 본 발명의 실시예들에 따른 실리콘 박막을 형성하는 방법에 대해 설명한다.
본 발명의 실시예들에 따르면, 실리콘 박막은 하나의 챔버(1000) 내에 유기 실리콘 소스 및 무기 실리콘 소스를 공급함으로써 형성될 수 있다. 즉, 실리콘 박막(120)은 인시츄(in-situ)로 형성될 수 있다.
상세하게, 박막 형성 공정을 위해 반도체 기판(100)이 안착된 챔버(1000)로 유기 실리콘 소스를 공급한다. 유기 실리콘 소스를 공급하기 전후에 퍼지 가스가 공급될 수 있다. 그리고, 유기 실리콘 소스를 공급함에 따라 도 2a에 도시된 것처럼, 반도체 기판(100) 상에 실리콘 씨드 입자들이 화학적 흡착될 수 있다. 이후, 실리콘 씨드 입자들이 흡착된 기판으로 무기 실리콘 소스가 공급된다.
일 실시예에 따르면, 유기 실리콘 가스를 공급하는 동안 챔버(1000) 내부의 온도는 약 300℃ 내지 600℃로 유지될 수 있다. 그리고, 유기 실리콘 가스를 공급하는 동안 챔버(1000) 내부의 압력은 약 100Pa 내지 150Pa로 유지 될 수 있다. 또한, 유기 실리콘 소스 가스를 챔버(1000)로 공급하는 시간은 약 1분 내지 3분 미만일 수 있다.
일 실시예에 따르면, 무기 실리콘 가스를 공급하는 동안 챔버(1000) 내부의 온도는 유기 실리콘 가스를 공급하는 동안 챔버(1000) 내부의 온도보다 높을 수 있다. 예를 들어, 무기 실리콘 소스를 공급하는 동안 챔버(1000) 내부의 온도는 약 600℃ 내지 800℃로 유지될 수 있다. 또한, 무기 실리콘 소스를 챔버(1000)로 공급하는 시간이 유기 실리콘 소스를 공급하는 시간보다 길며, 예를 들어, 약 10분 내지 30분 미만일 수 있다.
도 4 내지 도 8은 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 소자 분리 구조물을 형성하는 방법을 나타내는 도면들이다.
도 4를 참조하면, 반도체 기판(100)에 활성 패턴들(101)을 정의하는 트렌치들(103)을 형성한다. 반도체 기판(100)에 트렌치들(103)을 형성하는 것은, 반도체 기판(100) 상에 마스크 패턴(110)을 형성하는 것과, 마스크 패턴(110)을 이용하여 반도체 기판(100)을 소정 깊이로 식각하는 것을 포함한다.
구체적으로, 반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
마스크 패턴(110)을 형성하는 것은, 반도체 기판(100) 상에 실리콘 산화막(111) 및 하드 마스크막(113)을 차례로 적층하는 것, 하드 마스크막(113) 상에 활성 패턴(101)을 정의하는 포토레지스트 패턴(미도시)을 형성하는 것, 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여, 반도체 기판(100)의 상면이 노출되도록 하드 마스크막(113) 및 실리콘 산화막(111)을 차례로 이방성 식각하는 것을 포함할 수 있다. 마스크 패턴(110)을 형성한 후에 포토레지스트 패턴(미도시)은 제거될 수 있다. 여기서, 하드 마스크막(113)의 두께는 반도체 기판(100)에 형성되는 트렌치(103)의 깊이에 따라 달라질 수 있다. 실리콘 산화막(111)은 반도체 기판(100)과 하드 마스크막(113) 간의 스트레스를 완화시킬 수 있으며, 반도체 기판(100)을 열산화(thermal oxidation)시켜 형성할 수 있다.
이어서, 마스크 패턴(110)을 식각 마스크로 사용하여, 반도체 기판(100)을 소정 깊이까지 이방성 식각한다. 이에 따라, 활성 패턴(101)을 정의하는 트렌치(103)가 반도체 기판(100)에 형성될 수 있다. 이방성 식각 공정에 의해 트렌치(103)는 상부 폭보다 하부 폭이 작게 형성될 수 있다. 즉, 트렌치(103)는 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다. 또한, 트렌치(103)는 약 2:1 이상의 종횡비(aspect ratio)를 가질 수 있으며, 반도체 소자의 집적도 증가에 따라, 트렌치(103)의 종횡비가 증가될 수 있다. 이에 더하여, 반도체 소자의 집적도가 증가함에 따라, 트렌치(103)의 상부 폭(WT)이 활성 패턴(101)의 상부 폭(WA)과 실질적으로 동일하거나 클 수 있다. 즉, 반도체 소자의 집적도가 증가로 인해 활성 패턴(101)의 면적이 감소될 수 있다. 예를 들어, 활성 패턴(101)의 상부 폭(WA)은 약 10nm 내지 40nm일 수 있다.
나아가, 트렌치(103)에 노출된 반도체 기판(100)의 표면에는 댕글링 본드들 및 이방성 식각에 의한 발생된 결함들이 존재할 수 있다. 즉, 트렌치(103)의 내벽에는 Si-OH 결합 및 Si-H 결합이 존재할 수 있다.
도 5를 참조하면, 트렌치(103) 내벽에 실리콘 씨드층(121)을 형성한다.
실리콘 씨드층(121)은 도 1b 및 도 2b를 참조하여 설명한 것처럼, 유기 실리콘 소스를 이용하여 트렌치(103) 내벽에 실리콘 씨드 입자들을 화학적 흡착시켜 형성될 수 있다. 일 실시예에 따르면, 유기 실리콘 소스는 아미노기를 포함하는 실리콘 화합물일 수 있다. 또한, 유기 실리콘 소스는 CxHy(여기서, x 및 y는 1 이상의 정수) 함유하는 실리콘 화합물일 수 있다. 일 실시예에 따르면, 실리콘 씨드층(121)은 약 0.1nm 내지 1.0nm의 두께를 가질 수 있다.
나아가, 일 실시예에 따르면, 트렌치(103)의 종횡비가 증가함에 따라, 트렌치(103)의 바닥면에서 실리콘 씨드 입자들의 흡착이 트렌치(103)의 측벽에서보다 감소될 수 있다. 따라서, 실리콘 씨드층(121)은 트렌치(103)의 측벽에 선택적으로 형성될 수도 있다. 또한, 실리콘 씨드층(121)은 마스크 패턴들(110)의 표면에도 흡착될 수 있다.
도 6을 참조하면, 실리콘 씨드층(121)이 형성된 트렌치(103) 내벽에 다결정 실리콘 박막(123)을 증착한다. 이에 따라, 트렌치(103) 내벽에 실리콘 박막(120)이 형성될 수 있다.
다결정 실리콘 박막(123)은, 도 1c 및 도 2c를 참조하여 설명한 것처럼, 무기 실리콘 소스를 이용하여 증착될 수 있다. 또한, 다결정 실리콘 박막(123)을 증착하는 것은, 실리콘 씨드층(121)을 형성한 후에 하나의 반도체 제조 장비 내에서 인-시츄로 수행될 수 있다. 이 때, 다결정 실리콘 박막(123)은 약 1nm 내지 10nm의 두께(T)로 증착될 수 있으며, 트렌치(103) 내벽을 균일한 두께(T)로 덮을 수 있다. 나아가, 트렌치(103)의 종횡비가 증가하는 경우, 다결정 실리콘 박막(123)이 트렌치(103)의 바닥면에 증착되지 않을 수 있다. 즉, 다결정 실리콘 박막(123)이 트렌치(103)의 측벽에 선택적으로 증착될 수도 있다. 또한, 실리콘 씨드층(121)은 마스크 패턴들(110)의 표면에도 증착될 수 있다. 이와 같이 다결정 실리콘 박막(123)을 형성한 후, 열처리 공정을 수행함으로써, 다결정 실리콘 박막(123)을 단결정화시킬 수도 있다.
도 7을 참조하면, 실리콘 박막(120)이 형성된 트렌치(103) 내에 산화막 라이너(131) 및 질화막 라이너(133)를 형성한다.
상세하게, 산화막 라이너(131) 및 질화막 라이너(133)가 실리콘 박막(120)이 형성된 구조물에 표면에 컨포말하게 형성될 수 있다. 산화막 라이너(131)는 열산화 공정을 수행하여 형성될 수 있다. 이러한 열산화 공정은, 트렌치(103)의 내벽을 외부로 노출시킨 상태에서 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법을 이용하여 형성될 수 있다.
질화막 라이너(133)는 트렌치(103) 내에 채워지는 매립 절연막과 실리콘 박막(120) 사이의 산화막 라이너(131)가 두꺼워지는 것을 방지할 수 있다. 또한, 질화막 라이너(133)는 트렌치(103) 내에 채워지는 매립 절연막들의 부피 팽창에 의해 트렌치(103) 내벽에서 발생하는 스트레스를 줄일 수 있다.
또한, 산화막 라이너(131) 및 질화막 라이너(133)는 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 증착 기술을 사용하여 실시될 수 있다.
이어서, 도 8을 참조하면, 산화막 및 질화막 라이너들(131, 133)이 형성된 트렌치(103) 내에 매립 절연막(135)을 채운다. 매립 절연막(135)은 트렌치(103)의 내부를 채우면서 반도체 기판(100)의 상부까지 두껍게 형성될 수 있다. 매립 절연막(135)을 형성한 후에는 절연 물질을 치밀화(densification)시키기 위해 열처리 공정을 수행할 수 있다.
매립 절연막(135)은 갭 필(gap fill) 특성이 우수한 절연물질로 형성될 수 있으며, 예를 들어, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, O3-TEOS막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 그리고, 매립 절연막(135)은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있다. 예를 들어, CVD(chemical vapor deposition), SACVD(subatmospheric CVD), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 또는 PVD(physical vapor deposition)와 같은 증착 방법을 수행하여 형성될 수 있다.
이후, 매립 절연막(135), 산화막 및 질화막 라이너들(131, 133), 및 실리콘 박막(120)을 평탄화하는 공정 및 마스크 패턴들(도 7의 110 참조)을 제거하는 공정이 수행될 수 있다.
구체적으로, 평탄화 공정은 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정 및 에치-백 공정이 이용될 수 있다. 이에 따라, 마스크 패턴(도 7의 110 참조) 상에서 실리콘 박막(120), 및 산화막 및 질화막 라이너들(131, 133)의 일부가 제거될 수 있다.
이어서, 마스크 패턴들(도 7의 110 참조)을 제거함에 따라, 활성 패턴(101)의 상부면이 노출될 수 있다. 또한, 마스크 패턴(도 7의 110 참조)을 제거하고 나면, 트렌치(103)를 채우는 구조물들은 반도체 기판(100)의 상면으로부터 돌출된 구조를 가질 수 있다. 이에 더하여, 마스크 패턴들(도 7의 110 참조)을 제거한 후에, 트렌치(103)를 채우는 구조물들에 대한 평탄화 공정이 수행될 수 있다. 이에 따라 트렌치(103) 내에 소자 분리 구조물(130)이 형성될 수 있다. 소자 분리 구조물(130)은 산화막 및 질화막 라이너들과 매립 절연막을 포함할 수 있다.
도 8에 도시된 실시예에 따르면, 소자 분리 구조물(130)과 트렌치(103) 측벽 사이에 실리콘 박막(120)이 국소적으로 형성될 수 있다. 그리고, 소자 분리 구조물(130)은 트렌치(103)의 바닥면과 직접 접촉될 수 있다. 이와 달리, 도 9에 도시된 것처럼, 실리콘 박막(120)이 트렌치(103)의 측벽들 및 바닥면 상에 형성될 수도 있다. 이에 따라 소자 분리 구조물(130)은 반도체 기판(100)과 이격될 수 있다. 나아가, 일 실시예에서, 실리콘 박막(120)의 상부면은 활성 패턴(101)의 상부면과 공면(coplanar)을 이룰 수 있다.
이와 같이, 실리콘 박막(120)을 형성함에 따라, 도 8에 도시된 것처럼, 실리콘 박막(120)은 반도체 기판(100)의 활성 패턴(101)과 함께 확장된 활성 영역(ACT)을 제공할 수 있다. 즉, 확장된 활성 영역의 폭(WB)은 활성 패턴(101)의 폭(WA)과 실리콘 박막(120)의 두께(도 6의 T 참조)의 2배의 합과 실질적으로 같을 수 있다.
도 10 내지 도 13은 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 반도체 소자의 제조 방법을 나타내는 도면들이다.
도 10을 참조하면, 반도체 기판(100)을 준비하고, 반도체 기판(100)에 활성 패턴(101)을 정의하는 트렌치들(103)을 형성한다. 일 실시예에 따르면, 트렌치들(103)을 형성한 후, 반도체 기판(100)의 상부면(100a)이 노출될 수 있다.
트렌치들(103)을 형성하는 것은, 반도체 기판(100)에 마스크 패턴들(미도시)을 형성하는 것, 및 마스크 패턴들(미도시)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각하는 것을 포함한다. 트렌치들(103)을 형성한 후에는 마스크 패턴들(미도시)이 제거될 수 있다. 이와 같이 형성된 트렌치들(103)은 상부 폭보다 하부 폭이 작을 수 있다.
도 11을 참조하면, 반도체 기판(100)의 상부면(100a) 및 트렌치들(103)의 내벽을 덮는 실리콘 박막(120)을 형성한다.
실리콘 박막(120)을 형성하는 것은, 도 1a 내지 도 1d 및 도 2a 내지 도 2c를 참조하여 설명한 것처럼, 유기 실리콘 소스를 이용하여 트렌치(103)가 형성된 반도체 기판(100) 상에 실리콘 씨드층(121)을 형성하는 것, 및 무기 실리콘 소스를 이용하여 다결정 실리콘 박막(123)을 증착하는 것을 포함한다. 이 때, 실리콘 박막(120)은 약 1nm 내지 10nm의 두께를 가질 수 있다. 다른 실시예에 따르면, 다결정 실리콘 박막(123)을 형성한 후, 열처리 공정을 수행하여 다결정 실리콘 박막(123)을 단결정화시킬 수도 있다.
도 12를 참조하면, 실리콘 박막(120)이 형성된 트렌치(103) 내에 소자 분리 구조물(130)을 형성한다.
일 실시예에서, 소자 분리 구조물(130)을 형성하는 것은, 트렌치(103) 내에 절연 물질을 채우고, 평탄화 공정을 수행하여 실리콘 박막(120)의 상부면을 노출시키는 것을 포함할 수 있다. 보다 상세하게, 소자 분리 구조물(130)을 형성하는 것은, 산화막 라이너(131) 및 질화막 라이너(133)를 실리콘 박막(120)이 형성된 구조물에 표면에 컨포말하게 형성하는 것, 라이너들(131, 133)이 형성된 트렌치들(103)을 채우는 매립 절연막(135)을 형성하는 것을 포함할 수 있다.
이와 같이, 소자 분리 구조물(130)을 형성함에 따라, 반도체 기판(100)에 확장된 활성 영역(ACT)이 정의될 수 있다. 즉, 확장된 활성 영역(ACT)은 트렌치(103)에 의해 정의된 활성 패턴(101)과 활성 패턴(101) 둘레의 실리콘 박막(120)을 포함한다. 여기서, 확장된 활성 영역(ACT)의 폭은 실질적으로 활성 패턴(101)의 폭과 실리콘 박막(120)의 두께의 2배의 합일 수 있다.
도 13를 참조하면, 반도체 기판(100)의 상부면(100a)을 덮는 실리콘 박막(120) 상에 전계 효과 트랜지스터가 형성될 수 있다.
상세하게, 실리콘 박막(120) 상에 게이트 절연막(141), 게이트 도전막(143) 및 하드 마스크막(144)이 적층된 게이트 전극 구조체가 형성될 수 있다. 그리고, 게이트 전극 구조체의 양측벽에 절연 스페이서(145)가 형성될 수 있다. 여기서, 게이트 절연막(141)은 열산화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나로 형성될 수 있다. 게이트 도전막(143)은 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나를 포함하도록 형성될 수 있다. 하드 마스크막(144) 및 절연 스페이서(145)는 실리콘 질화막으로 형성될 수 있다.
게이트 전극 구조체를 형성한 후, 게이트 전극 구조체를 이온주입 마스크로 이용하여 게이트 전극 구조체 양측의 확장된 활성 영역(ACT)에 소오스/드레인 영역들(150)을 형성한다. 일 실시예에 따르면, 소오스/드레인 영역들(150)은 실리콘 박막(120)의 일부분들 및 반도체 기판(100) 내에 불순물들을 이온주입하여 형성될 수 있다. 이와 같이 형성된 전계 효과 트랜지스터에서, 반도체 기판(100)의 상면을 덮는 실리콘 박막(120)의 일부분이 전계효과 트랜지스터의 채널로 이용될 수 있다.
이하, 본 발명의 실시예들에 따른 박막 형성 방법을 이용한 반도체 제조 방법에 대해 설명한다. 본 명세서에서 언급하는 반도체 소자는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase change RAM), RRAM(Resistance RAM), MRAM(Magnetic RAM), FRAM(Ferroelectric RAM) 및 플래시(Flash) 메모리 등의 고집적 반도체 메모리 소자, MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서 등을 포함한다. 또한, 반도체 소자는 동일 종류의 반도체 소자로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 반도체 소자들로 구성된 SOC(System On Chip)와 같은 단일 칩 데이터 처리 소자일 수도 있다.
도 14 내지 도 19는 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 반도체 메모리 소자의 제조 방법을 나타내는 도면들이다. (메모리)
도 14는 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 형성된 반도체 메모리 소자의 평면도이다. 도 15 내지 도 21는 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 반도체 메모리 소자를 제조하는 방법을 나타내는 단면도들로서, 도 14의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 선을 따라 자른 단면들을 나타낸다.
도 14 및 도 15를 참조하면, 반도체 기판(100)에 활성 패턴(101)을 정의하는 트렌치들(103)을 형성한다.
반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
트렌치들(103)을 형성하는 것은, 반도체 기판(100)에 마스크 패턴들(미도시)을 형성하는 것, 및 마스크 패턴들(미도시)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각하는 것을 포함한다. 트렌치들(103)을 형성한 후에는 마스크 패턴들(미도시)이 제거될 수 있다. 이와 같이 형성된 트렌치들(103)은 상부 폭보다 하부 폭이 작을 수 있다. 나아가, 일 실시예에 따르면, 트렌치(103)의 최소 폭이 활성 패턴(101)의 최소 폭과 실질적으로 동일하거나 클 수 있다.
나아가, 트렌치(103)에 노출된 반도체 기판(100)의 표면에는 댕글링 본드들 및 이방성 식각에 의한 발생된 결함들이 존재할 수 있다. 즉, 트렌치(103)의 내벽에는 Si-OH 결합 및 Si-H 결합이 존재할 수 있다.
도 14 및 도 16을 참조하면, 트렌치들(103) 내에 소자 분리 구조물(130)이 형성된다. 본 발명의 실시예들에 따르면, 소자 분리 구조물(130)을 형성하기 전에, 트렌치(103) 내벽을 덮는 실리콘 박막(120)이 형성된다. 일 실시예에 따르면, 실리콘 박막(120)은 트렌치(103) 내벽에서 반도체 기판(100)의 상부면으로 연장될 수 있다. 또한, 실리콘 박막(120)은 트렌치(103)의 측벽에 선택적으로 형성되어, 소자 분리 구조물(130)이 트렌치(103)의 바닥면과 직접 접촉될 수 있다. 이와 달리, 실리콘 박막(120)을 형성한 후, 반도체 기판(100)의 상부면이 노출될 수도 있다. 즉, 도 21에 도시된 실시예에서처럼, 실리콘 박막(120)이 트렌치(103)의 측벽에 국소적으로 형성될 수 있으며, 실리콘 박막(120)의 최상면은 반도체 기판(100)의 상부면과 공면(coplanar)을 이룰 수 있다.
실리콘 박막(120)을 형성하는 것은, 도 1a 내지 도 1d 및 도 2a 내지 도 2c를 참조하여 설명한 것처럼, 유기 실리콘 소스를 이용하여 트렌치(103)가 형성된 반도체 기판(100) 상에 실리콘 씨드층을 형성하는 것, 및 무기 실리콘 소스를 이용하여 실리콘 박막(120)을 증착하는 것을 포함한다. 씨드층을 형성하는 것 및 실리콘 박막(120)을 증착하는 것은 인-시츄로 진행될 수 있다.
이와 같이, 실리콘 씨드층 상에 실리콘 박막(120)을 증착함에 따라, 보다 얇고 균일한 두께의 실리콘 박막(120)이 형성될 수 있으며, 평탄도 및 표면 특성이 우수한 실리콘 박막(120)이 형성될 수 있다. 일 실시예에서, 실리콘 박막(120)은 약 1nm 내지 10nm의 두께를 가질 수 있다. 나아가, 이와 같이 형성될 실리콘 박막(120)은 다결정 구조를 가질 수 있으며, 실리콘 박막(120)을 형성한 후, 열처리 공정을 수행하여 다결정 실리콘 박막(120)을 단결정화시킬 수도 있다.
이어서, 실리콘 박막(120)이 형성된 트렌치(103) 내에 소자 분리 구조물(130)이 형성될 수 있다. 소자 분리 구조물(130)은 절연 물질로 이루어질 수 있으며, 소자 분리 구조물(130)과 실리콘 박막(120) 사이에 라이너들이 개재될 수 있다.
소자 분리 구조물(130)을 형성한 후, 반도체 기판(100)에 확장된 활성 영역(ACT)이 정의될 수 있다. 여기서, 확장된 활성 영역(ACT)은 트렌치(103)에 의해 정의된 활성 패턴(101)과 활성 패턴(101) 둘레의 실리콘 박막(120)을 포함한다. 이에 따라, 확장된 활성 영역(ACT)의 폭은 실질적으로 활성 패턴(101)의 폭과 실리콘 박막(120)의 두께의 2배의 합일 수 있다. 따라서, 반도체 소자의 집적도 증가로 인한 활성 영역의 면적 감소의 한계를 개선할 수 있다.
도 14 및 도 17을 참조하면, 반도체 기판(100) 내에 매립된 워드 라인들(WL)을 형성한다.
일 실시예에 따르면, 워드 라인들(WL)을 형성하는 것은, 확장된 활성 영역(ACT)을 가로지르는 리세스 영역들을 형성하는 것, 리세스 영역의 내벽을 덮는 게이트 절연막(211)을 형성하는 것, 및 리세스 영역 내에 도전막을 매립하는 것을 포함한다. 여기서, 워드 라인들(WL)의 상면이 반도체 기판(100) 상면보다 아래에 위치할 수 있다. 그리고, 워드 라인(WL)이 형성된 리세스 영역에는 절연 물질이 채워질 수 있다.
워드 라인들(WL) 양측의 확장된 활성 영역(ACT)에는 소오스 및 드레인 영역들(213)이 형성될 수 있다. 이와 같이, 워드 라인들(WL) 및 소오스 및 드레인 영역들(213)을 형성함에 따라 반도체 기판(100)에는 전계 효과 트랜지스터들이 형성될 수 있다. 일 실시예에서, 소오스 및 드레인 영역들(213)은 활성 패턴(101) 및 실리콘 박막(120)에 불순물들을 이온주입하여 형성될 수 있다.
도 14 및 도 18을 참조하면, 반도체 기판(100) 상에 매립된 워드 라인들(WL)을 가로지르는 비트 라인들(BL)을 형성한다.
비트 라인들(BL)은 반도체 기판(100) 상에 절연막(220)을 개재하여 형성될 수 있으며, 워드 라인들(WL)을 가로질러 배치될 수 있다. 비트 라인들(BL) 상에는 하드 마스크막(223)이 배치될 수 있다.
확장된 활성 영역(ACT)과 비트 라인(BL) 사이에는 소오스 및 드레인 영역들(213)과 비트 라인(BL)을 전기적으로 연결하는 도전 패턴들(221)이 형성될 수 있다. 일 실시예에서, 도전 패턴들(221)은 실리콘 박막(120)과 직접 접촉되도록 형성될 수 있다. 이와 달리, 도 22에 도시된 것처럼, 실리콘 박막(120)이 반도체 기판(100)의 상부면에 형성되지 않은 경우, 도전 패턴들(221)은 반도체 기판(100)과 직접 접촉될 수 있다.
도 14 및 도 19를 참조하면, 반도체 기판(100) 상에 비트 라인들(BL)을 덮는 층간 절연막(230)이 형성될 수 있다.
층간 절연막(230)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연막(230)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
한편, 층간 절연막(230)을 형성하기 전에, 비트 라인들(BL)이 형성된 반도체 기판(100)을 컨포말하게 덮는 식각 정지막(225)이 형성될 수 있다. 식각 정지막(225)은 층간 절연막(230)을 식각하는 동안에 식각 선택비를 갖는 물질로 형성될 수 있으며, 예를 들어, 식각 정지막(225)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
층간 절연막(230)에는 소오스/드레인 영역들(213)과 전기적으로 연결되는 콘택 플러그들(235)이 형성될 수 있다.
콘택 플러그들(235)은 절연막에 콘택 홀들(CH)을 형성하고, 콘택 홀 내에 도전 물질을 충진시켜 형성될 수 있다. 콘택 플러그(235)는 불순물이 도핑된 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다. 콘택 홀들 내에 형성되는 콘택 플러그들(235)은 워드 라인들(WL) 또는 비트 라인들(BL)의 선폭보다 작은 폭을 가질 수 있다.
도 20을 참조하면, 콘택 플러그들(235) 상에 각각 데이터 저장 요소(DS)가 형성될 수 있다. 데이터 저장 요소(DS)는 다양한 형태로 제공될 수 있다. 예를 들어, 데이터 저장 요소(DS)는 캐패시터(capacitor) 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다.
일 실시예에서, 데이터 저장 요소(DS)로 캐패시터가 제공되는 경우, 캐패시터는 캐패시터는 하부 전극, 캐패시터 유전막 및 상부 전극을 포함한다. 이와 달리, 데이터 저장 요소(DS)인 가변 저항체은 서로 다른 비저항들을 갖는 복수의 안정된 상태들로 변환 가능하다. 예를 들어, 가변 저항체는 자기터널접합 패턴(magnetic tunnel junction pattern), 상변화 물질 패턴, 또는 필라멘트의 생성 및 소멸이 가능한 물질 패턴일 수 있다.
도 21은 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 형성된 반도체 메모리 소자의 변형례를 나타낸다.
도 21에 도시된 실시예에 따르면, 실리콘 박막(120)이 트렌치(103)의 측벽에 국소적으로 형성될 수 있으며, 실리콘 박막(120)의 최상면은 반도체 기판(100)의 상부면과 공면(coplanar)을 이룰 수 있다.
도 22는 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 형성된 또 다른 반도체 메모리 소자를 나타내는 도면이다.
도 22를 참조하면, 반도체 메모리 소자는 복수 개의 워드 라인들(WL)과, 워드 라인들(WL)을 가로지르는 복수개의 비트 라인들(BL)을 포함한다. 그리고, 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점에 각각 메모리 셀이 배치될 수 있다. 메모리 셀들 각각은 직렬로 연결된 데이터 저장 요소(320)와 선택 소자(301)를 포함한다. 선택 소자(301)는 데이터 저장 요소(320)와 워드 라인(WL) 사이에 연결될 수 있다. 도면에는 선택 소자(301)로서 다이오드(301; diode)만을 개시하고 있으나, 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터가 이용될 수도 있다.
상세히 설명하면, 반도체 기판(100)에 활성 패턴들(101)을 정의하는 트렌치들(103)이 형성될 수 있으며, 앞에서 설명한 것처럼, 트렌치(103) 내벽을 덮는 실리콘 박막(120)이 형성될 수 있다. 그리고, 실리콘 박막(120)이 형성된 트렌치들(103) 내에 소자 분리 구조물들(130)이 형성된다. 이에 따라, 앞에서 설명한 것처럼, 반도체 메모리 소자는 트렌치(103)에 의해 정의된 활성 패턴(101)과, 트렌치(103) 내에 형성된 실리콘 박막(120)에 의해 확장된 활성 영역(ACT)을 가질 수 있다.
일 실시예에 따르면, 확장된 활성 영역(ACT) 내에 워드 라인들(WL)이 형성될 수 있다. 즉, 인접하는 소자 분리 구조물들(130) 사이에 워드 라인들(WL)이 개재된다. 일 실시예에서, 워드 라인들(WL)은 반도체 기판(100)에 불순물을 도핑하여 형성된 불순물 영역일 수 있다. 이 때, 워드 라인들(WL)은 반도체 기판(100)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 반도체 기판(100)이 P형의 반도체 물질인 경우, 워드 라인들(WL)은 고농도의 N형 불순물들을 반도체 기판(100)에 주입하여 형성될 수 있다. 이와 달리, 워드 라인들(WL)을 금속 물질을 포함하는 금속막으로 형성될 수도 있다.
복수 개의 워드 라인들(WL)을 갖는 반도체 기판(100) 상에 하부 절연막(300)이 제공된다. 하부 절연막(300)에는 콘택 홀들이 형성될 수 있다. 하부 절연막(300)에 정의된 콘택 홀들은 워드 라인(WL)의 상면을 노출시킬 수 있다. 콘택 홀 내에는 다이오드(301)가 형성될 수 있다. 다이오드(301)는 차례로 적층된 n형 반도체막(301n) 및 p형 반도체막(301p)을 포함할 수 있다. n형 반도체막(301n)과 p형 반도체막(301p)이 접하는 계면은 콘택 홀 내에 배치될 수 있다. 또한, 콘택 홀 내에는 다이오드(301)와 데이터 자장 소자(320)를 연결하는 하부 전극(310)이 형성될 수 있다.
하부 전극(310) 상에는 데이터 저장막(320)이 형성될 수 있다. . 데이터 저장막(320)은 비트 라인들(BL)은 워드 라인들(WL)을 가로질러 배치되는 비트 라인(BL)과 상부 전극(330)을 통해 연결될 수 있다. 예를 들어, 데이터 저장막(320)은 전하 트랩 물질, 상변환 물질, 가변 저항 물질, 또는 자성 물질을 포함할 수 있다. 예를 들어, 상변환 물질은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유할 수 있다. 그리고, 가변 저항 물질은 페로브스카이트(perovskite) 구조를 갖는 거대 자기저항 물질막(colossal magnetro-resistive material layer; CRM 물질막), 고온 초전도 물질막(hightemperature super conducting material layer; HTSC 물질막) 또는 2가지의 안정한 저항성 상태를 갖는 전이 금속 산화막일 수 있다.
도 23는 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 형성된 3차원 반도체 메모리 장치를 나타내는 사시도이다.
일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL)은 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 복수 개의 하부 선택 라인들(LSL1, LSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 상부 선택 라인들(USL1, USL2)을 포함한다. 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)은 기판(100) 상에 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 반도체 기둥(PL; pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판(100) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL) 사이)에 형성될 수 있다.
워드라인들(WL0-WL3)과 반도체 기둥들(PL) 사이에는 데이터 저장 요소(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장 요소(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장 요소(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
하부 선택 라인(LSL1, LSL2)과 반도체 기둥들(PL) 사이 또는 상부 선택 라인들(USL1, USL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장 요소(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 반도체 기둥들(PL)은, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)과 함께, 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 반도체 기둥들(PL)은, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 하부 선택 라인(LSL1, LSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 상부 선택 라인들(USL1, USL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL0-WL3) 및 상부 선택 라인들(USL1, USL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 반도체 기둥들(PL)에 반전 영역들(inversion layer)이 형성될 수 있다. 반도체 기둥들(PL)에 형성되는 반전 영역들은 공통 소오스 라인(CSL)으로부터 선택된 비트라인을 전기적으로 연결하는 전류 통로를 형성한다.
즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(LSL1, LSL2, USL1, USL2)에 의해 구성되는 하부 및 선택 트랜지스터들과 워드 라인들(WL0-WL3) 에 의해 구성되는 셀 트랜지스터들이 직렬 연결된 구조를 가질 수 있다.
이와 같이 반도체 기둥들(PL)을 포함하는 3차원 반도체 메모리 소자에서, 반도체 기둥들(PL)은 본 발명의 실시예들에 따른 박막 형성 방법을 이용하여 형성될 수 있다.
상세히 설명하면, 도 23에 도시된 3차원 반도체 메모리 소자를 형성하는 것은 기판(100) 상에 도전 패턴들과 절연 패턴들이 번갈아 적층된 적층 구조체를 형성하는 것과, 적층 구조체를 관통하는 복수 개의 콘택 홀들을 형성하는 것 및 콘택 홀들 내에 앞에서 상술한 반도체 기둥들(PL)을 형성하는 것을 포함할 수 있다. 여기서, 반도체 기둥들(PL)을 형성하는 것은, 콘택 홀 내에 실리콘 박막을 형성하는 것을 포함할 수 있다. 즉, 실리콘 박막을 형성하는 것은, 도 1a 내지 도 1d 및 도 2a 내지 도 2c를 참조하여 설명한 것처럼, 유기 실리콘 소스를 이용하여 실리콘 씨드층을 형성하는 것, 및 무기 실리콘 소스를 이용하여 다결정 실리콘 박막을 증착하는 것을 포함한다. 이 때, 실리콘 박막은 약 1nm 내지 10nm의 두께를 가질 수 있다. 다른 실시예에 따르면, 다결정 실리콘 박막을 형성한 후, 열처리 공정을 수행하여 다결정 실리콘 박막을 단결정화시킬 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

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  10. 반도체 기판 내에 활성 패턴을 형성하되, 상기 활성 패턴을 형성하는 것은 상기 반도체 기판에 활성부를 정의하는 트렌치를 형성하는 것 및 상기 트렌치의 내벽과 직접 접촉하는 실리콘 박막을 형성하는 것을 포함하는 것;
    상기 실리콘 박막이 형성된 상기 트렌치를 채우는 소자 분리 구조물을 형성하는 것;
    상기 활성 패턴을 가로지르는 게이트 전극을 형성하는 것; 및
    상기 게이트 전극 양측의 상기 활성 패턴 내에 소오스/드레인 영역들을 형성하는 것을 포함하되,
    상기 활성 패턴은 상기 반도체 기판 내에 정의된 상기 활성부 및 상기 실리콘 박막을 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 활성 패턴을 형성하는 것은,
    상기 반도체 기판을 이방성 식각하여 상기 트렌치들을 형성하는 것;
    유기 실리콘 소스를 공급하여, 상기 트렌치 내벽에 실리콘 씨드 입자들이 흡착된 실리콘 씨드층을 형성하는 것; 및
    무기 실리콘 소스를 공급하여, 상기 실리콘 씨드 입자들이 흡착된 상기 트렌치 내벽에 다결정 실리콘 박막을 증착하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 활성 패턴의 상부 폭은 상기 트렌치의 상부 폭보다 작은 반도체 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 실리콘 박막의 상면은 상기 활성 패턴의 상부면과 공면(coplanar)을 이루는 반도체 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 실리콘 박막은 상기 트렌치의 내벽에서 상기 반도체 기판의 상부면으로 연장되는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 실리콘 박막의 일 부분은 상기 게이트 전극과 상기 반도체 기판의 상면 사이에 배치되는 반도체 소자의 제조 방법.
  16. 제 14 항에 있어서,
    상기 소오스/드레인 영역들은 상기 실리콘 박막의 일부분들 내에 형성되는 반도체 소자의 제조 방법.
  17. 제 10 항에 있어서,
    상기 실리콘 박막은 다결정 구조를 갖는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 실리콘 박막이 단결정 구조를 갖도록 열처리 공정을 수행하는 반도체 소자의 제조 방법.
  19. 제 10 항에 있어서,
    상기 소자 분리 구조물은 상기 트렌치의 바닥면과 직접 접촉하는 반도체 소자의 제조 방법.
  20. 제 10 항에 있어서,
    상기 소자 분리 구조물을 형성하는 것은,
    상기 트렌치 내에 형성된 상기 실리콘 박막의 표면 상에 산화막 라이너를 형성하는 것;
    상기 산화막 라이너의 표면 상에 질화막 라이너를 형성하는 것;
    상기 실리콘 박막, 상기 산화막 라이너, 및 상기 질화막 라이너가 형성된 상기 트렌치를 채우는 갭-필링 절연층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.




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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130046700A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치
KR101831936B1 (ko) * 2011-12-22 2018-02-26 삼성전자주식회사 박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR101862547B1 (ko) * 2012-04-13 2018-05-31 삼성전자주식회사 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
US9105687B1 (en) * 2014-04-16 2015-08-11 Nxp B.V. Method for reducing defects in shallow trench isolation
KR102307061B1 (ko) * 2014-08-05 2021-10-05 삼성전자주식회사 반도체 소자의 커패시터 제조 방법
KR102150254B1 (ko) 2014-09-15 2020-09-02 삼성전자주식회사 반도체 소자의 제조 방법
US9553100B2 (en) 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
KR102290538B1 (ko) * 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US10461125B2 (en) 2017-08-29 2019-10-29 Micron Technology, Inc. Three dimensional memory arrays
KR102492302B1 (ko) 2018-03-20 2023-01-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10614867B2 (en) * 2018-07-31 2020-04-07 Spin Memory, Inc. Patterning of high density small feature size pillar structures
KR20200032789A (ko) * 2018-09-18 2020-03-27 에스케이하이닉스 주식회사 반도체 집적 회로 장치의 콘택 플러그 형성방법
KR20200145974A (ko) * 2019-06-21 2020-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN110379764B (zh) 2019-08-15 2024-05-03 福建省晋华集成电路有限公司 浅沟槽隔离结构及半导体器件
US11805645B2 (en) * 2019-08-16 2023-10-31 Micron Technology, Inc. Integrated assemblies having rugged material fill, and methods of forming integrated assemblies
KR20210035449A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20210121848A (ko) * 2020-03-31 2021-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20240363345A1 (en) * 2023-04-27 2024-10-31 Applied Materials, Inc. Silicon channel for bonded 3d nand devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878498B1 (ko) 2002-12-30 2009-01-15 주식회사 하이닉스반도체 트랜지스터 제조방법
US20120028437A1 (en) 2010-07-29 2012-02-02 Tokyo Electron Limited Trench-filling method and film-forming system

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001081A (en) 1988-01-19 1991-03-19 National Semiconductor Corp. Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide
US5244823A (en) 1991-05-21 1993-09-14 Sharp Kabushiki Kaisha Process for fabricating a semiconductor device
JP2989063B2 (ja) 1991-12-12 1999-12-13 キヤノン株式会社 薄膜形成装置および薄膜形成方法
JPH0817744A (ja) 1994-06-29 1996-01-19 Sony Corp ヘリコン波プラズマ装置およびこれを用いたプラズマｃｖｄ方法
JP3271453B2 (ja) * 1994-12-28 2002-04-02 三菱電機株式会社 半導体装置における素子分離領域の形成方法
US5646061A (en) 1996-04-22 1997-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Two-layer polysilicon process for forming a stacked DRAM capacitor with improved doping uniformity and a controllable shallow junction contact
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100414735B1 (ko) * 2001-12-10 2004-01-13 주식회사 하이닉스반도체 반도체소자 및 그 형성 방법
JP4421811B2 (ja) * 2002-06-25 2010-02-24 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP4750342B2 (ja) * 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置
US6930018B2 (en) 2002-07-16 2005-08-16 Texas Instruments Incorporated Shallow trench isolation structure and method
JP4368095B2 (ja) * 2002-08-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP2004153173A (ja) * 2002-10-31 2004-05-27 Sharp Corp 半導体装置の製造方法
TWI228226B (en) 2003-11-21 2005-02-21 Taiwan Semiconductor Mfg Dummy pattern layout method for improving film planarization
KR20050112662A (ko) 2004-05-27 2005-12-01 주식회사 하이닉스반도체 반도체 소자의 형성 방법
TWI299549B (en) 2006-05-25 2008-08-01 Promos Technologies Inc Semiconductor device with l-shape spacer and method of fabricating the same
KR20080039113A (ko) 2006-10-31 2008-05-07 주식회사 하이닉스반도체 플래시 메모리 소자의 저항 형성방법
KR100847308B1 (ko) * 2007-02-12 2008-07-21 삼성전자주식회사 반도체 소자 및 그 제조 방법.
JP4476313B2 (ja) 2007-07-25 2010-06-09 東京エレクトロン株式会社 成膜方法、成膜装置、および記憶媒体
US7977202B2 (en) * 2008-05-02 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing device performance drift caused by large spacings between active regions
KR101051577B1 (ko) * 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
JP5573772B2 (ja) * 2010-06-22 2014-08-20 東京エレクトロン株式会社 成膜方法及び成膜装置
KR20120059080A (ko) * 2010-11-30 2012-06-08 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
JP5514162B2 (ja) * 2011-07-22 2014-06-04 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
KR101831936B1 (ko) * 2011-12-22 2018-02-26 삼성전자주식회사 박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR101862547B1 (ko) * 2012-04-13 2018-05-31 삼성전자주식회사 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
US20150303060A1 (en) * 2014-04-16 2015-10-22 Samsung Electronics Co., Ltd. Silicon precursor, method of forming a layer using the same, and method of fabricating semiconductor device using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878498B1 (ko) 2002-12-30 2009-01-15 주식회사 하이닉스반도체 트랜지스터 제조방법
US20120028437A1 (en) 2010-07-29 2012-02-02 Tokyo Electron Limited Trench-filling method and film-forming system

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