KR102265243B1 - 반도체 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 적층형 반도체 패키지는 하부 반도체 패키지; 상기 하부 반도체 패키지 상의 상부 반도체 패키지; 및 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 연결 부재들을 포함한다.
상기 하부 반도체 패키지는 중앙의 칩 영역 및 상기 칩 영역을 둘러싸는 연결 영역을 포함하는 재배선 패턴; 상기 칩 영역 상에 배치되고, 상기 재배선 패턴과 전기적으로 연결되는 하부 반도체 칩; 상기 연결 영역 상에 배치되고, 상기 연결 부재들 및 상기 재배선 패턴을 전기적으로 연결하는 연결 기둥들; 상기 하부 반도체 칩 상의 제1 방열층; 상기 제1 방열층 상에 배치되고, 몸체부 및 상기 몸체부의 측벽으로부터 상기 연결 기둥들을 향해 돌출된 제1 돌출부들을 포함하는 제2 방열층; 및 상기 재배선 패턴 및 하부 반도체 칩을 덮는 하부 몰딩막을 포함한다.
상기 하부 반도체 패키지는 중앙의 칩 영역 및 상기 칩 영역을 둘러싸는 연결 영역을 포함하는 재배선 패턴; 상기 칩 영역 상에 배치되고, 상기 재배선 패턴과 전기적으로 연결되는 하부 반도체 칩; 상기 연결 영역 상에 배치되고, 상기 연결 부재들 및 상기 재배선 패턴을 전기적으로 연결하는 연결 기둥들; 상기 하부 반도체 칩 상의 제1 방열층; 상기 제1 방열층 상에 배치되고, 몸체부 및 상기 몸체부의 측벽으로부터 상기 연결 기둥들을 향해 돌출된 제1 돌출부들을 포함하는 제2 방열층; 및 상기 재배선 패턴 및 하부 반도체 칩을 덮는 하부 몰딩막을 포함한다.
Description
본 발명은 반도체 패키지 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지를 하부 패키지로 갖는 패키지-온-패키지 타입의 반도체 패키지에 관한 것이다.
반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한, 그 응용분야가 다양해짐에 따라 반도체 패키지의 종류도 다양해지고 있다. BGA(Ball Grid Array) 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 몰딩 공정을 진행한 후 인쇄회로 기판 하부에 솔더볼을 부착하는 방법으로 형성될 수 있다. 이러한 BGA 패키지는 몰딩 공정을 반드시 필요로 하며, 인쇄회로 기판을 사용하므로 반도체 패키지의 두께를 얇게 만드는데 한계가 있다.
BGA 패키지의 단점을 해결하기 위하여 웨이퍼 레벨 패키지(Wafer Level Package: WLP)가 제시되었다. 웨이퍼 레벨 패키지는 몰딩 공정 없이 반도체 칩 하부에 재배선 패턴을 형성하고 재배선 패턴에 바로 솔더볼을 부착시킨다. 몰딩 공정과 인쇄회로 기판을 필요로 하지 않으므로, 간단하며, 반도체 패키지의 두께를 얇게 만들 수 있다. 그러나, 웨이퍼 레벨 패키지는 그 크기가 너무 작아 국제 표준에 맞게 솔더볼의 부착이 어렵고, 핸들링이 어려우며, 테스트도 어려워진다.
이를 해결하기 위하여 팬 아웃(Fan-out) 웨이퍼 레벨 패키지가 제시되었다. 팬 아웃 웨이퍼 레벨 패키지에서는 반도체 칩의 외곽에 몰드막 등을 배치시기고 상기 몰드막 하부에도 재배선 패턴을 형성하여 솔더볼을 부착시킨다.
본 발명이 해결하고자 하는 과제는 열적 특성이 향상된 적층형 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 열적 특성 및 신뢰성이 향상된 적층형 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 적층형 반도체 패키지는 하부 반도체 패키지; 상기 하부 반도체 패키지 상의 상부 반도체 패키지; 및 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 연결 부재를 포함하되, 상기 하부 반도체 패키지는 중앙의 칩 영역 및 상기 칩 영역을 둘러싸는 연결 영역을 포함하는 재배선 패턴; 상기 칩 영역 상에 배치되고, 상기 재배선 패턴과 전기적으로 연결되는 하부 반도체 칩; 상기 연결 영역 상에 배치되고, 상기 연결 부재 및 상기 재배선 패턴을 전기적으로 연결하는 연결 기둥; 상기 하부 반도체 칩 상의 제1 방열층; 상기 제1 방열층 상에 배치되고, 몸체부 및 상기 몸체부의 측벽으로부터 상기 연결 기둥을 향해 돌출된 제1 돌출부를 포함하는 제2 방열층; 및 상기 재배선 패턴 및 하부 반도체 칩을 덮는 하부 몰딩막을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 방열층의 측벽은 상기 하부 반도체 칩의 측벽과 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 제2 방열층의 적어도 일부는 상기 연결 영역 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 제1 돌출부는 상기 연결 영역 상으로 연장될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 제2 방열층의 넓이는 상기 하부 반도체 칩의 넓이보다 클 수 있다.
일 실시예에 따르면, 상기 연결 기둥은 기둥부 및 상기 기둥부의 측벽에서 상기 제2 방열층을 향해 연장된 제2 돌출부를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 돌출부 및 상기 제2 돌출부는 동일한 레벨에 배치될 수 있다.
일 실시예에 따르면, 상기 제1 돌출부 및 상기 제2 돌출부는 동일한 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제1 돌출부의 길이는 상기 제2 돌출부의 길이보다 클 수 있다.
일 실시예에 따르면, 상기 제2 방열층의 상면은 상기 연결 기둥의 상면과 동일한 레벨을 가질 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 실시예들에 따른 적층형 반도체 패키지의 제조 방법은 하부 반도체 칩 상에 제1 방열층을 형성하는 것; 상기 제1 방열층을 덮는 몸체부, 상기 몸체부의 측벽으로부터 돌출된 돌출부, 및 상기 돌출부와 접하되 상기 몸체부와 접하지 않는 기둥부를 포함하는 예비 방열층을 형성하는 것; 상기 하부 반도체 칩의 측벽, 상기 제1 방열층의 측벽, 및 상기 예비 방열층의 측벽을 덮는 하부 몰딩막을 형성하는 것; 상기 하부 반도체 칩 하에, 상기 하부 반도체 칩 및 상기 기둥부와 전기적으로 연결되는 재배선 패턴을 형성하는 것; 상기 돌출부의 일부를 제거하여, 상기 몸체부를 포함하는 제2 방열층을 정의하고, 상기 기둥부를 포함하며 상기 제2 방열층과 이격하는 연결 기둥을 정의하는 것; 상기 제2 방열층 상에 상부 반도체 패키지를 실장하는 것을 포함한다.
일 실시예에 따르면, 상기 하부 반도체 칩 상에 상기 제1 방열층을 형성하는 것은 복수의 상기 하부 반도체 칩들이 형성된 웨이퍼 상에 제1 방열층을 형성하는 것; 및 상기 웨이퍼를 절단(sawing)하여 상기 하부 반도체 칩들을 서로 분리하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 돌출부의 적어도 일부는 상기 반도체 칩과 수직적으로 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 예비 방열층을 형성하는 것은 상기 기둥부가 상기 하부 반도체 칩의 주변을 둘러싸도록 위치시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 기둥부의 하면은 상기 하부 반도체 칩의 하면과 동일한 레벨을 가질 수 있다.
일 실시예에 따르면, 상기 하부 몰딩막을 형성하는 것은 상기 하부 반도체 패키지의 하면 및 상기 기둥부의 하면을 노출하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 돌출부의 일부를 제거하는 것은 상기 제2 방열층에 포함되며, 상기 몸체부와 접하는 제1 돌출부를 형성하는 것; 및 상기 연결 기둥에 포함되며, 상기 기둥부와 접하는 제2 돌출부를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 돌출부의 길이는 상기 제2 돌출부의 길이보다 클 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 제2 방열층의 넓이는 상기 하부 반도체 칩의 넓이보다 큰 수 있다.
일 실시예에 따르면, 상기 상부 반도체 패키지를 실장하는 것은 연결 부재를 통해 상기 연결 기둥과 상기 상부 반도체 패키지를 전기적으로 연결하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 적층형 반도체 패키지에 따르면, 하부 반도체 패키지는, 평면적 관점에서, 하부 반도체 칩보다 넓은 면적을 갖는 방열층을 포함할 수 있다. 이에 따라, 하부 반도체 패키지의 방열 특성이 향상될 수 있다.
본 발명의 반도체 장치의 제조 방법에 따르면, 재배선 패턴과 상부 반도체 패키지를 전기적으로 연결하는 기둥부들이 하부 몰딩막보다 먼저 형성될 수 있다. 이에 따라, 재배선 패턴과 상부 반도체 패키지의 전기적 연결이 용이할 수 있으며, 접촉 불량 현상이 줄어들 수 있다.
도 1a는 본 발명의 실시예들에 따른 적층형 반도체 패키지에 포함된 하부 반도체 패키지의 평면도이다.
도 1b는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 단면도로서, 도 1a의 I-I'선에 대응하는 단면을 나타낸다.
도 2a 내지 7a는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 제조 방법을 나타내는 평면도들이다.
도 2b 내지 7b는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 제조 방법을 나타내는 단면도들로서, 도 2a 내지 7a의 I-I'선에 각각 대응하는 단면들을 나타낸다.
도 8은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 9는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 10은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 1b는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 단면도로서, 도 1a의 I-I'선에 대응하는 단면을 나타낸다.
도 2a 내지 7a는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 제조 방법을 나타내는 평면도들이다.
도 2b 내지 7b는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 제조 방법을 나타내는 단면도들로서, 도 2a 내지 7a의 I-I'선에 각각 대응하는 단면들을 나타낸다.
도 8은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 9는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 10은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정의 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예들에 따른 적층형 반도체 패키지에 포함된 하부 반도체 패키지의 평면도이다. 도 1b는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 단면도로서, 도 1a의 I-I'선에 대응하는 단면을 나타낸다.
도 1a 및 1b를 참조하면, 적층형 반도체 패키지(100)는 하부 반도체 패키지(BP), 상부 반도체 패키지(TP), 및 연결 부재들(190)을 포함할 수 있다.
하부 반도체 패키지(BP)는 재배선 패턴(110), 하부 반도체 칩(120), 제1 방열층(130), 제2 방열층(140), 연결 기둥들(145), 및 하부 몰딩막(150)을 포함할 수 있다.
재배선 패턴(110)은 중앙의 칩 영역(CR) 및 칩 영역(IR)을 둘러싸는 연결 영역(IR)을 포함할 수 있다. 하부 절연막(112)은 재배선 패턴(110)을 덮되, 재배선 패턴(110)의 상면 및 하면의 일부를 노출할 수 있다. 하부 절연막(112)에 의해 노출된 재배선 패턴(110)의 하면에, 외부 연결 솔더 볼들(114)이 배치될 수 있다. 재배선 패턴(110)은 금속이나 합금 등의 전도성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다. 하부 절연막(112)는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드와 같은 유기 계열의 고분자 절연막일 수 있다.
하부 반도체 칩(120)은 재배선 패턴(110)의 칩 영역(CR) 상에 배치될 수 있다. 하부 반도체 칩(120)은 재배선 패턴(110)과 전기적으로 연결될 수 있다. 예를 들어, 하부 반도체 칩(120)은 칩 영역(CR) 내에서, 하부 절연막(112)에 의해 노출된 재배선 패턴(110)의 상면에 연결될 수 있다. 하부 반도체 칩(120)은, 예를 들어, SOC(System on a Chip)와 같은 로직 소자일 수 있다.
제1 방열층(130)은 하부 반도체 칩(120) 상에 배치될 수 있다. 하부 반도체 칩(120)과 제1 방열층(130) 사이에 제1 접착층(AL1)이 개재될 수 있으며, 제1 방열층(130)은 제1 접착층(AL1)에 의해 하부 반도체 칩(120) 상에 고정될 수 있다. 제1 방열층(130)의 측벽(130a)은 하부 반도체 칩(120)의 측벽(120a)과 공면을 이룰 수 있다. 제1 방열층(130)은 열 전도성이 높은 물질을 포함할 수 있다. 예를 들어, 제1 방열층(130)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다. 제1 접착층(AL1)은 절연성일 수 있으며, 예를 들어, 양면 접착 테이프 또는 접착제일 수 있다.
제2 방열층(140)은 제1 방열층(130) 상에 배치될 수 있다. 제1 방열층(130)과 제2 방열층(140) 사이에 제2 접착층(AL2)이 개재될 수 있으며, 제2 방열층(140)은 제2 접착층(AL2)에 의해 제1 방열층(130) 상에 고정될 수 있다. 제1 방열층(130)은 열 전도성이 높은 물질을 포함할 수 있다. 예를 들어, 제2 방열층(140)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다. 제2 접착층(AL2)은 절연성일 수 있으며, 예를 들어, 양면 접착 테이프 또는 접착제일 수 있다.
제2 방열층(140)은 몸체부(140a) 및 제1 돌출부들(140b)을 포함할 수 있다. 몸체부(140a)는 제2 방열층(140)의 중앙 부분일 수 있고, 제1 돌출부들(140b)은 몸체부(140a)의 측벽으로부터 돌출된 부분들일 수 있다. 예를 들어, 제1 돌출부들(140b)은 몸체부(140a)로부터 손가락 형태(finger-type)로 돌출된 부분들일 수 있다. 몸체부(140a)는 칩 영역(CR) 상에 위치할 수 있다. 제2 방열층(140)의 적어도 일부는 연결 영역(IR) 상으로 연장될 수 있다. 몇몇 실시예들에서, 제1 돌출부들(140b)이 연결 영역(IR) 상으로 연장될 수 있다. 평면적 관점에서, 제2 방열층(140)의 넓이는 하부 반도체 칩(120)의 넓이보다 클 수 있다. 또한, 평면적 관점에서, 제2 방열층(140)의 넓이는 제1 방열층(130)의 넓이보다 클 수 있다.
연결 기둥들(145)은 연결 영역(IR) 상에 배치될 수 있다. 연결 기둥들(145)은 각각의 제1 돌출부들(140b)에 인접할 수 있다. 또한, 연결 기둥들(145)과 제1 돌출부들(140b)은 일대일로 대응될 수 있다. 달리 말하자면, 제1 돌출부들(140a)은 각각 하나의 연결 기둥들(145)을 향해 돌출될 수 있다. 하지만, 연결 기둥들(145)은 제1 돌출부들 (140b)과 이격될 수 있다. 연결 기둥들(145)은 재배선 패턴(110)과 전기적으로 연결될 수 있다. 예를 들어, 연결 기둥들(145)은 연결 영역(IR) 내에서, 하부 절연막(112)에 의해 노출된 재배선 패턴(110)의 상면에 연결될 수 있다. 연결 기둥들(145)은 전기 전도성이 높은 물질을 포함할 수 있다. 예를 들어, 연결 기둥들(145)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예들에서, 각각의 연결 기둥들(145)은 기둥부(145a) 및 제2 돌출부(145b)를 포함할 수 있다. 기둥부(145a)는 재배선 패턴(110)의 상면으로부터 수직하게 연장되는 부분일 수 있다. 기둥부(145a)는 적어도 제2 방열층(140)의 상면과 동일한 레벨까지 연장될 수 있다. 제2 돌출부(145b)는 기둥부(145a)의 측벽으로부터 제2 방열층(140)을 향해 돌출된 부분일 수 있다. 제2 돌출부(145b)는 기둥부(145a)의 상부에 위치할 수 있으며, 제1 돌출부(140b)와 동일한 레벨에 배치될 수 있다. 이에 따라, 제1 돌출부들(140b) 및 제2 돌출부들(145b)은 서로 이격하여 마주볼 수 있다. 또한, 제2 돌출부들(145b)의 두께(D2)는 제1 돌출부들(140b)의 두께(D1)와 동일할 수 있다. 나아가, 몇몇 실시예들에서, 제1 돌출부들(140b)의 길이(D3)는 제2 돌출부들(145b)의 길이(D4)보다 클 수 있다.
다른 실시예들에서, 각각의 연결 기둥들(145)은 상기 기둥부(145a)는 포함하되, 상기 제2 돌출부(145b)는 포함하지 않을 수 있다.
하부 몰딩막(150)은 재배선 패턴(110) 및 하부 반도체 칩(120)을 덮을 수 있다. 몇몇 실시예들에서, 하부 몰딩막(150)은 재배선 패턴(110)의 상면, 하부 반도체 칩(120)의 측벽, 제1 방열층(130)의 측벽, 제2 방열층(140)의 측벽의 적어도 일부, 및 연결 기둥들(145)의 측벽의 적어도 일부를 덮을 수 있다. 다만, 하부 몰딩막(150)은 제1 돌출부들(140b) 및 제2 돌출부들(145b)의 서로 마주보는 측벽들은 덮지 않을 수 있다. 또한, 하부 몰딩막(150)은 제2 방열층(140)의 상면 및 연결 기둥들(145)의 상면들을 노출할 수 있다. 하부 몰딩막(150)은, 예를 들어, 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
상부 반도체 패키지(TP)는 하부 반도체 패키지(BP) 상에 제공될 수 있다. 상부 반도체 패키지(TP)는 상부 패키지 기판(160), 상부 반도체 칩(170), 및 상부 몰딩막(180)을 포함할 수 있다.
상부 패키지 기판(160)은 하부 반도체 패키지(BP) 상에 배치될 수 있다. 상부 패키지 기판(160)은 예를 들어, 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판(flexible printed circuit board)일 수 있다.
상부 반도체 칩(170)은 상부 패키지 기판(160) 상에 실장될 수 있다. 상부 반도체 칩(170)은 상부 패키지 기판(160)과 전기적으로 연결될 수 있다. 몇몇 실시예들에서, 도 1b에 도시된 바와 같이, 상부 반도체 칩(170)은 본딩 와이어들(172)을 통해 상부 패키지 기판(170)과 전기적으로 연결될 수 있다. 이러한 실시예들에서, 상부 반도체 칩(170)과 상부 패키지 기판(160) 사이에 제3 접착층(AL3)이 개재될 수 있으며, 상부 반도체 칩(170)은 제3 접착층(AL3)에 의해 상부 패키지 기판(160) 상에 고정될 수 있다. 다른 실시예들에서, 도 1b에 도시된 바와 달리, 상부 반도체 칩(170)은 플립 칩 방법으로 상부 패키지 기판(160)과 전기적으로 연결될 수 있다. 상부 반도체 칩(170)은, 예를 들어, DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자일 수 있다. 제3 접착층(AL3)은 절연성일 수 있으며, 예를 들어, 양면 접착 테이프 또는 접착제일 수 있다.
상부 몰딩막(180)은 상부 패키지 기판(160) 및 상부 반도체 칩(170)을 덮을 수 있다. 도 1b에 도시된 바와 같이, 상부 반도체 패키지(TP)가 본딩 와이어들(172)을 포함하는 경우, 상부 몰딩막(180)은 본딩 와이어들(172)를 덮을 수 있다. 상부 몰딩막(180)은, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
연결 부재들(190)은 하부 반도체 패키지(BP)와 상부 반도체 패키지(TP) 사이에 개재되어, 하부 반도체 패키지(BP)와 상부 반도체 패키지(TP)를 전기적으로 연결할 수 있다. 좀더 상세히 말하자면, 연결 부재들(190)은 각각의 연결 기둥들(145) 상에 배치되어, 연결 기둥들(145)과 상부 패키지 기판(160)을 전기적으로 연결할 수 있다. 연결 부재들(190)은, 예를 들어, 솔더볼들일 수 있다.
본 발명의 실시예들에 따른 적층형 반도체 패키지(100)는, 평면적 관점에서, 하부 반도체 칩(120)보다 넓은 면적을 갖는 제2 방열층(140)을 포함할 수 있다. 이에 따라, 하부 반도체 패키지(BP)의 방열 특성이 향상될 수 있다.
도 2a 내지 7a는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 제조 방법을 나타내는 평면도들이다. 도 2b 내지 7b는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 제조 방법을 나타내는 단면도들로서, 도 2a 내지 7a의 I-I'선에 각각 대응하는 단면들을 나타낸다. 이하, 도 2a 내지 7a 및 도 2b 내지 7b를 참조하여, 본 발명의 실시예들에 따른 적층형 반도체 패키지의 제조 방법을 설명한다. 도 1a 및 1b를 참조하여 설명한 본 발명의 실시예들에 따른 적층형 반도체 패키지와 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 2a, 2b, 3a, 및 3b를 참조하면, 하부 반도체 칩(120) 상에 제1 방열층(130)이 형성될 수 있다. 제1 방열층(130)은 제1 접착층(AL1)에 의해 하부 반도체 칩(120) 상에 고정될 수 있다. 몇몇 실시예들에서, 제1 방열층(130)을 형성하는 것은 복수의 하부 반도체 칩들(120)이 형성된 웨이퍼 상에 제1 방열층(130)을 형성하는 것(도 2a 및 2b) 및 절단 라인들(SL)을 따라 상기 웨이퍼를 절단(sawing)하여 복수의 하부 반도체 칩들(120)을 서로 분리하는 것(도 3a 및 3b)을 포함할 수 있다.
도 4a 및 4b를 참조하면, 몸체부(140a), 돌출부들(141a), 및 기둥부들(145a)을 포함하는 예비 방열층(141)이 형성될 수 있다. 몸체부(140a)는 예비 방열층(141)의 중앙 부분일 수 있고, 돌출부들(141a)은 몸체부(140a)의 측벽으로부터 돌출된 부분들일 수 있다. 예를 들어, 돌출부들(141a)은 몸체부(140a)로부터 손가락 형태(finger-type)로 돌출된 부분들일 수 있다. 기둥부들(145a)은 돌출부들(141a)의 측벽과 접하며, 몸체부(140a) 및 돌출부들(141a)보다 두꺼운 부분일 수 있다. 몸체부(140a) 및 기둥부들(145a)은 돌출부들(141a)을 기준으로 서로 대향할 수 있으며, 이에 따라 몸체부(140a)와 기둥부들(145a)은 접하지 않을 수 있다. 몇몇 실시예들에서, 몸체부(140a)의 두께(D5)와 돌출부들(141a)의 두께(D6)은 실질적으로 동일할 수 있다. 반면, 상술한 바와 같이, 기둥부들(145a)의 두께(D7)은 몸체부(140a)의 두께(D5) 및 돌출부들(141a)의 두께(D6)보다 클 수 있다. 몸체부(140a)의 상면, 돌출부들(141a)의 상면들, 및 기둥부들(145a)의 상면들은 공면을 이룰 수 있으며, 이에 따라, 기둥부들(145a)의 하면은 몸체부(140a)의 하면 및 돌출부들(141a)의 하면보다 낮은 레벨을 가질 수 있다.
예비 방열층(141)은, 예를 들어, 주조를 통해 제조될 수 있으며, 예비 방열층(141)의 몸체부(140a)는 제2 접착층(AL2)을 통해 제1 방열층(130) 상에 고정될 수 있다. 몸체부(140a)는 하부 반도체 칩(120)과 수직적으로 중첩될 수 있다. 이에 반해, 각각의 돌출부들(141a)의 적어도 일부는 하부 반도체 칩(120)과 수직적으로 중첩되지 않을 수 있다. 이에 따라, 돌출부들(141a)을 기준으로 몸체부(140a)와 서로 대향하며 위치하는 기둥부들(145a)은 하부 반도체 칩(120)과 수직적으로 중첩되지 않으며, 하부 반도체 칩(120)을 둘러쌀 수 있다. 기둥부들(145a)의 하면들은 하부 반도체 칩(120)의 하면과 실질적으로 동일한 레벨을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 하부 몰딩막(150)이 형성될 수 있다. 하부 몰딩막(150)은 하부 반도체 칩(120)의 측벽, 제1 방열층(130)의 측벽, 및 예비 방열층(141)을 덮을 수 있다. 하지만, 하부 몰딩막(150)은 하부 반도체 칩(120)의 하면, 기둥부들(145a)의 하면, 및 예비 방열층(141)의 상면을 노출할 수 있다.
도 6a 및 6b를 참조하면, 하부 반도체 칩(120), 기둥부들(145a) 및 하부 몰딩막(150) 하에 재배선 패턴(110)이 형성될 수 있다. 재배선 패턴(110)은 하부 반도체 칩(120) 및 기둥부들(145a)과 전기적으로 연결될 수 있다. 재배선 패턴(110)은 하부 절연막(112)에 의해 덮일 수 있다. 재배선 패턴(110) 및 하부 절연막(112)을 형성하는 것은 도전성 물질 및 절연성 물질을 반복적으로 증착/식각하는 것을 포함할 수 있다. 재배선 패턴(110)의 하면의 일부는 하부 절연막(112)을 통해 노출될 수 있고, 노출된 재배선 패턴(110)의 하면에 외부 연결 솔더볼들(114)이 부착될 수 있다.
도 7a 및 도 7b를 참조하면, 각각의 돌출부들(도 6a 및 6b의 141a 참조)의 일부를 제거하여, 돌출부들(도 6a 및 6b의 141a 참조)로부터 서로 이격하는 제1 돌출부들(140b) 및 제2 돌출부들(145b)을 형성할 수 있다. 제1 돌출부들(140b)은 몸체부(140a)와 접하는 돌출부들(도 6a 및 6b의 141a 참조) 부분이고, 제2 돌출부들(145b)은 기둥부들(145a)와 접하는 돌출부들(도 6a 및 6b의 141a 참조) 부분일 수 있다. 제1 돌출부들(140b) 및 제2 돌출부들(145b)은 서로 이격하여 마주볼 수 있다. 이에 따라, 몸체부(140a) 및 제1 돌출부들(140b)을 포함하는 제2 방열층(140)이 정의되고, 기둥부들(145a) 및 제2 돌출부들(145b)을 포함하는 연결 기둥들(145)이 정의될 수 있다. 몇몇 실시예들에서, 제1 돌출부들(140b)의 길이(D3)는 제2 돌출부들(145b)의 길이(D4)보다 클 수 있다. 또한, 평면적 관점에서, 제2 방열층(140)의 넓이는 하부 반도체 칩(120)의 넓이보다 클 수 있다. 각각의 돌출부들(도 6a 및 6b의 141a 참조)의 일부를 제거하는 것은, 예를 들어, 레이저 커팅(laser cutting)에 의해 수행될 수 있다.
도 2a 내지 7a, 및 도 2b 내지 7b를 참조하여 상술한 제조 방법을 통해 하부 반도체 패키지(BP)가 형성될 수 있다.
도 1a 및 1b를 참조하면, 하부 반도체 패키지(BP) 상에 상부 반도체 패키지(TP)가 실장될 수 있다. 상부 반도체 패키지(TP)는 상부 패키지 기판(160), 상부 반도체 칩(170), 및 상부 몰딩막(180)을 포함할 수 있다. 상부 반도체 패키지(TP)를 실장하는 것은 각각의 연결 기둥들(145) 상의 연결 부재들(190)을 통해 연결 기둥들(145)과 상부 패키지 기판(160)을 전기적으로 연결하는 것을 포함할 수 있다.
본 발명의 적층형 반도체 패키지의 제조 방법에 따르면, 평면적 관점에서, 제2 방열층(140)은 하부 반도체 칩(120)보다 넓은 면적을 가질 수 있다. 이에 따라, 하부 반도체 패키지(BP)의 방열 특성이 향상될 수 있다.
또한, 본 발명의 적층형 반도체 패키지의 제조 방법에 따르면, 재배선 패턴(110)과 상부 반도체 패키지(TP)를 전기적으로 연결하는 기둥부들(145a)이 하부 몰딩막보다 먼저 형성될 수 있다. 이에 따라, 재배선 패턴(110)과 상부 반도체 패키지(TP)의 전기적 연결이 용이할 수 있으며, 접촉 불량 현상이 줄어들 수 있다.
도 8은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 8을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 9는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 9를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 10은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 10을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 하부 반도체 패키지;
상기 하부 반도체 패키지 상의 상부 반도체 패키지; 및
상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 연결 부재를 포함하되,
상기 하부 반도체 패키지는:
중앙의 칩 영역 및 상기 칩 영역을 둘러싸는 연결 영역을 포함하는 재배선 패턴;
상기 칩 영역 상에 배치되고, 상기 재배선 패턴과 전기적으로 연결되는 하부 반도체 칩;
상기 연결 영역 상에 배치되고, 상기 연결 부재 및 상기 재배선 패턴을 전기적으로 연결하는 연결 기둥;
상기 하부 반도체 칩 상의 제1 방열층;
상기 제1 방열층 상에 배치되고, 몸체부 및 상기 몸체부의 측벽으로부터 상기 연결 기둥을 향해 돌출된 제1 돌출부를 포함하는 제2 방열층; 및
상기 재배선 패턴 및 하부 반도체 칩을 덮는 하부 몰딩막을 포함하는 적층형 반도체 패키지. - 제1 항에 있어서,
상기 제2 방열층의 적어도 일부는 상기 연결 영역 상으로 연장되는 적층형 반도체 패키지. - 제1 항에 있어서,
평면적 관점에서, 상기 제2 방열층의 넓이는 상기 하부 반도체 칩의 넓이보다 큰 적층형 반도체 패키지. - 제1 항에 있어서,
상기 연결 기둥은 기둥부 및 상기 기둥부의 측벽에서 상기 제2 방열층을 향해 연장된 제2 돌출부를 포함하는 적층형 반도체 패키지. - 제4 항에 있어서,
상기 제1 돌출부 및 상기 제2 돌출부는 동일한 레벨에 배치되는 적층형 반도체 패키지. - 제1 항에 있어서,
상기 제2 방열층의 상면은 상기 연결 기둥의 상면과 동일한 레벨을 갖는 적층형 반도체 패키지. - 하부 반도체 칩 상에 제1 방열층을 형성하는 것;
상기 제1 방열층을 덮는 몸체부, 상기 몸체부의 측벽으로부터 돌출된 돌출부, 및 상기 돌출부와 접하되 상기 몸체부와 접하지 않는 기둥부를 포함하는 예비 방열층을 형성하는 것;
상기 하부 반도체 칩의 측벽, 상기 제1 방열층의 측벽, 및 상기 예비 방열층의 측벽을 덮는 하부 몰딩막을 형성하는 것;
상기 하부 반도체 칩 하에, 상기 하부 반도체 칩 및 상기 기둥부와 전기적으로 연결되는 재배선 패턴을 형성하는 것;
상기 돌출부의 일부를 제거하여, 상기 몸체부를 포함하는 제2 방열층을 정의하고, 상기 기둥부를 포함하며 상기 제2 방열층과 이격하는 연결 기둥을 정의하는 것;
상기 제2 방열층 상에 상부 반도체 패키지를 실장하는 것을 포함하는 적층형 반도체 패키지의 제조 방법. - 제7 항에 있어서,
상기 돌출부의 적어도 일부는 상기 반도체 칩과 수직적으로 중첩되지 않는 적층형 반도체 패키지의 제조 방법. - 제7 항에 있어서,
상기 돌출부의 일부를 제거하는 것은:
상기 제2 방열층에 포함되며, 상기 몸체부와 접하는 제1 돌출부를 형성하는 것; 및
상기 연결 기둥에 포함되며, 상기 기둥부와 접하는 제2 돌출부를 형성하는 것을 포함하는 적층형 패키지의 제조 방법. - 제9 항에 있어서,
평면적 관점에서, 상기 제2 방열층의 넓이는 상기 하부 반도체 칩의 넓이보다 큰 적층형 반도체 패키지의 제조 방법.
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