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KR102492796B1 - 반도체 패키지 - Google Patents

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KR102492796B1
KR102492796B1 KR1020180010699A KR20180010699A KR102492796B1 KR 102492796 B1 KR102492796 B1 KR 102492796B1 KR 1020180010699 A KR1020180010699 A KR 1020180010699A KR 20180010699 A KR20180010699 A KR 20180010699A KR 102492796 B1 KR102492796 B1 KR 102492796B1
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semiconductor chip
disposed
wiring layer
semiconductor
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김재춘
박우현
장언수
조영상
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삼성전자주식회사
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    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

본 발명의 실시예에 따른 반도체 패키지는, 활성면인 제1 면 및 제1 면에 반대되는 제2 면을 갖는 반도체 칩, 제1 면의 하부에 배치되며, 반도체 칩과 전기적으로 연결되는 하부 배선층을 포함하는 제1 재배선부, 반도체 칩의 제2 면 상에 배치되는 열전도층, 반도체 칩의 측면 및 열전도층의 측면을 둘러싸는 봉합층, 및 봉합층 상에 배치되고, 열전도층과 연결되는 제1 상부 배선층 및 반도체 칩과 전기적으로 연결되는 제2 상부 배선층을 포함하는 제2 재배선부를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화, 및 소형화 요구가 증대되고 있다. 이러한 추세에 따라, 전자 부품에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이에 따라, 미세 피치의 접속 단자를 가지는 반도체 칩이 요구되며, 반도체 칩의 외측으로 재배선하는 다양한 구조의 팬-아웃(fan-out) 반도체 패키지들이 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 패키지는, 활성면인 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 반도체 칩, 상기 제1 면의 하부에 배치되며, 상기 반도체 칩과 전기적으로 연결되는 하부 배선층을 포함하는 제1 재배선부, 상기 반도체 칩의 상기 제2 면 상에 배치되는 열전도층, 상기 반도체 칩의 측면 및 상기 열전도층의 측면을 둘러싸는 봉합층, 및 상기 봉합층 상에 배치되고, 상기 열전도층과 연결되는 제1 상부 배선층 및 상기 반도체 칩과 전기적으로 연결되는 제2 상부 배선층을 포함하는 제2 재배선부를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 관통홀을 갖는 코어층, 활성면인 제1 면 및 상기 제1 면에 반대되는 제2 면을 가지며, 상기 코어층의 상기 관통홀 내에 실장되는 반도체 칩, 상기 제1 면의 하부에 배치되며, 상기 반도체 칩과 전기적으로 연결되는 하부 배선층을 포함하는 제1 재배선부, 상기 반도체 칩의 상기 제2 면 상에 배치되는 열전도층, 상기 반도체 칩의 측면 및 상기 열전도층의 측면을 둘러싸는 봉합층, 및 상기 봉합층 상에 배치되고, 상기 열전도층과 연결되는 제1 상부 배선층 및 상기 코어층을 통해 상기 제1 재배선부와 전기적으로 연결되는 제2 상부 배선층을 포함하는 제2 재배선부를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 반도체 칩, 상기 반도체 칩의 하부에 배치되며, 상기 반도체 칩과 전기적으로 연결되는 하부 배선층을 포함하는 제1 재배선부, 상기 반도체 칩의 상면 상에 상기 반도체 칩과 동일한 크기로 배치되는 열전도층, 및 상기 열전도층 상에 배치되며, 상기 열전도층과 연결되는 상부 배선층을 포함하는 제2 재배선부를 포함할 수 있다.
열전도층 및 이와 연결되는 상부 배선층을 포함함으로써, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 평면도 및 단면도이다.
도 3은 도 2의 반도체 패키지의 일부 구성을 도시한 분해 사시도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 패키지의 방열 특성을 설명하기 위한 그래프다.
도 11a 내지 도 11h는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 평면도 및 단면도이다. 도 1은 제1 및 제2 상부 비아들(164a, 164b)의 상부에 배치도는 구성 요소들을 생략하고 도시한다.
도 3은 도 2의 반도체 패키지의 일부 구성을 도시한 분해 사시도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(100)는 반도체 칩(120), 반도체 칩(120)의 하부에 배치되는 제1 재배선부(110), 반도체 칩(120)의 상부에 배치되는 열전도층(130), 반도체 칩(120)의 측면 및 열전도층(130)의 측면을 둘러싸는 봉합층(150), 및 봉합층(150) 상에 배치되고, 열전도층(130)과 연결되는 제2 재배선부(160)를 포함한다. 반도체 패키지(100)는 반도체 칩(120)이 내부에 실장되도록 관통홀(CA)을 갖는 코어층(140), 제2 재배선부(160) 상부의 제1 패시베이션층(170), 제1 재배선부(110) 하부의 제2 패시베이션층(180), 패드 금속층(190), 및 접속 단자들(195)을 더 포함할 수 있다. 반도체 패키지(100)는 반도체 칩(120)의 접속 패드들(122)을 외측으로 재배선한 팬-아웃 타입의 반도체 패키지일 수 있다.
코어층(140)은 반도체 칩(120)이 실장되도록 상하면을 관통하는 관통홀(CA)을 포함할 수 있다. 관통홀(CA)은, 도 1에 도시된 것과 같이 코어층(140)의 중앙에 형성될 수 있으나, 관통홀(CA)의 개수 및 배치는 도시된 것에 한정되지 않는다. 또한, 일부 실시예들에서, 관통홀(CA)은 하면을 완전히 관통하지 않고, 캐비티 형태를 가질 수도 있다.
코어층(140)은 코어 절연층(141), 코어 배선층들(142), 및 코어 비아들(144)을 포함할 수 있다. 코어 배선층들(142) 및 코어 비아들(144)은 코어층(140)의 상하면을 전기적으로 연결하도록 배치될 수 있다. 코어 배선층들(142)은 코어 절연층(141) 내부에 배치될 수 있으나, 이에 한정되지는 않는다. 코어 배선층들(142) 중 코어층(140)의 하면을 통해 노출되는 코어 배선층들(142)은 코어 절연층(141)에 매립되어 배치될 수 있으며, 이는 제조 공정에 따른 구조일 수 있다.
코어 절연층(141)은 절연성 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있으며, 무기필러를 더 포함할 수 있다. 또는, 코어 절연층(141)은 무기필러와 함께 유리 섬유(glass fiber, glass cloth, glass fabric) 등의 심재에 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), 또는 FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다.
반도체 칩(120)은 코어층(140)의 관통홀(CA) 내에 실장되며, 관통홀(CA)의 내측벽으로부터 이격되어 배치될 수 있다. 반도체 칩(120)은 로직 반도체 칩 및/또는 메모리 반도체 칩을 포함할 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다.
반도체 칩(120)은 하면에 배치된 접속 패드들(122) 및 커버층(123)을 포함할 수 있다. 본 실시예에서, 반도체 칩(120)은 접속 패드들(122)이 배치된 하면이 활성면이고, 하면과 반대되는 상면이 비활성면일 수 있으나, 활성면의 배치 위치는 실시예들에서 다양하게 변경될 수 있다. 접속 패드들(122)은 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위하여 배치될 수 있다. 실시예들에 따라, 반도체 칩(120)의 하면 상에는 접속 패드들(122)과 연결되는 재배선층 또는 범프 등이 더 배치될 수 있다. 접속 패드들(122)은 도전성 물질, 예를 들어 알루미늄(Al)으로 이루어질 수 있다. 커버층(123)은 반도체 칩(120)의 하면에서 접속 패드들(122)을 노출시키도록 배치될 수 있다. 커버층(123)은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
제1 재배선부(110)는 반도체 칩(120)의 하부에서 접속 패드들(122)을 반도체 칩(120)의 외측 영역으로 재배선할 수 있다. 제1 재배선부(110)는 복수의 하부 절연층들(111), 하부 배선층들(112), 및 하부 비아들(114)을 포함할 수 있다. 제1 재배선부(110)를 이루는 하부 절연층들(111), 하부 배선층들(112), 및 하부 비아들(114)의 개수 및 배치는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
하부 절연층들(111)은 절연성 물질, 예를 들어 감광성 절연(photo imagable dielectric, PID) 수지로 이루어질 수 있다. 이 경우, 하부 절연층들(111)은 무기필러를 더 포함할 수도 있다. 하부 절연층들(111)은 서로 동일하거나 다른 물질로 이루어질 수 있다. 하부 배선층들(112) 및 하부 비아들(114)은 접속 패드들(122)을 재배선하는 역할을 할 수 있다. 하부 비아들(114)은 도전성 물질로 완전히 충전될 수 있으나, 이에 한정되지는 않으며, 도전성 물질이 비아의 벽을 따라 형성된 형상을 가질 수도 있으며, 테이퍼 형상뿐 아니라, 원통 형상 등 다양한 형상을 가질 수 있다. 하부 배선층들(112) 및 하부 비아들(114)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
열전도층(130)은 반도체 칩(120)의 상면 상에 배치될 수 있다. 열전도층(130)은 반도체 칩(120)의 상면과 직접 접촉되거나, 도시되지 않은 접착층 등을 매개로 적층될 수 있다. 열전도층(130)의 하면은 반도체 칩(120)과 직간접적으로 접하고, 상면은 제1 상부 비아들(164a) 및 봉합층(150)과 접할 수 있다. 열전도층(130)은 코어층(140)의 관통홀(CA) 내에 배치될 수 있다. 따라서, 제1 재배선부(110)의 상면으로부터 열전도층(130)의 상면까지의 제2 높이(D2)는 제1 재배선부(110)의 상면으로부터 코어층(140)의 상면까지의 제1 높이(D1)와 동일하거나 유사할 수 있다. 예를 들어, 제2 높이(D2)가 제1 높이(D1)보다 큰 경우에도, 제2 높이(D2)는 제1 재배선부(110)의 상면으로부터 제2 상부 배선층들(162b)의 상면까지의 높이와 동일하거나 작을 수 있다.
열전도층(130)은 반도체 칩(120)보다 열전도도가 높은 물질로 이루어질 수 있으며, 이에 의해 반도체 칩(120)으로부터 발생한 열을 상부로 방출시킬 수 있다. 예를 들어, 반도체 칩(120)의 열전도도는 약 100 W/mK 내지 130 W/mK의 범위일 수 있고, 열전도층(130)의 열전도도는 약 360 W/mK 내지 410 W/mK의 범위일 수 있으나, 이에 한정되지는 않는다. 열전도층(130)은 예를 들어, 구리(Cu)와 같은 금속으로 이루어질 수 있다. 예시적인 실시예들에서, 열전도층(130)은 제2 재배선부(160)의 상부 배선층들(162a, 162b)과 동일한 물질로 이루어질 수 있다.
열전도층(130)은 도 3에 도시된 것과 같이, 평면 상에서 반도체 칩(120)과 동일한 크기를 가질 수 있으며, 열전도층(130)의 측면은 반도체 칩(120)의 측면과 공면을 이룰 수 있다. 열전도층(130)의 두께(T2)는 반도체 칩(120)의 두께(T1)보다 작을 수 있으며, 예를 들어, 반도체 칩(120)의 두께(T1)의 10 % 내지 40 %의 범위의 두께(T2)를 가질 수 있으나, 이에 한정되지는 않는다. 열전도층(130)의 두께(T2)가 상대적으로 큰 경우, 관통홀(CA) 내에 배치되지 못하여, 반도체 패키지(100)의 두께를 증가시킬 수 있다. 열전도층(130)의 두께(T2)가 상대적으로 작은 경우, 열전도층(130)에 의한 방열 기능이 감소할 수 있다.
봉합층(150)은 코어층(140)의 관통홀(CA) 내의 공간을 채워 관통홀(CA)을 봉합하고, 코어층(140) 및 열전도층(130)의 상면 상으로 연장될 수 있다. 봉합층(150)은 반도체 칩(120)과 관통홀(CA)의 내측벽 사이의 공간 및 반도체 칩(120)의 커버층(123)과 제1 재배선부(110) 사이의 공간의 적어도 일부를 채울 수 있다. 이에 의해, 봉합층(150)은 접착층의 역할도 수행할 수 있다. 봉합층(150)은 절연성 물질, 예를 들어, 에폭시 수지 또는 폴리이미드 등으로 이루어질 수 있다.
제2 재배선부(160)는 반도체 칩(120)의 상부에 배치되며, 코어층(140)의 코어 배선층(142)을 통해, 반도체 칩(120) 및 제1 재배선부(110)와 전기적으로 연결될 수 있다. 이에 따라, 제2 재배선부(160)도 접속 패드들(122)을 재배선하는 역할을 할 수 있다. 제2 재배선부(160)는 제1 및 제2 상부 배선층들(162a, 162b) 및 제1 및 제2 상부 비아들(164a, 164b)을 포함할 수 있다. 제1 및 제2 상부 배선층들(162a, 162b)은 동일한 높이 레벨에 위치할 수 있다. 제1 상부 배선층(162a) 및 제1 상부 비아들(164a)은 반도체 칩(120) 및 열전도층(130)의 상부에 배치되어 열전도층(130)과 연결되고, 제2 상부 배선층들(162b) 및 제2 상부 비아들(164b)은 코어층(140)의 상부에 배치되어 반도체 칩(120)과 전기적으로 연결될 수 있다.
제1 상부 배선층(162a)은, 도 3에 도시된 것과 같이, 평면 상에서 반도체 칩(120) 및 열전도층(130)과 동일한 크기 및 형상, 예컨대 사각형 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 제1 상부 배선층(162a)의 적어도 일 방향에서의 길이(L1)는 열전도층(130)의 일 방향에서의 길이(L2)와 동일하거나 클 수 있다. 즉, 제1 상부 배선층(162a)은 열전도층(130)보다 확장된 크기를 가질 수 있다. 또한, 예시적인 실시예들에서, 제1 상부 배선층(162a)은 동일 높이에 배치되는 복수의 라인 패턴들로 이루어질 수도 있다.
제1 상부 배선층(162a)은 제1 상부 비아들(164a)에 의해 열전도층(130)과 연결될 수 있다. 제1 상부 비아들(164a)은 봉합층(150)을 관통하여 열전도층(130)과 연결될 수 있다. 다만, 예시적인 실시예들에서, 제2 재배선부(160)는 봉합층(150)의 상부에 배치되는 절연층을 더 포함할 수 있으며, 이 경우 제1 상부 비아들(164a)은 상기 절연층도 관통하도록 배치될 수 있다. 제1 상부 비아들(164a)은, 도 1 및 도 3에 도시된 것과 같이, 행과 열을 이루어 배치될 수 있다. 도 1에 도시된 것과 같이, 제1 상부 비아들(164a)은 제2 상부 비아들(164b)보다 작은 피치로 배열될 수 있으나, 이에 한정되지는 않는다. 이와 같이, 제1 상부 배선층(162a)이 열전도층(130)의 상부에 배치되고, 제1 상부 비아들(164a)에 의해 열전도층(130)과 연결됨으로써, 방열 기능을 수행하는 영역이 열전도층(130)으로부터 제1 상부 배선층(162a)까지 확장되어 반도체 패키지(100)의 방열 기능이 더욱 향상될 수 있다.
도 2에 도시된 것과 같이, 제1 상부 배선층(162a)은 적어도 일 영역에서, 제2 상부 배선층들(162b)과 물리적으로 연결될 수 있다. 이에 따라, 제1 상부 배선층(162a) 및 제1 상부 비아들(164a)은 제2 상부 배선층들(162b) 및 제2 상부 비아들(164b)과 전기적으로 연결될 수 있다. 이 경우, 제1 상부 배선층(162a)은 예를 들어, 그라운드 전압과 같은 전기적 신호가 인가될 수 있다. 다만, 이 경우에도 열전도층(130)은 반도체 칩(120)의 비활성면과 접하므로 상기 전기적 신호는 반도체 칩(120)에는 전달되지 않을 수 있다. 또는, 반도체 칩(120)과 열전도층(130) 사이의 접착층에 의해 상기 전압은 반도체 칩(120)에는 전달되지 않을 수도 있다.
제2 재배선부(160)는 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 및 제2 상부 비아들(164a, 164b)은 도전성 물질로 완전히 충전될 수 있으나, 이에 한정되지는 않으며, 도전성 물질이 비아의 벽을 따라 형성된 형상을 가질 수도 있으며, 테이퍼 형상뿐 아니라, 원통 형상 등 다양한 형상을 가질 수 있다.
제1 및 제2 패시베이션층(170, 180)은 각각 제2 재배선부(160)의 상면 및 제1 재배선부(110)의 하면 상에 배치되며, 제2 재배선부(160) 및 제1 재배선부(110)를 보호하는 역할을 할 수 있다. 제1 및 제2 패시베이션층(170, 180)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 수지로 이루어질 수 있으나, 이에 한정되지는 않는다.
패드 금속층(190)은 제2 패시베이션층(180)의 개구부들을 통해 노출된 하부 배선층들(112)과 연결되도록 배치되어, 제1 재배선부(110)와 접속 단자들(195)을 연결할 수 있다. 패드 금속층(190)은 도전성 물질, 예를 들어 금속으로 이루어질 수 있다.
접속 단자들(195)은 반도체 패키지(100)를 반도체 패키지(100)가 실장되는 전자기기의 메인보드 등과 연결할 수 있다. 접속 단자들(195)은 도전성 물질, 예를 들어 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 접속 단자들(195)의 형태는 볼 형상 이외에, 랜드(land), 범프, 필라, 핀 등 다양한 형태로 변경될 수 있다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 4를 참조하면, 반도체 패키지(100a)는 도 1 내지 도 3의 실시예에서와 달리, 제2 재배선부(160a)에서, 제1 상부 배선층(162a)은 제2 상부 배선층들(162b)과 물리적 및 전기적으로 분리될 수 있다. 즉, 제1 상부 배선층(162a) 및 제1 상부 비아들(164a)은 더미 배선층 및 더미 비아들일 수 있다.
본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 장치 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, 1 상부 배선층(162a) 및 제1 상부 비아들(164a)은 반도체 패키지(100) 내에서 반도체 칩(120), 및 제2 상부 배선층들(162b)을 포함하는 배선 구조물들과 전기적으로 연결되지 않으며, 전기적 신호가 인가되지 않고 패턴으로만 존재할 수 있다. 제2 재배선부(160a)의 제1 상부 배선층(162a) 및 제1 상부 비아들(164a)은 열전도층(130)과 함께 반도체 칩(120)에서 발생한 열을 외부로 방출시키는 역할을 할 수 있으며, 반도체 패키지(100)의 휨(warpage)을 방지하는 역할도 할 수 있다.
도 5를 참조하면, 반도체 패키지(100b)는 도 1 내지 도 3의 실시예에서와 달리, 반도체 칩(120)과 열전도층(130)의 사이에 배치되는 배리어층(125)을 더 포함할 수 있다.
배리어층(125)은 열전도층(130)의 물질이 반도체 칩(120)으로 확산되지 않도록 개재되는 확산 방지층일 수 있다. 또는, 열전도층(130)과 반도체 칩(120)의 계면에서, 반도체 칩(120)을 보호하기 위한 보호층일 수 있다. 배리어층(125)의 물질은 열전도층(130)의 물질에 따라 선택될 수 있으며, 열전도성 물질로 이루어질 수 있다. 배리어층(125)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W) 및 이의 합금을 포함할 수 있다. 배리어층(125)은 단일막 또는 다중막으로 이루어질 수 있다.
도 6을 참조하면, 반도체 패키지(100c)는 도 1 내지 도 3의 실시예에서와 달리, 코어층(140a)을 이루는 코어 절연층(141a, 141b) 및 코어 배선층(142)의 개수가 상이하고, 코어 비아들(144a, 144b)의 개수 및 형상 등이 상이할 수 있다.
코어층(140a)은 제1 코어 절연층(141a)의 상하면을 관통하는 제1 코어 비아(144a) 및 상기 상하면 상에 배치되는 코어 배선층들(142)을 형성한 후, 이를 덮도록 제1 코어 절연층(141a)의 상하면에 제2 코어 절연층들(141b)을 각각 형성함으로써 제조될 수 있다. 다음으로, 제2 코어 절연층들(141b)의 상하면 상에 각각 코어 배선층들(142)을 형성할 수 있다. 즉, 코어층(140a)은 코어드(cored) 형태로 제조된 구조를 가질 수 있다.
따라서, 코어층(140a)은 내부에 매립된 코어 배선층(142)을 갖지 않고, 코어층(140a)의 상하면에 코어 배선층들(142)이 배치된 구조를 가질 수 있다. 실시예들에서, 제1 코어 절연층(141a)을 중심으로 상하로 적층되는 코어 절연층(141a, 141b) 및 코어 배선층(142)의 개수는 다양하게 변경될 수 있다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 7을 참조하면, 반도체 패키지(100d)는 도 1 내지 도 3의 실시예에서와 달리, 복수의 반도체 칩들(120a, 120b) 및 복수의 열전도층들(130)을 포함할 수 있다.
반도체 칩들(120a, 120b)은 코어층(140)의 관통홀(CA) 내에 나란하게 배치될 수 있다. 열전도층들(130)은 각각의 반도체 칩들(120a, 120b)의 상면 상에, 반도체 칩들(120a, 120b)과 실질적으로 동일한 크기로 배치될 수 있다.
제1 상부 배선층들(162a) 및 제1 상부 비아들(164a)은 열전도층들(130) 각각의 상부에 배치되어 열전도층들(130)과 연결될 수 있다. 제1 상부 배선층들(162a)은 적어도 일 영역에서 반도체 칩들(120a, 120b)과 전기적으로 연결되는 제2 상부 배선층들(162b)과 연결될 수 있다. 도 7에서는, 반도체 칩들(120a, 120b)의 사이에서 제1 상부 배선층들(162a)이 서로 연결되지 않는 것으로 도시되었으나, 이에 한정되지는 않으며, 실시예들에 따라 제1 상부 배선층들(162a)은 반도체 칩들(120a, 120b)의 사이에서 서로 연결되어 배치될 수도 있다.
도 8을 참조하면, 반도체 패키지(100e)는 도 7의 실시예에서와 달리, 복수의 반도체 칩들(120a, 120b) 및 하나의 열전도층들(130a)을 포함할 수 있다.
열전도층(130a)은 반도체 칩들(120a, 120b)의 상면 상에서 하나의 층으로 배치될 수 있으며, 이에 따라, 반도체 칩들(120a, 120b)의 사이로 연장될 수 있다. 열전도층(130a)은 예를 들어, 동박(copper foil)로 이루어질 수 있으나, 이에 한정되지는 않는다. 이와 같이 반도체 칩들(120a, 120b)의 사이 영역으로 열전도층(130a)이 확장되어 배치됨으로써, 방열 기능이 더욱 향상될 수 있다.
제1 상부 배선층들(162a) 및 제1 상부 비아들(164a)은 열전도층(130a)의 상부에 배치될 수 있으며, 반도체 칩들(120a, 120b)의 사이 영역 상에도 배치될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 9를 참조하면, 반도체 패키지(100f)는 도 1 내지 도 3의 실시예에서와 달리, 코어층(140) 및 봉합층(150)을 포함하지 않을 수 있다. 반도체 패키지(100f)는 반도체 칩(120) 및 열전도층(130)을 봉지하는 봉지층(155)을 포함할 수 있다.
봉지층(155)은 제1 재배선부(110)의 상면을 덮고, 반도체 칩(120) 및 열전도층(130)의 측면을 둘러싸도록 배치될 수 있다. 봉지층(155)의 상면은 열전도층(130)의 상면과 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 봉지층(155)은 예를 들어, 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 이루어질 수 있다. 봉지층(155)은 수지 물질로 이루어질 수 있으며, 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다.
봉지층(155)의 상하에 배치되는 제1 및 제2 재배선부들(110, 160)은 봉지층(155)을 관통하는 관통 비아(145) 및 봉지층(155)의 하부에 배치되는 배선층(142)에 의해 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 배선층(142)은 생략될 수 있으며, 관통 비아(145)는 제1 재배선부(110)의 하부 배선층들(112)과 제2 재배선부(160)의 제2 상부 배선층들(162b)을 직접 연결할 수도 있다. 이와 같이, 반도체 패키지(100f)는 코어층(140)을 포함하지 않는, 팬-아웃 타입의 웨이퍼 레벨 반도체 패키지일 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 패키지의 방열 특성을 설명하기 위한 그래프다.
도 10을 참조하면, 비교예에 따른 반도체 칩에 대하여 두께에 따른 열저항 측정 결과 및 이에 따른 그래프를 나타내며, 실시예의 반도체 칩 구조물에 대한 열저항 측정 결과를 함께 나타낸다. 비교예는 실리콘(silicon) 기반의 반도체 칩만으로 이루어진 구조를 갖고, 실시예는 실리콘 기반의 반도체 칩 상에 구리의 열전도층이 형성된 구조를 갖는다. 실시예에서, 반도체 칩의 두께는 160 ㎛이고, 열전도층의 두께는 40 ㎛이었다.
도 10에 도시된 것과 같이, 비교예들에서 반도체 칩의 두께가 증가할수록 열저항은 감소하는 경향을 나타낸다. 실시예의 경우, 반도체 칩 구조물의 총 두께가 200 ㎛임에도, 열저항 값은 그래프의 곡선에서 반도체 칩의 두께가 약 260 ㎛인 경우에 대응되는 값을 나타내었다. 이러한 결과에 의하면, 상부에 열전도층을 배치함으로써 반도체 칩 구조물의 총 두께를 40 ㎛ 증가시키고도, 반도체 칩의 두께를 2.5 배인 100 ㎛ 증가시킨 경우와 동일한 열저항 특성을 나타냄을 알 수 있다.
이러한 열저항 특성은, 실리콘 기반의 반도체 칩의 열전도도가 약 117 W/mK이고, 구리로 이루어진 열전도층의 열전도도가 약 385 W/mK로 열전도층의 열전도도가 3배 이상 높으므로, 열전달 특성이 우수한 데 기인할 것일 수 있다. 특히, 반도체 칩의 중심부로부터 방출된 열은, 반도체 칩의 상부에서 열전도층을 따라 수평 방향으로의 전달량이 증가할 수 있어 방출 효율이 더욱 증가될 수 있다.
도 11a 내지 도 11h는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11a를 참조하면, 코어층(140)을 준비할 수 있다.
코어층(140)은 캐리어 기판 등에 코어 절연층(141)을 이루는 복수의 절연층을 형성하고, 상기 절연층을 관통하는 코어 비아들(144) 및 상기 절연층 상의 코어 배선층들(142)을 순차적으로 형성한 후, 상기 캐리어 기판을 제거함으로써 형성될 수 있다. 다만, 실시예들에서 코어층(140)의 구조는 반도체 패키지의 기능, 코어층(140)의 제조 방법 등에 따라, 도 6의 실시예를 포함하여 다양한 구조로 변경될 수 있다.
도 11b를 참조하면, 코어층(140)에, 코어층(140)의 상하면을 관통하는 관통홀(CA)을 형성할 수 있다.
관통홀(CA)은 코어층(140)의 중심에 형성할 수 있다. 관통홀(CA)의 크기 및 형상은 실장될 반도체 칩(120)의 크기, 모양, 개수 등에 따라 변경될 수 있다. 코어층(140)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 또는, 관통홀(CA)은 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 형성될 수도 있다.
도 11c를 참조하면, 코어층(140)의 하면 상에 접착층(210)을 부착하고, 관통홀(CA) 내에 반도체 칩(120)을 배치할 수 있다.
접착층(210)은 코어층(140)을 고정하기 위한 것으로, 예를 들어 열경화성 또는 자외선 경화성 접착 테이프를 이용할 수 있다. 반도체 칩(120)은 관통홀(CA) 내에서 접착층(210) 상에 부착될 수 있다. 반도체 칩(120)은 접속 패드들(122)이 접착층(210)에 부착되도록 페이스-다운(face-down) 형태로 배치될 수 있다.
도 11d를 참조하면, 봉합층(150)을 형성하고, 반도체 칩(120)의 상부에 제1 지지층(220)을 형성할 수 있다.
봉합층(150)은 코어층(140) 및 반도체 칩(120)의 비활성면인 상면과 측면을 봉합하고, 관통홀(CA) 내의 공간을 채우도록 형성될 수 있다. 봉합층(150)은 라미네이션 또는 도포 등의 방법으로 봉합층(150)을 이루는 물질을 반도체 칩(120) 상에 형성한 후, 이를 경화시켜 형성할 수 있다. 상기 도포 방법은, 예를 들어, 스크린 인쇄법 또는 스프레이 인쇄법일 수 있다.
제1 지지층(220)은 봉합층(150) 상에 형성하며, 후속 공정 중에 반도체 칩(120), 코어층(140), 및 봉합층(150)을 포함하는 구조물을 지지하기 위하여 형성할 수 있다. 제1 지지층(220)의 물질은 한정되지 않으며, 후속 공정에서 용이하게 제거될 수 있는 물질이 사용될 수 있다.
도 11e를 참조하면, 반도체 칩(120)의 하부에서 접착층(210)을 제거하고, 제1 재배선부(110) 및 제2 패시베이션층(180)을 형성할 수 있다.
제1 재배선부(110)는 하부 절연층들(111)을 순차적으로 형성하면서, 각각의 하부 절연층들(111)을 형성한 후 하면 상에 하부 배선층들(112) 및 하부 비아들(114)을 형성함으로써 제조할 수 있다.
제2 패시베이션층(180)은 제1 재배선부(110)의 하면을 덮도록 형성할 수 있다. 제2 패시베이션층(180)은 라미네이션 또는 도포 등의 방법으로 제2 패시베이션층(180)을 이루는 물질을 형성한 후, 이를 경화시켜 형성할 수 있다. 또는 제2 패시베이션층(180)은 증착 방법에 의해 형성할 수도 있다.
도 11f를 참조하면, 반도체 칩(120)의 상부에서 제1 지지층(220)을 제거하고, 반도체 칩(120) 상에 열전도층(130)을 형성할 수 있다.
먼저, 제2 패시베이션층(180)의 하부에 상부 구조물들을 지지하기 위한 제2 지지층(230)을 형성할 수 있다. 다만, 예시적인 실시예에서, 제2 지지층(230)은 생략하는 것도 가능하다. 다음으로, 봉합층(150) 상의 제1 지지층(220)을 제거하고, 봉합층(150) 상에 패터닝된 마스크층(240)을 형성할 수 있다.
마스크층(240)을 이용하여, 반도체 칩(120)의 상면 상에 형성된 봉합층(150)을 제거하고, 열전도층(130)을 형성할 수 있다. 반도체 칩(120) 상의 봉합층(150)은 식각 공정에 의해 제거할 수 있으며, 노출된 반도체 칩(120)의 상면 상에 열전도층(130)을 증착법 또는 도금법에 의해 형성할 수 있다. 도 5의 실시예의 반도체 패키지(100b)의 경우, 본 단계에서 열전도층(130)의 형성 전에 배리어층(125)을 형성함으로써 제조될 수 있다. 열전도층(130)의 형성 방법에 따라, 열전도층(130)을 이루는 물질은 마스크층(240) 상에도 함께 형성될 수 있으며, 마스크층(240)의 제거 시 같이 제거될 수 있다.
본 실시예에서는, 열전도층(130)을 제2 재배선부(160)의 형성 전에 형성하는 방법을 예시적으로 설명하였으나, 열전도층(130)의 형성 순서는 이에 한정되지는 않는다. 예를 들어, 열전도층(130)을 동박을 부착하는 방식으로 형성할 수 있으며, 이 경우, 도 11c를 참조하여 상술한 공정에서, 반도체 칩(120) 상에 미리 부착되어 반도체 칩(120)과 함께 코어층(140)의 관통홀(CA)에 배치된 후 봉합층(150)이 형성될 수 있다.
도 11g를 참조하면, 반도체 칩(120) 상에 봉합층(150)의 일부 영역(150b)을 더 형성하여 코어층(140) 상의 영역(150a)과 함께 봉합층(150)을 이루도록 할 수 있으며, 봉합층(150)에 비아홀들(VH)을 형성할 수 있다.
본 실시예의 경우, 열전도층(130)이 반도체 칩(120)을 실장한 이후에 형성됨에 따라, 봉합층(150)이 반도체 칩(120)의 상부에서 제거되었다가 다시 형성될 수 있다. 예시적인 실시예들에서, 봉합층(150)의 두 영역들(150a, 150b)은 다른 물질로 이루어질 수도 있다. 다만, 상술한 것과 같이, 열전도층(130)이 반도체 칩(120) 상에 부착되어 함께 관통홀(CA) 내에 배치되는 실시예의 경우, 봉합층(150)은 하나의 층으로 이루어질 수 있다.
비아홀들(VH)은 봉합층(150)을 포토리소그래피를 이용하여 패터닝하여 형성하거나, 기계적 드릴 또는 레이저 드릴을 이용하여 형성할 수 있다. 비아홀들(VH)은, 후속에서 제1 및 제2 상부 비아들(164a, 164b)이 형성되는 위치에서 하부의 열전도층(130) 및 코어 배선층(142)을 노출시키도록 형성할 수 있다.
도 11h를 참조하면, 제1 및 제2 상부 비아들(164a, 164b) 및 제1 및 제2 상부 배선층들(162a, 162b)을 형성하여 제2 재배선부(160)를 형성할 수 있다.
제1 및 제2 상부 비아들(164a, 164b)은 비아홀(VH)을 채우도록 형성될 수 있으며, 도금 공정에 의해 형성할 수 있다. 제1 및 제2 상부 배선층들(162a, 162b)은 제1 및 제2 상부 비아들(164a, 164b)과 함께 도금 공정으로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 상부 배선층들(162a, 162b)은 동박을 라미네이션한 후 이를 패터닝하여 형성할 수도 있다.
본 실시예에서는, 열전도층(130)을 형성한 후, 제2 재배선부(160)를 형성하는 방법을 예시하였으나, 실시예들에 따라 열전도층(130)은 제2 재배선부(160)를 형성하는 공정의 일부와 함께 수행될 수도 있을 것이다. 또한, 본 실시예에서는 제1 재배선부(110)를 먼저 형성한 후, 제2 재배선부(160)를 형성하는 공정을 예시하였으나, 제1 및 제2 재배선부들(110, 160)의 형성 순서는 이에 한정되지 않는다. 예시적인 실시예들에서, 도 11d를 참조하여 상술한 봉합층(150)의 형성 이후에, 도 11g 내지 도 11h를 참조하여 상술한 열전도층(130) 및 제2 재배선부(160)의 형성 공정이 수행될 수 있다. 이후에, 도 11e를 참조하여 상술한 제1 재배선부(110)의 형성 공정이 수행될 수 있다.
다음으로, 도 2를 함께 참조하면, 제2 재배선부(160) 상에 개구부들을 갖는 제1 패시베이션층(170)을 형성할 수 있다. 다음으로, 제2 패시베이션층(180)의 하부에 하부 배선층들(142)의 일부를 노출시키는 개구부를 형성하고, 상기 개구부 상에 패드 금속층(190) 및 접속 단자들(195)을 형성할 수 있다.
패드 금속층(190) 및 접속 단자들(195)은 증착 또는 도금 공정에 의해 형성할 수 있으며, 접속 단자들(195)은 리플로우(reflow) 공정을 더 이용하여 형성할 수 있다.
이상의 공정들은 웨이퍼 레벨 또는 패널 레벨로 수행될 수 있으며, 이후에 소잉 공정을 통해 각각의 반도체 패키지들로 분리되어 도 2의 반도체 패키지(100)가 제조될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 12를 참조하면, 반도체 패키지(1000)는 도 2의 실시예에서와 달리, 제1 반도체 패키지(100) 상에 배치된 제2 반도체 패키지(300)를 더 포함할 수 있다. 즉, 반도체 패키지(1000)는 제1 반도체 패키지(100) 상에 제2 반도체 패키지(300)가 적층되는 패키지 온 패키지(Package on Package, POP) 타입일 수 있다.
제1 반도체 패키지(100)는 도 2를 참조하여 상술한 반도체 패키지(100)와 동일한 구조로 도시되었으나, 이에 한정되지 않는다. 예시적인 실시예들에서, 제1 반도체 패키지(100)는 도 4 내지 도 10을 참조하여 상술한 반도체 패키지들(100a, 100b, 100c, 100d, 100e, 100f) 중 어느 하나가 채용될 수 있다.
제2 반도체 패키지(300)는 기판(310), 상부 반도체 칩(320), 연결부(330), 상부 봉지부(340), 및 상부 접속 단자들(380)을 포함할 수 있다.
기판(310)은 바디부(311), 상면을 통해 노출되는 상부 패드들(312), 및 하면을 통해 노출되는 하부 패드들(314)을 포함할 수 있다. 기판(310)은 예를 들어, 실리콘(Si), 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 기판(310)은 단일층이거나 그 내부에 배선 패턴들을 포함하는 다층 구조를 가질 수 있다.
상부 반도체 칩(320)은 로직 반도체 칩 및/또는 메모리 반도체 칩을 포함할 수 있다. 상부 반도체 칩(320)은 상면이 활성면일 수 있으나, 활성면의 배치 위치는 실시예들에서 다양하게 변경될 수 있다.
연결부(330)는 상부 반도체 칩(320)을 기판(310)의 상부 패드들(312)과 전기적으로 연결할 수 있다. 연결부(330)는 와이어를 포함할 수 있으나, 이에 한정되지 않으며, 다양한 형태의 신호 전달 매체를 포함할 수 있다. 접착층(325)은 상부 반도체 칩(320)을 기판(310)에 부착하는 역할을 할 수 있다.
상부 봉지부(340)는 상부 반도체 칩(320)을 감싸도록 배치되어, 상부 반도체 칩(320)을 보호하는 역할을 할 수 있다. 상부 봉지부(340)는 예를 들어, 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 이루어질 수 있다.
상부 접속 단자들(380)은 기판(310)의 하면 상에 배치될 수 있다. 상부 접속 단자들(380)은 제2 반도체 패키지(300)를 하부의 제1 반도체 패키지(100)와 연결하고, 이에 의해 제1 및 제2 반도체 패키지(100, 300)가 전기적으로 연결될 수 있다. 상부 접속 단자들(380)은 도전성 물질, 예를 들어, 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
다만, 이와 같은 제2 반도체 패키지(300)의 구조는 예시적인 것으로, 다양한 구조를 갖는 반도체 패키지들이 제1 반도체 패키지(100) 상에 적층될 수 있다. 또한, 예시적인 실시예들에서, 제1 반도체 패키지(100)와 제2 반도체 패키지(300)의 사이에 인터포저 기판이 더 배치될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 패키지 110: 제1 재배선부
111: 하부 절연층 112: 하부 배선층
114: 하부 비아 120: 반도체 칩
122: 접속 패드 123: 보호층
130: 열전도층 140: 코어층
141: 코어 절연층 142: 코어 배선층
144: 코어 비아 150: 봉합층
160: 제2 재배선부 162a, 162b: 제1 및 제2 상부 배선층
164a, 164b: 제1 및 제2 상부 비아
170: 제1 패시베이션층 180: 제2 패시베이션층
190: 패드 금속층 195: 접속 단자

Claims (10)

  1. 활성면인 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 반도체 칩;
    상기 제1 면의 하부에 배치되며, 상기 반도체 칩과 전기적으로 연결되는 하부 배선층을 포함하는 제1 재배선부;
    상기 반도체 칩의 상기 제2 면 상에 배치되는 열전도층;
    상기 반도체 칩의 측면 및 상기 열전도층의 측면을 둘러싸는 봉합층; 및
    상기 봉합층 상에 배치되고, 상기 열전도층과 연결되는 제1 상부 배선층 및 상기 반도체 칩과 전기적으로 연결되는 제2 상부 배선층을 포함하는 제2 재배선부를 포함하고,
    상기 제2 재배선부는 제1 상부 비아 및 제2 상부 비아를 더 포함하고,
    상기 제1 상부 비아는 상기 제1 상부 배선층과 상기 열전도층의 사이에 배치되고,
    상기 제2 상부 비아는 상기 제2 상부 배선층의 하면 상에 배치되고, 상기 제1 상부 비아보다 작은 높이를 가지는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 열전도층의 측면과 상기 반도체 칩의 측면은 공면을 이루는 반도체 패키지.
  3. 삭제
  4. 제1 항에 있어서,
    상기 열전도층의 두께는 상기 반도체 칩의 두께보다 작은 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 상부 배선층은 전기적 신호가 인가되지 않는 더미 배선층인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 반도체 칩과 상기 열전도층의 사이에 배치되며, 금속 물질을 포함하는 배리어층을 더 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 반도체 칩이 실장되는 관통홀을 갖는 코어층을 더 포함하고,
    상기 봉합층은 상기 관통홀을 봉합하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 반도체 칩은 나란히 배치되는 제1 및 제2 반도체 칩들을 포함하고,
    상기 열전도층은 상기 제1 및 제2 반도체 칩들 상에서 하나의 층으로 배치되는 반도체 패키지.
  9. 관통홀을 갖는 코어층;
    활성면인 제1 면 및 상기 제1 면에 반대되는 제2 면을 가지며, 상기 코어층의 상기 관통홀 내에 실장되는 반도체 칩;
    상기 제1 면의 하부에 배치되며, 상기 반도체 칩과 전기적으로 연결되는 하부 배선층을 포함하는 제1 재배선부;
    상기 반도체 칩의 상기 제2 면 상에 배치되는 열전도층;
    상기 반도체 칩의 측면 및 상기 열전도층의 측면을 둘러싸는 봉합층; 및
    상기 봉합층 상에 배치되고, 상기 열전도층과 연결되는 제1 상부 배선층 및 상기 코어층을 통해 상기 제1 재배선부와 전기적으로 연결되는 제2 상부 배선층을 포함하는 제2 재배선부를 포함하고,
    상기 제1 상부 배선층은 상기 제2 상부 배선층과 직접 연결되고,
    상기 제2 재배선부는 제1 상부 비아 및 제2 상부 비아를 더 포함하고,
    상기 제1 상부 비아는 상기 제1 상부 배선층과 상기 열전도층의 사이에 배치되고,
    상기 제2 상부 비아는 상기 제2 상부 배선층의 하면 상에 배치되고, 상기 제1 상부 비아보다 작은 높이를 가지는 반도체 패키지.
  10. 반도체 칩;
    상기 반도체 칩의 하부에 배치되며, 상기 반도체 칩과 전기적으로 연결되는 하부 배선층을 포함하는 제1 재배선부;
    상기 반도체 칩의 상면 상에 상기 반도체 칩과 동일한 크기로 배치되는 열전도층; 및
    상기 열전도층 상에 배치되며, 상기 열전도층과 연결되는 제1 상부 배선층 및 상기 제1 재배선부를 통해 상기 반도체 칩과 연결되는 제2 상부 배선층을 포함하는 제2 재배선부를 포함하고,
    상기 제1 및 제2 상부 배선층들은 일체로 형성되고,
    상기 제2 재배선부는 제1 상부 비아 및 제2 상부 비아를 더 포함하고,
    상기 제1 상부 비아는 상기 제1 상부 배선층과 상기 열전도층의 사이에 배치되고,
    상기 제2 상부 비아는 상기 제2 상부 배선층의 하면 상에 배치되고, 상기 제1 상부 비아보다 작은 높이를 가지는 반도체 패키지.
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