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KR20160031121A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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KR20160031121A
KR20160031121A KR1020140120307A KR20140120307A KR20160031121A KR 20160031121 A KR20160031121 A KR 20160031121A KR 1020140120307 A KR1020140120307 A KR 1020140120307A KR 20140120307 A KR20140120307 A KR 20140120307A KR 20160031121 A KR20160031121 A KR 20160031121A
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KR
South Korea
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semiconductor chip
pad
thermal
connection
bump
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허준영
조차제
조태제
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삼성전자주식회사
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Abstract

본 발명은 반도체 패키지 및 그 제조방법을 제공한다. 반도체 패키지는 기판 상에 실장된 제1 반도체칩; 상기 제1 반도체칩의 상면 상에 실장되는 제2 반도체칩; 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제2 반도체칩을 상기 제1 반도체칩과 전기적으로 연결시키는 연결 범프; 및 상기 제1 반도체칩의 상기 상면 상에 배치되며, 상기 제2 반도체칩의 하면과 이격된 열적 패드를 포함할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package an And Method Of Fabricating The Same}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 쓰루 비아를 갖는 멀티칩(Multichip) 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 성능 향상을 위한 다양한 연구가 요구되고 있다. 특히, 종래 와이어 본딩으로 구현하던 반도체 패키지에서 고성능이 요구됨에 따라 쓰루 비아(TSV) 기술이 제안되었다.
본 발명이 해결하고자 하는 일 과제는 반도체 칩의 열 방출을 향상시켜, 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체칩의 집적 회로의 배치에 대한 자유도가 증가된 반도체 패키지를 제공하는 데 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 기판; 상기 기판 상에 실장된 제1 반도체칩; 상기 제1 반도체칩의 상면 상에 실장되는 제2 반도체칩; 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제2 반도체칩을 상기 제1 반도체칩과 전기적으로 연결시키는 연결 범프; 및 상기 제1 반도체칩의 상기 상면 상에 배치되며, 상기 제2 반도체칩의 하면과 이격된 열적 패드를 포함할 수 있다
실시예에 따르면, 상기 제1 반도체칩의 상기 상면 상에 배치되며, 상기 연결 범프와 접촉하는 연결 패드를 더 포함할 수 있다.
실시예에 따르면, 상기 열적 패드는 상기 연결 패드와 동일한 물질을 포함할 수 있다.
실시예에 따르면, 상기 열적 패드는 상기 연결 패드와 동일한 두께를 가지는 반도체 패키지.
실시예에 따르면, 상기 제1 반도체칩은 쓰루 비아를 가지고, 상기 연결 패드는 상기 쓰루 비아와 전기적으로 연결될 수 있다.
실시예에 따르면, 상기 제1 반도체칩의 상기 상면 상에 배치되는 얼라인키를 더 포함하되, 상기 얼라인키는 상기 열적 패드와 동일한 물질을 포함하며, 동일한 두께를 가질 수 있다.
실시예에 따르면, 상기 열적 패드 상에 배치된 열적 범프를 더 포함하되, 상기 열적 범프는 상기 제2 반도체칩의 상기 하면과 이격될 수 있다.
실시예에 따르면, 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 제공되고, 상기 연결 범프의 측면들을 덮는 절연 패턴을 더 포함하되, 상기 절연 패턴은 상기 열적 패드 및 상기 제2 반도체칩 사이에 제공될 수 있다.
실시예에 따르면, 상기 제1 반도체칩은 그 하면에 인접하여 배치된 발열원을 포함하되, 상기 열적 패드는 평면적 관점에서 상기 발열원과 중첩될 수 있다.
실시예에 따르면, 상기 제2 반도체칩의 상면 상에 실장된 제3 반도체칩; 및 상기 제2 반도체칩의 상기 상면 상에 배치되고, 상기 제3 반도체칩의 하면과 이격되는 열 방출부를 더 포함할 수 있다.
실시예에 따르면, 상기 제2 반도체칩 및 상기 제3 반도체칩 사이에 개재되며, 상기 제3 반도체칩을 상기 제2 반도체칩과 전기적으로 연결시키는 상부 범프를 더 포함하되, 상기 열 방출부는 상기 상부 범프보다 낮은 높이를 가질 수 있다.
본 발명의 따르면 반도체 패키지는 기판; 상기 기판 상에 실장된 제1 반도체칩; 상기 제1 반도체칩 상에 배치된 제2 반도체칩; 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되어, 상기 제2 반도체칩을 상기 제1 반도체칩과 전기적으로 연결시키는 연결 범프; 상기 제1 반도체칩의 상면 상에 제공되고, 상기 연결 범프와 접촉하는 제1 패드; 및 상기 제1 반도체칩의 상기 상면 상에 제공되며, 상기 제2 반도체칩의 하면과 이격된 제2 패드를 포함할 수 있다.
실시예에 따르면, 상기 제2 패드는 상기 제1 패드와 동일한 물질을 포함하며, 상기 제1 패드와 동일한 두께를 가질 수 있다.
실시예에 따르면, 상기 제2 패드 상에 배치된 열적 범프를 더 포함하되, 상기 열적 범프는 상기 제2 반도체칩의 상기 하면과 이격될 수 있다.
실시예에 따르면, 상기 제1 반도체칩의 상기 상면 상에 배치되는 얼라인키를 더 포함하되, 상기 얼라인키는 상기 제1 패드 및 상기 제2 패드와 동일한 물질을 포함할 수 있다.
실시예에 따르면, 상기 제2 반도체칩은 그 하면에 인접하여 배치된 집적 회로들을 포함하고, 상기 집적 회로들 중에서 적어도 하나는 평면적 관점에서 상기 제2 패드와 중첩될 수 있다.
본 발명에 따른 반도체 패키지의 제조방법은 열적 패드를 포함하는 제1 반도체칩을 준비하는 것; 기판 상에 상기 제1 반도체칩을 실장하는 것; 및 상기 제1 반도체칩의 상면 상에 제2 반도체칩을 실장하되, 상기 제2 반도체칩은 연결 범프에 의하여 상기 제1 반도체칩과 전기적으로 연결되는 것을 포함하되, 상기 열적 패드는 상기 제1 반도체칩의 상기 상면 상에 배치되며, 상기 제2 반도체칩의 하면과 이격될 수 있다.
실시예에 따르면, 상기 제1 반도체칩을 준비하는 것은: 상기 제1 반도체칩의 상면 상에 도전층을 형성하는 것; 및 상기 도전층을 패터닝하여, 상기 열적 패드, 상기 열적 패드와 이격된 연결 패드, 및 얼라인키를 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제1 반도체칩을 준비하는 것은 상기 열적 패드 상에 열적 범프를 형성하는 것을 더 포함하되, 상기 열적 범프는 상기 연결 범프보다 낮은 높이를 가질 수 있다.
실시예에 따르면, 상기 제2 반도체칩을 실장하는 것은 상기 연결 범프를 상기 연결 패드와 접촉시키는 것을 더 포함하되, 상기 연결 범프는 상기 열적 패드와 이격될 수 있다.
본 발명에 따르면, 열 방출부가 제1 반도체칩의 상면 상에 배치될 수 있다. 제1 반도체칩의 동작 시, 발열원에서 발생한 열은 제1 반도체칩을 통하여 제1 열 방출부로 이동할 수 있다. 이에 따라, 제1 반도체칩 내에서 열이 균일하게 분포될 수 있다.
열 방출부는 제2 반도체칩의 하면과 이격될 수 있다. 제1 반도체칩의 발열원에서 발생한 열이 제2 반도체칩으로 전달되지 않아, 크렉이 제2 반도체칩에 형성되지 않을 수 있다. 이에 따라, 제2 집적 회로가 손상되지 않을 수 있다. 제2 집적 회로는 제1 열 방출부의 배치에 의해 제약받지 않고, 다양하게 배치될 수 있다.
열 방출부는 연결 패드 및 얼라인키와 동일한 공정에 의해 형성될 수 있다. 이에 따라, 반도체 패키지가 용이하게 제조될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 A-B선을 따라 자른 단면도이다.
도 1c는 도 1b의 Z영역을 확대 도시하였다.
도 2a는 일 예시에 따른 제1 열 방출부를 확대 도시한 단면도이다.
도 2b는 다른 예시들에 따른 제1 열 방출부를 확대 도시한 단면도들이다.
도 3a는 다른 실시예에 따른 제1 열 방출부를 도시한 단면도이다.
도 3b는 또 다른 실시예에 따른 제1 열 방출부를 도시한 단면도이다.
도 4a는 다른 실시예에 따른 제1 열 방출부를 도시한 평면도이다.
도 4b는 또 다른 실시예들에 따른 제1 열 방출부들을 도시한 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6a, 도 6b, 및 도 6d 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 6c는 제1 반도체칩의 일 제조 과정을 도시한 것으로, 도 6b에 대응되는 평면도이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지의 제조방법을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 A-B선을 따라 자른 단면도이다. 도 1c는 도 1b의 Z영역을 확대 도시하였다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 기판(100) 및 복수의 반도체칩들(200, 300, 400)을 포함할 수 있다. 기판(100)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 다른 예로, 기판(100)은 반도체칩을 포함할 수 있다. 외부 단자들(101)이 기판(100)의 하면에 배치될 수 있다. 외부 단자들(101)은 전도성 물질을 포함하며, 솔더볼의 형상을 가질 수 있다. 기판(100)은 외부 단자들(101)을 통하여 외부 장치(미도시)와 전기적으로 연결될 수 있다.
제1 반도체칩(200)은 플립칩 방식에 의해 기판(100) 상에 실장될 수 있다. 제1 반도체칩(200)은 연결부들(150)에 의해 기판(100)과 전기적으로 연결될 수 있다. 연결부들(150)이 기판(100) 및 제1 반도체칩(200) 사이에 개재될 수 있다. 제1 반도체칩(200)은 실리콘 물질을 포함할 수 있다. 제1 절연 패턴(510)이 기판(100) 및 제1 반도체칩(200) 사이에 제공되어, 연결부들(150) 사이를 채울 수 있다. 제1 절연 패턴(510)은 절연성 폴리머를 포함할 수 있다.
제1 반도체칩(200)은 제1 회로 패턴층(210) 및 제1 쓰루 비아(220)를 포함할 수 있다. 제1 회로 패턴층(210)은 제1 반도체칩(200)의 하면(200b)에 인접하여 제공되며, 연결부들(150)과 전기적으로 연결될 수 있다. 제1 회로 패턴층(210)은 집적회로들, 예를 들어, 메모리 회로, 로직 회로, 및/또는 이들의 조합을 포함할 수 있다. 제1 반도체칩(200)의 하면(200b)은 활성면의 역할을 하고, 상면(200a)은 비활성면의 역할을 할 수 있다. 제1 쓰루 비아(220)는 제1 반도체칩(200)의 내부를 관통하며, 제1 회로 패턴층(210)과 전기적으로 연결될 수 있다.
제2 반도체칩(300)이 제1 반도체칩(200)의 상면(200a) 상에 실장될 수 있다. 예를 들어, 제2 반도체칩(300)은 제1 연결 패드(231) 및 제1 연결 범프(233)에 의하여 제1 반도체칩(200)과 전기적으로 연결될 수 있다. 제1 연결 범프(233)는 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 제2 절연 패턴(520)이 제1 및 제2 반도체칩들(200, 300) 사이에 제공될 수 있다.
제2 반도체칩(300)은 제2 회로 패턴층(310) 및 제2 쓰루 비아(320)를 포함할 수 있다. 제2 회로 패턴층(310)은 제2 반도체칩(300)의 하면에 인접하여 배치될 수 있다. 제1 도전 패드(313)는 평면적 관점에서, 제1 열 방출부(240)와 중첩되지 않을 수 있다. 일 예로, 제2 반도체칩(300)은 실리콘 물질을 포함할 수 있다.
제1 연결 패드(231)가 제1 반도체칩(200)의 상면(200a) 상에 배치되며, 제1 쓰루 비아(220)와 전기적으로 연결될 수 있다. 제1 연결 패드(231)는 구리, 알루미늄, 및/또는 니켈 등과 같은 다양한 금속 물질을 포함할 수 있다.
제1 얼라인키(251)가 제1 반도체칩(200)의 상면(200a) 상에 배치될 수 있다. 일 예로, 제1 얼라인키(251)는 도 1a와 같이 제1 반도체칩(200)의 상면(200a)의 코너에 인접하여 배치될 수 있다. 제1 얼라인키(251)는 제1 연결 패드(231)와 옆으로 이격 배치될 수 있다. 제1 얼라인키(251)는 제1 연결 패드(231)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 얼라인키(251)는 구리, 알루미늄, 및/또는 니켈 등과 같은 금속 물질을 포함할 수 있다. 제1 얼라인키(251)의 형상 및 배치는 다양할 수 있다.
제1 열 방출부(240)가 제1 반도체칩(200)의 상면(200a) 상에 배치될 수 있다. 제1 열 방출부(240)는 제2 반도체칩(300)의 하면과 이격될 수 있다. 제1 열 방출부(240)는 제1 열적 패드(241) 및 제1 열적 범프(243)를 포함할 수 있다. 제1 열 방출부(240)는 제1 연결 패드(231) 및 제1 얼라인키(251)로부터 옆으로 이격배치될 수 있다. 제1 열적 패드(241)는 제1 연결 패드(231)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 열적 패드(241)는 구리, 알루미늄, 및/또는 니켈 등과 같은 금속 물질을 포함할 수 있다.
제1 반도체칩(200)은 제1 회로 패턴층(210) 내에 제공된 제1 발열원(215)를 포함할 수 있다. 제1 반도체칩(200)의 동작 시, 제1 발열원(215)에서 발생한 열은 제1 반도체칩(200)의 상면(200a)을 향하여 이동할 수 있다. 제1 발열원(215)은 제1 집적회로들(미도시)을 포함할 수 있다. 제1 발열원(215)은 중앙 처리 장치(CPU), 메모리 인터페이스, 및 범용 직렬 버스(USB) 등과 같은 IP 블럭(IP Block)일 수 있다. IP 블럭은 반도체 직접회로를 구성하기 위해 필요한 기능을 하드웨어 또는 소프트웨어 상태로 정리한 블럭을 의미한다. 예를 들어, 제1 발열원(215)은 도 1a에 도시된 바와 같이, 평면적 관점에서 제1 반도체칩(200)의 엣지 영역에 제공될 수 있다. 그러나, 제1 발열원(215)의 평면적 배치는 이에 제한되지 않고 회로 구성에 따라 다양할 수 있다.
제1 열 방출부(240)는 제1 반도체칩(200)보다 열 팽창 계수(CTE)가 더 큰 물질, 예를 들어, 금속을 포함할 수 있다. 제1 발열원(215)에서 발생한 열은 빠르고 용이하게 제1 반도체칩(200)을 통하여 제1 열 방출부(240)로 이동할 수 있다. 제1 반도체칩(200) 내에서 열이 균일하게 분포될 수 있다. 제1 반도체칩(200)에서 열이 제1 발열원(215)에 집중되어 분포되는 경우, 제1 반도체칩(200)의 집적 회로들(미도시)의 신뢰성이 감소할 수 있다. 반도체 패키지(1)는 제1 열 방출부(240)가 생략된 경우보다 신뢰성이 향상될 수 있다.
도 1a를 도 1b와 함께 참조하면, 제1 열 방출부(240)는 평면적 관점에서 제1 발열원(215)과 중첩될 수 있다. 다른 예로, 제1 열 방출부(240)는 제1 발열원(215)과 인접하여 배치될 수 있다. 이에 따라, 제1 발열원(215)에서 발생한 열이 제2 반도체칩(300)을 통하여 보다 빠르게 방출될 수 있다.
도 1c를 참조하면, 제2 회로 패턴층(310)은 패시베이션막(316), 제1 및 제2 층간 절연막들(317, 318), 제2 집적 회로(311), 배선들(312), 및 을 포함할 수 있다. 패시베이션막(316)은 제2 반도체칩(300)의 하면(300b) 상에 제공되며, 제1 도전 패드(313)을 노출시킬 수 있다. 패시베이션막(316)은 절연 물질을 포함할 수 있다. 제1 및 제2 층간 절연막들(317, 318)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 저유전막들 중의 적어도 하나를 포함할 수 있다. 제2 집적 회로(311)는 로직 회로, 메모리 회로, 및 또는 이들의 조합을 포함할 수 있다. 제1 도전 패드(313)는 제2 반도체칩(300)의 하면(300b) 상에서 제1 연결 범프(233)와 접촉할 수 있다. 제1 도전 패드(313)는 배선들(312)을 통하여 제2 집적 회로(311) 및 제2 쓰루 비아(320)와 전기적으로 연결될 수 있다. 배선들(312)은 복수 개의 도전층들 및 복수 개의 콘택 플러그들을 포함할 수 있다. 제1 도전 패드(313)는 이에 제한되지 않고, 제2 집적 회로(311) 및 제2 쓰루 비아(320)와 다양한 방법으로 전기적으로 연결될 수 있다.
도 2a 및 도 2b는 예시들에 따른 제1 열 방출부들을 확대 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 도 1b와 함께 참조하면, 제1 열 방출부(240)은 제1 열적 패드(241), 제1 열적 범프(243), 및 상부 열적 패드(245)를 포함할 수 있다. 상부 열적 패드(245)은 제2 반도체칩(300)의 하면(300b) 상에 배치될 수 있다. 제1 반도체칩(200)의 동작 시, 제1 발열원(215)에서 발행한 열은 제1 반도체칩(200)을 통해 제1 열 방출부(240)로 전달될 수 있다. 제1 열 방출부(240)는 제2 반도체칩(300)과 다른 열 팽창 계수를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 반도체칩(300)이 실리콘 물질을 포함하고, 제1 열 방출부(240)는 금속 물질을 포함할 수 있다. 제1 열 방출부(240)는 발열원(215)으로부터 전달받은 열에 의해 부피가 변화될 수 있다. 제1 반도체칩(200)이 반복적으로 동작하면, 제1 열 방출부(240)도 반복적으로 수축 및 확장될 수 있다. 제1 반도체칩(200)의 부피 변화율은 제2 반도체칩(300)의 부피 변화율보다 더 클 수 있다. 제1 열 방출부(240) 및 제2 반도체칩(300)의 열 팽창 계수의 차이에 의해, 크렉(C)이 제2 반도체칩(300)의 하면(300b)에서 제1 열 방출부(240)에 인접하여 형성될 수 있다. 크렉(C)에 의해, 제1 열 방출부(240)와 인접하여 배치된 제2 집적 회로(311) 및/또는 배선(312)이 손상될 수 있다.
도 2b를 참조하면, 제2 집적 회로(311)는 제1 열 방출부(240)에 의해 정의되는 금지 영역(KOZ)으로부터 이격될 수 있다. 금지 영역(KOZ)은 제1 열 방출부(240) 및 제2 반도체칩(300)의 열 팽창 계수에 의해 크렉(C)이 발생하는 영역일 수 있다. 금지 영역(KOZ)은 제2 반도체칩(300)의 하면(300b)에 인접할 수 있다. 이에 따라, 크렉(C)이 발생하더라도, 제2 집적 회로(311)는 손상되지 않을 수 있다. 그러나, 제2 집적 회로(311)의 배치는 제1 열 방출부(240)의 배치에 의해 제한되어, 제2 반도체칩(200)의 제2 집적 회로(311)의 구성의 자유도가 감소할 수 있다.
다시, 도 1c를 참조하면, 제1 열 방출부(240)는 제2 반도체칩(300)의 하면(300b)과 이격될 수 있다. 예를 들어, 제1 열적 범프(243)의 높이(H2)는 제1 연결 범프(233)의 높이(H1)보다 낮을 수 있다. 제1 반도체칩(200)의 상면(200a) 및 제2 반도체칩(300)의 하면(300b) 사이의 거리(D)는 제1 열 방출부(240)의 높이, 예를 들어, 제1 열적 패드(241)의 두께(T2) 및 제2 열적 범프의 높이(H2)의 합보다 클 수 있다. 제1 열 방출부(240)가 제2 반도체칩(300)의 하면(300b)과 이격되어, 제2 절연 패턴(520)은 제1 열 방출부(240) 및 제2 반도체칩(300) 사이에 제공될 수 있다. 제1 반도체칩(200)의 제1 발열원(215)에서 발생한 열이 제2 반도체칩(300)으로 전달되지 않아, 크렉(도 2a, 2b에서 C)이 제2 반도체칩(300)에 형성되지 않을 수 있다. 제2 반도체칩(300)의 하면(300b)에 금지 영역(KOZ)이 형성되지 않을 수 있다. 본 발명에 따르면, 제2 반도체칩(300)의 제2 집적 회로(311)는 제1 열 방출부(240)에 의해 손상되지 않을 수 있다. 더불어, 제2 집적 회로(311)의 배치는 제1 열 방출부(240)의 배치에 의해 제약받지 않을 수 있다. 제2 집적 회로(311)는 제1 열 방출부(240)와 인접하여 배치될 수 있다. 예를 들어, 제2 집적 회로(311)는 평면적 관점에서 제1 열 방출부(240)와 중첩될 수 있다. 이에 따라, 제2 집적 회로(311)의 구성이 다양화될 수 있다.
제1 열적 패드(241)의 두께(T2)는 제1 연결 패드(231)의 두께(T1) 및 제1 얼라인키(251)의 두께(T3)와 실질적으로 동일할 수 있다. 여기에서, 동일이란 동일한 공정에서 형성되었을 때 발생할 수 있는 오차범위를 포함한다.
제1 연결 범프(233)는 제1 반도체칩(200)의 상면(200a) 상에 배치된 제1 연결 패드(231) 및 제2 반도체칩(300)의 하면(300b) 상에 배치된 제1 도전 패드(313)와 각각 접촉할 수 있다. 제1 연결 범프(233) 및 제1 열적 범프(243)은 금속 물질을 포함할 수 있다. 제1 연결 범프(233)에 포함된 물질은 제1 열적 범프에 포함된 물질(243)과 동일 또는 상이할 수 있다.
도 3a 및 도 3b는 실시예들에 따른 제1 열 방출부들을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b를 도 1b와 함께 참조하면, 제1 열 방출부(240)는 제1 반도체칩(200)의 상면(200a) 상에서 제1 연결 패드(231)와 옆으로 이격배치될 수 있다. 제1 열 방출부(240)는 제1 연결 범프(233)보다 낮은 높이를 가져, 제2 반도체칩(300)의 하면(300b)과 이격될 수 있다. 제1 열 방출부(240)의 단면은 다양한 형상을 가질 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 제1 열 방출부(240)는 도 1b에서 설명한 제1 열적 범프(243)을 포함하되, 제1 열적 패드(241)를 포함하지 않을 수 있다. 제1 열 방출부(240)는 라운드진 단면을 가질 수 있다. 다른 예로, 제1 열 방출부(240)는 도 3b에 도시된 바와 같이, 직사각형 형상의 단면을 가질 수 있다. 제1 열 방출부(240)는 제1 연결 패드(231)와 다른 두께를 가질 수 있다.
도 4a 및 도 4b는 다른 실시예들에 따른 제1 열 방출부들을 각각 도시한 평면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 참조하면, 제1 열 방출부(240)가 제1 반도체칩(200) 상에 배치될 수 있다. 제1 열 방출부(240)는 제1 얼라인키(251) 및 제1 연결 패드(231)와 이격될 수 있다. 평면적 관점에서, 제1 열 방출부(240)는 제1 발열원(215)과 중첩되거나, 인접하여 배치될 수 있다. 제1 발열원(215)의 배치에 따라, 제1 열 방출부(240)의 배치가 조절될 수 있다. 제1 열 방출부(240)는 다양한 형상을 가질 수 있다. 제1 열 방출부(240)는 다양한 개수로 제공될 수 있다. 도 4a에 도시된 바와 같이, 발열원들(215)은 복수 개로 제공될 수 있다. 제1 열 방출부(240)는 2개 이상의 발열원들(215)과 중첩될 수 있다. 이하, 단수개의 제1 발열원(215)에 대하여 설명한다. 제1 열 방출부(240)는 제1 발열원(215)보다 큰 평면적을 가질 수 있다. 제1 열 방출부(240)는 평면적 관점에서 직사각형의 형상을 가질 수 있다. 이와 달리, 도 4b와 같이, 제1 열 방출부(240)는 평면적 관점에서 라운드진 형상을 가질 수 있다. 예를 들어, 제1 열 방출부(240)는 원형, 타원형, 또는 이들이 결합된 형상을 가질 수 있다. 제1 열 방출부(240)가 복수 개로 제공된 경우, 제1 열 방출부들(240)은 서로 다른 형상 및 단면적을 가질 수 있다. 이하, 단수 개의 제1 열 방출부(240)에 대하여 설명한다. 제1 발열원(215)의 평면적 배치는 제1 반도체칩(200)의 가장자리에 한정되지 않고, 다양할 수 있다. 제1 열 방출부(240)는 제1 반도체칩(200)의 제1 발열원(215)의 적어도 일부와 중첩되거나, 제1 발열원(215)에 인접하여 배치될 수 있다. 이에 따라, 제1 발열원(215)에서 발생하는 열이 보다 빠르게 제1 열 방출부(240)로 전달될 수 있다.
도 1b를 다시 참조하면, 제2 반도체칩(300)의 상면 상에 제2 연결 패드(331) 및 제2 열 방출부(340)가 제공될 수 있다. 제2 열 방출부(340)는 제2 열적 패드(341) 및 제2 열적 범프(343)를 포함할 수 있다. 제2 열 방출부(340)는 제3 반도체칩(400)의 하면과 이격될 수 있다. 제2 열적 패드(341)는 구리, 알루미늄, 및/또는 니켈과 같은 금속을 포함할 수 있다. 제2 열적 범프(343)은 금속을 포함할 수 있다. 제2 반도체칩(300)의 동작 시, 제2 반도체칩(300)의 제2 발열원(315)에서 발생된 열은 제2 열 방출부(340)로 빠르게 방출될 수 있다. 이에 따라, 제2 반도체칩(300)의 신뢰성이 향상될 수 있다. 제2 열 방출부(340)의 형상 및 배치는 앞서 도 3a 내지 도 4b의 예에서 설명한 제1 열 방출부(240)의 형상 및 배치와 동일 또는 유사할 수 있다.
제2 연결 패드(331)는 제2 열 방출부(340)로부터 옆으로 이격될 수 있다. 제2 연결 패드(331)는 제2 쓰루 비아(320)와 전기적으로 연결될 수 있다. 제2 쓰루 비아(320)는 제2 반도체칩(300)을 관통하여, 제2 회로 패턴층(310)과 전기적으로 연결될 수 있다. 제2 연결 패드(331)는 제2 열적 패드(341)와 동일할 물질을 포함할 수 있다. 제2 연결 패드(331)는 제2 열적 패드(341)와 동일한 두께를 가질 수 있다.
제3 반도체칩(400)이 제2 반도체칩(300)의 상면 상에 실장될 수 있다. 제2 연결 범프(333)는 제2 연결 패드(331) 상에 제공되며, 제2 연결 패드(331) 및 제2 도전 패드(413)와 접촉할 수 있다. 제3 반도체칩(400)은 제2 연결 범프(333) 및 제2 연결 패드(331)에 의해 제2 반도체칩(300)과 전기적으로 연결될 수 있다. 제2 연결 범프(333)의 높이는 제2 열적 범프(343)의 높이보다 높을 수 있다. 제3 절연 패턴(530)이 제2 반도체칩(300) 및 제3 반도체칩(400) 사이에 개재되어, 제2 연결 범프(333)의 측면들을 덮을 수 있다. 제2 열 방출부(340)가 제3 반도체칩(400)의 하면과 이격되어, 제3 절연 패턴(530)은 제2 열 방출부(340) 및 제3 반도체칩(400) 사이에 제공될 수 있다. 제3 절연 패턴(530)은 절연성 폴리머를 포함할 수 있다.
제3 반도체칩(400)은 그 하면에 인접한 제3 회로 패턴층(410)을 포함할 수 있다. 제3 회로 패턴층(410)은 제2 회로 패턴층(310)과 동종의 집적 회로(미도시), 예를 들어, 메모리 회로를 포함할 수 있으나, 이에 제한되지 않고 다양한 종류의 집적회로를 포함할 수 있다. 이와 달리, 제3 반도체칩(400)은 생략될 수 있다. 이 경우, 제2 쓰루 비아(320) 및 제2 연결 패드(331)는 생략될 수 있다.
히트 슬러그(350)가 제3 반도체칩(400) 상에 배치될 수 있다. 히트 슬러그(350)는 구리, 알루미늄, 및/또는 니켈과 같은 금속을 포함할 수 있다. 제3 반도체칩(400)의 동작 시, 제3 반도체칩(400)의 제3 발열원(415)에서 발생한 열은 히트 슬러그(350)로 방출될 수 있다. 다른 예로, 히트 슬러그(350)는 생략될 수 있다.
반도체칩들의 개수는 이에 제한되지 않고 다양할 수 있다. 예를 들어, 제4 반도체칩(미도시)이 제3 반도체칩(400) 상에 더 실장될 수 있다. 이 경우, 제3 반도체칩(400)은 그 내부를 관통하는 제3 쓰루 비아(미도시) 및 제3 열 방출부(미도시)를 포함할 수 있다. 이 경우, 히트 슬러그(350)는 제4 반도체칩 상에 형성될 수 있다.
몰딩막(500)이 기판(100) 상에 제공되어, 제3 반도체칩(400)을 덮을 수 있다. 몰딩막(500)은 제1 반도체칩(200)의 측면 및 제2 반도체칩(300)의 측면을 덮을 수 있다. 다른 예로, 제1 절연 패턴(510), 제2 절연 패턴(520), 또는 제3 절연 패턴(530)은 생략될 수 있다. 이 경우, 몰딩막(500)은 기판(100)과 제1 반도체칩(200) 사이, 제1 및 제2 반도체칩(200, 300) 사이, 또는 제2 및 제3 반도체칩(300, 400) 사이로 연장될 수 있다. 몰딩막(500)은 제1 열 방출부(240)와 제2 반도체칩(300) 사이 또는 제2 열 방출부(340)와 제3 반도체칩(400) 사이에 제공될 수 있다. 몰딩막(500)은 에폭시 몰딩 컴파운드와 같은 폴리머를 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5을 참조하면, 반도체 패키지(2)는 기판(100) 및 복수의 반도체칩들(200, 300, 400)을 포함할 수 있다. 제1 반도체칩(200)이 기판(100) 상에 실장될 수 있다. 제1 반도체칩(200)은 연결부들(150)에 의해 기판(100)과 전기적으로 연결될 수 있다. 제1 반도체칩(200)은 제1 회로 패턴층(210) 및 제1 쓰루 비아(220)를 포함할 수 있다. 제1 얼라인키(251)가 제1 반도체칩(200)의 상면(200a) 상에 배치될 수 있다. 제1 연결 패드(231)가 제1 반도체칩(200)의 상면(200a) 상에 배치되며, 제1 쓰루 비아(220)와 전기적으로 연결될 수 있다.
제1 열 방출부(240)가 제1 반도체칩(200)의 상면(200a) 상에 배치될 수 있다. 제1 열 방출부(240)는 제2 반도체칩(300)의 하면과 이격될 수 있다. 제1 열 방출부(240)는 도 1b에서 설명한 제1 열적 패드(241)를 포함할 수 있다. 도 1b와 달리, 제1 열 방출부(240)는 제2 열적 범프(도 1b의 243)를 포함하지 않을 수 있다. 제1 열 방출부(240)는 제1 연결 패드(231) 및 제1 얼라인키(251)로부터 옆으로 이격배치될 수 있다. 제1 열 방출부(240)는 제1 연결 패드(231) 및 제1 얼라인키(251)와 동일한 물질을 포함할 수 있다. 제1 열 방출부(240)의 두께는 제1 연결 패드(231)의 두께 및 제1 얼라인키(251)의 두께와 동일할 수 있다.
도 1a, 도 4a, 및 도 4b에 도시된 바와 같이, 제1 열 방출부(240)는 제1 반도체칩(200)의 제1 발열원(215)과 중첩될 수 있다. 제1 반도체칩(200)의 동작 시, 제1 발열원(215)에서 발생한 열은 보다 빠르고 용이하게 제1 열 방출부(240)로 이동할 수 있다. 제1 반도체칩(200) 내에서 열이 균일하게 분포될 수 있다. 반도체 패키지(2)는 제1 열 방출부(240)가 생략된 경우보다 신뢰성이 향상될 수 있다. 제1 열 방출부(240)는 도 4a 및 도 4b의 예에서 설명한 바와 같이, 다양한 형상을 가지며, 다양한 개수로 제공될 수 있다.
제1 열 방출부(240)는 제2 반도체칩(300)의 하면과 이격될 수 있다. 제1 반도체칩(200)의 제1 발열원(215)에서 발생한 열이 제2 반도체칩(300)으로 전달되지 않아, 크렉(도 2a, 2b의 C)이 제2 반도체칩(300)에 형성되지 않을 수 있다. 제2 집적 회로(311)의 배치는 제1 열 방출부(240)의 배치에 의해 제약받지 않을 수 있다. 예를 들어, 도 1c에 도시된 바와 같이, 제2 집적 회로(311)는 제1 열 방출부(240)와 수직적으로 이격배치될 수 있다. 이에 따라, 제2 집적 회로(311)의 구성이 다양화될 수 있다.
제2 반도체칩(300)이 제1 연결 범프(233)에 의하여 제1 반도체칩(200)의 상면(200a) 상에 실장될 수 있다. 제1 연결 범프(233)는 제1 반도체칩(200)의 상면(200a) 상에 배치된 제1 연결 패드(231)와 접촉할 수 있다. 제2 절연 패턴(520)이 제1 및 제2 반도체칩(200, 300) 사이에 개재되며, 제1 열 방출부(240) 및 제2 반도체칩(300) 사이에 제공될 수 있다.
제2 반도체칩(300)은 제2 회로 패턴층(310) 및 제2 쓰루 비아(320)를 포함할 수 있다. 제2 반도체칩(300)의 상면 상에 제2 연결 패드(331) 및 제2 열 방출부(340)가 제공될 수 있다. 제2 열 방출부(340)는 앞서 도 1b에 도시된 제2 열적 패드(341)를 포함하되, 제2 열적 범프(343)를 포함하지 않을 수 있다. 제2 열 방출부(340)는 제3 반도체칩(400)의 하면과 이격될 수 있다. 제2 반도체칩(300)의 동작 시, 제2 발열원(315)에서 발생된 열은 제2 열 방출부(340)로 빠르게 방출될 수 있다. 제2 열 방출부(340)의 평면적 형상 및 배치는 앞서 도 4a 및 도 4b의 예에서 설명한 제1 열 방출부(240)의 형상 및 배치와 동일 또는 유사할 수 있다.
제2 연결 패드(331)는 제2 열 방출부(340)로부터 옆으로 이격될 수 있다. 제2 연결 패드(331)는 제2 열 방출부(340)와 동일할 물질을 포함할 수 있다. 제2 연결 패드(331)는 제2 열 방출부(340)와 동일한 두께를 가질 수 있다.
제3 반도체칩(400)이 제2 반도체칩(300)의 상면 상에 실장될 수 있다. 제2 연결 범프(333)는 제2 연결 패드(331) 상에 제공되며, 제2 연결 패드(331)와 접촉할 수 있다. 제2 연결 범프(333)의 높이는 제2 열 방출부(340)의 높이보다 높을 수 있다. 제2 열 방출부(340)가 제3 반도체칩(400)의 하면과 이격되어, 제3 절연 패턴(530)은 제2 열 방출부(340) 및 제3 반도체칩(400) 사이에 제공될 수 있다. 히트 슬러그(350)가 제3 반도체칩(400) 상에 배치될 수 있다. 다른 예로, 히트 슬러그(350)는 생략될 수 있다.
몰딩막(500)이 기판(100) 상에 제공되어, 제3 반도체칩(400)을 덮을 수 있다. 몰딩막(500)은 앞서 도 1b의 예에서 설명한 바와 동일할 수 있다.
본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 6a, 도 6b, 및 도 6d 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 6c는 제1 반도체칩의 일 제조 과정을 도시한 것으로, 도 6b에 대응되는 평면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a를 참조하면, 제1 반도체칩(200)을 포함하는 반도체 기판(201)이 제공될 수 있다. 제1 반도체칩(200)은 복수개로 제공될 수 있다. 반도체 기판(201)은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 제1 반도체칩(200)은 제1 회로 패턴층(210) 및 제1 쓰루 비아(220)를 포함할 수 있다. 제1 회로 패턴층(210) 및 제1 쓰루 비아(220)는 앞서 도 1b의 예에서 설명한 바와 동일할 수 있다. 도전층(260)이 제1 반도체칩(200)의 상면(200a) 상에 형성될 수 있다. 도전층(260)은 구리, 알루미늄, 및/또는 니켈과 같은 금속을 포함할 수 있다.
도 6b 및 도 6c를 참조하면, 도전층(도 6a에서 260)이 패터닝되어, 제1 연결 패드(231), 제1 열적 패드(241), 및 제1 얼라인키(251)가 제1 반도체칩(200)의 상면(200a) 상에 형성될 수 있다. 예를 들어, 도전층(도 6a에서 260)의 패터닝은 포토리쏘그래피 및 식각 공정에 의해 진행될 수 있다. 제1 열적 패드(241)가 제1 연결 패드(231) 및 제1 얼라인키(251)와 동일한 공정에 의해 형성됨에 따라, 제1 열적 패드(241)가 보다 용이하고 빠르게 형성될 수 있다. 제1 열적 패드(241)는 제1 연결 패드(231) 및 제1 얼라인키(251)와 동일한 물질을 포함할 수 있다. 제1 열적 패드(241)의 두께(T2)는 제1 연결 패드(231)의 두께(T1) 및 제1 얼라인키(251)의 두께(T3)와 동일할 수 있다. 제1 연결 패드(231), 제1 열적 패드(241), 및 제1 얼라인키(251)는 앞서 도 1a 내지 도 1c에서 설명한 바와 동일 또는 유사할 수 있다.
도 6d를 참조하면, 반도체 기판(201)이 쏘잉되어, 제1 반도체칩들(200) 이 서로 분리될 수 있다. 제1 반도체칩들(200)은 앞서 도 1a 및 도 1b에서 설명한 제1 반도체칩과 동일 수 있다. 이하, 단수개의 제1 반도체칩(200)에 관하여 설명한다.
도 6e를 참조하면, 제1 반도체칩(도 6b, 6c의 200)이 기판(100) 상에 실장될 수 있다. 기판(100)은 인쇄회로기판이거나, 반도체칩을 포함할 수 있다. 제1 반도체칩(200)은 앞서 도 6a 내지 도 6d의 예에서 설명한 바와 같이 제조된 반도체칩일 수 있다. 제1 얼라인키(251)는 제1 반도체칩(200)의 실장 공정에서 제1 반도체칩(200)이 기판(100) 상에 배치되는 위치를 조절하는 기준으로 역할을 할 수 있다. 기판(100) 및 제1 반도체칩(200) 사이에 연결부들(150)이 형성될 수 있다. 기판(100) 및 제1 반도체칩(200)의 하면(200b) 사이에 제1 절연 패턴(510)이 형성되어, 연결부들(150) 사이를 채울 수 있다. 다른 예로, 제1 절연 패턴(510)은 형성되지 않을 수 있다. 외부 단자들(101)이 기판(100)의 하면 상에 형성될 수 있다.
도 6f를 참조하면, 제2 반도체칩(300)이 제1 반도체칩(200)의 상면(200a) 상에 실장될 수 있다. 제2 반도체칩(300)은 제2 회로 패턴층(310) 및 제2 쓰루 비아(320)를 포함할 수 있다. 제2 반도체칩(300)은 앞서 도 1b의 예에서 설명한 제2 반도체칩(300)과 동일할 수 있다. 제2 반도체칩(300)은 앞서 도 6a 내지 도 6d의 예에서 설명한 제1 반도체칩(200)의 제조예와 동일 또는 유사한 방법에 의해 제조될 수 있다. 예를 들어, 제2 반도체칩(300)의 상면 상에 도전층(미도시)이 증착되고, 상기 도전층(미도시)이 패터닝될 수 있다. 이에 따라, 제2 반도체칩(300)의 상면 상에 제2 연결 패드(331), 제2 열적 패드(341), 및 제2 얼라인키(351)가 형성될 수 있다. 제2 반도체칩(300)이 제1 반도체칩(200) 상에 배치될 때, 제2 얼라인키(341)에 의해 제2 반도체칩(300)의 배치가 조절될 수 있다.
제1 연결 범프(233)가 제1 연결 패드(231) 상에 형성될 수 있다. 제1 연결 범프(233)는 제1 연결 패드(231)와 접촉하되, 제1 열적 패드(241)와 접촉하지 않을 수 있다. 제1 열적 범프(243)가 제1 열적 패드(241) 상에 형성될 수 있다. 제1 열적 범프(243)는 제1 연결 범프(233)보다 낮은 높이를 가질 수 있다. 이에 따라, 제1 열 방출부(240)가 제2 반도체칩(300)의 하면과 이격될 수 있다. 제1 열적 범프(243)의 형성은 제1 연결 범프(233)의 형성과 동일 또는 상이한 공정에 의해 진행될 수 있다. 제2 열적 범프(343)가 더 형성됨에 따라, 제1 열 방출부(240)의 부피가 더 증가될 수 있다. 제1 열 방출부(240)의 부피가 증가됨에 따라, 제1 발열원(215)에서 발생하는 열이 제1 열 방출부(240)로 보다 빠르게 전달될 수 있다. 제2 절연 패턴(520)이 제1 반도체칩(200) 및 제2 반도체칩(300) 사이에 형성되어, 제1 연결 범프(233)의 측면들을 덮을 을 수 있다. 제2 절연 패턴(520)은 제1 열 방출부(240) 및 제2 반도체칩(300) 사이에 제공될 수 있다. 다른 예로, 제2 절연 패턴(520)의 형성은 생략될 수 있다.
도 6g를 참조하면, 제3 반도체칩(400)이 제2 반도체칩(300) 상에 실장될 수 있다. 제3 반도체칩(400)은 그 하면에 인접한 제3 회로 패턴층(410)을 포함할 수 있다. 제3 반도체칩(400)의 실장은 제2 반도체칩(300)의 실장과 동일 또는 유사한 방법에 의해 진행될 수 있다. 제2 연결 범프(333)가 제2 연결 패드(331) 상에 형성될 수 있다. 제2 연결 범프(333)는 제2 연결 패드(331)와 접촉하되, 제2 열적 패드(341)와 접촉하지 않을 수 있다. 제2 열적 범프(343)가 제2 열적 패드(341) 상에 형성될 수 있다. 제2 열적 범프(343)는 제2 연결 범프(333)보다 낮은 높이를 가질 수 있다. 이에 따라, 제2 열 방출부(340)는 제3 반도체칩(400)의 하면과 이격될 수 있다. 제3 절연 패턴(530)이 제2 반도체칩(300) 및 제3 반도체칩(400) 사이에 형성될 수 있다. 제2 열 방출부(340)가 제3 반도체칩(400)의 하면과 이격되어, 제3 절연 패턴(530)이 제2 열 방출부(340) 및 제3 반도체칩(400) 사이에 제공될 수 있다. 다른 예로, 제3 절연 패턴(530)의 형성은 생략될 수 있다. 제3 반도체칩(400) 상에 히트 슬러그(350)이 더 형성될 수 있다.
도 6h를 참조하면, 몰딩막(500)이 기판(100) 상에 형성되어, 제1 내지 제3 반도체칩들(200, 300, 400)을 덮을 수 있다. 다른 예로, 제1 절연 패턴(510), 제2 절연 패턴(520), 및 제3 절연 패턴(530)이 생략되고, 몰딩막(500)이 기판(100) 및 제1 반도체칩(200) 사이, 제1 및 제2 반도체칩들(200, 300) 사이, 그리고 제2 및 제3 반도체칩(300, 400) 사이로 연장될 수 있다. 이 경우, 몰딩막(500)은 제1 열 방출부(240) 및 제2 반도체칩(300) 사이, 그리고 제2 열 방출부(340) 및 제3 반도체칩(400) 사이에 제공될 수 있다.
다른 예로, 도 6e에서 설명한 제1 열적 범프(243) 및 도 6f에서 설명한 제2 열적 범프(343)의 형성은 생략될 수 있다. 이 경우, 앞서 도 2에서 설명한 반도체 패키지(2)가 제조될 수 있다.
<응용예>
도 7은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 8은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다. 도 9는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
도 7을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 반도체 소자들(1220, 1230)은 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 8을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Xpplication Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 9를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 실장된 제1 반도체칩;
    상기 제1 반도체칩의 상면 상에 실장되는 제2 반도체칩;
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제2 반도체칩을 상기 제1 반도체칩과 전기적으로 연결시키는 연결 범프; 및
    상기 제1 반도체칩의 상기 상면 상에 배치되며, 상기 제2 반도체칩의 하면과 이격된 열적 패드를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체칩의 상기 상면 상에 배치되며, 상기 연결 범프와 접촉하는 연결 패드를 더 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 열적 패드는 상기 연결 패드와 동일한 물질을 포함하는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 열적 패드는 상기 연결 패드와 동일한 두께를 가지는 반도체 패키지.
  5. 제2 항에 있어서,
    상기 제1 반도체칩은 쓰루 비아를 가지고, 상기 연결 패드는 상기 쓰루 비아와 전기적으로 연결되는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 반도체칩의 상기 상면 상에 배치되는 얼라인키를 더 포함하되,
    상기 얼라인키는 상기 열적 패드와 동일한 물질을 포함하며, 동일한 두께를 가지는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 열적 패드 상에 배치된 열적 범프를 더 포함하되, 상기 열적 범프는 상기 제2 반도체칩의 상기 하면과 이격되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 제공되고, 상기 연결 범프의 측면들을 덮는 절연 패턴을 더 포함하되,
    상기 절연 패턴은 상기 열적 패드 및 상기 제2 반도체칩 사이에 제공된 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 반도체칩은 그 하면에 인접하여 배치된 발열원을 포함하되,
    상기 열적 패드는 평면적 관점에서 상기 발열원과 중첩되는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제2 반도체칩의 상면 상에 실장된 제3 반도체칩; 및
    상기 제2 반도체칩의 상기 상면 상에 배치되고, 상기 제3 반도체칩의 하면과 이격되는 열 방출부를 더 포함하는 반도체 패키지.
  11. 제9 항에 있어서,
    상기 제2 반도체칩 및 상기 제3 반도체칩 사이에 개재되며, 상기 제3 반도체칩을 상기 제2 반도체칩과 전기적으로 연결시키는 상부 범프를 더 포함하되, 상기 열 방출부는 상기 상부 범프보다 낮은 높이를 갖는 반도체 패키지.
  12. 기판;
    상기 기판 상에 실장된 제1 반도체칩;
    상기 제1 반도체칩 상에 배치된 제2 반도체칩;
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되어, 상기 제2 반도체칩을 상기 제1 반도체칩과 전기적으로 연결시키는 연결 범프;
    상기 제1 반도체칩의 상면 상에 제공되고, 상기 연결 범프와 접촉하는 제1 패드; 및
    상기 제1 반도체칩의 상기 상면 상에 제공되며, 상기 제2 반도체칩의 하면과 이격된 제2 패드를 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제2 패드는 상기 제1 패드와 동일한 물질을 포함하며, 상기 제1 패드와 동일한 두께를 가지는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제2 패드 상에 배치된 열적 범프를 더 포함하되, 상기 열적 범프는 상기 제2 반도체칩의 상기 하면과 이격된 반도체 패키지.
  15. 제12 항에 있어서,
    상기 제1 반도체칩의 상기 상면 상에 배치되는 얼라인키를 더 포함하되,
    상기 얼라인키는 상기 제1 패드 및 상기 제2 패드와 동일한 물질을 포함하는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 제2 반도체칩은 그 하면에 인접하여 배치된 집적 회로들을 포함하고,
    상기 집적 회로들 중에서 적어도 하나는 평면적 관점에서 상기 제2 패드와 중첩되는 반도체 패키지.
  17. 열적 패드를 포함하는 제1 반도체칩을 준비하는 것;
    기판 상에 상기 제1 반도체칩을 실장하는 것; 및
    상기 제1 반도체칩의 상면 상에 제2 반도체칩을 실장하되, 상기 제2 반도체칩은 연결 범프에 의하여 상기 제1 반도체칩과 전기적으로 연결되는 것을 포함하되,
    상기 열적 패드는 상기 제1 반도체칩의 상기 상면 상에 배치되며, 상기 제2 반도체칩의 하면과 이격되는 반도체 패키지 제조방법.
  18. 제17 항에 있어서,
    상기 제1 반도체칩을 준비하는 것은:
    상기 제1 반도체칩의 상기 상면 상에 도전층을 형성하는 것; 및
    상기 도전층을 패터닝하여, 상기 열적 패드, 상기 열적 패드와 이격된 연결 패드, 및 얼라인키를 형성하는 것을 포함하는 반도체 패키지 제조방법.
  19. 제18 항에 있어서,
    상기 제1 반도체칩을 준비하는 것은 상기 열적 패드 상에 열적 범프를 형성하는 것을 더 포함하되,
    상기 열적 범프는 상기 연결 범프보다 낮은 높이를 갖는 반도체 패키지 제조방법.
  20. 제18 항에 있어서,
    상기 제2 반도체칩을 실장하는 것은 상기 연결 범프를 상기 연결 패드와 접촉시키는 것을 더 포함하되,
    상기 연결 범프는 상기 열적 패드와 이격되는 반도체 패키지 제조방법.
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