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KR100963811B1 - 반도체 디바이스 제조 방법 - Google Patents

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KR100963811B1
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코쿠보치호
시가아이코
타나다요시푸미
야마자키순페이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

박막 트랜지스터들을 이용함으로써 디바이스간 높은 일관성을 요하는 회로를 효율적으로 구성하는 방법을 제공하기 위한 것이다. 반도체층은 기판 상에 형성되고 제 1 반도체 섬들을 형성하도록 원하는 형상들로 패터닝된다. 제 1 반도체 섬들은 이들 표면 영역들 내에서 레이저 조사에 의해 균일하게 결정화된다. 이 후에, 반도체층들은 박막 트랜지스터층의 활성층들이 되도록 원하는 형상들로 패터닝된다. 하나의 단위 회로를 구성하는 모든 박막 트랜지스터들의 활성층들은 이 경우에 제 1 반도체 섬들 중 하나로 형성된다. 이에 따라, TFT들은 서로간에 높은 일관성을 실현한다.

Description

반도체 디바이스 제조 방법{Method for manufacturing a semiconductor device}
도 1a 내지 1d는 본 발명의 실시예의 설명도들.
도 2a 내지 2d는 회로를 구성하는 TFT들의 특히 높은 일관성을 요하는 회로들의 예(전류 미러 회로 및 차동 증폭기 회로)를 도시한 도면.
도 3a 내지 3f는 제 1 반도체 섬의 형성부터 TFT의 형성까지 단계들, 및 TFT의 단면을 도시한 도면.
도 4a 내지 4f는 복수의 레이저광 스폿들로부터 합성된 레이저광 스폿의 생성을 도시한 도면.
도 5a 내지 5e는 합성된 레이저광 스폿에 의해 결정화된 제 1 반도체 섬, 및 제 1 반도체 섬으로 형성된 제 2 반도체 섬들을 이용하여 TFT들로 구성된 회로의 예를 도시한 도면.
도 6a 내지 6c는 레이저광 스폿 및 이의 에너지 밀도 분포의 설명도.
도 7은 레이저광 조사 과정의 개략도.
도 8은 레이저광 조사 과정의 개략도.
도 9a 및 9b는 제어 시스템을 포함하는 레이저 조사 디바이스의 개략도들.
도 10은 반도체층에의 레이저 조사에 따른 결정화를 포함하는 단계들의 흐름 의 예를 도시한 도면.
도 11은 반도체층에의 레이저 조사에 따른 결정화를 포함하는 단계들의 흐름의 예를 도시한 도면.
도 12는 반도체층에의 레이저 조사에 따른 결정화를 포함하는 단계들의 흐름의 예를 도시한 도면.
도 13은 반도체층에의 레이저 조사에 따른 결정화를 포함하는 단계들의 흐름의 예를 도시한 도면.
도 14a 내지 14e는 기판들에 레이저광 주사 방향들의 예의 설명도.
도 15a 내지 15f는 반도체 디바이스 제조단계들의 설명도들.
도 16a 내지 16e는 반도체 디바이스 제조단계들의 설명도들.
도 17은 액정 표시 디바이스에 대한 제조단계들의 설명도.
도 18a 및 18b는 발광 디바이스 제조단계들의 설명도들.
도 19a 및 19b는 기판들의 조사동안 레이저광 조사 폭들의 변화에 대한 설명도.
도 20a 및 20b는 기판들의 조사동안 레이저광 조사 폭들의 변화 및 레이저광의 차단에 대한 설명도.
도 21a 내지 21d는 제 1 반도체 섬의 결정화 후에 제 2 반도체 섬들을 형성하는 공정들의 예를 도시한 도면.
본 발명은 반도체 디바이스 제조 방법 및 그 제조 방법에 따라 제조된 반도체 디바이스에 관한 것이다. 본 명세서에서 "반도체 디바이스"란 이를테면 액정 표시 디바이스 또는 발광 디바이스 및 표시부로서 이들을 이용한 전자 디바이스와 같은 전기광학 디바이스를 말한다.
최근에 널리 이용되는 기술들에 따라서, 절연체, 특히 유리 기판 상에 형성되는 비정질 반도체층을 결정화하고, 이에 따라 결정질 반도체층들이 얻어지며, 박막 트랜지스터들(이하 "TFT"라 함)은 결정질 반도체층들을 활성층들로서 이용하여 제조된다. 또한, TFT 전기적 특성들이 최근에 급속히 향상되었다.
최근의 기술적 향상에 따라, IC들 등을 이용하여 외부에 실장되었된, 각종 유형들의 신호처리 회로들은 처음으로 TFT들을 이용하여 제조될 수 있다. 결국, 화소부 및 이를 위한 구동기 회로들이 기판 상에 일체로 형성되는 표시 디바이스들이 실현되었다. 감소된 수의 구성성분들을 이용한 디스플레이들은 소형 경량이어서, 이에 따라 제조 비용이 현저하게 감축될 수 있다. 따라서, 이 분야에서 연구 개발이 크게 진보되고 있다.
현재 이용되는 TFT들은 비정질 실리콘 TFT들(이하 각각을 "a-Si TFT"라 함) 및 다결정실리콘 TFT들(이하 각각을 "p-Si TFT"라 함)로 대표된다. a-Si TFT들은 전술한 비정질 반도체층을 활성층으로서 이용하여 형성되며, p-Si TFT들은 전술한 결정질 반도체층을 활성층으로서 이용하여 형성된다. a-Si TFT에 비해, p-Si TFT는 이를테면 현저하게 높은 전계효과 이동도 등 여러 가지 면에서 우수하다. 이에 따 라, p-Si TFT들은 후술하는 유형의 표시 디바이스들의 구동기 회로들을 형성하기에 충분한 고성능을 갖는다.
그러나, IC 칩들 등에 이용되는 트랜지스터들은 단결정 실리콘 상에 형성되기 때문에, 트랜지스터들은 더욱 더 큰 전기적 특성들을 가지며, 전기적 특성들이 균일하게 얻어질 수 있다. 비교하여, p-Si TFT는 많은 결정 그레인들의 집단으로부터 만들어지는 반도체층을 갖는다. 각각, 결정 상태는 충분하지만, 전기적 특성은 결정 그레인들간 방위 경계들(그레인 경계들)의 변동으로 인해 전기적 특성은 현저하게 열등하다. 매우 많은 그레인 경계들을 포함하는 활성층으로 p-Si TFT가 형성되는 경우들이 발생할 수 있고, 그레인 경계들의 수의 변동 또는 이웃한 결정 그레인들의 방위의 변동으로 인해 전기적 특성들에 변동이 일어난다. 즉, 각각, 동일한 크기의 TFT들이 제조되고 동일한 크기의 전압들이 전극들에 인가되는 경우에도, 예를 들면 전류들의 값에서 여전히 변동이 일어난다.
연산 증폭기 회로들 및 차동 증폭기 회로들은 트랜지스터들을 이용하여 형성되는 대표적인 회로들로서 주어진다. 이들 회로들은 전류 미러 회로를 포함한다. 도 2a에 도시한 바와 같이, 전류 미러 회로는 두 개의 트랜지스터들(201, 202)을 이용하여 구성되고, 트랜지스터(201)에 흐르는 드레인 전류(I1)가 트랜지스터(202)에 흐르는 드레인 전류(I2)와 동일하다는 특징이 있다.
예를 들면, 전류 미러 회로의 동작상의 전제 조건은 트랜지스터들(201, 202)은 특성들이 동일하다는 것이다. 특성들에 변동이 있는 두 개의 트랜지스터들이 동 작할 때에도, I1=I2의 상태는 항시 보장되지 않기 때문에, 트랜지스터들은 의도된 회로로서 기능하지 않는다. 그러므로, 통상, 전류 미러 회로를 형성하는데 이용되는 트랜지스터들은 예를 들면 채널길이 및 채널폭 면에서 동일한 물질들을 이용하여 구성된다. 도 2b는 기판 상에 형성된 실제적인 전류 미러 회로의 예를 든 레이아웃도이다.
도 2c는 이러한 전류 미러 회로를 능동부하로서 이용한 차동 증폭기 회로의 구성을 도시한 것이다. 회로에서, 서로 상이한 전위들이 입력단자들(In1 및 In2)에 인가될 때, 상기 전류 미러 회로를 이용함으로써 I1 = I2+I3의 조건을 만족시키는 동작이 수행된다. 동작에서, 입력단자들(In1 및 In2)에 입력되는 신호들간 전위차가 증폭되고, 증폭을 통해 발생된 파형이 회로의 출력단자(Out)로부터 얻어질 수 있다. 또한 이 경우에, 회로는 TFT들(211 내지 214)은 서로 전기적 특성들이 동일하다는 전제 조건에서 동작한다.
그러나, 실제로는, p-Si TFT에서 전기적 특성들이 변하는 한, 디바이스들이 동일 크기들을 갖도록 구성되더라도, 변동은 억제될 수 없다. 결국, 트랜지스터들은 전술한 바와 같은 회로를 제조하는 데에는 적합하지 않다.
비정질 반도체층을 결정화하는 기술들은 CW(연속파) 레이저가 단일 방향으로 조작되고 레이저광이 반도체층에 조사되는 기술을 포함한다. 이 기술에 따라서, 결정은 조작방향을 따라 연속하여 성장되고, 이에 따라 단결정이 조작방향으로 길게 확장하여 형성된다. 이 기술은 최소한 TFT 방향으로 실질적으로 전혀 그레인 경계 들을 포함하지 않는 결정을 가능하게 할 것으로 생각된다. 이 경우, 결정 그레인들은 단결정의 조성에 가까운 조성을 가지며, 그럼으로써 높은 전기적 특성들 및 균일성이 부여된다.
그러나, 그럼에도 불구하고, 기판에 CW 레이저광의 조사중에 이 기판에 증착되는 반도체층에 박리가 발생할 수 있다. 반도체층의 박리가 기판의 부분에서 발생하였을 때, 반도체층이 재형성되게 제조단계들을 계속하기 위해 가능하다면 반도체층에 대해 제거 처리가 수행된다. 그러나, 이 경우, 제조단계들의 수가 증가함에 기인하여 불가피하게 손실이 수반된다. 또한, 대형 기판을 이용하는 최근의 제조 방법에 따라서, 많은 수의 디바이스들이 기판 상에 한번에 형성될 수 있기 때문에, 단일 기판의 손실로도 복수의 디바이스들의 손실로 된다.
본 발명은 전술한 문제들에 비추어 행해진 것으로, 본 발명의 목적은 다결정실리콘 박막 트랜지스터들(p-Si TFT)을 이용함으로써 높은 디바이스간 일관성을 요하는 전류 미러 회로와 같은 회로를 효율적으로 형성하는 방법을 제공하는 것이다.
본 발명에 따라서, 반도체층이 기판 상에 형성된 후에, 제 1 반도체 섬들은 패터닝 공정에 의해 형성된다. 이어서, 제 1 반도체 섬들이 결정화되거나 레이저 조사에 따라 결정도가 향상되며, 이어서 제 2 반도체 섬들이 패터닝 공정에 의해 형성된다. 제 2 반도체 섬은 TFT의 활성층으로서 나중의 단계에서 이용된다.
단일 또는 복수의 제 2 반도체 섬들은 제 1 반도체 섬으로부터 형성된다. 특히, 본 발명은 특히, 예를 들면 하나의 전류 미러 회로, 하나의 차동 증폭기 회로, 또는 하나의 연산 증폭기 회로를 구성하는 모든 TFT들에 대해 높은 일관성이 요구되는 TFT들에 대한 활성층들로서 각각 이용되는 제 2 반도체 섬들을 형성하는데 있어 단일의 제 1 반도체 섬이 이용되는 것을 특징으로 한다. 이하, "단위 회로"라는 용어는 일반적으로 반도체 회로들 또는 이와 동등의 구성부품간에 특히 높은 일관성이 요구되는 모든 TFT들을 포함하는 하나의 회로를 말한다. 그러나, 단위 회로는 특히 높은 일관성이 요구되지 않는 TFT들을 포함할 수 있다. 이에 따라, 하나의 단위 회로를 구성하는 모든 TFT들의 활성층들은 하나의 제 1 반도체 섬으로부터 형성된다.
또한, 레이저광 주사 방향 또는 제 1 반도체 섬의 형상은 제 1 반도체 섬에의 레이저광 조사시, 레이저광 스폿이 제 1 반도체 섬의 끝 부분에 도달하였을 때, 레이저광 스폿 및 제 1 반도체 섬은 기판의 앞면 또는 이면에서 보았을 때 일 점에서 접촉하도록 결정된다. 예를 들면, 레이저광은 레이저광 스폿이 먼저 제 1 반도체 섬의 정점의 한 점과 접촉하도록 경로를 따라 주사된다. 대안으로, 주사 방향이 이미 결정되었을 때, 제 1 반도체 섬의 형상은 레이저광 스폿이 먼저 제 1 반도체 섬의 정점의 한 점과 접촉하도록 결정된다. 제 1 반도체 섬의 주변의 일부 또는 전체가 만곡되어 있어도, 레이저광의 주사 방향 및 제 1 반도체 섬의 형상은 레이저광 스폿과 제 1 반도체 섬의 끝 부분이 먼저 한 접촉 점에서 접촉하도록 결정된다. 전술한 구성에 따라서, 레이저광 스폿이 먼저 접촉된 한 점으로부터 (100) 평면의 배향 레이트를 갖는 결정화가 전개되어, 제 1 반도체 섬에의 레이저 조사가 완료될 때, 제 1 반도체 섬 내 (100) 평면의 방위 레이트가 증가될 수 있다.
또한, 도 21a에 도시한 바와 같이, 주사는 레이저광 스폿이 먼저 제 1 반도체 섬의 정점의 일 점과 접촉하도록 결정될 수도 있다. 도 21에 도시한 경우에, 레이저광 스폿은 화살표들로 나타낸 방향으로 이동하여 제 1 반도체 섬(2101)의 정점들(2104, 2105, 2106)이 접촉한다. 이 후에, 결정화는 도 21b에 도시한 화살표들의 방향들로 진행된다. 결국, 도 21c에 도시한 바와 같이, 결정화된 제 1 반도체층(2107)이 얻어진다.
한편, 도 21c의 영역들(2108, 2109)은 결정도가 빈약한 영역들로서 도시된 것으로, 이에 제 2 반도체 섬들은 형성되지 않는 것이 바람직하다. 전술한 처리에 이어, 패터닝이 수행되고, 이에 따라 도 21d에 도시된 바와 같이, 제 2 반도체 섬(2110)이 얻어진다.
이에 따라, TFT들은 전술한 바와 같이 결정화된 제 1 반도체 섬으로부터 형성된 하나 또는 복수의 반도체 섬들을 활성들로서 이용하여 형성된다. 그러므로, 통상의 TFT들에 비해 TFT들을 특성이 균일하게 하는 것이 가능하다. 결국, 전술한 전류 미러 회로, 차동 증폭기 회로, 또는 연산 증폭기 회로와 같은 단위 회로를 포함하는 반도체 회로는 TFT들을 이용함으로써 기판 상에 형성될 수 있다.
이하 본 발명의 구조들에 대해 설명한다.
본 발명에 따라서,
기판 상에 비정질 반도체층을 형성하는 단계,
제 1 반도체 섬들 및 마커들을 형성하도록 상기 비정질 반도체층을 원하는 형상으로 패터닝하는 단계,
상기 제 1 반도체 섬들을 결정화하기 위해 상기 기판에 대해 상대적으로 주사하면서 상기 제 1 반도체 섬들을 포함하는 영역에 타원 또는 직사각 형상으로 집광된 레이저광을 조사하는 단계,
상기 결정화된 제 1 반도체 섬들을 원하는 형상들로 패터닝하여, 제 2 반도체 섬들을 형성하는 단계, 및
상기 제 2 반도체 섬들을 활성층들로서 이용하는 박막 트랜지스터들을 형성하고 상기 박막 트랜지스터들을 이용함으로써 회로를 구성하는 단계를 포함하고,
상기 반도체 디바이스에 포함된 단위 회로에 포함된 모든 박막 트랜지스터들의 활성층들은 상기 결정화된 제 1 반도체 섬들 중 어느 하나로 형성되는, 반도체 디바이스 제조 방법이 제공된다.
본 발명에 따라서,
기판 상에 비정질 반도체층을 형성하는 단계,
상기 비정질 반도체층 상에 금속 함유층을 형성하고 열처리에 의해 제 1 결정질 반도체층을 얻는 단계,
제 1 반도체 섬들 및 마커들을 형성하도록 상기 제 1 결정질 반도체층을 원하는 형상으로 패터닝하는 단계,
제 2 결정질 반도체층들로 구성된 상기 제 1 반도체 섬들을 얻기 위해 상기 기판에 대해 상대적으로 주사하면서 상기 제 1 반도체 섬들을 포함하는 영역에 타원 또는 직사각 형상으로 집광된 레이저광을 조사하는 단계,
상기 제 2 결정질 반도체층들로 구성된 상기 제 1 반도체 섬들을 원하는 형상들로 패터닝하여, 제 2 반도체 섬들을 형성하는 단계, 및
상기 제 2 반도체 섬들을 활성층들로서 이용하는 박막 트랜지스터들을 형성하고 상기 박막 트랜지스터들을 이용함으로써 회로를 구성하는 단계를 포함하고,
상기 반도체 디바이스에 포함된 단위 회로에 포함된 모든 박막 트랜지스터들의 활성층들로서 작용하는 상기 제 2 반도체 섬들은 상기 제 2 결정질 반도체층들로 구성된 상기 제 1 반도체 섬들 중 어느 하나로 형성되는, 반도체 디바이스 제조 방법이 제공된다.
본 발명의 반도체 디바이스 제조 방법에서, 단위 회로는 전류원, 전류 미러 회로, 차동 증폭기 회로, 및 연산 증폭기 회로 중 어느 하나이다.
본 발명의 반도체 디바이스 제조 방법에서, 상기 레이저광은 연속파 고체 레이저, 가스 레이저, 및 금속 레이저 중 어느 하나로부터 발진된다.
본 발명의 반도체 디바이스 제조 방법에서, 상기 레이저광은 연속파 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, 및 Ti:사파이어 레이저로 구성된 그룹에서 선택된 한 레이저로부터 발진된다.
본 발명의 반도체 디바이스 제조 방법에서, 상기 레이저광은 연속파 엑시머 레이저, Ar 레이저, Kr 레이저, 및 CO2 레이저로 구성된 그룹에서 선택된 한 레이저로부터 발진된다.
본 발명의 반도체 디바이스 제조 방법에서, 상기 레이저광은 연속파 헬륨-카드뮴 레이저, 구리 증기 레이저, 및 금 증기 레이저로 구성된 그룹에서 선택된 한 레이저로부터 발진된다.
본 발명에 따라서,
비정질 반도체층이 기판 상에 형성되고,
상기 비정질 반도체층은 제 1 반도체 섬들 및 마커들을 형성하도록 원하는 형상으로 패터닝되며,
상기 제 1 반도체 섬들을 결정화하기 위해 상기 기판에 대해 상대적으로 주사하면서 상기 제 1 반도체 섬들을 포함하는 영역에 타원 또는 직사각 형상으로 집광된 레이저광이 조사되며,
상기 결정화된 제 1 반도체 섬들은 원하는 형상들로 패터닝되어 제 2 반도체 섬들이 형성되고,
상기 제 2 반도체 섬들을 활성층들로서 이용하는 박막 트랜지스터들이 형성되어 상기 박막 트랜지스터들을 이용함으로써 회로를 구성하며,
상기 반도체 디바이스에 포함된 단위 회로에 포함된 모든 박막 트랜지스터들의 활성층들로서 작용하는 상기 제 2 반도체 섬들은 상기 결정화된 제 1 반도체 섬들 중 어느 하나로 형성되는, 반도체 디바이스가 제공된다.
본 발명에 따라서,
비정질 반도체층이 기판 상에 형성되고,
열처리에 의해 제 1 결정질 반도체층을 얻기 위해 상기 비정질 반도체층에 금속 함유층이 형성되고,
상기 제 1 결정질 반도체층은 제 1 반도체 섬들 및 마커들을 형성하도록 원하는 형상으로 패터닝되며,
제 2 결정질 반도체층들로 구성된 상기 제 1 반도체 섬들을 얻기 위해 상기 기판에 대해 상대적으로 주사하면서 상기 제 1 반도체 섬들을 포함하는 영역에 타원 또는 직사각 형상으로 집광된 레이저광이 조사되며,
상기 제 2 결정질 반도체층들로 구성된 상기 제 1 반도체 섬들은 원하는 형상들로 패터닝되어 제 2 반도체 섬들이 형성되고,
상기 제 2 반도체 섬들을 활성층들로서 이용하는 박막 트랜지스터들이 형성되어 상기 박막 트랜지스터들을 이용함으로써 회로를 구성하며,
상기 반도체 디바이스에 포함된 단위 회로에 포함된 모든 박막 트랜지스터들의 활성층들로서 작용하는 상기 제 2 반도체 섬들은 상기 제 2 결정질 반도체층들로 구성된 상기 제 1 반도체 섬들 중 어느 하나로 형성되는, 반도체 디바이스가 제공된다.
본 발명에 따라서, 복수의 박막 트랜지스터들을 이용하여 구성된 회로를 구비한 반도체 디바이스로서, 하나 또는 복수의 단위 회로들을 포함하며, 상기 단위 회로에 포함된 모든 박막 트랜지스터들의 활성층들로서 작용하는 제 2 반도체 섬들은 하나의 제 1 반도체 섬을 원하는 형상으로 패터닝함으로써 동시에 형성되는 것인 반도체 디바이스가 제공된다.
본 발명에 따라서, 복수의 박막 트랜지스터들을 이용하여 구성된 회로를 구비한 반도체 디바이스로서, 하나 또는 복수의 단위 회로들을 포함하며,
상기 단위 회로에 포함된 모든 박막 트랜지스터들의 활성층들로서 작용하는 제 2 반도체 섬들은 하나의 제 1 반도체 섬을 원하는 형상으로 패터닝함으로써 동시에 형성되며,
상기 단위 회로에 포함된 모든 박막 트랜지스터들은 이들의 채널 형성 영역들에서의 전하 이동 방향들이 거의 평행하게 일관되게 배열되도록 배치되는, 반도체 디바이스가 제공된다.
본 발명에 따라서, 복수의 박막 트랜지스터들을 이용하여 구성된 회로를 구비한 반도체 디바이스로서, 하나 또는 복수의 단위 회로들을 포함하며,
상기 단위 회로에 포함된 모든 박막 트랜지스터들의 활성층들로서 작용하는 제 2 반도체 섬들은 하나의 제 1 반도체 섬을 원하는 형상으로 패터닝함으로써 동시에 형성되며,
상기 단위 회로에 포함된 모든 박막 트랜지스터들은 이들의 채널 형성 영역들에서의 전하 이동 방향들이, 상기 제 1 반도체 섬들을 결정화하도록 조사되는 레이저광의 주사 방향에 거의 평행하게 일관되게 배열되도록 배치되는, 반도체 디바이스가 제공된다.
본 발명에 따라서, 상기 단위 회로는 전류원, 전류 미러 회로, 차동 증폭기 회로, 및 연산 증폭기 회로 중 어느 하나인, 반도체 디바이스가 제공된다.
이하, 도 1a 내지 1d를 참조하여 본 발명의 실시형태를 기술한다.
반도체막(102)이 기판(101) 상에 형성된다(도 1a). 기판(101)은 반도체 디바이스의 제조 전체를 통해 처리온도를 견딜 수 있는 물질로 형성될 수 있다. 예를 들면, 기판(101)은 석영기판, 실리콘 기판, 이를테면 바륨 보로실리케이트 유리 기판 또는 알루미노보로실리케이트 유리 기판 등의 비-알칼리 유리 기판, 또는 금속 기판의 표면 상에 절연막을 형성함으로써 만들어진 기판 중 어느 하나일 수 있다. 대안으로, 기판(101)은 제조 중 처리온도를 견디기에 충분한 열저항을 갖는 플라스틱 기판일 수 있다.
베이스막은 기판(101) 내 함유된 알칼리 금속과 같은 불순물로 반도체층(102)이 오염되지 않도록 기판(101)과 반도체층(102)간에 절연막 등을 이용하여 형성될 수 있다.
반도체층(102)은 공지의 기술(이를테면 스퍼터링 방법, LPCVD 방법, 또는 플라즈마 CVD 방법)을 이용하여 피착될 수 있다. 반도체층(102)은 비정질 반도체층, 마이크로-결정질 반도체층, 및 다결정질 반도체층 중 어느 하나일 수 있다.
이어서, 반도체층(102)을 패터닝하고, 이에 따라 정렬 마커(103) 및 제 1 반도체 섬들(104, 105)이 형성된다(도 1b). 이 경우, 정렬 마커(103)의 형상 및 제 1 반도체 섬들(104, 105)의 형상은 도 1b에 도시한 것들로 한정되지 않는다.
이어서, 도 1c에 도시한 바와 같이, 정렬 마커(103)에 따라 레이저 조사 위치가 결정되고, 제 1 반도체 섬들(104, 105)을 형성하는데 이용되는 반도체층은 레이저 조사 단계에서 제 1 반도체 섬들(104, 105)의 부분들에 레이저 광(106)을 조사시킴으로써 결정화된다. 여기서, 제 1 반도체 섬들(104, 105)을 형성하는데 이용되는 반도체층이 어느 정도 결정화가 된 경우에, 이에 따라 레이저 단계에서 반도체층의 결정도가 증가될 수 있다. 이 경우, 낮은 에너지 밀도를 갖는 영역은 반도체층이 레이저광에 노출되지 않게 슬릿(도시되지 않음)에 의해 차폐된다. 반도체층이 결정화되게 낮은 에너지 밀도를 갖는 레이저광으로 조사될 때, 이의 결정 그레인들은 점차 작아지게 되어 약 0.1㎛ 이하의 마이크로-결정 그레인들이 된다. 이러한 마이크로-결정 그레인들로 구성되는 결정질 반도체층으로는, 충분한 전기적 특성들이 얻어질 수 없다.
레이저 조사에서 에너지 밀도가 충분한지 여부는 원하는 결정 그레인들이 레이저 조사에 의해 결정화된 반도체층에서 얻어질 수 있는지 여부에 따라 결정된다. 충분한 정도는 레이저 설계자에 의해 적합하게 판정될 수 있다. 이와 같으므로, 설계자가 결정도가 불충분한 것으로 판정하였을 때, 이 경우에 에너지 밀도는 낮은 것으로 판정된다.
레이저광의 에너지 밀도는 슬릿을 통해 얻어진 레이저광 스폿의 끝 부분 근처에서 낮다. 그러므로, 조사된 끝 부분 근처에서, 결정 그레인들은 작아, 결정 그레인 경계들을 따라 돌기한 부분들(리지들)이 나타난다. 이 때문에, 레이저광은 레이저광 스폿의 궤적(도 1c에 점선들로 도시됨)이 제 1 반도체 섬들(104, 105)과 겹치지 않게 조사될 필요가 있다. 구체적으로, 레이저광은 제 1 반도체 섬들(104, 105) 후에 형성된 제 2 반도체 섬들의 영역들(이들 영역들은 도 1c에 제 1 반도체 섬들(104, 105) 내에 점선들로 도시되었음)과 최소한 레이저광의 궤적들이 겹치지 않게 조사될 필요가 있다.
레이저 광 주사 방향이나 제 1 반도체 섬의 형상은 제 1 반도체 섬에 레이저광을 조사하는 단계에서, 레이저광이 제 1 반도체 섬의 끝 부분에 이르렀을 때, 레이저 스폿과 제 1 반도체 섬이, 기판의 표면 또는 이면에서 보았을 때 한 점에서 접촉하도록 결정된다. 예를 들면, 레이저광은 레이저광 스폿이 제 1 반도체 섬의 정점의 한 점과 만나도록 경로를 따라 주사된다. 도 1c에서, 각각의 제 1 반도체 섬들(104, 105)은 점들(A, B)에서 레이저광 스폿과 접촉한다.
이러한 식으로, 레이저광을 이용한 조사가 한 접촉점부터 시작될 때, (100) 방위면을 갖는 결정이 접촉점을 포함하는 근처부터 성장한다. 결국, (100) 평면의 방위 레이트가 제 1 반도체 섬에서 증가될 수 있다. 즉, 결정 그레인들이 동일 방위면을 갖기 때문에, 그레인 경계 근처의 전자들 또는 정공들이 원활하게 이동됨으로써, 이러한 결정질 반도체층은 매우 높은 전계효과 이동도를 갖는다.
본 발명에서, 반도체층을 조사하는 데에 있어 공지의 레이저가 이용될 수 있다. 구체적으로, 펄스 발진 또는 CW(연속파) 가스 레이저 또는 고체 레이저가 이용될 수 있다. 이용될 수 있는 가스 레이저들은 예를 들면 엑시머 레이저, Ar 레이저, Kr 레이저를 포함할 수 있다. 이용될 수 있는 고체 레이저들은 예를 들면 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, 및 Ti:사파이어 레이저를 포함할 수 있다. 또한, 이용될 수 있는 고체 레이저들은 예를 들면 Cr, Nd, Er, Ho, Ce, Co, Ni, 또는 Tm이 도핑된 YAG, YVO4, YLF, YAlO3 등의 결정들을 이용한 레이저를 포함한다. 이용될 레이저의 기본파는 도핑될 물질에 따르며, 약 1㎛의 기본파를 갖는 레이저광이 얻어질 수 있다. 기본파에 대응하는 고조파들은 비선형 광학요소를 이용하여 얻어질 수 있다.
또한, 본 발명에서, 자외선 레이저광이 이용될 수도 있다. 자외선 레이저광은 고체 레이저로부터 방출된 적외선 레이저광이 비선형 광학 요소에 의해 녹색의 레이저광으로 변조되게 하고 광이 또 다른 비선형 광학요소에 의해 더욱 변조되게 하여 얻어진다.
정렬마커(103)는 모든 경우에서 반드시 레이저로 조사될 필요는 없을 수도 있다.
이어서, 도 1d에 도시한 바와 같이, 결정화된 제 1 반도체 섬들(104, 105)이 패터닝되어, 이에 따라 원하는 형상을 갖는 제 2 반도체 섬들(107 내지 110) 각각이 형성된다. 제 2 반도체 섬들(107 내지 110)은 바람직하게는 만족스러운 결정도가 얻어진 제 1 반도체 섬의 중앙 근처의 영역들 상에 형성되어 제 1 반도체 섬의 끝 부분들에 근접하게 되는 것을 피한다. 정렬 마커(103)는 나중의 단계들(게이트 전극, 배선들 등을 형성하기 위한)에서 이용할 마스크용의 정렬 마크로서 이용하기 위해 남겨둘 수 있다.
도 3a 내지 3d는 전술한 단계들을 간략히 도시한 것이다. 이 후에, 게이트 전극(307) 및 소스-드레인 배선들(308, 309)이 형성되고, 이에 따라 TFT가 형성된다. 도 3f는 도 3e의 선 A-A'을 따라 취한 단면도이다. 이 경우, 간단하게 하기 위해, 단지 제 2 반도체 섬(307)만이 제 1 반도체 섬(302)으로부터 형성된다. 그러나, 실제로는 회로구성에서 일관되게 하는데 필요한 복수의 TFT들의 활성층들로서 복수의 제 2 반도체 섬들이 형성되고, 층들은 전술한 바와 유사한 단계로 TFT들에 형성된다.
단일 제 1 반도체 섬으로 형성된 제 2 반도체 섬들(107, 108)은 서로 균일한 결정도를 갖는다. 유사하게, 단일 제 1 반도체 섬으로부터 형성된 제 2 반도체 섬들(109, 110)은 서로 균일한 전기적 특성들을 갖는다. 이와 같으므로, 활성층들로서 제 2 반도체 섬들(107, 108)을 이용하여 형성된 TFT들은 균일한 전기적 특성들을 가지며, 활성층들로서 제 2 반도체 섬들(109, 110)을 이용하여 형성된 TFT들은 균일한 특성들을 갖는다. 따라서, 이들 TFT들은 구성요소들간에 높은 일관성을 요하는 전술한 유형의 전류 미러 회로 등의 회로의 제조에 적합하게 이용될 수 있다.
전술한 바와 같이, 본 경우에 따라서, 제 2 반도체 섬들은 제 1 반도체 섬들(104, 105)의 각각으로부터 형성된다. 그러나, 본 발명은 제 1 반도체 섬으로부터 형성된 제 2 반도체 섬들의 수를 제한하지 않는다. 구체적으로, 전술한 수는 하나의 제 1 반도체 섬이 회로를 구성하는데 필요한 TFT들간에 일관성이 요구되는 TFT들용의 활성층들로서 이용되는 제 2 반도체 섬들을 형성하는데 이용되도록 임의의 결정될 수 있다.
빔 스폿 폭은 제 1 반도체 섬 또는 제 2 반도체 섬의 크기에 따라 적합하게 변경될 수 있다. 예를 들면, 비교적 큰 전류의 흐름들을 처리하는데 요망되는 구동기 회로의 TFT는 비교적 큰 채널 폭을 가지며, 따라서, 제 2 반도체 섬의 크기는 화소부에 비해 크게 되는 경향이 있다. 도 19a 및 19b는 두 가지 크기들의 제 1 반도체 섬들용의 슬릿 폭을 변경함으로써 레이저광이 주사되는 경우들을 도시한 것이다. 구체적으로, 도 19a는 제 1 반도체 섬이 주사 방향에 수직한 짧은 채널을 갖는 경우에 레이저광 주사부와 제 1 반도체 섬간의 관계를 도시한 것이다. 마찬가지로, 도 19b는 제 1 반도체 섬이 주사 방향에 수직한 긴 길이를 갖는 경우에 같은 관계를 도시한 것이다.
도 19a 및 19b에서, 도 19a의 스폿(1901)의 폭을 W1로 표기하고, 도 19b에서 스폿(1902)의 폭을 W2로 표기하였을 때, 이들 간의 관계는 W1<W2로서 표현된다. 당연히, 스폿 폭들은 도면들에 도시한 것들로 한정되는 것이 아니라, 제 1 반도체 섬들간 주사 방향에 수직한 방향으로 폭의 허용 가능한 마진 내에서 임의의 설정될 수 있다.
본 발명에 따라서, 도 19a 및 19b에 도시한 바와 같이, 레이저광은 전체 기판에 조사되는 것이 아니라, 이의 스폿은 제 1 반도체 섬들의 적어도 부분들이 결정화될 수 있게 주사된다. 이에 따라, 전체 기판이 조사되지 않고, 최소의 부분들만이 조사되어 제 1 반도체 섬들의 부분들이 결정화된다. 이에 따라, 하나의 기판에 필요한 처리시간이 최소로 될 수 있다. 따라서, 기판 처리 효율이 향상될 수 있다.
실시예
이하, 실시예들을 기술한다.
[실시예 1]
이 실시예는 CW 레이저를 이용한 레이저 결정화 공정의 예를 기술한다.
공정에 적합한 CW 레이저는 550nm 이하의 파장을 갖고 매우 안정된 전력을 갖는 것이다. 예를 들면, YVO4 레이저의 제 2 고조파, YAG 레이저의 제 2 고조파, YLF 레이저의 제 2 고조파, YAlO3 레이저의 제 2 고조파, 및 Ar 레이저가 요건을 충족시킨다. 이들 레이저들의 제 3 또는 더 높은 고조파가 또한 이용될 수 있다. 대안적으로, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 또는 연속파 헬륨-카드뮴 레이저, 구리 증기 레이저, 또는 금 증기 레이저가 이용될 수 있다. 그들 레이저들에서 선택된 한 유형 또는 서로 다른 유형들의 복수의 레이저들을 이용하는 것이 또한 가능하다.
도 7은 CW 레이저 결정화를 위한 장치의 개략도이다. 장치는 레이저 발진기(701), 미러(702), 볼록렌즈(703), X-Y 스테이지(704) 등으로 구성된다. 여기서 이용되는 레이저는 낮은 전력 연속파 YVO4 레이저이다. 레이저 발진기(701)는 비선형 광학요소를 구비하고 이의 출구로부터 제 2 고조파를 방출한다.
레이저 발진기(701)로부터 방출된 레이저 빔은 도 7에 A로 표시한 바와 같은 원형의 형상을 갖는다. 레이저 빔은 수평방향으로 방출되고 수직방향에서 약 20°의 방향으로 미러(702)에 의해 편향된다. 이 후에, 빔은 수평방향으로 놓인 볼록렌즈(703)에 의해 수집된다. 기판(705)은 X-Y 스테이지(704)에 고정되고 기판 상에 형성된 반도체층 상의 조사면이 볼록렌즈(703)의 초점을 맞추어진다. 이 때, 조사면은 볼록렌즈(703)와 평행이 되게 배치된다. 즉, 기판(705)은 수평으로 배치된다. 레이저 빔은 약 20°로 볼록렌즈(703)에 진입하고 그러므로 레이저 빔은 볼록렌즈 의 비점수차에 기인하여 조사면 상에 타원형을 얻는다. 조사면 상의 레이저 빔 형상은 레이저 빔이 볼록렌즈(703)에 진입하는 입사각에 의해 결정된다. 따라서, 레이저 빔은 수직방향에 대해 보다 큰 각으로 볼록렌즈에 진입하게 함으로써 보다 큰 어스펙트 비의 타원형을 가질 수 있다. 한편, 이에 의해 침투가 얕게 지게 되고 균일한 조사가 어려워진다. 그러므로 적합한 편향각은 약 20°이다.
기판의 전체 표면 상의 반도체층들을 결정화하기 위해, 빔을 이의 보다 긴 방향으로 옮기면서 적합한 조사 피치로 기판 위로 타원 빔을 반복하여 주행시킬 필요가 있다. 이 동작은 레이저 발진기(701), 미러(702), 및 볼록렌즈(703)로 구성된 레이저 출력 유닛을 고정시키고 기판 위로 타원 빔이 주행되게 X-Y 스테이지(704)를 이동시켜 기판이 이동되게 함으로써 달성된다. 기판, 즉, 조사 대상이 X 방향으로 600mm이고 Y방향으로 720mm이고 타원 빔이 긴 직경 방향으로 200㎛일 때, 기판의 전체 표면을 조사하기 위해선 도 7에 도시한 방향으로 3000회의 레이저 주사(1500회의 왕복)가 필요하다.
복수의 레이저 발진기를 이용하고 타원의 긴 직경 방향으로 나란히 배치된 복수의 타원 빔들로 기판을 주사함으로써 주사 횟수를 줄일 수 있고 처리시간이 단축될 수 있는 다음의 실시예들에서 상세히 설명이 주어질 것이다. 이러한 식으로 단일 레이저 빔의 에지들에서 낮은 에너지 밀도 부분들은 이웃한 레이저 빔들의 에지들에서 낮은 에너지 밀도 부분들과 중첩하고, 그럼으로써 에너지 밀도가 상승된다. 결국, 유효 조사 영역이 넓어지고 한 조사에서 유효 조사 영역 대 전체 조사 영역의 비가 증대되어 회로 레이아웃에 제한이 더욱 감소된다.
이 실시예는 다른 실시예들과 조합될 수 있다.
[실시예 2]
이 실시예는 레이저 빔을 편광시키기 위해 실시예 1과는 다른 광학 시스템을 이용한 예에 대해 도 8을 참조하여 설명한다.
레이저 발진기(801)로부터 방출된 레이저 빔은 도 8에서 A로 표시된 바와 같은 원형의 형상을 갖는다. 레이저 빔은 수평방향으로 방출되고, 수직방향으로 미러(802)에 의해 편향된다. 이 후에, 빔은 X방향으로 제 1 원통형 렌즈(803)에 의해 수집된다. 이 때, 레이저 빔의 원형 형상은 X방향으로 수집되고 긴 직경을 Y 방향으로 설정한 타원이 도 8에서 B로 표시된 바와 같이 얻어진다. 레이저 빔은 Y방향으로 제 2 원통형 렌즈(804)에 의해 수집된다. 이 때, 레이저 빔은 Y 방향으로 또한 수집되고, 긴 직경을 X방향으로 설정한 타원 형상이 도 8에서 C로 표시된 바와 같이 얻어진다. 이 광학 시스템은 실시예 2에 도시한 레이저 빔의 어스펙트 비보다 훨씬 큰 어스펙트 비를 갖는 타원 빔을 제공할 수 있다. X-Y 스테이지(805)에 고정된 기판(806)은 이 타원 레이저 빔으로 조사된다. 기판 상의 레이저 빔 주사에 대해선, 실시예 1을 참조한다.
도 4a에 도시한 바와 같이 복수의 레이저 발진기를 이용하고 타원의 긴 직경 방향으로 나란히 배치된 복수의 타원 빔들로 기판을 주사함으로써 주사 횟수를 줄일 수 있고 처리시간이 단축될 수 있다. 이러한 식으로 해서 단일 레이저 빔의 에지들에서의 낮은 에너지 밀도 부분들은 이웃한 레이저 빔들의 에지들에서의 낮은 에너지 밀도 부분들과 중첩하고, 그럼으로써 에너지 밀도가 상승된다. 결국, 유효 조사 영역이 넓어지고 한 조사에서 유효 조사 영역 대 전체 조사 영역의 비가 증대되어 회로 레이아웃에 제한이 더욱 감소된다.
이 실시예는 다른 실시예들과 조합될 수 있다.
[실시예 3]
실시형태에서 기술된 단계들에 따라 CW 레이저를 이용함으로써 반도체 레이저를 결정화할 때, 조사 대상면 상에 단일 레이저 발진기에 의해 발진된 레이저 광의 형상은 타원 또는 직사각형이다. 레이저광은 스폿 상태로 집광되어 조사면 상에 에너지 밀도를 증가시키며 조사 범위는 도 6a에 도시한 바와 같이 된다.
에너지 밀도는 스폿 상태로 집광된 레이저광 내 더욱 분포된다. 도 6b는 세로 방향으로 X 단면의 평면 상에서, 즉, 타원의 세로축 방향으로 에너지 분포를 도시한 것이다.
도 6b에 도시한 바와 같이, 레이저광 스폿에서, 분포는 에너지 밀도가 중앙 부분에서 끝 부분의 방향으로 점차적으로 감소되게 나타난다. 도면에서, 기호 "E"는 반도체층의 만족스러운 결정화에 최소로 필요한 에너지 밀도를 나타낸다. 도 6c는 범위 D 내에서 레이저 광으로 조사된 반도체층이 만족스럽게 결정화되고, 그럼으로써 반도체가 큰 전기적 특성들을 갖는 다고 하는 것을 입증하는 상태를 도시한 것이다. 그러나, 범위 d 내에서 레이저 광으로 조사된 반도체층의 영역에서는, 레이저광의 에너지 밀도는 충분하지 않기 때문에, 멜팅 능력이 충분하지 않고, 그럼으로써 마이크로-결정화가 유발된다. 이 영역에서는 충분한 전기적 특성들이 얻어질 수 없기 때문에, 이 영역은 활성층으로서 이용하기에는 적합하지 않다.
본 발명에서처럼 단일의 제 1 반도체 섬을 패터닝함으로써 얻어진 반도체층을 이용하여 복수의 TFT들을 제조함에 있어서, 범위는 범위 D보다 넓은 것이 바람직하다. 그러나, 레이저-광 스폿 크기의 증가는 제한이 있기 때문에, 회로가 제한된 폭 내에서 구성될 때, 디바이스 레이아웃을 결정함에 있어 어려움이 생긴다. 결국, 예를 들면, 배선 등을 길게 인출할 필요가 있고, 그럼으로써 비효율적인 회로 레이아웃을 만들게 된다.
이 실시예에서, 복수의 레이저 발진기들로부터 출력되는 레이저광을 이용함으로써 효율적인 레이저 조사를 구현하는 예로서의 방법을 기술하도록 하겠다.
도 4a에서, 참조부호 401 내지 403은 3개의 상이한 레이저 발진기들로부터 각각 출력되었으며 광학 시스템들을 통해 스폿 상태들로 집광된 레이저광의 스폿들을 나타낸다. 레이저 광 스폿들(401 내지 403)은 개개의 타원들의 세로축들이 선형으로 정렬되고 한 레이저광 스폿으로 합성되게 서로 부분적으로 중첩되는 타원으로서 형상을 갖추게 된다.
참조부호 404 내지 406에 있어서, 도 4b는 세로축 방향으로 레이저광 스폿들(401 내지 403)의 에너지 밀도 분포들을 도시한 것이다. 개개의 스폿들의 에너지 밀도들은 동일하고, 여기서 피크들의 값들은 "E0"로 표기되었다. 합성된 레이저광 스폿에 관하여, 중첩된 영역들의 에너지 밀도들은 함께 더해져서, 도 4b에 참조부호 407로 도시된 바와 같은 에너지 밀도 분포들을 나타낸다.
이 경우에, 두 스폿들의 에너지 밀도들은 이웃한 스폿들(404, 405)이 중첩되 고 이웃한 스폿들(405, 406)이 중첩되는 영역들 각각에서 함께 더해진다. 영역들 각각은 반도체층의 만족스러운 결정화에 충분한 에너지 밀도를 갖는다. 그러므로, 합성화 후에, 스폿의 형상은 도 4c에 참조부호 408로 도시한 바와 같은 형상으로 변경된다. 이 경우, 반도체층의 만족스러운 결정화가 수행될 수 있는 범위는 도 4b에 "D0"로 표기되었다.
이웃한 스폿들이 중첩되는 영역들의 에너지 밀도들의 합은 이상적으로는 단일 스폿의 피크값 E0과 동일하다. 그러나, 스폿이 중첩하는 폭은 범위 D0 내에서 반도체층의 만족스럽고 균일한 결정화를 얻기에 적합한 값의 범위로 적합하게 설정될 수 있다.
이에 따라, 도 4a 내지 4c로부터 알 수 있는 바와 같이, 레이저 조사는 복수의 레이저광 스폿들이 중첩되고 낮은 에너지 밀도들의 범위들이 서로 보완되게 증가된 폭에 의해 구현될 수 있다.
전술한 방법을 이용한 결과로서, 도 5a 내지 5c에 도시한 바와 같이, 합성된 레이저광 스폿(502)을 이용하여, 단지 한 주사 동작으로, 복수의 제 2 반도체 섬들(503)이 형성될 넓은(큰 폭) 제 1 반도체 섬(501)이 결정화될 수 있다. 따라서, 레이저광 스폿으로 도 5b에 참조부호 504로 도시된 일 점에서의 제 1 접촉에서, 제 1 반도체 섬(501)이 결정화를 시작하고, (100) 방위면을 갖는 결정이 성장한다. 결국, 제 1 반도체 섬(505)이 만족스러운 (100) 방위면을 갖는 결정화 상태로 얻어진다(도 5d).
또한, 도 5d에 도시한 바와 같이, 제 2 반도체 섬들(506)은 패터닝을 통해 형성된다. 이 때, 레이아웃은 TFT 채널길이 방향, 즉, 전하 이동방향이 결정 그레인의 세로축 방향, 즉, 레이저광 스폿의 주사 방향 또는 이의 동등 방향에 평행한 방향에 따르도록 배열된다. 이러한 레이아웃 배열에 의해서, TFT 채널이 형성된 영역들에서의 전하 이동이 결정 그레인 경계들에 의해 저지되는 경우들이 감소될 수 있다.
이어서, 도 5e에 도시한 바와 같이, 예를 들면, 게이트 전극들, 배선들 등이 형성되어, 회로들이 완성된다. 예시된 경우에, 두 개의 차동 증폭기 회로들(507, 508)이 형성된다.
다시, 도 4a 내지 4f에서, 합성된 레이저광 스폿의 이용은 간단하게 넓은 영역이 주사될 수 있는 점에서만이 아니라, 효율면에서 잇점이 있다. 단일 레이저광 스폿이 이용될 때 조사되는 영역의 폭은 (D+2d)인 반면, 도 4c에 도시한 바와 같은 합성된 레이저광 스폿이 이용될 때 조사되는 영역의 폭은 (D0+2d)이다. 전자의 경우에, 만족스러운 결정화가 수행될 수 있는 폭 대 레이저광 스폿의 한 주사 폭의 비는 (D/D+2d)인 반면, 후자의 경우 전술한 비는 (D0/D0+2d)이다. D < D0이므로, 만족스러운 결정화가 보다 효율적으로 구현될 수 있다고 할 수 있다.
또한, 도 4d에 도시한 바와 같이, 합성된 레이저광 스폿을 이용할 때, 세로축 방향으로 양 끝들에 놓인, 에너지 밀도가 낮은 영역은 반도체층에 입사되지 않게 슬릿(409)을 이용하여 차폐되는 것이 바람직하다. 이 때, 반도체층의 표면 상의 스폿은 도 4e에 도시한 바와 같은 형상을 갖추는데, 구체적으로, 스폿은 세로축 방향으로 D1(<D0)의 폭을 갖는 직사각과 유사한 형상을 갖는다.
반도체층을 조사하는 전술한 바와 같은 형상을 갖는 레이저광 스폿을 이용할 때, 에너지 밀도가 낮은 영역은 광 스폿 내 존재하지 않는다(도 4f). 이러한 영역이 존재할지라도, 이의 폭은 슬릿을 이용하지 않는 경우에 비해 매우 작다. 상기한 바에 따라, 레이저광 스폿의 조사 끝 부분들이 제 1 반도체 섬에 대해 주사되는 것을 방지하기 위한 스폿 위치의 제어가 용이하게 수행될 수 있다. 따라서, 상기 구성에 의해서, 레이저광 주사 경로의 결정 및 제 1 반도체 섬들 또는 제 2 반도체 섬들의 레이아웃의 결정에 지워질 수 있는 제약이 감소될 수 있다.
또한, 슬릿을 이용함으로써, 에너지 밀도는 일정하게 유지되게 레이저 발진기의 출력은 차단함이 없이 레이저광 스폿의 폭이 변경될 수 있다. 그러므로, 레이저광 스폿의 조사 끝 부분들은 제 2 반도체 섬 또는 이의 채널 형성 영역에 대해 주사되는 것이 방지될 수 있다. 또한, 레이저광은 기판의 불필요한 영역들에도 조사될 수 있고, 그럼으로써 기판이 손상되는 것을 방지하는 효과들이 예상될 수 있다.
[실시예 4]
이하, 본 발명에서 이용되는 레이저 조사 디바이스의 제어 시스템을 포함하는 구성을 도 9a를 참조하여 기술한다. 참조부호 901은 복수의 레이저 발진기들 각각을 나타낸다. 도 9a의 구성이 3개의 레이저 발진기들(901)을 이용하지만, 레이저 조사 디바이스에 이용되는 레이저 발진기들의 수는 이것으로 한정되지 않는다.
도 9a의 레이저 조사 디바이스는 예를 들면 중앙 처리 유닛 및 메모리와 같은 저장 수단을 포함하는 컴퓨터(908)를 포함한다. 컴퓨터(908)는 레이저 발진기들(901)의 발진을 제어할 수 있고 동시에 기판(906)을 소정의 위치로 이동하게 제어할 수 있다. 이 경우, 기판(906)에의 레이저 광 스폿의 조사 위치는 마스크 패턴 정보에 따라 결정되는 영역을 레이저광 스폿으로 하여금 커버하도록 제어된다.
레이저 발진기(901)는 이의 온도를 일정하게 되게 유지하는데 이용될 냉각장치(902)를 포함할 수 있다. 냉각장치(902)는 반드시 설치될 필요는 없다. 그러나, 레이저 발진기(901)의 온도를 일정하게 되게 유지함으로써, 출력될 레이저광의 에너지는 온도에 의해 변하는 것이 방지될 수 있다.
참조부호 904는 레이저 발진기(901)로부터 출력된 광의 경로를 변경하고 레이저광 스폿을 형상화하도록 레이저광을 수렴시킬 수 있는 광학 시스템(904)을 나타낸다. 또한, 도 9a의 레이저 조사 디바이스에서, 복수의 레이저 발진기들(901)로부터 출력된 레이저 광 스폿들은 광학 시스템(904)을 통해 부분적으로 서로 중첩되고, 이에 따라 합성될 수 있다.
일시적으로 그리고 완전히 레이저광을 차단할 수 있는 복수의 AO 변조기들(903)은 기판(906)(처리 타겟)과 레이저 발진기들(901)간 광 경로들 내 설치될 수 있다. 대안으로, AO 변조기들(903) 대신에, 레이저광의 에너지 밀도를 조정하기 위해 감쇄기들(광량 조정 필터들)이 설치될 수도 있다.
구성은 레이저 발진기(901)로부터 출력된 레이저광의 에너지 밀도를 측정하기 위한 수단(910)(에너지 밀도 측정수단)을 기판(906)(처리 타겟)과 레이저 발진기(901)간 광 경로에 설치하여 측정된 에너지 밀도에서 시간에 따른 변동을 컴퓨터(908)를 이용하여 감시하도록 수정될 수 있다. 이 경우, 레이저 발진기(901)의 출력은 레이저광의 에너지 밀도에서 감쇄를 보상하기 위해 증가될 수 있다.
합성된 레이저광 스폿은 슬릿(905)을 통해 기판(906)(처리 타겟)에 조사된다. 바람직하게는, 슬릿(905)은 레이저광을 차단할 수 있고, 레이저광에 의해 야기될 수 있는 손상 또는 변형에 대해 충분한 저항을 갖는 물질로 형성된다. 또한, 슬릿(905)의 슬릿 폭은 바람직하게는 레이저광 스폿의 폭이 슬릿 폭에 따라 변경될 수 잇게 가변될 수 있다.
레이저 발진기(901)에 의해 발진된 레이저광이 슬릿(905)을 통과하지 않았을 때, 기판(906) 상의 레이저광 스폿의 형상은 레이저 유형에 따라 가변될 수 있고, 레이저광 스폿의 형상은 광학 시스템을 통해 수정될 수 있다.
기판(906)은 X-Y 스테이지(907) 상에 실장된다. 도 9a에서, X-Y 스테이지(907)는 컴퓨터에 의해 제어되며, 레이저광 스폿의 조사 위치는 처리 타겟, 즉 기판(906)을 이동시킴으로써 제어된다.
본 발명에서, 컴퓨터(908)에 따라, 슬릿(905)의 폭이 제어되고, 레이저광 스폿의 폭은 마스크의 패턴 정보에 따라 변경될 수 있다.
또한, 도 9a에 도시한 레이저 조사 디바이스는 처리 타겟의 온도를 처리하기 위한 수단을 포함할 수 있다. 또한, 레이저광이 높은 지향성 및 에너지 밀도를 갖고 있기 때문에, 반사된 광이 적합하지 않은 위치에 조사되는 것을 방지하기 위해 댐퍼가 설치될 수도 있다. 바람직하게는, 반사된 광을 흡수하는 특성을 가지며, 격벽이 온도가 반사된 광의 흡수에 기인하여 상승되는 것을 방지하기 위해 댐퍼 내에 냉각수를 순환시킨다. 또한, 기판(906)을 가열하는 수단(기판 가열수단)이 X-Y 스테이지(907)에 설치될 수도 있다.
정렬 마커가 레이저를 이용하여 형성될 경우에, 마커 전용의 레이저 발진기가 설치될 수도 있다. 이 경우, 마커 전용의 레이저 발진기의 발진은 컴퓨터(908)를 이용하여 제어될 수 있다. 마커 전용의 레이저 발진기가 설치된 경우에, 마커 전용의 레이저 발진기로부터 방출된 레이저광을 수렴하도록 별도의 광학 시스템이 설치되어야 한다. 예를 들면, YAG 레이저 및 CO2 레이저는 마커를 형성하는데 이용될 수 있는 대표적인 레이저들이다. 물론, 다른 레이저가 마커를 형성하는데 이용될 수 있다.
마커를 이용함으로써 정렬을 수행하도록 하나의 CCD 카메라(909)가 설치될 수도 있다. 필요에 따라, 두 개 이상의 CCD 카메라들(909)이 설치될 수도 있다.
어떠한 특정의 마커도 설치되지 않았을 때에도, 정렬은 CCD 카메라(909)를 이용함으로써 수행될 수 있다. 구체적으로, CCD 카메라(909)는 제 1 반도체 섬의 패턴을 인식하고, 패턴의 정보(패턴정보)는 정렬을 위해 이용된다. 구체적으로, 컴퓨터(908)에 입력된 제 1 반도체 섬의 마스크에 의한 패턴 정보는 CCD에 저장된 제 1 반도체 섬의 패턴 정보와 비교된다. 결국, 기판의 위치에 관한 정보가 얻어질 수 있다. 이 경우, 어떠한 특정의 마커도 설치될 필요가 없다.
도 9a를 참조하여, 복수의 레이저 발진기들을 포함하는 구성이 기술되었으나, 구성은 하나의 레이저 발진기를 포함하도록 수정될 수 있다. 도 9b는 하나의 레이저 발진기를 이용한 레이저 조사 디바이스의 구성을 도시한 것이다. 도 9b에서, 참조부호 901은 전술한 레이저 발진기를 나타내며, 참조부호 902는 냉각장치를 나타낸다. 참조부호 910은 에너지 밀도 측정수단(910)을 나타내며, 참조부호 903은 AO 변조기를 나타내며, 참조부호 904는 광학 시스템을 나타내며, 참조부호 905는 슬릿을 나타내며, 참조부호 909는 CCD 카메라를 나타낸다. 기판(906)은 X-Y 스테이지(907)에 실장되고, 이에 의해서 기판(906)에의 레이저광 스폿의 조사 위치가 제어된다. 도 9a에 도시한 구성과 유사하게, 레이저 조사 디바이스에 포함된 개개의 수단의 동작들은 컴퓨터(908)에 의해 제어된다. 그러나, 도 9a의 구성과는 달리, 본 구성은 전술한 바와 같이 하나의 레이저 발진기(901)를 포함한다. 따라서, 도 9a의 구성과는 달리, 또한 광학 시스템(904)은 하나의 레이저원으로부터 방출된 레이저광을 수렴하는 기능을 구비할 수 있다.
도 20a는 반도체층을 패터닝하기 위한 마스크의 형상과 레이저광이 1회 조사될 때 레이저광 스폿(2001)의 폭간 관계의 예를 도시한 것이다. 도면에서, 빗금친 부분들은 레이저광을 조사된 부분들을 나타낸다. 참조부호 2002는 4개의 레이저 발진기들로부터 출력된 레이저광의 중첩된 빔들을 합성함으로써 얻어진 폭 W3을 갖는 빔 스폿으로 주사된 부분을 나타낸다. 참조부호 2003은 3개의 레이저 발진기들로부터 출력된 레이저광의 중첩된 빔들을 합성함으로써 얻어진 폭 W4을 갖는 빔 스폿으로 주사된 부분을 나타낸다. 주사 폭은 슬릿을 통해 제어될 수도 있고, 또는 레이저광의 부분의 출력은 정지될 수도 있고, 아니면 AO 변조기를 이용하여 차단될 수도 있다.
이 실시예에서처럼, AO 변조기가 이용될 때, 레이저광 스폿(2001)의 폭은 모든 레이저 발진기들의 출력 동작들을 중단시키지 않고도 임의로 변경될 수 있다. 이에 따라 출력은 레이저 발진기의 출력 동작의 중단에 기인하여 불안정하게 되는 것을 방지할 수 있다.
전술한 구성에 따라서, 레이저광의 궤적의 폭이 변경될 수 있기 때문에, 제 1 반도체 섬의 폭이 도 20a에 도시한 바와 같이 부분적으로 다를 때에도, 레이저광의 궤적의 에지들은 패터닝 공정에 의해 얻어지는 반도체와 중첩하는 것이 방지될 수 있다. 또한, 이 실시예에 따라서, 불필요한 부분들에의 레이저광의 조사에 기인하여 기판에서 발생하는 손상을 야기할 확률을 줄일 수 있다.
이하, 레이저광이 소정의 부분에만 조사되게 레이저광 조사시 AO 변조기에 의해 레이저광이 차단되는 예에 관하여 기술한다. 이와 같이하여 레이저광이 차단되지만, 본 발명은 이에 따라 한정되지 않고, 레이저광을 차단할 수 있는 어떤 다른 수단이 이용될 수도 있다.
본 발명에서, 레이저광으로 주사된 부분들은 입력된 마스크 정보에 따라 컴퓨터에 의해 결정된다. 또한, 이 실시예에서, AO 변조기는 주사되는데 필요한 소정의 부분에만 조사되게 레이저광을 차단시키는 데에 이용된다. 이 경우, AO 변조기는 바람직하게는 레이저광을 차단시킬 수 있고 레이저광에 의해 야기될 수 있는 변형 또는 손상에 대해 충분한 저항을 갖는 물질로 형성된다.
도 20b는 반도체층을 패터닝하기 위한 마스크의 형상과 레이저광으로 조사된 부분들간 관계의 예를 도시한 것이다. 참조부호 2001은 레이저광 스폿을 나타내며, 참조부호 2004는 레이저광으로 조사된 부분들을 나타낸다. 도 20b에 도시한 바와 같이, 제 1 반도체 섬이 형성되지 않은 부분을 주사할 때, 레이저광은 AO 변조기에 의해 차단되고, 따라서 레이저광은 기판에 조사되지 않는다. 이 실시예에 따라서, 레이저광은 결정화될 필요가 없는 부분에 조사되지 않게 제어될 수 있고, 레이저광이 그에 조사되지 않았을 때에도, 레이저광의 에너지 밀도는 낮게 제어될 수 있다. 그러므로, 이 실시예에 따라서, 불필요한 부분들에의 레이저광의 조사에 기인하여 기판에서 발생하는 손상을 야기할 확률을 더욱 줄일 수 있다.
[실시예 5]
이 실시예에서, 본 발명의 반도체 디바이스 제조 방법에서 단계들의 공정 흐름을 기술한다.
도 10은 제조단계들의 공정 흐름을 도시한 것이다. 먼저, CAD(컴퓨터 이용 설계) 시스템을 이용하여 반도체 디바이스의 회로를 설계한다. 회로 레이아웃이 결정되었을 때, 즉, TFT 레이아웃이 결정되었을 때, 각 제 2 반도체 섬의 형성 위치는 동시에 결정된다. 이 경우, 하나의 제 1 반도체 섬 내 포함되는 제 2 반도체 섬은 바람직하게는 채널 형성 영역에서 전하 이동방향이 레이저광의 주사 방향에 평행하게 정렬되게 또는 동등의 방향을 따라 정렬되게 배치되도록 결정된다. 그러나, 방향은 이용에 따라 의도적으로 정렬되지 않을 수도 있다.
또한, 상기 단계에서, 제 1 반도체 섬의 마스크는 정렬 마커가 제 1 반도체 섬과 함께 형성되도록 설계될 수도 있다.
이어서, 설계된 제 1 반도체 섬의 마스크의 패턴에 관한 정보(패턴 정보)를 레이저 조사 디바이스에 포함된 컴퓨터에 입력한다. 제 1 반도체 섬들의 입력된 패턴 정보에 따라서, 컴퓨터는 주사 방향에 관하여 수직방향으로 각각의 제 1 반도체 섬의 폭을 계산한다. 이어서, 주사 방향에 관하여 수직방향으로 슬릿의 폭은 각각의 제 1 반도체 섬의 폭에 따라 설정된다.
이어서, 슬릿 폭에 따라서, 레이저광의 주사 경로는 기준으로서 마커 위치에 근거하여 결정된다.
한편, 막들이 반도체 기판 상에 피착되고, 제 1 반도체 섬들의 마스크는 반도체층을 패터닝하는데 이용되고, 이어서 제 1 반도체 섬들이 형성된다. 이어서, 제 1 반도체 섬들이 형성되는 기판을 레이저 조사 디바이스의 스테이지에 놓는다.
이이서, 기준으로서 마커를 이용하여, 소정의 주사 경로를 따라 레이저광이 조사되며, 제 1 반도체 섬을 타겟으로 하여 결정화가 수행된다.
레이저광이 조사된 후에, 레이저광 조사에 따라 결정도가 향상된 제 1 반도체 섬에 대해 패터닝이 수행되고, 이어서 제 2 반도체 섬들이 형성된다. 이 후에, 제 2 반도체 섬으로부터 TFT를 제조하는 단계들이 수행된다. 구체적으로, TFT 제조 단계들은 TFT의 형상에 따라 가변될 수 있다. 그러나, 대표적으로, 게이트 절연막이 피착되고, 불순물 영역이 제 2 반도체 섬 내 형성된다. 이어서, 게이트 절연막 및 게이트 전극을 덮도록 층간 절연막이 형성되고, 층간 절연막을 관통하여 콘택트 홀들이 형성되고, 불순물 영역이 부분적으로 노출된다. 이어서, 콘택트 홀들을 통해 불순물 영역과 접촉되게 층간 절연막 상에 배선들이 형성된다.
다음에, 정렬 마커를 형성함이 없이 CCD 카메라를 이용함으로써 기판과 마스크의 정렬을 수행하는 예를 든 과정에 관하여 기술한다.
도 11은 제조단계들의 공정 흐름을 도시한 것이다. 먼저, 도 10의 경우와 유사하게, CAD 시스템을 이용하여 반도체 디바이스의 회로를 설계한다. 회로 레이아웃이 결정되었을 때, 즉, TFT 레이아웃이 결정되었을 때, 각 제 2 반도체 섬의 형성 위치가 동시에 결정된다. 이 경우, 하나의 제 1 반도체 섬 내 포함된 제 2 반도체 섬은 바람직하게는 채널 형성 영역에서 전하 이동방향이 레이저광의 주사 방향에 평행하게 정렬되게 또는 동등 방향을 따라 정렬되게 배치되도록 결정된다. 그러나, 방향은 이용에 따라 의도적으로 정렬되지 않을 수도 있다.
이어서, 설계된 제 1 반도체 섬의 마스크의 패턴에 관한 정보(패턴 정보)를 레이저 조사 디바이스에 포함된 컴퓨터에 입력한다. 제 1 반도체 섬들의 입력된 패턴 정보에 따라서, 컴퓨터는 주사 방향에 관하여 수직방향으로 각각의 제 1 반도체 섬들의 폭을 계산한다. 이어서, 주사 방향에 관하여 수직방향으로 슬릿의 폭은 각각의 제 1 반도체 섬의 폭에 따라 설정된다.
한편, 반도체층들은 기판 상에 피착되고, 제 1 반도체 섬들의 마스크는 반도체층을 패터닝하는데 이용되고, 이어서 제 1 반도체 섬들이 형성된다. 이어서, 제 1 반도체 섬들이 형성되는 기판을 레이저 조사 디바이스의 스테이지에 놓는다.
이어서, 스테이지에 놓인 기판 상에 형성된 제 1 반도체 섬들의 패턴정보는 CCD 카메라에 의해 검출된 후 컴퓨터에 정보로서 입력된다. 컴퓨터는 두 개의 정보를 비교한다. 두 정보 중 하나는 CAD 시스템에 의해 설계된 제 1 반도체 섬의 패턴 정보이고, 다른 하나는 기판 상에 실제로 형성된 제 1 반도체 섬에 대해 CCD 카메라로 얻어진 패턴 정보이다. 결국, 기판과 마스크가 서로 정렬된다.
이어서, 레이저광의 주사 경로는 슬릿 폭과, 제 1 반도체 섬에 대한 CCD 카메라로 얻어진 위치 정보에 따라 결정된다.
이어서, 결정된 주사 경로를 따라 레이저광이 조사되고 제 1 반도체 섬을 타겟으로 하여 결정화가 수행된다.
레이저광이 조사된 후에, 레이저광 조사에 따라 결정도가 향상된 제 1 반도체 섬에 대해 패터닝이 수행되고 이어서 제 2 반도체 섬들이 형성된다. 이 후에, 제 2 반도체 섬으로부터 TFT를 제조하는 단계들이 수행된다. 구체적으로, TFT 제조 과정은 TFT의 형상에 따라 가변될 수 있다. 그러나, 대표적으로, 게이트 절연막이 피착되고, 불순물 영역이 제 2 반도체 섬 내 형성된다. 이어서, 게이트 절연막을 덮도록 층간 절연막이 형성되고, 층간 절연막을 관통하여 콘택트 홀들이 형성되고, 불순물 영역이 부분적으로 노출된다. 이어서, 콘택트 홀들을 통해 불순물 영역과 접촉되게 층간 절연막 상에 배선들이 형성된다.
다음에, 레이저광 조사가 복수 회 수행되는 방법의 예를 기술한다. 예로서, 레이저 조사가 1회 수행된 후에 방향을 변경함으로써 제 2 회 레이저 조사를 수행 하는 방법을 참조하여 기술한다.
도 12는 제조단계들의 공정 흐름을 도시한 것이다. 먼저, CAD 시스템을 이용하여 반도체 디바이스의 회로를 설계한다. 회로 레이아웃이 결정되었을 때, 즉, TFT 레이아웃이 결정되었을 때, 각각의 제 2 반도체 섬의 형성 위치가 동시에 결정된다. 이 경우, 하나의 제 1 반도체 섬 내 포함된 제 2 반도체 섬은 바람직하게는 채널 형성 영역에서 전하 이동방향이 레이저광의 주사 방향에 평행하게 정렬되게 또는 동등 방향을 따라 정렬되게 배치되도록 결정된다. 그러나, 방향은 이용에 따라 의도적으로 정렬되지 않을 수도 있다.
이어서, 설계된 제 1 반도체 섬의 마스크의 패턴에 관한 정보(패턴 정보)를 레이저 조사 디바이스에 포함된 컴퓨터에 입력한다. 제 1 반도체 섬들의 입력된 패턴 정보에 따라서, 컴퓨터는 두 주사 방향들 각각에 관하여 수직방향으로 각각의 제 1 반도체 섬의 폭들을 계산한다. 이어서, 두 주사 방향들 각각에 관하여 수직방향으로 슬릿의 폭들은 각각 제 1 반도체 섬의 폭들에 따라 설정된다.
이어서, 결정된 슬릿 폭들에 근거하여, 레이저광의 주사 경로들이 기준으로서 마커 위치에 따라 두 개의 주사 방향들에서 결정된다.
한편, 제 1 반도체 섬들의 마스크를 이용하여 반도체층을 패터닝하고, 이어서 제 1 반도체 섬들이 형성된다. 이어서, 제 1 반도체 섬들이 형성되는 기판을 레이저 조사 디바이스의 스테이지에 놓는다.
이어서, 마커를 기준으로서 이용하여, 결정된 두 주사 경로들 중 제 1 경로를 따라 제 1 레이저광이 조사되고, 제 1 반도체 섬을 타겟으로 하여 결정화가 수행된다.
이어서, 주사 방향을 변경한 후에, 제 2 주사 경로를 따라 제 2 레이저광이 조사되고, 제 1 반도체 섬을 타겟으로 하여 결정화가 수행된다.
제 1 레이저광 및 제 2 레이저광의 주사 방향들의 각도들은 메모리 등에 미리 저장되어 있을 수도 있고 또는 수동으로 매번 입력될 수도 있다.
도 12는 전술한 바와 같이, 동일 제 1 반도체 섬에 레이저광을 2회 조사한 방법의 예를 도시한 것이다.
그러나, AO 변조기 등의 이용으로, 주사 방향은 예를 들면 후술하는 방법에 따라 위치들을 명시함으로써 변경될 수 있다. 예로서, 신호 라인 구동기 회로에서의 주사 방향이 화소부 및 주사 라인 구동기 회로에서의 주사 방향과 다르게 설정한 경우를 가정한다. 이 경우에, 신호 라인 구동기 회로가 형성되는 위치에 레이저광을 조사하도록 AO 변조기가 이용될 때, 레이저광은 화소부 및 주사 라인 구동기 회로가 형성되는 위치들에 조사되지 않도록 AO 변조기를 이용하여 제어될 수 있다. 유사하게, 화소부 및 주사 라인 구동기 회로가 형성되는 위치에 레이저광을 조사하도록 AO 변조기가 이용될 때, 레이저광은 신호 라인 구동기 회로가 형성되는 위치에 조사되지 않도록 AO 변조기를 이용하여 제어될 수 있다. 이 경우, AO 변조기는 위치 제어수단과 동기하여 동작하게 컴퓨터에 의해 제어된다.
레이저광이 조사된 후에, 레이저광 조사에 따라 결정도가 향상된 제 1 반도체 섬에 대해 패터닝이 수행되고, 이어서 제 2 반도체 섬들이 형성된다. 이 후에, 제 2 반도체 섬으로부터 TFT를 제조하는 단계들이 수행된다. 구체적으로, TFT 제조단계들은 TFT의 형상에 따라 가변될 수 있다. 그러나, 대표적으로, 게이트 절연막이 피착되고, 불순물 영역이 제 2 반도체 섬 내에 형성된다. 이어서, 게이트 절연막을 덮도록 층간 절연막이 형성되고, 층간 절연막을 관통하여 콘택트 홀들이 형성되고, 불순물 영역이 부분적으로 노출된다. 이어서, 콘택트 홀들을 통해 불순물 영역과 접촉되게 층간 절연막 상에 배선들이 형성된다.
비교를 위해, 도 13은 종래의 반도체층들에 대한 제조단계들의 공정 흐름을 도시한 것이다. 도 13에 도시한 바와 같이, CAD 시스템을 이용하여 반도체 디바이스의 마스크를 설계한다. 한편, 비정질 반도체층이 기판 상에 피착되고, 비정질 반도체층이 형성되는 기판을 레이저 조사 디바이스에 놓는다. 이어서, 비정질 반도체층의 전체 표면에 레이저광이 조사되게 주사가 수행되고, 이에 따라 비정질 반도체층이 결정화된다. 이어서, 이와 같이 하여 결정화를 통해 얻어진 다결정질 반도체층 상에 정렬 마커를 형성하고, 기준으로서 정렬 마커를 이용하여 다결정질 반도체층을 패터닝한다. 이와 같이 하여, 제 2 반도체 섬들이 형성된다. 이어서, TFT들을 제 2 반도체 섬들을 이용하여 형성한다.
전술한 바와 같이, 도 13에 도시한 종래의 경우와는 달리, 본 발명에 따라서, 정렬 마커는 비정질 반도체층이 결정화되기 전에 레이저광을 이용하여 형성된다. 이 후에, 레이저광은 반도체층들을 패터닝하기 위한 마스크의 정보에 따라 주사된다.
전술한 구성에 따라서, 기판 상에 반도체층들간에 패터닝에 의해 제외된 부분들에 레이저광을 조사하는 시간이 감축될 수 있다. 결국, 레이저광 조사를 위한 시간이 감축될 수 있고, 기판 처리 속도가 향상될 수 있다.
본 방법은 레이저광을 이용한 결정화의 단계에 앞서 촉매를 이용함으로써 반도체막을 결정화하는 단계를 포함할 수 있다. 촉매원소를 이용할 때, JP 07-130652A 및/또는 JP 08-78329A에 개시된 기술을 이용하는 것이 바람직하다.
촉매를 이용함으로써 반도체층을 결정화하는 단계를 포함하는 방법은 비정질 반도체층의 피착 후에 Ni를 이용한 결정화를 수행하는 단계(NiSPC)를 포함한다. 예를 들면, JP 07-130652A에 개시된 기술을 이용할 때, 10중량 ppm의 니켈을 함유하는 니켈 아세테이트 용액으로 비정질 반도체층을 코팅함으로써 니켈 함유층이 형성된다. 니켈 함유층엔 1시간 동안 500℃에서 탈수소화 단계가 행해지고, 이어서 4 내지 12시간동안 500 내지 650℃에서(예를 들면, 8시간동안 550℃에서) 열처리가 행해진다. 이 경우, 니켈(Ni) 외에도, 이용 가능한 촉매원소들은 게르마늄(Ge), 철(Fe), 팔라듐(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu), 및 금(Au)을 포함한다.
NiSPC에 따라 결정화된 반도체층의 결정도는 레이저광 조사를 통해 더욱 향상된다. 레이저광 조사를 통해 얻어진 다결정질 반도체층은 촉매원소를 함유하고 있으므로, 이 층은 레이저 조사 후에 이 층으로부터 촉매원소를 제거하는 단계가 행해진다(게터링 단계). 게터링 단계는 JP10-135468A 또는 JP10-135469A에 개시된 기술을 이용하여 수행될 수 있다.
구체적으로 전술한 기술은 이하 기술되는 방식으로 채용된다. 레이저광 조사 후에 얻어진 다결정질 반도체층에 인이 부분적으로 첨가되고, 5 내지 24시간동안 500 내지 800℃에서(예를 들면, 12시간 동안 600℃에서) 열처리가 수행된다. 결국, 다결정질 반도체층의 인이 첨가된 영역은 게터링 사이트로서 작용하고, 그럼으로써 다결정질 반도체층 내 존재하는 인을 게터링 사이트로 격리시킬 수 있다. 이 후에, 다결정질 반도체층의 인 첨가 영역은 패터닝에 의해 제거된다. 결국, 전술한 공정들에 의해서, 촉매원소 농도가 1 x 1017 atoms/cm3(바람직하게는, 1x 1016 atoms/cm3의 레벨까지) 감소된 제 2 반도체 섬들을 제조할 수 있다.
[실시예 6]
이 실시예에선 기판들 상의 회로 레이아웃들, CW 레이저 조사 방향들 등을 어떤 예들을 참조하여 기술한다.
일반적으로, 표시 디바이스는 도 14a에 도시한 예처럼 구성된다. 일반적인 예의 표시 디바이스는 기판(1400)의 중앙부분에 화소부(1401), 화소부(1401)의 상측 또는 하측부분에 소스 단일 라인 구동기 회로(1402), 및 화소부(1401)의 좌측 및 우측부분들 중 어느 한 부분에 또는 화소부(1401)의 좌측 및 우측부분들 모두에 게이트 신호 라인 구동기 회로(1403)를 포함하도록 구성된다. 각각의 구동기 회로를 구동하기 위한 신호 및 전력은 기판 외측으로부터 가요성 인쇄회로(FPC)(1404)를 통해 입력된다.
도 14a에 도시한 바와 같이, 소스 단일 라인 구동기 회로(1402)는 화소-컬럼 방향으로 확장하여 배치되고, 게이트 신호 라인 구동기 회로(1403)는 화소 라인 방향으로 확장하여 배치된다. 그러므로, 실시형태에서 기술된 바와 같이 CW 레이저 조사가 수행되는 경우에, 도 14b에 도시한 바와 같이, 소스 단일 라인 구동기 회로(1402)의 배치방향을 따라 조사 방향이 정렬될 때, CW 레이저의 조사 방향은 게이트 신호 라인 구동기 회로(1403)의 배치방향으로 정렬되지 않는다. 그러나, 일반적으로, 고속 구동이 요구되는 소스 신호 라인 구동기 회로와 비교해 볼 때, 게이트 신호 라인 구동기 회로의 구동 주파수는 약 1 내지 수백일 수 있다. 따라서, 게이트 신호 라인 구동기 회로를 구성하는 TFT들의 활성층들이 마이크로-결정질 반도체층들의 부분들을 포함하도록 형성되더라도, 회로 동작에는 어떠한 문제도 발생하지 않을 것이라 할 수 있다.
도 14c는 레이저 조사시 주사 방향이 시프트되는 또 다른 이용 가능한 방법을 도시한 것이다. 구체적으로, 본 방법에 따라서, 먼저 소스 신호 라인 구동기 회로와 정렬하여 제 1 레이저 주사가 수행된다. 이어서, 기판이 고정된 스테이지를 90도 회전시키고, 이에 따라 레이저 주사 방향이 변경되며, 이어서 제 2 CW 레이저 조사가 게이트 신호 라인 구동기 회로 및 화소부에 정렬되어 수행된다.
도 14d는 일본 특허출원번호 2001-241463에 개시된 기술을 이용한 또 다른 이용 가능한 방법을 도시한 것이다. 이 경우에, 소스 단일 라인 구동기 회로(1402) 및 게이트 신호 라인 구동기 회로(1403)는 화소부의 한쪽 상에 배치되거나 화소부의 대향하는 양측에 서로 간에 평행하게 배치된다. 결국, 도 14e에 도시한 바와 같이, 1회 CW 레이저 조사에 의해 결정화가 완료될 수 있고, 동시에, 화소부 및 구동기 회로 내 반도체층은 단일 방향 레이저광 조사에 의해서만 구성될 수 있다.
이 실시예에서 전술한 방법들은 단지 예로서 기술되었으며, 각종의 다른 방 법들이 채용될 수도 있다. 예를 들면, 고속 구동이 요구되는 구동기 회로부만이 레이저광 조사에 의해 결정화되고, 고속 구동에 대해 요구 수준이 비교적 낮은 화소부 등은 통상의 결정화 방법을 이용하여 제조되는 방법이 이용될 수도 있다. 한편, 이 실시예는 다른 실시예들과 조합하여 구현될 수도 있다.
[실시예 7]
이 실시예에서, 능동 매트릭스 기판을 제조하는 방법을 도 15 및 16을 참조하여 기술한다. CMOS 회로, 구동기 회로, 및 화소 TFT 및 보유용량을 구비한 화소부가 함께 형성되는 기판을 편의상 능동 매트릭스 기판이라 한다.
우선, 이 실시예에서는 바륨 보로실리케이트 유리 및 알루미늄 보로실리케이트 유리 등의 유리로 형성된 기판(5001)이 이용된다. 기판(5001)은 석영기판, 실리콘 기판, 금속 기판 또는 표면 상에 절연막을 구비한 스테인레스 기판일 수 있다. 기판(5001)은 이 실시예에서 처리 열을 견디는 열저항을 갖는 플라스틱 기판일 수 있다.
다음에, 산화실리콘막, 질화실리콘막, 및 실리콘 옥시나이트라이드막 등의 절연막을 구비한 베이스막(5002)을 공지의 방법(이를테면 스퍼터링 방법, LPCVD 방법 및 플라즈마 CVD 방법)으로 기판(5001) 상에 형성한다. 이 실시예에서, 베이스막들(5002a, 5002b)을 구성하는 2층 구조가 베이스막(5002)에 이용된다. 그러나, 자체가 절연막인 단일 층막, 또는 적어도 두 개의 층들이 적층된 구조가 이용될 수도 있다.
다음에, 반도체층(5003)이 베이스막(5002) 상에 형성된다. 우선, 반도체층(5003)은 공지의 방법(이를테면 스퍼터링 방법, LPCVD 방법 및 플라즈마 CVD 방법)으로 25 내지 80nm의 두께로 형성된다. 반도체막은 비정질 반도체막, 미세 결정 반도체막 또는 결정질 반도체막일 수 있다. 대안으로, 반도체막은 비정질 실리콘 게르마늄막 등의 비정질 구조를 갖는 복합 반도체막일 수 있다(도 15a).
반도체층(5003)을 패터닝한다. 그리고 이방성 에칭(제 1 에칭 처리는 예를 들면 CIF, CIF3, BrF, BrF3, IF, IF3, 등의 할로겐 플루오라이드를 함유하는 분위기에 행해진다)에 의해 제 1 반도체 섬들(5004 내지 5006)이 형성된다(도 15b).
이어서, 제 1 반도체 섬들(5004 내지 5006)은 레이저 결정화 방법에 의해 결정화된다. 반도체층이 마이크로 결정 반도체층 또는 결정질 반도체층인 경우에, 섬 반도체층들은 이 단계를 행함으로써 이의 결정도가 향상된다. 레이저 결정화 방법은 실시형태 및 실시예들 1 내지 6에서 기술된 레이저 조사 방법을 이용하여 행해진다. 구체적으로, 제 1 반도체 섬들(5004 내지 5006)은 레이저 조사 장치의 컴퓨터에 입력된 마스크 정보에 따라 레이저광(5007)을 선택적으로 받는다. 물론, 레이저 결정화 방법 외에도, 반도체층은 이 외의 공지의 결정화 방법(이를테면 RTA 또는 노 어닐링을 이용하는 열 결정화 방법 및 결정화를 용이하게 하는 금속원소를 이용한 열 결정화 방법)을 조합함으로써 결정화될 수 있다.
반도체층의 결정화가 수행될 때, 큰 그레인 크기의 결정을 얻기 위해 연속 발진할 수 있는 고체 레이저를 이용함으로써 기본파들 중 제 2 내지 제 4 고조파가 인가되는 것이 바람직하다. 전형적으로, Nd:YVO4 레이저(1064nm의 기본파)의 제 2 고조파(532nm의 파장을 가진 것) 또는 제 3 고조파(355nm의 파장을 가진 것)가 인가되는 것이 바람직하다. 구체적으로, 10W 출력을 가진 연속 발진형 YVO4 레이저로부터 방출된 레이저 빔들은 비선형 광학 요소들을 이용함으로써 고조파로 전환된다. 또한, YVO4의 결정 및 비선형 광학요소들을 공진기에 적용함으로써 고조파를 방출하는 방법. 이어서, 보다 구체적으로, 광학 시스템에 의해 직사각 형상 또는 타원 형상을 갖도록 레이저 빔들이 형성되고, 그럼으로써 처리될 물질을 조사한다. 이 때, 대략 0.01 내지 100 MW/cm2(바람직하게는 0.1 내지 10 MW/cm2)의 에너지 밀도가 필요하다. 반도체막이 형성되는 기판(5001)은 상대적으로 반도체막을 조사하기 위해 레이저 빔들에 대응하여 대략 10 내지 200 cm/s로 이동된다.
연속 발진형 또는 펄스 발진형의 가스 레이저 또는 고체 레이저가 이용될 수 있음에 유의한다. 엑시머 레이저, Ar 레이저, Kr 레이저와 같은 가스 레이저, 및 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, 및 Ti:사파이어 레이저와 같은 고체 레이저를 레이저 빔으로서 이용할 수 있다. 또한, Cr, Nd, Er, Ho, Ce, Co, Ti, Yb 또는 Tm이 도핑된 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저 등의 결정들을 고체 레이저로서 이용할 수 있다. 레이저들의 기본파는 도핑 물질들에 따라 다르며, 따라서 대략 1㎛의 기본파를 갖는 레이저 빔이 얻어진다. 기본파에 대응하는 고조파는 비선형 광학요소들을 이용함으로써 얻어질 수 있다.
제 1 반도체 섬들(5004 내지 5006)은 레이저광을 받아 전술한 레이저 결정화에 의해 결정도가 향상된다(도 15c).
제 2 반도체 섬들(5008 내지 5011)은 향상된 결정화된 제 1 반도체 섬들(5004 내지 5006)의 패터닝을 원하는 형상으로 행함으로써 형성된다(도 15d).
제 2 반도체 섬들(5008 내지 5011)이 형성된 후에, TFT의 임계값을 제어하기 위해 소량의 불순물 원소(보론 또는 인)가 도핑될 수도 있다.
다음에, 제 2 반도체 섬들(5008 내지 5011)을 덮는 게이트 절연막(5012)이 형성된다. 게이트 절연막(5012)은 플라즈마 CVD 방법 또는 스퍼터링 방법을 이용함으로써 40 내지 150nm의 두께로, 실리콘을 함유하는 절연막을 이용함으로써 형성된다. 이 실시예에서, 110nm의 두께를 가진 실리콘 옥시나이트라이드막(조성비: Si =32%, O=59%, N=7% 및 H=2%)은 플라즈마 CVD 방법에 의해 형성된다. 특히, 게이트 절연막은 실리콘 옥시나이트라이드막으로 한정되지 않으며 다른 실리콘을 함유하는 절연막이 단일층 또는 적층된 패드로서 이용될 수도 있다.
산화실리콘막이 이용될 때, 40Pa의 반응압력, 300 내지 400℃의 기판온도 및 0.5 내지 0.8 W/cm2의 고주파(13.56MHz) 전력 밀도의 조건하에서 방전되는 플라즈마 CVD 방법에 의해 테트라에칠 오소실리케이트(TEOS) 및 O2를 혼합함으로써 형성된다. 이 후에 400 내지 500℃에서 열적 어닐링은 이러한 식으로 게이트 절연막으로서 형성된 산화실리콘막에 양호한 특성을 부여할 수 있다.
다음에, 두께가 20 내지 100nm인 제 1 도전막(5013), 및 두께가 100 내지 400nm인 제 2 도전막(5014)이 게이트 절연막(5012) 상에 적층된다. 이 실시예에서, 30nm 두께의 TaN막으로 형성된 제 1 도전막(5013) 및 370nm 두께의 W막으로 형성된 제 2 도전막(5014)이 적층된다. TaN막은 질소를 함유하는 분위기에서 스퍼터링을 수행하기 위해 Ta 타겟을 이용함으로써 형성된다. W막은 스퍼터링을 수행하기 위해 W 타겟을 이용함으로써 형성된다. 대안으로, 텅스텐 헥사플루오라이드(WF6)를 이용한 열 CVD 방법에 의해 형성될 수 있다. 양 경우에, 게이트 전극의 이용은 저저항을 필요로 한다. 그러므로, W막의 고유저항은 바람직하게는 20μΩcm 이하인 것이 바람직하다. W막의 저저항은 결정 그레인들의 크기를 증가시킴으로써 달성될 수 있다. 그러나, W막이 산소 등의 대량의 불순물 원소를 함유할 때, 결정화가 제지되어 저항을 상승시킨다. 따라서, 이 실시예에서, W막은 고순도(99.9999%의 순도) W 타겟을 이용한 스퍼터링 방법에 의해서 그리고 특히 막형성 동안 기상(vapor phase)으로부터 불순물의 침입 방지를 고려하여 형성된다. 이에 따라, 9 내지 20μΩcm의 고유저항이 달성될 수 있다.
이 실시예에선 제 1 도전층(5013)이 TaN이고 제 2 도전층(5014)이 W이지만, 이들은 특정하게 한정되지 않는다. 이들 모두는 Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd에서 선택된 원소 또는 합금물질 또는 주로 원소를 함유하는 화합물질로 형성될 수 있다. 대안으로, 인과 같은 불순물 원소가 도핑된 다결정질 실리콘막 등의 반도체막이 이용될 수 있다. AgPdCu 합금이 이용될 수도 있다. 탄탈(Ta)막으로 형성된 제 1 도전막 및 W막으로 형성된 제 2 도전막의 조합, 질화티틴(TiN)막으로 형성된 제 1 도전막 및 W막으로 형성된 제 2 도전막의 조합, 질화탄탈(TaN)막으로 형성된 제 1 도전막 및 W막으로 형성된 제 2 도전막의 조합, 질화탄탈(TaN)막으로 형성된 제 1 도전막 및 Al막으로 형성된 제 2 도전막의 조합, 또는 질화탄탈(TaN)막으로 형성된 제 1 도전막 및 Cu막으로 형성된 제 2 도전막의 조합이 가능하다.
또한, 본 발명은 2층 구조로 한정되지 않는다. 예를 들면, 텅스텐막, 알루미늄과 실리콘의 합금막(Al-Si), 및 질화 티탄막이 순차로 적층된 3층 구조가 채택될 수도 있다. 더구나, 3층 구조의 경우, 텅스텐 대신 질화텅스텐이 이용될 수도 있고, 알루미늄과 실리콘의 합금막(Al-Si) 대신 알루미늄과 티탄의 합금막(Al-Ti)이 이용될 수도 있으며, 질화 티탄막 대신 티탄막이 이용될 수도 있다.
도전막의 물질들에 따라 적합한 에칭방법 또는 에천트 종류들을 적합하게 선택하는 것이 중요함에 유의한다(도 15e).
다음에, 포토리소그래피 방법을 이용하는 레지스트로 된 마스크(5015)를 형성하고, 전극들 및 와이어들을 형성하기 위해 이에 에칭처리를 수행한다. 제 3 에칭처리는 제 1 및 제 2 에칭조건들 하에서 수행된다(도 15f). 이 실시예에서 제 1 에칭조건은 유도결합 플라즈마(ICP) 에칭을 이용하며 에칭가스로서는 가스량이 각각 25/5/10(sccm)인 CF4 및 Cl2를 이용하는 것이다. 플라즈마를 발생시킨 후 에칭을 수행하기 위해 500W의 RF(13.56 MHz) 전력이 코일형 전극에 1 Pa 압력에 의해 공급되었다. 기판측(테스트 샘플 스테이지)에는 150W의 RF(13.56MHz) 전력이 또한 공급되었으며 실질적으로 음의 자기-바이어스 전압이 인가되었다. 테이퍼 형상의 제 1 도전층의 단부를 얻기 위해 제 1 에칭조건 하에서 W막을 에칭하였다.
이 후에, 레지스트로 된 마스크(5015)를 제거하지 않고 제 1 에칭조건을 제 2 에칭조건으로 바꾼다. 이어서, CF4 및 Cl2를 에칭가스들로서 이용한다. 가스들의 흐름양들의 비는 30/30(sccm)이다. 플라즈마를 발생시킨 후 30초간 에칭을 수행하기 위해 500W의 RF(13.56 MHz) 전력을 코일형 전극에 1 Pa 압력에 의해 공급한다. 기판측(테스트 샘플 스테이지)에는 20W의 RF(13.56MHz) 전력을 또한 공급하여 실질적으로 음의 자기-바이어스 전압을 인가한다. CF4 및 Cl2가 혼합된 제 2 에칭 조건 하에서, W막 및 TaN막 모두가 동일한 정도로 에칭되었다. 게이트 절연막 상에 잔류물을 남기지 않고 에칭하기 위해, 에칭 시간은 10 내지 20% 이상으로 증가될 수도 있다.
제 3 에칭처리에서, 레지스트로 된 마스크의 형상이 적합할 때, 제 1 및 제 2 도전층들의 양단부의 형상은 기판측에 인가된 바이어스 전압의 영향에 기인하여 테이퍼된 형상이다. 테이퍼된 부분의 각도는 15 내지 45°이다. 이에 따라, 제 1 에칭처리를 통해 제 1 도전층들 및 제 2 도전층들(제 1 도전층들(5016a 내지 5020a) 및 제 2 도전층(5016b 내지 5020b)을 포함하는 도전층들(5016 내지 5020)이 형성된다. 게이트 절연막(5012)에서, 제 1 형태의 도전층들(5016 내지 5020)에 의해 덮이지 않은 영역은 박층의 영역을 형성하기 위해 약 20 내지 50nm만큼 에칭된다.
다음에, 레지스트로 된 마스크(5015)를 제거하지 않고 제 4 에칭처리를 수행한다(도 16a). 여기서, W막을 선택적으로 에칭하기 위해 에칭가스로서는 CF4, Cl2 및 O2를 이용한다. 이어서, 제 2 에칭처리에 의해 제 2 도전층들(5021b 내지 5025)을 형성한다. 한편, 제 1 도전층들(5016a 내지 5020a)은 거의 에칭되지 않고, 제 2 형태의 도전층들(5021 내지 5025)(제 1 도전층들(5021a 내지 5025a) 및 제 2 도전층(5021b 내지 5025b))이 형성된다.
레지스터로 된 마스크(5015)를 제거하지 않고 제 1 도핑처리를 수행하고 제 2 반도체 섬에 n형을 부여하는 저농도의 불순물 원소를 첨가한다. 이온도핑 방법 또는 이온주입 방법에 의해 도핑처리가 수행될 수 있다. 이온도핑 방법은 1x1013 내지 5x1014 atoms/cm2의 도즈 및 40 내지 80kV의 가속전압 하에서 수행된다. 이 실시예에서, 이온도핑 방법은 1.5x1013 atoms/cm2의 도즈 및 60 kV의 가속전압 하에서 수행된다. n형 도핑 불순물 원소는 15족 원소들, 전형적으로는 인(P) 또는 비소(As)일 수 있다. 여기서는 인(P)을 이용한다. 이 경우, 도전층들(5021 내지 5025)은 n형 도핑 불순물 원소에 대한 마스크들로서 기능한다. 그러므로, 불순물 영역들(5026 내지 5029)은 자기정렬 방식으로 형성된다. 1x1018 내지 1x1020 atoms/cm3의 농도범위의 n형 도핑 불순물 원소를 불순물 영역들(5026 내지 5029)에 첨가한다.
레지스트로 된 마스크(5015)를 제거하였을 땐, 레지스트로 된 새로운 마스크(5030)를 형성한다. 이어서, 제 1 도핑처리에서 이용되는 것보다는 높은 가속전압으로 제 2 도핑처리를 수행한다. 이온도핑 방법은 1x1013 내지 1x1015 atoms/cm2의 도즈 및 60 내지 120kV의 가속전압 하에서 수행된다. 도핑처리에서, 제 2 도전층들(5021b 내지 5025b)은 불순물 원소에 대한 마스크들로서 이용된다. 도핑은 불순물 원소가 제 1 도전층의 테이퍼된 부분의 기부에 반도체층에 첨가될 수 있게 수행된다. 이어서, 도 16b에 도시한 상태를 얻기 위해 제 2 도핑처리에서보다는 가속전압을 낮게 하여 제 3 도핑처리를 수행한다. 이온 도핑방법은 1x1015 내지 1x1017 atoms/cm2의 도즈 및 50 내지 100kV의 가속전압 하에서 수행된다. 제 2 도핑처리 및 제 3 도핑처리를 통해서, 1x1018 내지 5x1019 atoms/cm3의 농도범위의 n형 도핑 불순물 원소가, 제 1 도전층과 중첩하는 저농도 불순물 영역들(5031, 5033)에 첨가된다. 1x1019 내지 1x1021 atoms/cm3의 농도범위의 n형 도핑 불순물 원소가 고농도 불순물 영역들(5034 내지 5035)에 첨가된다.
적합한 가속전압으로, 저농도 불순물 영역 및 고농도 불순물 영역은 제 2 도핑처리 및 제 3 도핑처리를 l회 수행함으로써 형성될 수 있다.
다음에, 레지스트로 된 마스크(5030)를 제거한 후에, 제 4 도핑처리를 수행하기 위해 레지스트로 된 새로운 마스크(5037)를 형성한다. 제 4 도핑처리를 통해서, 일 도전형에 반대되는 도전형의 불순물 원소 도핑이 첨가되는 불순물 영역들(5038, 5039)이 p채널형 TFT의 활성층인 반도체층에. 제 2 도전층들(5021a 내지 5025a)은 불순물 원소에 대한 마스크로서 이용되며, 자기정렬식으로 불순물 영역들을 형성하기 위해 p형을 부여하는 불순물 원소가 첨가된다. 이 실시예에서, 불순물 영역들(5038, 5039)은 디보란(B2H6)을 이용한 이온도핑 방법을 적용함으로써 형성된다(도 16c). 제 4 도핑처리 중에, n채널 TFT를 형성하는 반도체층은 레지스트로 된 마스크(5037)에 의해 덮인다. 제 1 내지 제 3 도핑처리 전체를 통해서, 서로 다른 농도들의 인이 불순물 영역들(5038, 5039) 각각에 첨가된다. 도핑처리는 p형 도핑 불순물 원소의 농도가 양 영역들에서 1x1019 내지 5x1021 atoms/cm3일 수 있다. 따라서, p채널 TFT의 소스영역 및 드레인 영역으로서 이들이 기능할 때 어떠한 문제도 야기되지 않는다.
불순물 영역들은 상기 공정들을 통해서 제 2 반도체 섬들에 각각 형성된다.
다음에, 레지스트로 된 마스크(5037)를 제거하고 이 위에 제 1 층간 절연막(5040)을 형성한다. 제 1 층간 절연막(5040)은 플라즈마 CVD 방법 또는 스퍼터링 방법으로 형성되는 실리콘을 함유하는 100 내지 200nm 두께의 절연막일 수 있다. 이 실시예에서, 150nm의 두께의 실리콘 옥시나이트라이드막이 플라즈마 CVD 방법에 의해 형성된다. 제 1 층간 절연막(5040)은 실리콘 옥시나이트라이드막으로 한정되지 않으며 단일층 또는 적층된 패드로 실리콘을 함유하는 다른 절연막일 수도 있다.
다음에, 도 16d에 도시한 바와 같이, 활성화 처리는 레이저 조사 방법을 이용함으로써 수행된다. 레이저 어닐링 방법이 이용될 때, 결정화에 이용되는 레이저가 이용될 수 있다. 활성화 처리가 수행될 때, 이동속도는 결정화와 동일하고, 0.01 내지 100MW/cm2(바람직하게는, 0.01 내지 10 MW/cm2)의 에너지 밀도가 필요하다. 또한, 결정화가 수행되는 경우에 연속 발진 레이저가 이용될 수도 있고 활성화가 수행되는 경우엔 펄스 발진 레이저가 이용될 수도 있다.
또한, 활성화 처리는 제 1 층간 절연막이 형성되기 전에 행해질 수도 있다.
가열처리(1 내지 12시간동안 300 내지 550℃에서 열처리)가 수행된 후에, 수소화가 수행될 수 있다. 이 공정은 제 1 층간 절연막(5040)에 함유된 수소에 의해 반도체층의 댕글링 본드로 종단을 이룬다. 대안으로, 수소화는 플라즈마 수소화(플라즈마로 여기된 수소를 이용함)이거나 1 내지 12 시간 동안 300 내지 650℃에서 3 내지 100% 수소를 함유하는 분위기에서 열처리일 수 있다. 이 경우, 반도체층은 제 1 층간 절연막의 존재와 무관하게 수소화될 수 있다.
다음에, 무기 절연물질 또는 유기 절연체 물질로 형성되는 제 2 층간 절연막(5041)이 제 1 층간 절연막(5040) 상에 형성된다. 이 실시예에서, 1.6㎛의 두께를 가진 아크릴 수지막이 형성된다. 다음에, 제 2 층간 절연막(5041)이 형성된 후에, 제 3 층간 절연막(5042)이 제 2 층간 절연막과 접촉하도록 형성된다.
배선들(5043 내지 5047)이 형성된다. 이들 배선들은 50nm 두께의 Ti막과 500nm 두께의 합금막(Al 및 Ti의 합금막)을 적층한 막을 패터닝함으로써 형성된다. 2층 구조로 한정되는 것이 아니라 1층 구조 또는 3층 이상을 포함하는 적층패드일 수도 있다. 배선들의 물질들은 Al 및 Ti로 제한되지 않는다. 예를 들면, 배선은 TaN막 상에 Al 또는 Cu를 형성하고 Ti막이 형성된 적층막을 패터닝함으로써 형성될 수 있다(도 16e).
이러한 식으로, n채널 TFT 및 p채널 TFT를 포함하는 CMOS 회로를 구비한 구동기 회로, 및 화소 TFT와 저장 캐패시터를 구비한 화소부가 동일 기판 상에 형성될 수 있다. 이에 따라, 능동 매트릭스 기판이 완성된다.
본 발명은 다른 실시예들과 조합하여 구현될 수 있다.
[실시예 8]
이 실시예는 실시예 7에서 만들어진 능동 매트릭스 기판으로부터 반사형 액정 표시 디바이스를 제조하는 공정을 도 16 및 17을 이용하여 이하 설명한다.
먼저, 실시예 5에 따른 도 16e의 상태에서 능동 매트릭스 기판을 얻은 후에, 배향막(5055)은 도 16e의 능동 매트릭스 상의 적어도 배선(화소전극들)(5047) 상에 형성되고 러빙 공정이 행해진다(도 17). 또한, 이 실시예에서, 배향막(5055)을 형성하기에 앞서, 아크릴 수지막과 같은 유기 수지막을 패터닝하며 원주형상 스페이서들(5054)을 간격을 갖고 기판들을 지지하기 위해 원하는 위치에 형성한다. 한편, 원주형상 스페이서들 대신 구형 스페이서들이 기판의 전체 표면에 걸쳐 분배될 수도 있다.
다음에, 대향 기판(5048)을 준비한다. 이어서, 착색층들(착색 필터들)(5049, 5050)(여기서는 단지 두 개의 착색 필터들만을 도시하였으나, 실제로는 3개의 착색 필터들, R, G, B가 이용될 수 있음) 및 평탄화막(5051)이 대향 기판(5048) 상에 형성된다. 음영 부분은 적색 착색층(5049)과 청색 착색층(5050)을 함께 중첩시킴으로써 형성된다. 한편, 음영 부분은 적색 착색층과 녹색 착색층을 부분적으로 중첩시킴으로써 형성될 수도 있다.
이어서, 투명 도전막의 대향전극(5052)이 적어도 화소부 내 평탄화막(5051) 상에 형성된다. 배향막(5053)은 대향 기판의 전체 표면에 걸쳐 형성되고 러빙 공정이 행해진다.
이어서, 능동 매트릭스 기판 및 대향기판을 시일 부재(도시되지 않음)로 함께 부착한다. 시일 부재(도시되지 않음)는 충전재 및 원주형상 스페이서들이 균일한 간격을 통해 두 기판들을 함께 접착하도록 충전재와 혼합된다. 이 후에, 액정물질(5056)을 기판들 사이에 붓고, 밀봉제(도시되지 않음)로 완전히 밀봉한다. 이러한 식으로 해서, 도 17에 도시한 반사형 액정 표시 디바이스가 완성된다. 필요하다면, 능동 매트릭스 기판 또는 대향기판은 원하는 형상으로 분할된다. 또한, 편광판(도시되지 않음)은 대향기판 상에만 접착된다. 이어서, FPC는 공지의 기술로 부착된다.
전술한 바와 같이 제조된 액정 표시 디바이스는 주기적이고 균일한 에너지 분포를 갖는 레이저 빔이 조사되어 큰 그레인 크기를 갖는 결정 그레인이 형성된 반도체막에 의해 제조된 TFT를 포함한다. 이에 따라, 액정 표시 디바이스는 양호한 동작특성 및 고신뢰도를 보장한다. 액정 표시 디바이스는 여러 가지 종류의 전자기기의 표시부로서 이용될 수 있다.
또한, 이 실시예는 다른 실시예들과 조합하여 구현될 수 있다.
[실시예 9]
이 실시예에서는 발광 디바이스 제조 방법의 예를 기술한다(도 18a 및 18b). 제조 방법은 실시예 7에서 기술된 능동 매트릭스 기판 제조 방법을 이용하여 제조된 능동 매트릭스 기판을 이용한다. "발광 디바이스"는 기판 상에 형성된 발광 소자들이 기판과 커버 물질 사이 내에 밀폐하여 둘러싸여지도록 형성된 표시 패널, 및 TFT들 등이 표시 패널 상에 실장된 표시 모듈의 일반적인 명칭이다. 발광 소자는 전계가 인가되어 발생된 전장발광이 얻어지는 유기 화합물을 함유한 층(발광 층), 애노드층, 및 캐소드층을 포함한다. 유기 화합물에서의 전장발광은 두 가지 유형들을 갖는데, 하나는 싱글렛 여기된 상태에서 노멀 상태로의 상태가 복귀할 때 발생되는 발광(형광)이고, 다른 하나는 트리플렛 여기된 상태에서 노멀 상태로 상태가 복귀할 때 발생되는 발광(인광)이다. 이 실시예의 유기 화합물은 이들 두 유형들 중 하나 또는 두 유형들을 모두 포함한다.
본 명세서에서, 발광 소자 내 애노드와 캐소드간에 형성된 모든 층들은 EL층들로서 정의된다. 구체적으로, EL 층들은 발광층, 정공 주입층, 전자 주입층, 정공 수송층, 및 전자 수송층을 포함한다. 기본적으로, 발광 소자는 애노드층, 발광 층, 및 캐소드층이 이 순서로 적층된 구조를 갖는다. 그러나, 이 구조 외에, 발광층은 예를 들면 애노드층, 정공 주입층, 발광층, 및 캐소드층이 이 순서로 적층되는 구조를 가지며, 또는 예를 들면, 애노드층, 정공 주입층, 발광층, 전자 수송층, 및 캐소드층이 이 순서로 적층된다.
실시예 7에 따른 제 3 층간 절연막(5102)까지의 층들의 형성 후에, 발광 소자의 애노드로서 작용하는 화소전극이 투명한 도전막으로 형성된다. 투명한 도전막을 형성하기 위해, 산화 인듐 및 산화주석의 화합물, 산화인듐 및 산화아연의 화합물, 산화아연, 산화주석, 및 산화인듐 중 어느 하나가 이용될 수 있다. 대안으로, 갈륨을 함유하는 투명한 도전막이 이용될 수도 있다.
발광 디바이스의 경우, 제 3 층간 절연막(5102)은 제 2 층간 절연막(5101)에 함유된 습기가 유기 발광층에 침투하는 것을 방지하는데 효과적이다. 제 2 층간 절연막(5101)이 유기 수지 물질을 함유할 때, 유기 수지 물질은 많은 습기를 함유하고 있기 때문에, 제 3 층간 절연막(5102)의 설치는 현격하게 효과적이다. 또한, 이 실시예에서, 수지로 형성된 제 2 층간 절연막(5101)을 이용함으로써 TFT들로 형성된 단차 부분들을 평탄화하는 것이 매우 중요하다. 나중 단계에서 형성될 발광층은 매우 얇기 때문에, 단차들의 존재에 기인하여 발광에 결함이 일어날 수 있다. 이 때문에, 단차 부분들은 발광층이 가능한 한 평탄하게 한 표면 상에 형성될 수 있게 화소전극의 형성 전에 평탄하게 되는 것이 바람직하다.
구동기 회로에 포함된 n채널 TFT 및 p채널 TFT는 실시예 5에 따른 제조 방법을 이용하여 형성된다. 이 실시예에서, TFT들은 단일 게이트 구조를 갖지만, TFT들은 2중 게이트 구조 또는 3중 게이트 구조를 가질 수도 있다.
이어서, 흑색 염료, 탄소, 및 흑색 안료 등, 확산 물질들로 형성되는 수지막은 제 3 층간 절연막(5102)을 덮도록 형성되고, 발광 소자가 될 부분에 개구가 형성되고 차폐막(도시되지 않음)이 이에 따라 형성된다. 수지로서, 대표적인 예들은 예를 들면 폴리이미드, 폴리아미드, 아크릴 수지, 및 벤조사이클로폴리부텐(BCB)을 포함하는데, 그러나, 물질은 이것으로 한정되지 않는다. 예로서 흑색 염료, 탄소, 또는 흑색 안료와 실리콘, 산화실리콘, 실리콘 옥시나이트라이드 등을 혼합함으로써 만들어진 물질들인 차폐막의 물질로서 유기 수지 이외의 물질이 이용될 수도 있다. 차폐막은 배선들(5104 내지 5110)에서 반사된 외광이 뷰어의 눈에 보이는 것을 방지하는데 효과적이다. 전술한 처리 후에, 불순물 영역들에 이르는 콘택트 홀들을 열고, 이어서 배선들(5104 내지 5110)이 형성된다(도 18a).
이어서, 뱅크(5110)가 수지 물질로 형성된다. 뱅크(5111)는 1 내지 2㎛의 두께를 갖는 아크릴막 또는 폴리이미드막을 화소 전극(5103)이 부분적으로 노출되게 패터닝되게 형성된다.
EL층(5112)은 화소 전극(5103) 상에 형성된다. 도 18b는 단지 하나의 화소만을 도시하였으나, EL층들은 이 실시예에서 R(적색), G(녹색), 및 B(청색) 색들에 대응하여 개별적으로 형성된다. 또한, 이 실시예에서, 저 분자 기반의 유기 발광 물질은 증발방법에 의해 형성된다. 구체적으로, 물질은 2nm 두께의 구리 프탈로시아닌(CuPC)막이 정공 주입층으로서 설치되고, 70nm 두께의 트리스-8-하드로옥시퀴놀리나토 알루미늄 복합체(Alq3)막이 이 위에 발광층으로서 형성되도록 다층 구조가 되게 형성된다. 발광색은 퀴나크리돈, 페릴렌, 또는 DCM1을 Alq3에 첨가함으로써 제어될 수 있다.
그러나, 상기한 바는 발광막으로서 이용될 수 있는 유기 발광 물질들의 예일 뿐이고 본 발명은 어떠한 식으로든 이것으로 한정되지 않는다. 발광층(발광 및 이의 캐리어가 이동되게 하는 층)은 발광층들 및 전하 수송막들(혹은 전하 주입층들)을 임의로 조합함으로써 형성될 수 있다. 예를 들면, 저 분자 기반의 유기 발광 물질을 발광 물질로서 이용한 예를 참조하여 이 실시예를 기술하였으나, 중간 분자 기반의 유기 발광 물질 또는 고분자 기반의 유기 발광 물질을 이용할 수도 있다. 이 경우, 중간 분자 기반의 유기 발광 물질은 승화특성을 갖지 않으며 20 이하의 분자들을 가지며 또는 10㎛ 이하의 연쇄 분자 길이를 갖는 유기 발광 물질을 말한다. 고분자 기반의 유기 발광 물질의 이용 예로서, 20nm 폴리시오펜(PEDOT)막이 정공 주입막으로서 스핀 코팅에 의해 설치되고, 약 100nm의 폴리페닐렌 비닐렌(PPV)막이 이 위에 발광막으로서 설치되게 한 다층 구조가 형성될 수도 있다. 한편, π-공액 기반 고분자들이 이용될 때, 적색 내지 청색의 색 범위에 대한 발광 파장이 선택 가능하게 된다. 더구나, 예를 들면, 실리콘 카바이드와 같은 무기 물질은 예를 들면 전하 수송막 또는 전하 주입층의 물질로서 이용될 수도 있다. 이들 유기 발광 물질들 및 무기물질들에 대해선, 공지의 물질들이 이용될 수 있다.
다음에, 화소 전극(5113)이 EL층(5112) 상에 캐소드로서 설치된다. 이 실시예에서, 알루미늄-리튬 합금층이 도전막으로서 이용된다. 물론, 공지의 MgAg막(마그네슘-은 합금층)이 이용될 수도 있다. 캐소드의 물질에 대해선, 주기율표에서 1족 또는 2족에 속하는 원소들로 형성된 도전막이나 이들 물질들이 첨가된 도전막이 이용될 수 있다.
발광 소자는 화소전극(5113)까지의 층들의 형성시 완성된다. 이 경우, 발광 소자는 화소전극(5103)(애노드), EL층(5112) 및 캐소드(5113)로 형성된 소자를 말한다.
또한, 발광 소자를 완전히 덮도록 보호막(5114)이 형성될 수도 있다. 보호막(5114)은 탄소층, 질화실리콘막, 또는 실리콘 옥시나이트라이드막을 포함하는 것으로 단일층 또는 결합된 복수의 층 형태로 이용되는 절연막으로 형성된다.
이 경우, 보호막(5114)에 대해선 양호한 피복성을 갖는 막을 이용하는 것이 바람직하고, 구체적으로, 탄소막, 특히 DLC(다이아몬드형 탄소)막을 이용하는 것이 효과적이다. DLC막은 실온 내지 100℃ 이하의 온도범위에서 형성될 수 있기 때문에, 막은 낮은 열저항을 갖는 발광층(5112)의 상측부분 상에도 쉽게 형성될 수 있다. 또한, DLC막은 산소에 대해 높은 차단효과를 갖고 있기 때문에, 발광층(5112)의 산화가 억제될 수 있다. 이에 따라, 후속되는 밀봉 단계가 수행되는 중에 발광층(5112)의 산화가 발생하는 것을 방지할 수 있다.
전술한 바와 같이, 이 실시예에 따라서, 모든 발광층들(5112)은 높은 장벽특성을 가지며 예를 들면, 탄소, 질화실리콘, 실리콘 옥시나이트라이드, 질화 알루미늄, 또는 알루미늄 옥시나이트라이드로 형성되는 무기 절연막에 의해 피복된다. 따라서, 발광층은 습기, 산소, 등의 인입에 기인하여 열화되는 것이 보다 효율적으로 방지될 수 있다.
또한, 실리콘을 타겟으로 한 스퍼터링 방법에 의해 형성된 질화 실리콘막이 제 3 층간 절연막(5102) 및 보호막(5114)용으로 이용될 때, 발광층에의 불순물의 인입은 보다 효율적으로 방지될 수 있다. 막 형성 조건들을 적합하게 선택하면서, 스퍼터링은 질소(N2) 또는 질소-아르곤 혼합가스를 이용하고 고주파 전력을 인가하여 수행되는 것이 바람직하다. 이 경우, 기판 온도는 실온으로 유지될 수 있고, 어떠한 가열수단도 이용될 필요가 없다. 유기 절연막, 유기 화합물층, 등이 이미 형성되어 있을 때, 막 형성은 바람직하게는 기판을 가열하지 않고 수행된다. 그러나, 흡수 또는 흡장된 습기를 완전히 제거하기 위해, 진공상태에서 50 내지 100℃의 온도에서 몇 분 내지 몇 시간의 기간동안 대상물을 가열함으로써 탈수소화 처리가 수행되는 것이 바람직하다.
실온에서 실리콘을 타겟으로 하고 13.56MHz의 고주파 전력이 인가되고, 질소가스만이 이용되게 하여 수행되는 스퍼터링 방법에 따라 질화실리콘막이 형성될 때, 질화실리콘막은 후술하는 바와 같은 특징을 갖는다. 즉, 적외선 흡수 스펙트럼들에서, N-H 연결 및 Si-H 연결의 흡착 피크들이 관찰되지 않고 Si-O 연결의 흡착 피크도 관찰되지 않는다. 또한, 막 내의 산소 농도 및 수소 농도는 1atom%보다 많지 않다. 또한 전술한 바로부터, 산소 및 습기 등의 불순물의 인입이 보다 효율적으로 방지될 수 있음을 알 수 있다.
이와 같이 하여, 도 18b에 도시한 바와 같은 구조를 갖는 발광 디바이스가 완성된다. 뱅크(5111)의 형성 후에 보호막(5114)의 형성까지의 단계들이 대기에 노출되지 않고 연속적으로 처리되는 것이 효과적임에 유의한다.
이 실시예에서, 제 3 층간 절연막(5102)과 뱅크(5111) 사이에 차폐막이 형성되지만, 본 발명은 이것으로 한정되지 않는다. 차폐막은 배선들(5104 내지 5110)에서 반사된 외광이 뷰어에 보이는 것이 방지되는 위치에 설치하는 것이 필수적이다. 예를 들면, 이 실시예에서처럼, 발광 소자로부터 방출된 광이 기판을 지향하는 구성에서, 차폐막은 제 1 층간 절연막과 제 2 층간 절연막(5101) 사이에 설치될 수도 있다. 이 경우에도, 차폐막은 발광 소자로부터의 광이 통과할 수 있게 하는 개구를 포함한다.
또한, 실시예 7에 기술된 바와 같이, 절연막을 통해 게이트 전극과 중첩하는 불순물 영역의 설치에 의해서, 핫 캐리어 효과들에 기인하여 발생하는 열화에 대해 높은 저항을 갖는 n채널 TFT를 형성할 수 있게 된다. 따라서, 고신뢰성을 갖는 발광 디바이스가 구현될 수 있다.
이 실시예에서, 화소부 및 구동기 회로의 구성들만이 기술되었다. 그러나, 이 실시예의 제조 단계들에 따라서, 이 외에 신호 분할회로, D/A 변환기, 연산 증폭기, 및 γ보상 회로 등의 논리회로들이 동일 절연물질 상에 형성될 수 있다. 또한, 메모리, 마이크로프로세서 등도 형성될 수 있다.
전술한 바와 같이 제조된 발광 디바이스는 에너지 분포들이 주기적이고 균일한 레이저광이 조사되고 큰 크기의 결정 그레인들이 형성되는 반도체층들을 이용하여 제조된 TFT들을 포함하고 충분한 수행 특성 및 신뢰도를 나타내게 할 수 있다. 전술한 유형의 발광체들은 각종의 전자 디바이스들의 표시부들로서 이용될 수 있다.
이 실시예에 따라서, 발광 소자로부터 방출된 광은 TFT로 향한다. 그러나, 광은 TFT에 대향하는 측으로 향할 수도 있다. 이 경우, 흑색 염료, 탄소, 또는 흑색 안료가 혼합된 수지가 뱅크(5111)에 이용될 수도 있다. 이 경우, 높은 반사율을 갖는 물질이 화소전극(5103)용으로 이용되고 투명한 도전막이 화소전극(5113)용으로 이용된다.
이 실시예는 실시예들 1 내지 6 중 어느 하나와 조합하여 구현될 수 있다.
본 발명에 따라서, 활성층들로서 하나의 제 1 반도체 섬으로 형성된 하나 또는 복수의 제 2 반도체 섬들을 이용한 TFT들은 통상의 경우에서보다 특성들에 있어 보다 높은 동질성을 갖고 형성될 수 있다. 그러므로, 전류 미러 회로, 차동 증폭기 회로, 또는 소자간 일관성이 요구되는 연산 증폭기와 같은 회로가 TFT들을 이용함으로써 기판 상에 형성될 수 있다. 결국, 종래에 외부 IC들 등을 이용하여 실장되었던 회로들은 화소부를 포함하는 기판 상에 동시에 형성될 수 있다. 이것은 제조 비용, 디바이스 무게, 디바이스 크기에 감축에 기여한다.

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  21. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면 상에 반도체막을 형성하는 단계;
    제 1 반도체 섬을 형성하도록 상기 반도체막을 패터닝하는 단계;
    상기 제 1 반도체 섬을 레이저 조사에 의해 결정화하는 단계;
    적어도 2개의 제 2 반도체 섬들을 형성하도록 상기 결정화된 제 1 반도체 섬을 패터닝하는 단계; 및
    적어도 제 1 및 제 2 박막 트랜지스터들을 포함하는 단위 회로를 형성하는 단계를 포함하고,
    상기 제 1 및 제 2 박막 트랜지스터들은 상기 2개의 제 2 반도체 섬들 중 하나 및 다른 하나를 각각 활성층으로서 포함하는, 반도체 디바이스 제조 방법.
  22. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면 상에 반도체막을 형성하는 단계;
    제 1 반도체 섬을 형성하도록 상기 반도체막을 패터닝하는 단계;
    상기 제 1 반도체 섬을 레이저 조사에 의해 결정화하는 단계;
    복수의 제 2 반도체 섬들을 형성하도록 상기 결정화된 제 1 반도체 섬을 패터닝하는 단계; 및
    복수의 박막 트랜지스터들을 포함하는 단위 회로를 형성하는 단계를 포함하고,
    상기 단위 회로의 상기 복수의 박막 트랜지스터들 각각은 동일한 제 1 반도체 섬으로부터 형성된 상기 복수의 제 2 반도체 섬들 중 적어도 하나를 포함하는, 반도체 디바이스 제조 방법.
  23. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면 상에 반도체막을 형성하는 단계;
    제 1 반도체 섬을 형성하도록 상기 반도체막을 패터닝하는 단계;
    상기 제 1 반도체 섬을 레이저광으로 제 1 방향으로 주사함으로써 상기 제 1 반도체 섬을 결정화하는 단계;
    적어도 2개의 제 2 반도체 섬들을 형성하도록 상기 결정화된 제 1 반도체 섬을 패터닝하는 단계;
    상기 2개의 반도체 섬들을 사용하여 적어도 제 1 및 제 2 박막 트랜지스터들을 각각 형성하는 단계; 및
    적어도 상기 제 1 및 제 2 박막 트랜지스터들을 포함하는 단위 회로를 형성하는 단계를 포함하고,
    상기 제 1 및 제 2 박막 트랜지스터들은, 채널 형성 영역의 캐리어 흐름 방향이 상기 제 1 방향과 정렬되는 방식으로, 상기 2개의 제 2 반도체 섬들 중 하나 및 다른 하나를 각각 활성층으로서 포함하는, 반도체 디바이스 제조 방법.
  24. 반도체 디바이스를 제조하는 방법에 있어서:
    절연 표면 상에 반도체막을 형성하는 단계;
    제 1 반도체 섬을 형성하도록 상기 반도체막을 패터닝하는 단계;
    상기 제 1 반도체 섬을 레이저광으로 제 1 방향으로 주사함으로써 상기 제 1 반도체 섬을 레이저 조사에 의해 결정화하는 단계;
    복수의 제 2 반도체 섬들을 형성하도록 상기 결정화된 제 1 반도체 섬을 패터닝하는 단계;
    상기 복수의 제 2 반도체 섬들을 사용하여 복수의 박막 트랜지스터들을 각각 형성하는 단계; 및
    상기 복수의 박막 트랜지스터들을 포함하는 단위 회로를 형성하는 단계를 포함하고,
    상기 단위 회로의 상기 복수의 박막 트랜지스터들 각각은, 동일한 제 1 반도체 섬으로부터 형성된 상기 복수의 제 2 반도체 섬들 중 적어도 하나를 포함하고, 상기 제 2 반도체 섬들의 각각의 채널 형성 영역에서의 캐리어 흐름 방향이 상기 제 1 방향과 정렬되는, 반도체 디바이스 제조 방법.
  25. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 반도체막은 비정질 실리콘을 포함하는, 반도체 디바이스 제조 방법.
  26. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 레이저 조사는 타원 형상으로 집광된 레이저광으로의 상기 반도체막의 조사를 포함하는, 반도체 디바이스 제조 방법.
  27. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 레이저 조사는 직사각 형상으로 집광된 레이저광으로의 상기 반도체막의 조사를 포함하는, 반도체 디바이스 제조 방법.
  28. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 레이저 조사는 연속파 레이저로의 상기 반도체막의 조사를 포함하는, 반도체 디바이스 제조 방법.
  29. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 단위 회로는 전류원 회로인, 반도체 디바이스 제조 방법.
  30. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 단위 회로는 전류 미러 회로인, 반도체 디바이스 제조 방법.
  31. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 단위 회로는 차동 증폭기 회로인, 반도체 디바이스 제조 방법.
  32. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 단위 회로는 연산 증폭기 회로인, 반도체 디바이스 제조 방법.
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