JPH04170067A - Ｃｍｏｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、絶縁体上でのＣＭＯＳトランジスタの製造方
法に関し、特に低抵抗の半導体層を形成するＣＭＯＳト
ランジスタの製造方法に関する。

［従来の技術］ 従来から、絶縁体上にＣＭＯＳトランジスタを形成する
際には第３図に示すような製造方法が知られている。ま
ず、　（ａ）に示すように絶縁体１上に多結晶シリコン
膜を形成し、将来ｎおよびｐチャネルＭＯＳトランジス
タとなる領域に多結晶シリコン膜２および３のパターン
を形成し、ゲート絶縁膜となる二酸化シリコン（Ｓｉ０
２）１１４を形成し、将来ゲート領域５および６となる
ｎ型多結晶シリコン膜のパターンを形成する。　　（ｂ
）に示すように、将来ｐチャネルＭＯＳトランジスタと
なる領域以外をフォトレジスト７で被覆し、全面にホウ
素（Ｂ）イオン８をイオン注入した後、フォトレジスト
７を除去する。　（Ｃ）に示すように、将来ｎチャネル
ＭＯ８）ランジスタとなる領域以外をフォトレジスト９
で被覆し、全面にリン（Ｐ）イオン１０をイオン注入し
た後、フォトレジスト９を除去する。　（ｄ）に示すよ
うに、６００℃以上の温度で電気炉でアニールして、イ
オン注入した該リンおよび該ホウ素を活性化し、低抵抗
のｎ型シリコン層であるソース領域１１、ドレイン領域
１２および低抵抗のｎ型シリコン層であるソース領域１
３、ドレイン領域１４を形成する。

さらに、（ｅ）に示すように全面に二酸化シリコン［１
５を堆積し、ｎチャネルＭＯＳ）ランジスタのソース領
域１１、ドレイン領域１２およびｐチャネルＭＯＳ）ラ
ンジスタのソース領域１３、ドレイン領域１４上にコン
タクトホールを形成した後、アルミニウム（ＡＩ）Ａ：
どで引出し電極１６を形成する。そして４００℃程度の
熱処理を施して、絶縁体上でのＣＭＯＳ）ランジスタ製
造の基本的なプロセスを完了する。なお、ｎチャネルＭ
ＯＳ）ランジスタおよびｐチャネルＭＯＳ）ランジスタ
のしきい電圧Ｖｔｈを制御するために、多結晶シリコン
膜２および３に■。制御用の不純物元素の添加が行われ
る場合もある。

［発明が解決しようとする課題］ しかしながら、上記従来の製造方法では、低抵抗のｎ型
およびｎ型シリコン層を形成するためには、リンなどの
ｎ型不純物元素およびホウ素などのｐ型不純物元素をイ
オン注入した後、注入した不純物元素を活性化するため
に６００℃以上の電気炉アニールが必要である。このた
め、使用できる絶縁体は単結晶シリコンの表面を熱酸化
して形成した二酸化シリコン膜あるいは石英ガラスなど
の高軟化点の絶縁材料などに限定され、安価な絶縁体で
あるソーダライムガラス等は使用できなかった・ 本発明は、上記問題点を解決するためになされたもので
あうで、半導体層中のｎ型不純物元素およびｐ型不純物
元素を従来よりも低温で活性化して低抵抗の半導体層を
得るこ七ができるＣＭＯＳトランジスタの製造方法を提
供することを目的とする。

［課題を解決するための手段］ 請求項（１）のＣＭＯＳトランジスタの製造方法は、絶
縁体上に形成した半導体膜により相補形ＭＯ８）ランジ
スタを製造する方法にお〜）て、不純物元素を含む第１
伝導型となる半導体層および第２伝導型となる半導体層
を同時または別々にイオン注入法で低抵抗化することを
特徴とする請求項（２）のＣＭＯＳトランジスタの製造
方法は、該不純物元素の添加を該イオン注入法で行うこ
とを特徴とする 請求項（３）のＣＭＯＳトランジスタの製造方法は、該
イオン注入の際に、該絶縁体の軟化点以下の温度で基板
を加熱するこきを特徴とする。

本発明においては、半導体膜中のｎ型不純物元素および
ｐ型不純物元素を従来よりも低温で活性化して低抵抗の
半導体層を得るために、イオン注入法を用いている。

注入するイオン種としては、半導体膜の構成元素あるい
は半導体膜に悪影響を及ぼさない元素が好ましく、シリ
コン半導体膜ではシリコンの他に希ガスが例示でき、化
合物半導体では構成元素（例えば、ＧａＡｓ半導体では
ＧａおよびＡｓ）の他に希ガスが例示できる。なお、例
えばシリコン半導体膜では、酸素および窒素のようにシ
リコンと反応して化合物を形成するような元素および、
重金属元素のようにシリコン半導体膜の特性を悪化させ
る元素は好ましくない。

また、イオンの加速エネルギーおよび注入量は、所望の
注入深さおよび半導体層のＭＷ等により必要に応じて調
整できるが、通常各々、加速エネルギー１ｋｅＶ　〜５
ＭｅＶ、　　注入１１１Ｘ１０１４〜ｌＸ１０１’個／
ｃｍ２が好ましい。ここで、イオン注入の深さは半導体
膜よりも深い位置にイオンが注入されるようにすること
が好ましいが、イオン注入の深さを浅くして半導体層の
表層だけにイオン注入を行っても、イオンが注入される
深さまでは本発明の効果が現れる。また、イオンの注入
量は不純物元素の活性化が起こり半導体膜が所望の抵抗
ａｔで低抵抗化されるまで行うことが好ましく、これよ
りも少ないと不純物元素の活性化が不十分であるため本
発明の効果が現れにくい。

以上では、予め半導体層に含まれている不純物元素をイ
オン注入法で活性化して低抵抗の半導体膜を形成するこ
とについて説明したが、真性半導体膜にｎＩＪｌあるい
はｐ！［！の不純物元素をイオン注入し、イオン注入だ
けで不純物元素の添加と該不純物元素の活性化を行って
も良い。例えば、ノンドープのシリコン半導体膜にリン
あるいはホウ素をイオン注入して、イオン注入だけで低
抵抗のｎ型シリコン層あるいは２ｇ１２９７２層を形成
しても良い。

また、イオン注入の際に、基板となる絶縁体の軟化点以
下の温度で基板の加熱を行っても良〜）。

本発明に用いる絶縁体としては、従来から用いられてい
る単結晶シリコンの表面を熱酸化して形成した二酸化シ
リコン膜および石英ガラスなどの他にも、何れの絶縁体
も使用でき、特に、ソーダライムガラスは安価であるこ
とから１菜的にも好ましい。

［作用］ 本発明は、従来の製造方法で絶縁体上に半導体装置を作
製する場合に、高軟化点の絶縁体が用〜）られ、ガラス
等の低軟化点の絶縁体が用いられない理由が、半導体中
のｎ型およびｐ型不純物元素を活性化する際の温度が６
００℃以上と高いことに鑑みなされたものであって、本
発明によればｎ型およびｐ型不純物元素の活性化をイオ
ン注入法で行っているため、熱処理を用いることなくｎ
！！！およびｐ型半導体層を形成することができる。

［実施例コ 以下に実施例を挙げて、本発明をより具体的に説明する
。

実施例１ 第１図は、本発明の実施例１による０ＭＯ８トランジス
タの製造方法を示す断面図である。

（ａ）に示すようにＮａ２Ｏを１３％含むソーダライム
ガラスの表面に二酸化シリコン膜を１μｍ堆積した絶縁
体１７の上に、半導体膜となる非晶質シリコン膜をスパ
ッタ法などで１１００ｎ堆積した後、シリコンイオンを
全面に１００ｋｅＶの加速エネルギーで１０μＡ／ｃｍ
２のビーム電流密度でｌＸｌ０１７個／ｃｍ２イオン注
入して該非晶質シリコン膜を多結晶化し、写真製版技術
を用−）て将来ｎおよびｐチャネルＭＯＳトランジスタ
となる領域に多結晶シリコンＭ２および３のパターンを
形成し、ゲート絶縁層となる二酸化シリコン膜４を基板
加熱温度４００℃でＣＶＤ法などで１１００ｎ堆積し、
さらに、リンを１％含むｎ型非晶質シリコン膜をスパッ
タ法などで３００ｎｍ堆積した後、写真製版技術を用い
て、将来ゲート領域となる該ｎ型非晶質シリコン膜１８
および１９のパターンを形成した。　（ｂ）に示すよう
に、将来ｐチャネルＭＯＳ）ランジスタとなる領域以外
を膜厚１μｍのフォトレジストアで被覆し、ホウ素イオ
ン８を全面に４０ｋｅＶの加速エネルギーでｌＸ１０１
”個／　ｃ　ｍ　’イオン注入した後、フォトレジスト
７を除去する。この加速エネルギーでは、ホウ素イオン
８は二酸化シリコン膜４を介して多結晶シリコンＭ３に
イオン注入される。同時に、ｎｍ非晶質シリコン膜１９
にもホウ素イオン８がイオン注入されるが、ｎ型押晶質
シリコン膜１８の直下の二酸化シリコン膜４および多結
晶シリコンＭ３にはイオン注入されない。（Ｃ）に示す
ように、将来ｎチャネルＭＯ８）ランジスタとなる領域
以外をフォトレジスト９で被覆し、リンイオン１０を全
面に１３０ｋｅＶの加速エネルギーで５Ｘ１０”個／ａ
ｍ２イオン注入した後、フォトレジスト８を除去する。

この加速エネルギーでは、リンイオン１０は二酸化シリ
コンＨ４を介して多結晶シリコンＭ２にイオン注入され
る。同時に、ｎ型押晶質シリコン膜１８にもリンイオン
１０がイオン注入されるが、ｎ型押晶質シリコンｙ４１
８の直下の二酸化シリコン膜４および多結晶シリコン躾
２にはイオン注入されない。　（ｄ）に示すように、多
結晶シリコンＷＸ２および３にイオン注入されたリンお
よびホウ素とｎ型押晶質シリコン膜１８．１９に含まれ
るリンを活性化するために、シリコンイオン２０を全面
に１８０ｋｅＶの加速エネルギーで５μＡ／ｃｍ２のビ
ーム電流密度でＩＸ　１０１７個／　ｃ　ｍ２イオン注
入した。このシリコンイオン２０のイオン注入により、
リンイオン１０をイオン注入された多結晶シリコン膜２
のシート抵抗は１０’Ω／口から１０００／口に低下し
、また、ホウ素イオン８をイオン注入された多結晶シリ
フン膜３のシート抵抗も１０７Ω／口から３００Ω／口
に低下し、低抵抗のｎ型シリコン層であるソース領域１
１、ドレイン領域１２および低抵抗のｐ型シリコン層で
あるソース領域１３、ドレイン領域１４が形成できた。

また、ｎ型非晶質シリコ２Ｍ１８および１９のシート抵
抗も１０７０７口から５０Ω／口に低下し、ゲート領域
５および６が形成できた。さらに、　（ｅ）に示すよう
に全面に二酸化シリコン［１５を基板加熱温度４００℃
でＣＶＤ法などで３００ｎｍ堆積し、ｎチャネルＭＯＳ
）ランジスタのソース領域１１、ドレイン領域１２およ
びｐチャネルＭＯＳ）ランジスタのソース領域１３、ド
レイン領域１４上にコンタクトホールを形成した後、ア
ルミニウムで引出し電極１６を形成した。そして４００
°Ｃ程度の熱処理を施して、絶縁体１７上でのＣＭＯＳ
）ランジスタの製造を完了した。

この後、ＣＭＯＳトランジスタの電気特性を測定したと
ころ、本実施例で説明したソーダライムガラス上のＣＭ
ＯＳトランジスタは、石英ガラス上で８００℃の熱処理
により従来法で製造した６ＭＯ５）ランジスタと同等の
特性が得られていた。

実施例２ 本実施例では、しきい電圧を制御したｎおよびｐチャネ
ルＭＯＳトランジスタを用いたＣＭＯＳトランジスタと
して、エンハンスメントＭＯ８）ランジスタを例にして
説明する。

第２図は、本発明の実施例２によるＣＭＯＳ　）ランジ
スタの製造方法を示す断面図である。

（ａ）に示すようにＮａ２Ｏを１３％含むソーダライム
ガラスの表面に二酸化シリコン膜を１μｍ堆積した絶縁
体１７の上に、半導体膜となる非晶質シリコン膜をスパ
ッタ法などで１１００ｎ堆積した後、写真製版技術を用
いて将来ｎおよびｐチャネルＭＯＳ）ランジスタとなる
領域に非晶質シリコン１Ｉ２１および２２のパターンを
形成する。

（ｂ）に示すように将来ｎチャネルＭＯ８）ランジスタ
となる領域以外を膜厚１μｍのフォトレジスト２３で被
覆した後、ｎチャネルＭＯＳ）ランジスタのしきい電圧
制御用にホウ素イオン２４を全面に１０ｋｅＶの加速エ
ネルギーでＩＸＩ□ｔｓ個／ｃｍ２イオン注入した後、
フォトレジスト２３を除去する。　（Ｃ）に示すように
将来ｐチャネルＭＯ８）ランジスタとなる領域以外を膜
厚１μｍのフォトレジスト２５で被覆した後、ｐチャネ
ルＭＯＳ）ランジスタのしきい電圧制御用にリンイオン
２６を全面に３０ｋｅＶの加速エネルギーでｌＸｌ０”
個／　ｃ　ｍ　２イオン注入した後、フォトレジスト２
５を除去する。　（ｄ）に示すように、シリコンイオン
２７を全面に１００ｋ　ｅＶの加速エネルギーで１０μ
Ａ／ａｍ２のビーム電流密度で１ｘｔｏｔ’個／　ｃ　
ｍ　”イオン注入して非晶質シリコンｗＡ２１および２
２の多結晶化とイオン注入されたホウ素およびリンの活
性化を行い、低不純物濃度のｐ型およびｎ全多結晶シリ
コンイオンおよび２９を形成する。この後、多結晶シリ
コンｗＡ２８および２９を実施例１の多結晶シリコン膜
２および３として、実施例１の第１図（’ａ）〜（ｅ）
の工程と同様に第２図（ｅ）〜（ｉ）の工程を行ｌ）、
第２図（ｉ）に示すように、ｎおよびｐチャネル型のエ
ンハンスメントＭＯＳトランジスタを用いたＣＭＯＳト
ランジスタの製造を完了した。

この後、該ＣＭＯ８）ランジスタの電気特性を測定した
ところ、本実施例で説明したソーダライムガラス上のＣ
ＭＯＳトランジスタは、石英ガラス上で８００℃の熱処
理でしきい電圧制御用の低不純物濃度のｎ型およびｐ型
多結晶シリコン膜を形成し、また、８００℃の熱処理で
ｎ型およびｐ型多結晶シリコン層を低抵抗化して製造し
たＣＭＯＳトランジスタと同等の特性が得られていた。

本発明の実施例では、イオン注入による基板の加熱温度
は４００℃以下であり、全工程を４００℃以下の温度で
行えている。

なお本発明の実施例では半導体膜としてシリコン半導体
を用いた場合について説明したが、ＧａＡｓ等の化合物
系半導体にも本発明が使用できるのは明かである。また
、本実施例ではＣＭＯＳトランジスタについて説明した
が、ＣＭＯＳトランジスタ以外にも例えばバイポーラト
ランジスタのようにｎおよびｐ型半導体層を有するトラ
ンジス夕の製造に本発明が使用できるのは明かである。

［発明の効果コ 本発明によれば、イオン注入法で絶縁体上に結晶性半導
体層と低抵抗のｎ型およびｐ型半導体層を形成できるの
で、ソーダライムガラス等の安価な絶縁体上にＣＭＯ８
）ランジスタを製造することができる。

【図面の簡単な説明】

第１図および第２図はそれぞれ、本発明の実施例１＃よ
び２によるＣＭＯ８）ランジスタの製造方法を示す断面
図、第３図は従来のＣＭＯ３）ランジスタの製造方法を
示す断面図である。 図中、１および１７は絶縁体、２および３は多結晶シリ
コン膜、４および１５は二酸化シリコン膜、５および６
はゲート領域、７．９．２３および２５はフォトレジス
ト、８および２４はホウ素イオン、１０および２６はリ
ンイオン、１１および１２はｎチャネルＭＯ８）ランジ
スタのソース領域およびドレイン領域、１３および１４
はｐチャネルＭＯ８）ランジスタのソース領域およびド
レイン領域、１６は引出し電極、１８＃よび１９はｎ型
非晶質シリコン膜、２０および２７はシリコンイオン、
２１および２２は非晶質シリコン膜、２８は低不純物濃
度のｐ型多結晶シリコン膜、２日は低不純物濃度のｎ型
多結晶シリコン展を示す。 特許出願人　　日本板硝子株式会社 ＠ｌ１ｉｌ ＴＴＴＴＴＴＴ〜２４ 第２図

Claims (3)

【特許請求の範囲】
1. （１）絶縁体上に形成した半導体膜により相補形ＭＯＳ
   トランジスタを製造する方法において、不純物元素を含
   む第１伝導型となる半導体層および第２伝導型となる半
   導体層を同時または別々にイオン注入法で低抵抗化する
   ことを特徴とするＣＭＯＳトランジスタの製造方法。
2. （２）該不純物元素の添加を該イオン注入法で行うこと
   を特徴とする特許請求の範囲第１項記載のＣＭＯＳトラ
   ンジスタの製造方法。
3. （３）該イオン注入の際に、該絶縁体の軟化点以下の温
   度で基板を加熱することを特徴とする特許請求の範囲第
   １項または第２項記載のＣＭＯＳトランジスタの製造方
   法。