Nothing Special   »   [go: up one dir, main page]

KR100462105B1 - 수지밀봉형 반도체장치의 제조방법 - Google Patents

수지밀봉형 반도체장치의 제조방법 Download PDF

Info

Publication number
KR100462105B1
KR100462105B1 KR10-1999-7005557A KR19997005557A KR100462105B1 KR 100462105 B1 KR100462105 B1 KR 100462105B1 KR 19997005557 A KR19997005557 A KR 19997005557A KR 100462105 B1 KR100462105 B1 KR 100462105B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
mold
die pad
lead
cavity
Prior art date
Application number
KR10-1999-7005557A
Other languages
English (en)
Other versions
KR20000057697A (ko
Inventor
미야키요시노리
스즈키히로미치
스즈키가즈나리
니시타타카후미
이토후지오
쯔보사키쿠니히로
카메오카아키히코
니시쿠니히코
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼, 가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20000057697A publication Critical patent/KR20000057697A/ko
Application granted granted Critical
Publication of KR100462105B1 publication Critical patent/KR100462105B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/06179—Corner adaptations, i.e. disposition of the bonding areas at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32052—Shape in top view
    • H01L2224/32055—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48747—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48847—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

다이패드가 그 주면에 탑재되는 반도체 칩의 면적에 비교해서 작은 면적으로 형성되고, 상기 반도체 칩 및 다이패드가 수지밀봉체로 밀봉되는 수지밀봉형 반도체장치의 제조방법에 있어서, 상기 몰드금형의 공동내에 상기 다이패드의 이면에서 그것과 대향하는 상기 공동의 내벽 면까지의 간극이 상기 방도체 칩의 주면에서 그것과 대향하는 상기 공동의 내벽 면까지의 간극보다도 상기 다이패드의 두께에 상당하는 분만큼 좁게되도록, 상기 반도체 칩 및 다이패드를 배치하고, 센터·게이트에서 상기 공동내에 수지를 동시에 주입해서 수지밀봉체를 형성하는 것에 의해, 반도체 칩의 이면측의 충전영역에 충전된 수지에 의해서, 반도체 칩이 그 상방에 밀어 올려지지는 않는다. 이 결과, 반도체 칩, 본딩와이어 등이 수지밀봉체에서 노출하는 문제를 방지할 수 있기 때문에 수지밀봉형 반도체장치의 수율을 높일 수 있다.

Description

수지밀봉형 반도체장치의 제조방법{METHOD FOR MANUFACTURING RESIN-ENCAPSULATED SEMICONDUCTOR DEVICE}
수지밀봉형 반도체장치는 그 조립 프로세스에 있어서 리드프레임의 프레임 몸체에 지지리드를 통해서 지지된 다이패드(die pad)(탭이라고도 말함)의 칩 탑재면에 반도체 칩을 탑재하고, 그후 상기반도체 칩의 주면에 배치된 외부단자와, 상기 리드프레임의 프레임 몸체에 지지된 리드의 인너(inner)부를 본딩와이어(bonding wire)로 전기적으로 접속하고, 그후 상기 반도체 칩, 다이패드, 지지리드, 리드의 인너부 및 본딩와이어 등을 수지밀봉체로 밀봉하고, 그후 상기 리드프레임의 프레임 몸체에서 상기 지지리드 및 리드의 아웃터(outer)부를 절단해서, 그후 상기 리드의 아웃터부를 소정의 형상으로 형성하는 것에 의해 형성된다.
상기 수지밀봉형 반도체장치의 수지밀봉체는 대량생산에 알맞은 트랜스퍼 몰드법에 의거하여 형성된다. 구체적으로는 몰드금형의 상형과 하형과의 사이에, 전단의 공정(다이본딩공정 및 와이어본딩공정)이 실시된 리드프레임을 배치함과 동시에, 상기 몰드금형의 공동(cavity)내에, 반도체 칩, 다이패드, 지지리드, 리드의 인너부 및 본딩와이어 등을 배치하고, 그후 상기 몰드금형의 포트에서 런너(runner) 및 게이트를 통해서 공동내에 수지를 가압 주입하는 것에 의해 형성된다.
상기 수지밀봉체의 형성공정에 있어서는 공동내에 수지의 미충전, 즉 보이드(void)의 발생을 억제하기 위해, 제 16도(모식 단면도)에 나타내는 바와 같이 반도체 칩(2)의 주면에서 그것과 대응하는 공동(11)의 내벽면 까지의 간극(L1)과 다이패드(3A)의 이면에서 그것과 대응하는 공동(11)의 내벽면 까지의 간극(L2)이 동일하게 되도록, 공동(11)내에 반도체 칩(2) 및 다이패드(3A)를 배치하고, 반도체 칩(2)의 주면측의 충전영역(11A)에 흘러드는 수지의 유동성과 반도체 칩(2)의 이면측의 충전영역(11B)에 흘러드는 수지의 유동성을 동일하게 하는 시행이 이루어지고 있다. 또 공동(11)내의 수지의 주입량을 제어하는 게이트로서 리드프레임(3)의 상측 및 하측에 위치하는 센터·게이트(상하 게이트라고도 함)(12)를 채용해서, 반도체 칩(2)의 주면측의 충전영역(11A) 및 그 이면측의 충전영역(11B)에 수지를 동시에 충전하는 시행도 이루어지고 있다.
그런데 상기 수지밀봉형 반도체장치에 있어서는 다이패드가 반도체 칩과 함께 수지밀봉체로 밀봉되기 때문에 수지밀봉체에 포함되어 있는 수분이 다이패드의 이면에 고이기 쉽다. 다이패드의 이면에 고인 수분은 제품완성후의 환경시험인 온도 사이클시험시의 열이나 실장시의 열에 의해서 기화 팽창하고, 수지밀봉체에 균열(패키지 크래크스(cracks))을 초래하는 요인이 된다.
그래서 이와 같은 기술적 과제를 해결하는 기술로서는, 다이패드의 면적을 반도체 칩의 면적에 비교해서 작게한 기술이 특개소 63-204753호 공보에 개시되어 있다. 이 기술에 의하면, 수지밀봉체의 수지에 포함되어 있는 수분이 다이패드의 이면에 고이는 현상을 억제할 수 있기 때문에 고인 수분의 기화 팽창에 의한 수지밀봉체의 균열(패키지 크래크스)을 방지할 수 있다.
그러하지만, 제 17도(모식 단면도)에 나타내는 바와 같이 다이패드(3A)의 면적을 반도체 칩(2)의 면적에 비교해서 작게한 경우, 다이패드(3A)의 면적의 축소에 상당하는 분만큼, 반도체 칩(2)의 이면측의 충전영역(11B)이 넓게되고, 반도체 칩(2)의 이면측의 충전영역(11B)을 흐르는 수지의 유동성이 반도체 칩(2)의 주면측의 충전영역(11A)을 흐르는 수지의 유동성에 비교해 높게된다. 즉 반도체 칩(2)의 이면측의 충전영역(11B)에서의 수지의 충전이 반도체 칩(2)의 주면측의 충전영역(11A)에서의 수지의 충전보다도 먼저 완료한다. 이 때문에 제 18도(도식 단면도)에 나타내는 바와 같이, 반도체 칩(2)의 이면측의 충전영역(11B)에 충전된 수지(1A)에 의해 반도체 칩(2)이 그 위쪽으로 밀어 올려져, 반도체 칩(2), 본딩와이어 등이 수지밀봉체로부터 노출하는 문제가 발생하고, 수지밀봉형 반도체장치의 수율이 현저하게 저하한다.
한편, QFP구조를 채용하는 수지밀봉형 반도체장치에 있어서는, 반도체 칩의 모서리부의 외측영역에 지지리드가 배치되고, 반도체 칩의 한변의 외측영역에 복수개의 리드 및 복수개의 본딩와이어가 배치되어 있다. 즉 반도체 칩의 모서리부의외측영역은 반도체 칩의 한변의 외측영역에 비교해서 조밀상태로 되어 있고, 이 반도체 칩의 모서리부의 외측영역에서는 반도체 칩의 한변의 외측영역에 비교해서 수지의 유동성이 높다. 이 때문에 반도체 칩의 모서리부의 외측영역에서 그 한변의 외측영역에 흘러드는 수지에 의해 본딩와이어에 와이어 흐름이 발생하기 쉽게 되고, 근접하는 본딩와이어 사이에 있어서 단락이 발생하며, 수지밀봉형 반도체장치의 수율이 현저하게 저하한다. 이 본딩와이어 사이의 단락은 반도체 칩의 모서리부의 외측영역에 가장 근접하는 초단 리드에 접속된 본딩와이어와, 초단(初段)리드에 근접하는 차단(次段)리드에 접속된 본딩와이어와의 사이에 있어서 현저하게된다.
본 발명의 목적은 수지밀봉형 반도체장치의 수율을 높이는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 수지밀봉형 반도체장치의 제조 프로세스에서의 수율을 높이는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에 있어서 명백하게 될 것이다.
본 발명은 수지밀봉형 반도체장치에 관한 것으로, 특히 수지밀봉체가 트랜스퍼 몰드법으로 형성되는 수지밀봉형 반도체장치 및 그 제조방법에 적용한 유효한 기술에 관한 것이다.
도 1은 본 발명의 실시형태(1)인 수지밀봉형 반도체장치의 수지밀봉체의 상부를 제거한 상태의 평면도,
도 2는 제 1도에 나타내는 A-A선의 위치에서 끊은 단면도,
도 3은 제 1도에 나타내는 B-B선의 위치에서 끊은 단면도,
도 4는 상기 수지밀봉형 반도체장치의 제조에 이용되는 리드프레임의 평면도,
도 5는 상기 수지밀봉형 반도체장치의 제조방법을 설명하기 위한 요부 단면도,
도 6은 상기 수지밀봉형 반도체장치의 제조방법을 설명하기 위한 요부 단면도,
도 7은 수지의 흐름을 설명하기 위한 모식 단면도,
도 8은 수지의 흐름을 설명하기 위한 모식 단면도,
도 9는 상기 수지밀봉형 반도체장치의 제조에 이용되는 그 밖의 리드프레임의 평면도,
도 10은 상기 수지밀봉형 반도체장치의 제조에 이용되는 그 밖의 리드프레임의 평면도,
도 11은 본 발명의 실시형태(2)인 수지밀봉형 반도체장치의 수지밀봉체의 상부를 제거한 상태의 평면도이다,
도 12는 제 11도의 요부확대 단면도,
도 13은 상기 수지밀봉형 반도체장치의 제조에 이용되는 리드프레임의 평면도,
도 14는 상기 수지밀봉형 반도체장치의 변형예를 나타내는 요부 평면도,
도 15는 상기 수지밀봉형 반도체장치의 변형예를 나타내는 반도체 칩의 평면도,
도 16은 종래의 문제점을 설명하기 위한 모식단면도,
도 17은 종래의 문제점을 설명하기 위한 모식단면도,
도 18은 종래의 문제점을 설명하기 위한 모식단면도이다.
<발명의 개시>
본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
(1) 다이패드가 그 주면에 탑재되는 반도체 칩의 면적에 비교해서 작은 면적으로 형성되고, 상기 반도체 칩 및 다이패드가 수지밀봉체로 밀봉되는 수지밀봉형반도체장치의 제조방법에 있어서, 리드프레임의 프레임 몸체에 지지리드를 통해서 지지된 다이패드의 주면에 반도체 칩을 탑재하는 공정과, 몰드금형의 상형과 하형과의 사이에 상기 리드프레임을 배치함과 동시에 상기 몰드금형의 공동내에 상기 다이패드의 이면에서 그것과 대향하는 상기 공동의 내벽 면까지의 간극이 상기 반도체 칩의 주면에서 그것과 대향하는 상기 공동내의 내벽 면까지의 간극보다도 상기 다이패드의 두께에 상당하는 부분만 좁게되도록, 상기 반도체 칩 및 다이패드를 배치하는 공정과, 상기 반도체 칩의 일측면측에 위치하는 게이트에서 상기 공동에 수지를 주입하는 공정을 구비한다. 또한 상기 몰드금형의 게이트는 상기 리드프레임의 상측 및 하측에 위치하는 센터·게이트를 이용해서, 상기 센터·게이트에서 상기 공동의 상하에 수지를 동시에 주입해서 수지밀봉체를 형성하는 공정을 구비한다.
(2) 반도체 칩의 주면의 적어도 한변측에 그 한변에 따라 복수개의 외부단자가 배열되고, 상기 반도체 칩의 한변의 외측에 그 한변에 따라 복수개의 리드가 배열되고, 상기 복수개의 외부단자의 각각에 본딩와이어를 통해서 상기 복수개의 리드의 각각의 일단측이 전기적으로 접속되고, 이것들이 수지밀봉체로 밀봉되는 수지밀봉형 반도체장치에 있어서, 상기 복수개의 리드중 적어도 상기 반도체 칩의 모서리부의 외측영역에 가장 근접하는 초단 리드의 일단측과 상기 초단 리드에 근접하는 차단 리드의 일단측과의 간격을 다른 리드의 일단측에서의 간격에 비교해서 넓게 한다.
상기 한 수단(1)에 의하면, 공동내에 배치한 반도체 칩의 주면측의 충전영역과 그 이면측의 충전영역이 거의 동일하게 되어, 반도체 칩의 주면측의 충전영역을 흐르는 수지의 유동성과 그 이면측의 충전영역을 흐르는 수지의 유동성을 거의 동일하게 할 수 있다. 또한 센터·게이트의 채용에 의해 반도체 칩의 주면측의 충전영역 및 이면측의 충전영역에 거의 동시에 수지를 공급할 수 있다. 따라서, 반도체 칩의 주면측의 충전영역에서의 수지의 충전 및 그 이면측의 충전영역에서의 수지의 충전을 거의 동시에 완료할 수 있기 때문에, 반도체 칩의 이면측의 충전영역에 충전된 수지에 의해 반도체 칩이 그 위쪽으로 밀어 올려지는 문제를 저감할 수 있다. 이 결과 반도체 칩, 본딩와이어 등이 수지밀봉체에서 노출하는 문제를 방지할 수 있기 때문에 수지밀봉형 반도체장치의 수율을 높일 수 있다.
상술한 수단(2)에 의하면, 반도체 칩의 모서리부의 외측영역에 가장 근접하는 초단 리드의 일단측에 접속된 본딩와이어와, 초단 리드에 근접하는 차단 리드의 일단측에 접속된 본딩와이어의 간극을 넓힐 수 있기 때문에, 수지밀봉체의 형성공정에 있어서, 반도체 칩의 모서리부의 외측영역에서 그 한변의 외측영역에 흘러드는 수지에 의해 와이어 흐름이 발생해도, 그것들의 본딩와이어 사이에서의 단락을 억제할 수 있다. 이 결과 수지밀봉형 반도체장치의 수율을 높일 수 있다.
<발명을 실시하기 위한 최량의 형태>
이하 본 발명의 구성에 관해서, 실시형태와 함께 설명한다.
또한 실시형태를 설명하기 위한 전도면에 있어서, 동일 기능을 가지는 것은 동일 부호를 붙여서, 그 반복의 설명은 생략한다.
(실시형태 1)
본 실시형태의 수지밀봉형 반도체장치는 제 1도 및 제 2도에 나타내는 바와 같이, 다이패드(3A)의 칩 탑재면(주면)에 반도체 칩(2)을 탑재하고 있다.
상기 반도체 칩(2)의 평면형상은 예를 들어 9 [mm] × 9 [mm]의 외형 치수로 이루어지는 정사각형 모양으로 형성되어 있다. 반도체 칩(2)은 예를 들어 단결정 규소로 이루어지는 반도체 기판 및 그 주면상에 형성된 배선층을 주체로 하는 구조로 구성되어 있다.
상기 반도체 칩(2)에는 예를 들어 논리회로 시스템, 또는 논리회로 시스템과 기억회로 시스템을 혼재(混在)시킨 혼합회로 시스템이 탑재되어 있다. 또 반도체 칩(2)의 주면에는, 그 주면의 각변에 따라 배열된 복수개의 외부단자(본딩패드)(2A)가배치되어 있다. 이 복수개의 외부단자(2A)의 각각은 반도체 칩(2)의 배선층중, 최상층의 배선층에 형성되고, 예를 들어 알루미늄(A1)막 또는 알루미늄 합금막으로 형성되어 있다.
상기 반도체 칩(2)의 각변의 외측에는, 그 각변에 따라 배열된 복수개의 리드(3C)가 배치되어 있다. 이 복수개의 리드(3C)의 각각의 인너부(3C1)는 본딩와이어(5)를 통해서, 반도체 칩(2)의 주면에 배치된 복수개의 외부단자(2A)의 각각에 전기적으로 접속되어 있다.
상기 본딩와이어(5)로서는, 예를 들어 금(Au)와이어를 사용한다. 또 본딩와이어(5)로서는, 예를 들어 알루미늄(Al)와이어, 동(Cu)와이어, 금속와이어의 표면에 절연성 수지를 피복한 피복와이어 등을 사용해도 된다. 본딩와이어(5)는 , 예를 들어 열압착에 초음파 진동을 병용한 본딩법에 의해 접속된다.
상기 다이패드(3A)에는 4개의 지지리드(3B)가 연결되어 있다. 이 4개의 지지리드(3B)의 각각은 리드프레임의 상태에 있어서, 리드프레임의 프레임 몸체에 다이패드(3A)를 지지하기 위한 것이다. 4개의 지지리드(3B)의 각각은 다이패드(3A)를 교점으로 하는 X자형 모양으로 되도록 다이패드(3A)의 4점을 지지하고 있다. 지지리드(3B)의 폭 치수는 예를 들어 0. 4 [mm]로 설정되어 있다.
상기 반도체 칩(2), 다이패드(3A), 지지리드(3B), 리드(3C)의 인너부(3C1) 및 본딩와이어(5) 등은 트랜스퍼 몰드법으로 형성된 수지밀봉체(1)로 밀봉되어 있다. 수지밀봉체(1)는 저응력화를 꾀하는 목적으로서 예를 들어 페놀계 경화제, 실리콘 고무 및 충전물 등이 첨가된 비페닐계의 수지로 형성되어 있다. 트랜스퍼 몰드법은 포트, 런너, 게이트 및 공동 등을 구비한 몰드금형을 사용하고 포트에서 런너 및 게이트를 통해서 공동 내에 수지를 가압주입해서 수지밀봉체를 형성하는 방법이다.
상기 수지밀봉체(1)의 평면형상은 예를 들어 14 [mm] × 14 [mm]의 외형 치수로 이루어지는 정사각형 모양으로 형성되어 있다. 이 수지밀봉체(1)의 각변의 외측에는 복수개의 리드(3C)의 각각의 아웃터부(3C2)가 배치되어 있다. 복수개의 리드(3C)의 각각의 아웃터부(3C2)는 수지밀봉체(1)의 각변에 따라서 배열되고, 예를 들어 갈윙(gull-wing)형상으로 성형 되어있다. 즉 본 실시형태의 수지밀봉형 반도체장치는 QFP(Quad Flat Package)구조로 구성되어 있다.
상기 다이패드(3A)의 평면형상은 예를 들어 2 ∼ 4 [mm]Ø의 외형 치수로 이루어지는 원형모양으로 형성되어 있다. 즉 본 실시형태의 다이패드(3A)는 반도체 칩(2)의 면적에 비교해서 작은 면적으로 형성되어 있다. 이와 같이 다이패드(3A)를 반도체 칩(2)의 면적에 비교해서 작은 면적으로 형성함으로서, 수지밀봉체(1)의 수지에 포함되어 있는 수분이 다이패드(3A)의 면적에 고이는 현상을 억제할 수 있기 때문에 수분의 기화 팽창에 의한 수지밀봉체(1)의 균열을 방지할 수 있다.
또 수지밀봉체(1)의 형성공정에 있어서, 본딩와이어(5)의 중간부가 쳐져도, 반도체 칩(2)의 외(外)주위의 외측에는 다이패드(3A)가 존재하지 않기 때문에 다이패드(3A)와 본딩와이어(5)와의 접촉을 방지할 수 있다. 본딩와이어(5)의 중간부의 쳐짐은 본딩와이어(5)의 길이가 길어지면 길어질수록 현저하게 된다.
또 반도체 칩(2)의 면적을 다이패드(3A)의 면적까지 축소해도, 반도체 칩(2)의 외주위의 외측에는 다이패드(3A)가 존재하지 않고, 본딩와이어(5)의 중간부가 쳐져도 다이패드(3A)와 본딩와이어(5)가 접촉하지 않기 때문에 외형 치수가 다른반도체 칩(2)을 탑재할 수 있다.
상기 반도체 칩(2)의 주면과 대향하는 그 이면의 중앙영역은 접착제(4)를 삽입해서 다이패드(3A)의 칩 탑재면에 접착 고정되어 있다. 접착제(4)는 예를 들어 에폭시계의 은(Ag) 페이스트(paste)재로 형성되어 있다. 접착제(4)는 반도체 칩(2)의 본딩공정에 있어서, 다이패드(3A)의 칩 탑재면에 다점도포법으로 도포 된다.
상기 지지리드(3B)는 제 3도에 나타내는 바와 같이 리드부(3B1)와 리드부(3B2)로 구성되어 있다. 리드부(3B1)는 그 판두께방향(상하방향)에 있어서, 제 2도에 나타내는 리드(3C)의 인너부(3C1)와 동일한 위치에 배치되고, 리드부(3B2)는 그 판두께방향(상하방향)에 있어서, 다이패드(3A)와 동일한 위치에 배치되어 있다. 즉 본 실시형태의 수지밀봉형 반도체장치는 다이패드(3A)의 칩 탑재면을 리드(3C)의 인너부(3C1)의 상면(본딩면)보다도 그 판두께방향으로 낮춘 구조로 구성되어 있다.
상기 수지밀봉체(1)에 있어서, 제 2도 및 제 3도에 나타내는 바와 같이, 반도체 칩(2)의 주면상에서의 수지의 두께 치수(L1)는 다이패드(3A)의 이면상에서의 수지의 두께 치수(L2)에 비교해서 다이패드(3A)의 두께에 상당하는 분 만큼 두껍게 되어 있다. 즉 반도체 칩(2)은 수지밀봉체(1)의 두께 방향에 있어서 수지밀봉체(1)의 거의 중앙위치에 배치되어 있다.
이와 같이 구성된 수지밀봉형 반도체장치는 제 4도에 나타내는 리드프레임(3)을 이용한 제조 프로세스로 제조된다.
상기 리드프레임(3)은 프레임 몸체(3E)로 규정된 영역내에 다이패드(3A), 4개의 지지리드(3B), 복수개의 리드(3C) 등을 배치하고 있다.다이패드(3A)는 4개의 지지리드(3B)를 통해서 프레임 몸체(3E)에 연결되어 있다. 복수개의 리드(3C)의 각각은 프레임 몸체(3E)에 연결되고, 또한 타이바(tie bar)(담바(dam bar))(3D)로 서로 연결되어 있다.
상기 리드(3C)는 수지밀봉체(1)로 밀봉되는 인너부(3C1)와, 소정의 형상에 성형되는 아웃터부(3C2)로 구성되어 있다. 지지리드(3B)는 리드부(3B1)와 리드부(3B2)로 구성되어 있다. 리드부(3B1)는 그 판두께방향(상하방향)에 있어서, 리드(3C)의 인너부(3C1)와 동일한 위치에 배치되고, 리드부(3B2)는 그 판두께방향(상하방향)에 있어서, 다이패드(3A)와 동일한 위치에 배치되어 있다.
상기 리드프레임(3)은 예를 들어 철(Fe)-니켈(Ni)계의 합금 또는 동(Cu) 또는 동계의 합금으로 형성되어 있다. 이 리드프레임(3)은 평판재에 에칭가공 또는 프레스가공을 실시하여, 소정의 패턴을 형성한 후, 지지리드(3B)에 프레스가공을 실시하는 것에 의해 형성된다.
상기 리드프레임(3)의 프레임 몸체(3E)에 지지리드(3B)가 연결된 영역의 근방에는 수지주입용의 관통구멍(3F)이 형성되어 있다. 이 관통구멍(3F)은 수지밀봉체(1)의 형성공정에 있어서, 몰드금형의 포트에서 런너를 통해서 공급된 수지를 리드프레임(3)의 상측 및 하측에 분류시키기 위한 것이다.
상기 지지리드(3B)의 길이는 다이패드(3A)의 외형치수가 작아지면 작아질수록 길게되기 때문에, 이것에 따라서 다이패드(3A)는 상하방향으로 변동하기 쉽게된다. 또 지지리드(3B)의 폭은 다핀화에 따라서 좁게되기 때문에, 이것에 따라 다이패드(3A)는 상하방향으로 변동하기 쉽게된다. 또 지지리드(3B)의 두께는 수지밀봉체(1)의 박형화(薄型化)에 따라 얇게되기 때문에 이것에 따라 다이패드(3A)는 상하방향으로 변동하기 쉽게된다.
다음으로 상기 수지밀봉형 반도체장치의 제조방법에 관해서 설명한다.
먼저, 제 4도에 나타내는 리드프레임(3)을 준비한다.
다음으로 상기 리드프레임(3)의 프레임 몸체(3E)에 지지리드(3B)를 통해서 지지된 다이패드(3A)의 칩 탑재면(주면)에 접착제(4)를 다점도포법으로 도포 한다.
다음으로 상기 다이패드(3A)의 칩 탑재면에 접착제(4)를 삽입하여 반도체 칩(2)을 탑재한다. 반도체 칩(2)은 접착제(4)를 삽입해서 다이패드(3A)의 칩 탑재면에 접착고정 된다.
다음으로 상기 반도체 칩(2)의 외부단자(2A)와 상기 리드프레임(3)의 프레임 몸체에 지지된 리드(3C)의 인너부(3C1)를 본딩와이어(5)로 전기적으로 접속한다.
다음으로 제 5도 및 제 6도에 나타내는 바와 같이, 몰드금형(10)의 상형(10A)과 하형(10B)과의 사이에 상기 리드프레임(3)을 배치함과 동시에, 상기 몰드금형(10)의 공동(11)내에 다이패드(3A)의 이면에서 그것과 대향하는 공동(11)의 내벽 면까지의 간극(L2)이 반도체 칩(2)의 주면에서 그것과 대향하는 공동(11)의 내벽 면까지의 간극(L1)보다도 다이패드(3A)의 두께에 상당하는 분만큼 좁게되도록, 반도체 칩(2) 및 다이패드(3A)를 배치한다. 이와 같이, 다이패드(3A)의 이면에서 그것과 대향하는 공동(11)의 내벽 면까지의 간극(L2)이 반도체 칩(2)의 주면에서 그것과 대향하는 공동(11)의 내벽 면까지의 간극(L1)보다도 다이패드(3A)의두께에 상당하는 분만큼 좁게되도록, 공동(11)내에 반도체 칩(2) 및 다이패드(3A)를 배치하는 것에 의해, 반도체 칩(2)의 주면측에서의 충전영역(11A) 및 그 이면측에서의 충전영역(11B)이 거의 동일하게 되고, 반도체 칩(2)의 주면측의 충전영역(11A)을 흐르는 수지의 유동성과 그 이면측의 충전영역(11B)을 흐르는 수지의 유동성을 거의 동일하게 할 수 있다.
또한 공동(11)내에는 반도체 칩(2) 및 다이패드(3A)외에 지지리드(3B), 리드(3C)의 인너부(3C1) 및 본딩와이어(5) 등도 배치된다. 또 몰드금형(10)은 공동(11)외에 포트, 런너 및 센터·게이트(12)를 구비하고 있다. 센터·게이트(12)는 리드프레임(3)의 상측 및 하측에 위치하고, 공동(11)내에 배치된 반도체 칩(2)의 주면측의 충전영역(11A) 및 그 이면측의 충전영역(11B)에 수지를 동시에 공급할 수 있다. 센터·게이트(12)는 리드프레임(3)의 프레임 몸체(3E)에 지지리드(3B)가 연결된 영역의 근방에 배치되어 있다.
다음으로 상기 리드프레임(3)의 상측 및 하측에 위치하는 센터·게이트(12)에서 공동(11)내에 수지를 가압주입해서 수지밀봉체(1)를 형성한다. 센터·게이트(12)까지의 수지의 공급은 몰드금형(10)의 포트에서 런너를 통해서 행하여진다. 이 공정에서 수지의 흐름을 제 7도 및 제 8도에 나타낸다. 센터·게이트(12)에서 가압주입된 수지(1A)는 제 7도에 나타내는 바와 같이, 반도체 칩(2)의 주면측의 충전영역(11A) 및 그 이면측의 충전영역(11B)에 거의 동시에 공급된다. 충전영역(11A)에서의 수지(1A)의 충전은 제 8도에 나타내는 바와 같이, 충전영역(11B)에서의 수지(1A)의 충전과 거의 동시에 완료한다. 즉 반도체 칩(2)의이면측의 충전영역(11A)에 충전된 수지(1A)에 의해 반도체 칩(2)이 그 위쪽으로 밀어 올려지는 것은 없다.
다음으로 상기 리드프레임(3)의 프레임 몸체(3E)에서 지지리드(3B) 및 리드(3C)의 아웃터부(3C2)를 절단하고, 그 후 리드(3C)의 아웃터부(3C2)를 갈윙 형상으로 성형하는 것에 의해, 제 1도, 제 2도 및 제 3도에 나타내는 수지밀봉형 반도체장치가 거의 완성한다.
이와 같이 다이패드(3A)가 그 주면에 탑재되는 반도체 칩(2)의 면적에 비교해서 작은 면적으로 형성되고, 상기 반도체 칩(2) 및 다이패드(3A)가 수지밀봉체(1)로 밀봉되는 수지밀봉형 반도체장치의 제조방법에 있어서, 리드프레임(3)의 프레임 몸체(3E)에 지지리드(3B)를 통해서 지지된 다이패드(3A)의 주면에 반도체 칩(2)을 탑재하는 공정과, 몰드금형(10)의 상형(10A)과 하형(10B)과의 사이에 상기 리드프레임(3)을 배치함과 동시에, 상기 몰드금형(10)의 공동(11)내에, 상기 다이패드(3A)의 이면에서 그것과 대향하는 상기 공동(11)의 내벽 면까지의 간극(L2)이 상기 반도체 칩(2)의 주면에서 그것과 대향하는 상기 공동(11)의 내벽 면까지의 간극(L1)보다도 상기 다이패드(3A)의 두께에 상당하는 분만큼 좁게되도록, 상기 반도체 칩(2) 및 다이패드(3A)를 배치하는 공정과, 상기 반도체 칩의 일측면측에서 상기 공동(11)에 수지를 주입하는 공정을 구비한다. 또한 상기 수지 주입공정은 상기 리드프레임(3)의 상측 및 하측에 위치하는 센터·게이트(12)에서 상기 공동(11)내에 수지를 동시에 주입해서 수지밀봉체(1)를 형성하는 공정을 구비한다.
이것에 의해, 공동(11)내에 배치된 반도체 칩(2)의 주면측의 충전영역(11A)과 그 이면측의 충전영역(11B)이 거의 동일하게 되고, 반도체 칩(2)의 주면측의 충전영역(11A)을 흐르는 수지의 유동성과 그 이면측의 충전영역(11B)을 흐르는 수지의 유동성을 거의 동일하게 할 수 있다. 또한 센터·게이트(12)의 채용에 의해, 반도체 칩(2)의 주면측의 충전영역(11A) 및 그 이면측의 충전영역(11B)에 거의 동시에 수지를 공급할 수 있다. 따라서, 반도체 칩(2)의 주면측의 충전영역(11A)에서의 수지의 충전 및 그 이면측의 충전영역(11B)에서의 수지의 충전을 거의 동시에 완료할 수 있기 때문에, 반도체 칩(2)의 이면측의 충전영역에 충전된 수지에 의해서 반도체 칩(2)이 그 위쪽으로 밀어 올려지는 것은 없다. 이 결과 반도체 칩(2), 본딩와이어(5) 등이 수지밀봉체(1)에서 노출하는 문제를 방지할 수 있기 때문에 수지밀봉형 반도체장치의 수율을 높일 수 있다.
또 상기 다이패드(3A)를 그 판두께방향에 있어서, 상기 리드프레임(3)의 프레임 몸체(3E)에 지지된 리드(3C)의 인너부(3C1)보다도 아래쪽으로 위치시키는 것에 의해, 수지밀봉체(1)의 두께를 증가시킴 없이 반도체 칩(2)의 주면측의 충전영역(11A)을 흐르는 수지의 유동성과, 그 이면측의 충전영역(11B)을 흐르는 수지의 유동성을 거의 동일하게 할 수 있다.
또한 상기 수지밀봉형 반도체장치는 제 9도에 나타내는 바와 같이, 평면이 사각형 모양으로 형성된 다이패드(3A)를 가지는 리드프레임(3)을 이용한 조립 프로세스로 제조해도 된다. 이 리드프레임(3)을 이용한 경우에 있어서도 동일한 효과를 얻을 수 있다.
또 상기 수지밀봉형 반도체장치는 제 10도에 나타내는 바와 같이, 평면이 X자형 모양으로 형성된 다이패드(3A)를 가지는 리드프레임(3)을 이용한 조립 프로세스로 제조해도 된다. 이 리드프레임(3)을 이용한 경우에 있어서도 동일한 효과를 얻을 수 있다.
(실시형태 2)
본 실시형태의 수지밀봉형 반도체장치는 제 11도 및 제 12도에 나타내는 바와 같이, 다이패드(3A)의 칩 탑재면(주면)에 반도체 칩(2)을 탑재하고 있다.
상기 반도체 칩(2)의 평면형상은 예를 들어 9 [mm] × 9 [mm]의 외형 치수로 이루어지는 정사각형 모양으로 형성되어 있다. 반도체 칩(2)의 주면에는 그 주면의 각변에 따라서 배열된 복수개의 외부단자(본딩 패드)(2A)가 배치되어 있다.
상기 반도체 칩(2)의 각변의 외측영역에는, 그 각변에 따라서 배열된 복수개의 리드(3C)가 배치되어 있다. 이 복수개의 리드(3C)의 각각의 인너부(3C1)는 본딩와이어(5)를 통해서, 반도체 칩(2)의 주면에 배치된 복수개의 외부단자(2A)의 각각에 전기적으로 접속되어 있다.
상기 다이패드(3A)에는 4개의 지지리드(3B)가 연결되어 있다. 이 4개의 지지리드(3B)의 각각은 리드프레임의 상태에 있어서, 리드프레임의 프레임 몸체에 다이패드(3A)를 지지하기 위한 것이다. 4개의 지지리드(3B)의 각각은 반도체 칩(2)의 4개의 모서리부의 각각의 외측영역에 배치되어 있다.
상기 반도체 칩(2), 다이패드(3A), 지지리드(3B), 리드(3C)의 인너부(3C1) 및 본딩와이어(5) 등은 트랜스퍼 몰드법으로 형성된 수지밀봉체(1)로 밀봉되어 있다.
상기 수지밀봉체(1)의 평면형상은 예를 들어 14 [mm] × 14 [mm]의 외형 치수로 이루어지는 정사각형 모양으로 형성되어 있다. 이 수지밀봉체(1)의 각변의 외측에는, 복수개의 리드(3C)의 각각의 아웃터부(3C2)가 배치되어 있다. 복수개의 리드(3C)의 각각의 아웃터부(3C2)는 수지밀봉체(1)의 각변에 따라서 배열되고, 예를 들어 갈윙형상으로 성형되어 있다. 즉, 본 실시형태의 수지밀봉형 반도체장치는 QFP 구조로 구성되어 있다.
상기 다이패드(3A)의 평면형상은 예를 들어 2∼4 [mm]Ø의 외형 치수로 이루어지는 원형 모양으로 형성되어 있다. 즉, 다이패드(3A)는 반도체 칩(2)의 면적에 비교해서 작은 면적으로 형성되어 있다.
상기 지지리드(3B)는 상기의 실시형태와 동일하게, 리드부(3B1)와 리드부(3B2)로 구성되어 있다.
상기 반도체 칩(2)의 각변의 각각의 외측영역에 배치된 복수개의 리드(3C)중, 반도체 칩(2)의 모서리부의 외측영역에 근접하는 초단리드(3CA)의 일단측과, 이 초단(初段)리드(3CA)에 근접하는 차단(次段)리드(3CB)의 일단측과의 간격(P)은, 다른 리드(3C)의 일단측에서의 간격에 비교해서 넓게되어 있다. 이와 같이, 반도체 칩(2)의 모서리부의 외측영역에 근접하는 초단리드(3CA)의 일단측과, 이 초단리드(3CA)에 근접하는 차단리드(3CB)의 일단측과의 간격(P)을 다른 리드(3C)의 일단측에서의 간격에 비교해서 넓게 하는 것에 의해, 반도체 칩(2)의 모서리부의 외측영역에 가장 근접하는 초단리드(3CA)의 일단측에 접속된 본딩와이어(5)와, 초단리드(3CA)에 근접하는 차단리드(3CB)의 일단측에 접속된 본딩와이어(5)와의 간극을 넓힐 수 있다.
이와 같이 구성된 수지밀봉형 반도체장치는 제 13도에 나타내는 리드프레임(3)을 이용한 조립 프로세스로 제조된다.
상기 리드프레임(3)은 프레임 몸체(3E)로 규정된 영역내에, 다이패드(3A), 4개의 지지리드(3B), 복수개의 리드(3C) 등을 배치하고 있다. 다이패드(3A)와 4개의 지지리드(3B)를 통해서 프레임 몸체(3E)에 연결되어 있다. 복수개의 리드(3C)의 각각은 프레임 몸체(3E)에 연결되고, 또한 타이바(담바)(3D)로 서로 연결되어 있다.
상기 프레임 몸체(3E)는 평면이 사각형 모양으로 형성되고, 상기 복수개의 리드(3C)의 각각은 프레임 몸체(3E)의 각변에 따라 배열되고, 상기 4개의 지지리드(3B)의 각각은 프레임 몸체(3E)의 대각선상에 배치되어 있다.
상기 프레임 몸체(3E)의 각변에 따라서 배열된 복수개의 리드(3C)중, 지지리드(3B)에 가장 근접하는 초단리드(3CA)의 일단측과, 이 초단리드(3CA)에 근접하는 차단리드(3CB)의 일단측과의 간격은 다른 리드(3C)의 일단측에서의 간격에 비교해서 넓게되어 있다.
다음으로, 상기 수지밀봉형 반도체장치의 제조방법에 관해서 설명한다.
먼저, 제 13도에 나타내는 리드프레임(3)을 준비한다.
다음으로, 상기 리드프레임(3)의 프레임 몸체(3E)에 지지리드(3B)를 통해서 지지된 다이패드(3A)의 칩 탑재면(주면)에 접착제를 삽입해서 반도체 칩(2)을 탑재한다.
다음으로, 상기 반도체 칩(2)의 외부단자(2A)와, 상기 리드프레임(3)의 프레임 몸체에 지지된 리드(3C)의 일단측(인너부(3C1)의 일단측)을 본딩와이어(5)로 전기적으로 접속한다.
다음으로, 상술의 실시형태(1)와 동일하게 몰드금형의 상형과 하형과의 사이에 상기 리드프레임(3)을 배치함과 동시에, 상기 몰드금형의 공동내에, 반도체 칩(2), 다이패드(3A), 지지리드(3B), 리드(3C)의 인너부(3C1) 및 본딩와이어(5) 등을 배치한다.
다음으로 상기 몰드금형의 포트에서 런너 및 게이트를 통해서 공동내에 수지를 가압주입해서 수지밀봉체(1)를 형성한다. 이 공정에 있어서, 반도체 칩(2)의 모서리부의 외측영역에는 지지리드(3B)가 배치되고, 반도체 칩(2)의 한변의 외측영역에는 복수개의 리드(3C) 및 복수개의 본딩와이어(5)가 배치되어 있다. 즉 반도체 칩(2)의 모서리부의 외측영역은 반도체 칩(2)의 한변의 외측영역에 비교해서 조밀상태로 되어 있고, 이 반도체 칩(2)의 모서리부의 외측영역에서는 반도체 칩(2)의 한변의 외측영역에 비교해서 수지의 유동성이 높다. 이 때문에 반도체 칩(2)의 모서리부의 외측영역에서 그 한변의 외측영역에 흘러드는 수지에 의해 본딩와이어(5)에 와이어 흐름이 발생하기 쉽게되어 있지만, 반도체 칩(2)의 모서리부의 외측영역에 가장 근접하는 초단리드(3CA)의 일단측에 접속된 본딩와이어(5)와, 초단리드(3CA)에 근접하는 차단리드(3CB)의 일단측에 접속된 본딩와이어(5)와의 간극이 넓게되어 있기 때문에, 반도체 칩(2)의 모서리부의 외측영역에서 그 한변의 외측영역에 흘러드는 수지에 의해서 와이어 흐름이 발생해도, 그것들의본딩와이어(5) 사이에서의 단락을 억제할 수 있다.
다음으로, 상기 리드프레임(3)의 프레임 몸체(3E)에서 지지리드(3B) 및 리드(3C)의 아웃터부(3C2)를 절단하고, 그 후 리드(3C)의 아웃터부(3C2)를 갈윙 형상으로 성형하는 것에 의해, 제 11도에 나타내는 수지밀봉형 반도체장치가 거의 완성한다.
이와 같이, 반도체 칩(2)의 주면의 적어도 일변측에 그 한변에 따라서 복수개의 외부단자(2A)가 배열되고, 상기 반도체 칩(2)의 한변의 외측에 그 한변에 따라서 복수개의 리드(3C)가 배열되고, 상기 복수개의 외부단자(2A)의 각각의 일단측에 본딩와이어(5)를 통해서 상기 복수개의 리드(3C)의 각각의 일단측이 전기적으로 접속되고, 이것들이 수지밀봉체(1)로 밀봉되는 수지밀봉형 반도체장치에 있어서, 상기 복수개의 리드(3C)중, 적어도 상기 반도체 칩(2)의 모서리부의 외측영역에 가장 근접하는 초단리드(3CA)의 일단측과 상기 초단리드(3CA)에 근접하는 차단리드(3CB)의 일단측과의 간격(P)을, 다른 리드(3C)의 일단측에서의 간격에 비교해서 넓게 한다.
이 구성에 의해, 반도체 칩(2)의 모서리부의 외측영역에 가장 근접하는 초단리드(3CA)의 일단측에 접속된 본딩와이어(5)와, 초단리드(3CA)에 근접하는 차단리드(3CB)의 일단측에 접속된 본딩와이어(5)와의 간격을 넓게 할 수 있기 때문에, 수지밀봉체의 형성공정에 있어서, 반도체 칩(2)의 모서리부의 외측영역에서 그 한변의 외측영역에 흘러드는 수지에 의해서 와이어 흐름이 발생해도, 그들의 본딩와이어(5) 사이에서의 단락을 억제할 수 있다. 이 결과. 수지밀봉형 반도체장치의 수율을 높일 수 있다.
또 반도체 칩(2)의 외형 사이즈를 축소한 경우, 반도체 칩(2)의 외형 사이즈의 축소에 따라서 본딩와이어(5)의 길이가 길게 되지만, 본딩와이어(5)의 길이에 따라서, 초단리드(3CA)의 일단측과 차단리드(3CB)의 일단측과의 간격(P)을 넓히는 것에 의해, 반도체 칩(2)의 외형 사이즈의 축소에 따라서 본딩와이어(5)의 길이가 길게 되어도, 초단리드(3CA)의 일단측에 접속된 본딩와이어(5)와, 차단리드(3CB)의 일단측에 접속된 본딩와이어(5)와의 단락을 억제할 수 있다.
또한 도 14에 나타내는 바와 같이, 반도체 칩(2)의 주면의 일변측에 그 한변에 따라서 배열된 복수개의 외부단자(2A)중, 반도체 칩(2)의 모서리부에 가장 근접하는 외부단자(2A1)와, 이 외부단자(2A1)에 근접하는 외부단자(2A2)와의 간격(P)을 다른 외부단자(2A)에서의 간격에 비교해서 넓게 해도 된다. 이 경우에 있어서도, 초단리드(3CA)의 일단측에 접속된 본딩와이어(5)와, 차단리드(3CB)의 일단측에 접속된 본딩와이어(5)와의 간격을 넓게 할 수 있기 때문에, 그것들의 본딩와이어(5) 사이에서의 단락을 억제할 수 있다.
또 반도체 칩(2)의 모서리부의 외측영역에서 그 한변의 외측영역에 흘러드는 수지의 유동성은 반도체 칩(2)의 한변의 외측영역의 중앙부에 향해서 서서히 낮게 되기 때문에 도 15에 나타내는 바와 같이, 반도체 칩(2)의 주면의 일변측에 그 한변에 따라서 배열된 복수개의 외부단자(2A)에 있어서, 복수개의 외부단자(2A)의 각각의 간격을 반도체 칩(2)의 한변의 중앙부에서 그 모서리부에 향해서 서서히 넓게 해도 된다. 이 경우 수지의 유동성에 따라서 반도체 칩(2)의 한변의 중앙부에서그 모서리부에 향해서 본딩와이어(5)의 간격을 서서히 넓게 할 수 있기 때문에 반도체 칩의 외형 사이즈를 극단 하게 증가시키지 않고, 근접하는 본딩와이어(5) 사이에서의 단락을 억제할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을, 상기 실시형태에 의거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 벗어나지 않는 범위에 있어서 여러가지로 변경가능 한 것은 말할 것도 없다.
수지밀봉형 반도체장치의 수율을 높일 수 가 있다.

Claims (34)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. (a) 제1면과 상기 제1면에 대향하는 제2면을 가지는 먕드프레임(lead frame)을 제공하는 공정으로서,
    상기 먕드프레임은, 다이패드(die pad) 및 상기 다이패드와 함께 연속적으로 형성되는 지지먕드(supporting lead) 및 인너(inner) 먕드부와 상기 인너 먕드부와 함께 연속적으로 형성되는 아웃터(outer) 먕드부를 각각 가지는 복수의 먕드를 가지고,
    각각의 상기 지지먕드는, 상기 다이패드의 상기 제1면이 각각의 상기 복수의 먕드 중 상기 인너 먕드부의 상기 제1면측보다도 각각의 상기 복수의 먕드 중 상기 인너 먕드부의 상기 제2면측을 향하여 배치되도록, 오프셋부를 가지는 공정;
    (b) 상기 다이패드 상에 반도체 칩을 탑재하는 공정으로서,
    상기 반도체 칩은, 복수의 반도체 소자와 그 주면 및 상기 주면에 대향하는 이면 상에 형성된 본딩패드를 가지고, 상기 다이패드의 사이즈보다도 큰 사이즈를 가지며, 상기 반도체 칩의 상기 이면이 상기 다이패드의 상기 제1면과 직면하도록 탑재되는 공정;
    (c) 상기 복수의 먕드 중 상기 인너 먕드부를 복수의 본딩와이어에 의하여 상기 반도체 칩의 본딩패드와 각각 전기적으로 접속하는 공정;
    (d) 상기 반도체 칩의 상기 주면과 상기 몰드금형의 공동(cavity)의 상부 내불측과의 사이의 간극이, 상기 반도체 칩의 두께 방향에 있어서, 상기 반도체 칩의 상기 이면과 상기 몰드금형의 공동의 하부 내불측과의 사이의 간극과 실질적으로 동일하도록, 상기 먕드 프레임을 상기 반도체 칩과 함께 몰드금형에 배치하는 공정;
    (e) 팬랜스퍼 몰드법으로 수지체를 상기 몰드금형의 상기 공동 안으로 주입하여, 상기 반도체 칩, 상기 복수의 본딩와이어, 상기 복수의 먕드 중 상기 인너 먕드부와 상기 다이패드를 상기 수지체에 의하여 밀봉하는 공정을 포함하는 반도체장치의 제조방법.
  12. 제11항에 있어서,
    상기 공정(e)는, 상기 반도체 칩의 상기 주면과 상기 몰드금형의 공동의 상기 상부 내불측과의 사이의 상기 수지체의 두께가, 상기 반도체 칩의 두께 방향에 있어서, 상기 반도체 칩의 상기 이면과 상기 몰드금형의 상기 공동의 상기 하부 내불측과의 사이의 두께와 실질적으로 동일한 반도체장치의 제조방법.
  13. (a) 먕드프레임과 반도체 칩을 제공하는 공정으로서,
    상기 먕드프레임은, 제1면과 상기 제1면에 대향하는 제2면을 가지고, 또한 다이패드, 상기 다이패드와 함께 연속적으로 형성되는 지지먕드 및 인너 먕드부와 상기 인너 먕드부와 함께 연속적으로 형성되는 아웃터 먕드부를 각각 가지는 복수의 먕드를 가지며,
    각각의 상기 지지먕드는, 상기 다이패드의 제1면이 각각의 상기 복수의 먕드 중 상기 인너 먕드부의 상기 제1면측 보다는 상기 각 복수의 먕드 중 상기 인너 먕드부의 상기 제2면 측으로 향하여 배치되도록, 오프셋부를 가지고,
    상기 반도체 칩은, 복수의 반도체 소자 및 그 주면과 상기 주면에 대향하는 이면 상에 형성된 본딩패드를 가지고, 상기 다이패드의 사이즈보다도 큰 사이즈를 가지며, 상기 반도체 칩의 상기 이면이 상기 다이패드의 상기 제1면과 직면하도록 탑재되고,
    상기 지지먕드의 상기 오프셋부는 상기 인너 먕드가 상기 반도체 칩의 두께에서 실질적으로 중앙에 배치되도록 형성되는 공정;
    (b) 상기 복수의 먕드 중 상기 인너 먕드부를 각각 복수의 본딩와이어에 의하여 상기 반도체 칩의 상기 본딩패드에 전기적으로 접속하는 공정;
    (c) 상기 먕드프레임을 상기 반도체 칩과 함께 몰드금형에 배치하는 공정;
    (d) 팬랜스퍼 몰드법으로 상기 수지체를 상기 몰드금형의 공동으로 주입하여, 상기 반도체 칩, 상기 복수의 본딩와이어, 상기 복수의 먕드 중 상기 인너 먕드부 및 상기 다이패드를 상기 수지체에 의해 밀봉하는 공정을 포함하는 반도체장치의 제조방법.
  14. (a) 제1면과 상기 제1면에 대향하는 제2면을 가지는 리드프레임을 제공하는 공정으로서,
    상기 리드프레임은, 다이패드, 상기 다이패드와 함께 연속적으로 형성되는 지지리드 및 인너 리드부와 상기 인너 리드부와 함께 연속적으로 형성되는 아웃터 리드부를 각각 가지는 복수의 리드를 가지고,
    각각의 상기 지지리드는, 상기 다이패드의 상기 제1면이 각각의 상기 복수의 리드 중 상기 인너 리드부의 상기 제1면측 보다는 각각의 상기 복수의 리드 중 상기 인너 리드의 상기 제2면측을 향하여 배치되도록, 오프셋부를 가지는 공정;
    (b) 상기 다이패드 상에 반도체 칩을 탑재하는 공정으로서,
    상기 반도체 칩은, 복수의 반도체 소자 및 그 주면과 상기 주면에 대향하는 이면 상에 형성되는 본딩패드를 가지고, 상기 다이패드의 사이즈 보다도 더 큰 사이즈를 가지며, 상기 반도체 칩의 상기 이면은 상기 다이패드의 상기 제1면과 직면하도록 상기 반도체 칩이 탑재되는 공정;
    (c) 상기 복수의 리드 중 상기 인너 리드부를 각각 복수의 본딩와이어에 의하여 상기 반도체 칩의 상기 본딩패드와 전기적으로 접속하는 공정;
    (d) 상기 반도체 칩의 상기 이면과 상기 몰드금형의 공동의 하부 내벽측과의 사이의 제1 간극이, 상기 반도체 칩의 두께 방향에 있어서, 상기 반도체 칩의 상기 주면과 상기 몰드금형의 공동의 상부 내벽측과의 사이의 제2 간극 보다도 작도록, 상기 리드프레임을 상기 반도체 칩과 함께 몰드금형에 배치하는 공정;
    (e) 트랜스퍼 몰드법으로 수지체를 상기 몰드금형의 상기 공동에 주입하여, 상기 반도체 칩, 상기 복수의 본딩와이어, 상기 복수의 리드 중 상기 인너 리드부및 상기 다이패드를 상기 수지체에 의하여 밀봉하는 공정을 포함하는 반도체장치의 제조방법.
  15. 제14항에 있어서,
    상기 제1 및 제2 간극의 차이는 상기 다이패드의 두께에 있는 반도체장치의 제조방법.
  16. (a) 제1면과 상기 제1면에 대향하는 제2면을 가지는 먕드프레임을 제공하는 공정으로서,
    상기 먕드프레임은, 다이패드, 상기 다이패드와 함께 연속적으로 형성되는 지지먕드 및 인너 먕드부와 상기 인너 먕드부와 함께 연속적으로 형성되는 아웃터 먕드부를 각각 가지는 복수의 먕드를 가지고,
    각각의 상기 지지먕드는, 상기 다이패드의 상기 제1면이 각각의 상기 복수의 먕드 중 상기 인너 먕드부의 상기 제1면측 보다도 각각의 상기 복수의 먕드 중 상기 인너 먕드부의 상기 제2면측을 향하여 배치되도록, 오프셋부를 가지는 공정;
    (b) 상기 다이패드 상에 반도체 칩을 탑재하는 공정으로서,
    상기 반도체 칩은 복수의 반도체 소자 및 그 주면과 상기 주면에 대향하는 이면 상에 형성되는 본딩패드를 가지고, 상기 다이패드의 사이즈보다도 큰 사이즈를 가지며, 상기 반도체 칩의 상기 이면이 상기 다이패드의 상기 제1면과 직면하도록 탑재되는 공정;
    (c) 상기 복수의 먕드 중 상기 인너 먕드부를 상기 반도체 칩의 상기 본딩패드에 각각 복수의 본딩와이어로 전기적으로 접속하는 공정;
    (d) 상기 반도체 칩의 상기 이면과 상기 몰드금형의 공동의 하부 내불측과의 사이의 제1 간극이, 상기 반도체 칩의 두께 방향에 있어서, 상기 반도체 칩의 상기 주면과 상기 몰드금형의 공동의 상부 내불측과의 사이의 제2 간극 보다도 작도록 상기 먕드프레임을 상기 반도체 칩과 함께 몰드금형에 배치하는 공정;
    (e) 팬랜스퍼 몰드법에 의하여 게이팬부로부터 상기 몰드금형의 상기 공동(cavity) 안으로 수지체를 주입하여, 상기 반도체 칩, 상기 복수의 본딩와이어, 상기 복수의 먕드 중 상기 인너 먕드부와 상기 다이패드를 상기 수지체에 의해 밀봉하는 공정을 포함하는 반도체장치의 제조방법.
  17. 제14항에 있어서,
    상기 수지체는 사변형으로 형성되고, 상기 아웃터 먕드부는 상기 수지체의 사변측으로부터 돌출하는 반도체장치의 제조방법.
  18. 제17항에 있어서,
    상기 공정(e)의 후에, 인쇄회로보드 상의 표면-탑재를 위하여 상기 아웃터 먕드부를 갈잃(gull-wing)형상으로 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
  19. (a) 반도체 칩과 먕드프레임을 제공하는 공정으로서,
    상기 반도체 칩은, 복수의 반도체 소자 및 그 주면과 상기 주면에 대향하는 이면 상에 형성되는 본딩패드를 가지고,
    상기 먕드프레임은, 다이패드, 상기 다이패드와 함께 연속적으로 형성되는 지지먕드 및 인너 먕드부와 상기 인너먕드부와 함께 연속적으로 형성되는 아웃터 먕드부를 가지는 복수의 먕드를 가지고,
    상기 복수의 먕드 중 상기 인너 먕드부의 선단(tips)은 평면에서 볼 때 상기 다이 패드를 둘러싸도록 배치되고,
    각각의 상기 지지먕드는, 상기 다이패드의 상부면이 각각의 상기 복수의 먕드 중 상기 인너 먕드부의 상기 선단의 상부면보다도 상기 먕드프레임의 두께 방향에 있어서 낮게 배치되도록, 오프셋부를 가지고,
    상기 다이패드는 상기 반도체 칩의 사이즈 보다도 작은 사이즈를 가지는 공정;
    (b) 상기 다이패드 상에 상기 반도체 칩을 탑재하는 공정으로서,
    상기 반도체 칩의 이면은 상기 다이패드의 상기 상부면에 접착되고 상기 복수의 먕드 중 상기 인너 먕드부의 선단(tips)은 상기 반도체 칩을 둘러싸면서 상기 반도체 칩의 측면의 주변에 배치되도록 탑재하는 공정;
    (c) 상기 복수의 먕드 중 상기 인너 먕드부의 상기 선단을 복수의 본딩와이어에 의하여 상기 반도체 칩의 상기 본딩패드에 각각 전기적으로 접속하는 공정;
    (d) 상기 다이패드의 하부면과 상기 몰드금형의 공동의 하부 내불측과의 사이의 간극은, 상기 반도체 칩의 두께 방향에 있어서, 상기 반도체 칩의 상기 주면과 상기 몰드금형의 공동의 상부 내불측과의 사이의 간극보다도 작도록, 상기 먕드프레임을 상기 반도체 칩과 함께 몰드금형에 배치하는 공정;
    (e) 팬랜스퍼 몰드법에 의하여 상기 반도체 칩의 일측에 배치된 상기 몰드금형의 게이팬로부터 상기 몰드금형의 상기 공동으로 수지체를 주입하여, 상기 반도체 칩, 상기 복수의 본딩와이어, 상기 복수의 먕드 중 상기 인너 먕드부 및 상기 다이패드를 상기 수지체에 의하여 밀봉하는 공정을 포함하는 반도체장치의 제조방법.
  20. 제19항에 있어서,
    각각의 상기 지지먕드는, 상기 공정(a)에서, 상기 먕드의 상기 인너 먕드부의 상기 선단이 상기 반도체 칩의 상기 두께의 상기 범위 내에 있도록, 상기 오프셋부를 가지는 반도체장치의 제조방법.
  21. 제19항에 있어서,
    상기 수지체는 사변형으로 형성되고, 상기 먕드의 상기 아웃터 먕드부는 상기 수지체의 사변으로부터 돌출하는 반도체장치의 제조방법.
  22. 제21항에 있어서,
    상기 공정(e)의 후에, 인쇄회로보드 상의 표면-탑재을 위하여 상기 먕드의 각각의 상기 아웃터 먕드부를 갈잃(gull-wing) 형상으로 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
  23. 제19항에 있어서,
    상기 공정(e)는 상기 반도체 칩의 상기 주면과 상기 몰드금형의 상기 공동의 상기 상부 내불과의 사이의 상기 수지체의 두께가, 상기 반도체 칩의 상기 두께 방향에 있어서, 상기 반도체 칩의 상기 이면과 상기 몰드금형의 상기 공동의 상기 하부 내불과의 사이의 두께와 실질적으로 동일하도록 행해지는 반도체장치의 제조방법.
  24. (a) 반도체 칩과 리드프레임을 제공하는 공정으로서,
    상기 반도체 칩은, 복수의 반도체 소자 및 그 주면과 상기 주면에 대향하는 이면 상의 본딩패드를 가지고,
    상기 리드프레임은, 다이패드, 상기 다이패드와 함께 연속적으로 형성되는 지지리드 및 인너 리드부와 상기 인너 리드부와 함께 연속적으로 형성되는 아웃터 리드부를 각각 가지는 복수의 리드를 가지고,
    상기 복수의 리드 중 상기 인너 리드부의 선단(tips)은 평면으로 볼 때 상기 다이패드를 둘러싸도록 배치되고,
    상기 각각의 지지리드는, 상기 다이패드의 상부면이 각각의 상기 복수의 리드 중 상기 인너 리드부의 상기 선단의 상부면보다도 상기 리드프레임의 두께 방향에 있어서 낮도록, 오프셋부를 가지고,
    상기 다이패드는 상기 반도체 칩의 사이즈 보다도 작은 사이즈를 가지는 공정;
    (b) 상기 반도체 칩의 이면이 상기 다이패드의 상부면에 접착되고 상기 복수의 리드 중 상기 인너 리드부의 상기 선단은 상기 반도체 칩을 둘러싸면서 상기 반도체 칩의 측면의 주변에 배치되도록, 상기 반도체 칩을 상기 다이패드 상에 탑재하는 공정;
    (c) 상기 복수의 리드 중 상기 인너 리드부의 상기 선단을 복수의 본딩와이어에 의하여 상기 반도체 칩의 상기 본딩패드에 각각 전기적으로 접속하는 공정;
    (d) 상기 반도체 칩의 상기 주면과 상기 몰드금형의 공동의 상부 내벽측과의 사이의 간극이, 상기 반도체 칩의 두께 방향에 있어서, 상기 다이패드로부터 노출되는 상기 반도체 칩의 상기 이면과 상기 몰드금형의 공동의 하부 내벽측과의 사이의 간극과 실질적으로 동일하도록 상기 리드프레임을 상기 반도체 칩과 함께 몰드금형에 배치하는 공정; 및
    (e) 트랜스퍼 몰드법에 의하여 상기 반도체 칩의 일측에 배치된 상기 몰드금형의 게이트로부터 상기 몰드금형의 상기 공동으로 수지체를 주입하여, 상기 반도체 칩, 상기 복수의 본딩와이어, 상기 복수의 리드 중 상기 인너 리드부 및 상기 다이패드를 상기 수지체에 의하여 밀봉하는 단계를 포함하는 반도체장치의 제조방법.
  25. 제24항에 있어서,
    각각의 상기 지지먕드는, 상기 공정(a)에서, 상기 먕드의 상기 인너 먕드부의 상기 선단이 상기 반도체 칩의 상기 두께의 범위 내에 있도록, 상기 오프셋부를 가지는 반도체장치의 제조방법.
  26. 제24항에 있어서,
    상기 수지체는 사변형으로 형성되고, 상기 먕드의 상기 아웃터 먕드부는 상기 수지체의 사변으로부터 돌출하는 반도체장치의 제조방법.
  27. 제26항에 있어서,
    공정(e)의 후에, 인쇄회로보드 상의 표면-탑재을 위하여 상기 먕드의 각각의 상기 아웃터 먕드부를 갈잃(gull-wing)형상으로 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
KR10-1999-7005557A 1996-12-26 1996-12-26 수지밀봉형 반도체장치의 제조방법 KR100462105B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1996/003808 WO1998029903A1 (en) 1996-12-26 1996-12-26 Resin-encapsulated semiconductor device and method for manufacturing the same

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR10-2004-7004795A Division KR20040045045A (ko) 1996-12-26 1996-12-26 반도체장치
KR1020047004794A Division KR100703830B1 (ko) 1996-12-26 1996-12-26 수지밀봉형 반도체장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20000057697A KR20000057697A (ko) 2000-09-25
KR100462105B1 true KR100462105B1 (ko) 2004-12-17

Family

ID=14154298

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020047004794A KR100703830B1 (ko) 1996-12-26 1996-12-26 수지밀봉형 반도체장치의 제조방법
KR10-2004-7004795A KR20040045045A (ko) 1996-12-26 1996-12-26 반도체장치
KR10-1999-7005557A KR100462105B1 (ko) 1996-12-26 1996-12-26 수지밀봉형 반도체장치의 제조방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020047004794A KR100703830B1 (ko) 1996-12-26 1996-12-26 수지밀봉형 반도체장치의 제조방법
KR10-2004-7004795A KR20040045045A (ko) 1996-12-26 1996-12-26 반도체장치

Country Status (5)

Country Link
US (2) US6291273B1 (ko)
KR (3) KR100703830B1 (ko)
MY (3) MY126370A (ko)
TW (1) TW348288B (ko)
WO (1) WO1998029903A1 (ko)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6692989B2 (en) * 1999-10-20 2004-02-17 Renesas Technology Corporation Plastic molded type semiconductor device and fabrication process thereof
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
KR100355796B1 (ko) * 1999-10-15 2002-10-19 앰코 테크놀로지 코리아 주식회사 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
US6452268B1 (en) * 2000-04-26 2002-09-17 Siliconware Precision Industries Co., Ltd. Integrated circuit package configuration having an encapsulating body with a flanged portion and an encapsulating mold for molding the encapsulating body
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
IT1318257B1 (it) * 2000-07-27 2003-07-28 St Microelectronics Srl Lead-frame per dispositivi a semiconduttore.
US6433424B1 (en) * 2000-12-14 2002-08-13 International Rectifier Corporation Semiconductor device package and lead frame with die overhanging lead frame pad
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JP2002299540A (ja) 2001-04-04 2002-10-11 Hitachi Ltd 半導体装置およびその製造方法
TW568355U (en) * 2002-01-16 2003-12-21 Orient Semiconductor Elect Ltd Improved leadframe structure for integrated circuit
CN100524703C (zh) * 2002-03-08 2009-08-05 罗姆股份有限公司 使用半导体芯片的半导体装置
JP3851845B2 (ja) * 2002-06-06 2006-11-29 株式会社ルネサステクノロジ 半導体装置
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US20040113240A1 (en) * 2002-10-11 2004-06-17 Wolfgang Hauser An electronic component with a leadframe
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
JP2004179253A (ja) * 2002-11-25 2004-06-24 Nec Semiconductors Kyushu Ltd 半導体装置およびその製造方法
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
JP2004253706A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp リードフレーム、半導体チップのパッケージング部材、半導体装置の製造方法、及び、半導体装置
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
JP4055158B2 (ja) * 2003-05-28 2008-03-05 ヤマハ株式会社 リードフレーム及びリードフレームを備えた半導体装置
US7098082B2 (en) * 2004-04-13 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Microelectronics package assembly tool and method of manufacture therewith
JP4259531B2 (ja) 2005-04-05 2009-04-30 株式会社デンソー エジェクタ式冷凍サイクル用ユニット
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7863738B2 (en) * 2007-05-16 2011-01-04 Texas Instruments Incorporated Apparatus for connecting integrated circuit chip to power and ground circuits
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US8217511B2 (en) * 2007-07-31 2012-07-10 Freescale Semiconductor, Inc. Redistributed chip packaging with thermal contact to device backside
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US20110067911A1 (en) * 2008-06-12 2011-03-24 Mitsubishi Materials Corporation Method of bonding parts to substrate using solder paste
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
JP5569097B2 (ja) 2010-03-29 2014-08-13 富士通セミコンダクター株式会社 半導体装置及びリードフレーム
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
JP2019057529A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216303A (ja) * 1992-03-27 1994-08-05 Hitachi Ltd リードフレーム、その製造方法およびそれを用いた半導体集積回路装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2534251B2 (ja) 1987-02-20 1996-09-11 日東電工株式会社 半導体装置
JPS63228631A (ja) * 1987-03-17 1988-09-22 Mitsubishi Electric Corp 半導体素子を樹脂封止する金型装置
JPH029142A (ja) * 1988-06-28 1990-01-12 Fujitsu Ltd 半導体装置の製造方法
KR940006083B1 (ko) * 1991-09-11 1994-07-06 금성일렉트론 주식회사 Loc 패키지 및 그 제조방법
US5197183A (en) * 1991-11-05 1993-03-30 Lsi Logic Corporation Modified lead frame for reducing wire wash in transfer molding of IC packages
JP3088193B2 (ja) * 1992-06-05 2000-09-18 三菱電機株式会社 Ｌｏｃ構造を有する半導体装置の製造方法並びにこれに使用するリードフレーム
JPH06132446A (ja) * 1992-10-15 1994-05-13 Matsushita Electron Corp リードフレーム
US5327008A (en) * 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
US5459103A (en) * 1994-04-18 1995-10-17 Texas Instruments Incorporated Method of forming lead frame with strengthened encapsulation adhesion
JPH08204107A (ja) * 1995-01-27 1996-08-09 Rohm Co Ltd 樹脂封止型半導体装置
JPH09260575A (ja) * 1996-03-22 1997-10-03 Mitsubishi Electric Corp 半導体装置及びリードフレーム
US5939775A (en) * 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
WO1998035382A1 (en) * 1997-02-10 1998-08-13 Matsushita Electronics Corporation Resin sealed semiconductor device and method for manufacturing the same
JP3320630B2 (ja) 1997-02-28 2002-09-03 株式会社東芝 コネクタ型半導体パッケージ
US6091157A (en) * 1997-12-05 2000-07-18 Advanced Micro Devices, Inc. Method to improve internal package delamination and wire bond reliability using non-homogeneous molding compound pellets
US6046507A (en) * 1997-12-08 2000-04-04 Advanced Micro Devices Electrophoretic coating methodology to improve internal package delamination and wire bond reliability
US6559525B2 (en) * 2000-01-13 2003-05-06 Siliconware Precision Industries Co., Ltd. Semiconductor package having heat sink at the outer surface
US6355502B1 (en) * 2000-04-25 2002-03-12 National Science Council Semiconductor package and method for making the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216303A (ja) * 1992-03-27 1994-08-05 Hitachi Ltd リードフレーム、その製造方法およびそれを用いた半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
TW348288B (en) 1998-12-21
MY127386A (en) 2006-11-30
WO1998029903A1 (en) 1998-07-09
KR20040045044A (ko) 2004-05-31
US20010010949A1 (en) 2001-08-02
MY126370A (en) 2006-09-29
KR100703830B1 (ko) 2007-04-05
KR20040045045A (ko) 2004-05-31
KR20000057697A (ko) 2000-09-25
US6558980B2 (en) 2003-05-06
US6291273B1 (en) 2001-09-18
MY127378A (en) 2006-11-30

Similar Documents

Publication Publication Date Title
KR100462105B1 (ko) 수지밀봉형 반도체장치의 제조방법
US7507606B2 (en) Semiconductor device and method of manufacturing the same
US6861734B2 (en) Resin-molded semiconductor device
KR100541494B1 (ko) 리드프레임 및 그 제조방법, 수지봉입형 반도체장치 및 그제조방법
KR900002908B1 (ko) 수지 봉지형 반도체 장치
US6258632B1 (en) Molded packaging for semiconductor device and method of manufacturing the same
US6553657B2 (en) Semiconductor device
JP2972096B2 (ja) 樹脂封止型半導体装置
JP2000294715A (ja) 半導体装置及び半導体装置の製造方法
US6967128B2 (en) Semiconductor device and method of manufacturing the same
KR20040108582A (ko) 반도체 장치 및 그 제조 방법
JP2765542B2 (ja) 樹脂封止型半導体装置
KR20050052424A (ko) 반도체 장치의 제조방법
US20060049492A1 (en) Reduced foot print lead-less package with tolerance for thermal and mechanical stresses and method thereof
US20030124770A1 (en) Plastic molded type semiconductor device and fabrication process thereof
US11862540B2 (en) Mold flow balancing for a matrix leadframe
JP4002235B2 (ja) 樹脂封止型半導体装置
JP4294462B2 (ja) 樹脂封止型半導体装置の製造方法
KR100290783B1 (ko) 반도체 패키지
JPH1092967A (ja) 底面突起状端子配列型集積回路装置及びその製造方法
KR20020021476A (ko) 칩 스케일 반도체 팩키지 및, 그것의 제조 방법
JP2007129263A (ja) 樹脂封止型半導体装置の製造方法
WO1998009329A1 (fr) Dispositif a semi-conducteur scelle par resine, et son procede de production
JPH0411755A (ja) 半導体装置およびその製造方法並びにそれに使用される成形装置
KR20000052077A (ko) 열에 의한 패드 변형을 억제하는 리드프레임

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111118

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee