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KR100364635B1 - 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법 - Google Patents

칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법 Download PDF

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KR100364635B1
KR100364635B1 KR1020010006318A KR20010006318A KR100364635B1 KR 100364635 B1 KR100364635 B1 KR 100364635B1 KR 1020010006318 A KR1020010006318 A KR 1020010006318A KR 20010006318 A KR20010006318 A KR 20010006318A KR 100364635 B1 KR100364635 B1 KR 100364635B1
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integrated circuit
level
connection terminals
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김형섭
강사윤
정명기
강인구
이관재
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삼성전자 주식회사
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Abstract

본 발명은 칩-레벨 3차원 멀티-칩 패키지와 그 제조 방법을 제공한다. 본 발명에 따른 멀티-칩 패키지는 N개의 반도체 집적회로 소자들이 직접 적층되어 구성되며, 각각의 집적회로 소자에 형성된 칩 선택 단자들은 칩-레벨에 형성된 N-1개의 칩 선택용 패드들을 통하여 자동으로 분리된다. 칩 선택용 패드들은 절연층에 형성된 금속 배선들과 관통 배선들을 통하여 상부 접속 단자들에 연결되며, 칩 내부를 관통하는 트렌치 배선을 통하여 하부 접속 단자들에 연결된다. 특히, 칩 선택용 패드들은 이웃하는 칩 선택용 패드 위쪽에 있는 상부 접속 단자들에 연결되므로, 각각의 집적회로 소자가 접합하여 적층을 이룰 때, 각각의 칩 선택 단자들은 자동으로 분리되어 맨 아래 집적회로 소자의 하부 접속 단자들에 연결된다.

Description

칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨 3차원 멀티-칩 패키지 및 그 제조 방법 {Chip-Level Three-Dimensional Multi-Chip Package Having Chip Selection Pad Formed On Chip-Level And Making Method Therefor}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 메모리 용량을 증가시키기 위하여 동일한 종류의 반도체 집적회로 소자를 2개 이상 직접 적층하되 적층된 각 집적회로 소자의 칩 선택 단자들이 칩-레벨에 형성된 칩 선택용 패드들을 통하여 자동으로 분리되도록 구현한 칩-레벨 3차원 멀티-칩 패키지 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 고집적, 다기능 반도체 소자를 구현하기 위하여 다양한 유형의 3차원 멀티-칩 패키지가 개발되어 왔다. 종래기술에 따른 3차원 멀티-칩 패키지는 통상적으로 다음과 같이 만들어진다. 먼저, 웨이퍼를 제조하고 절단하여 개별 칩으로 분리한 후, 분리된 개별 칩을 기판에 접착시켜 전기적으로 연결시키고, 성형 수지로 씌워 개별 패키지를 만든다. 그리고 나서 여러 개의 개별 패키지들을 차례로 적층하여 멀티-칩 패키지를 얻는다.
이러한 유형의 멀티-칩 패키지에는 리드 프레임(lead frame), 테이프 회로 기판(tape circuit substrate), 인쇄 회로 기판(PCB; Printed Circuit Board) 등의기판이 사용되며, 칩과 기판의 전기적 연결 방식으로 와이어 본딩(wire bonding), 테이프 자동 본딩(TAB; Tape Automated Bonding), 플립 칩 본딩(flip chip bonding) 등이 알려져 있다.
이와 같이 먼저 개별 패키지들을 각각 만든 후 적층하는 방식의 멀티-칩 패키지는 예를 들어 미국특허공보 제4,982,265호, 제4,996,583호, 제5,172,303호, 제5,198,888호, 제5,222,014호, 제5,247,423호, 제5,313,096호, 제5,783,870호, 제6,072,233호 등에 개시되어 있다. 그러나, 이러한 유형의 멀티-칩 패키지는 그 제조 공정이 복잡할 뿐만 아니라, 칩 크기에 비하여 패키지의 크기가 크므로 외부 장치에의 실장 밀도가 낮다. 또한, 기판이 매개되므로 그만큼 신호전달 경로가 길어지고 신호 지연이 발생하는 문제를 안고 있다.
한편, 웨이퍼 또는 칩 레벨에서 적층 3차원 멀티-칩 패키지를 구현하는 방식도 이미 알려져 있는데, 이런 예는 미국특허공보 제4,394,712호, 제4,807,021호, 제4,897,708호, 제4,954,875호, 제5,202,754호, 제5,229,647호, 제5,767,001호 등에서 찾아볼 수 있다. 이러한 유형의 멀티-칩 패키지는 전술한 패키지 적층형에 비하여 상대적으로 구조가 단순하고 크기가 작으며 제조 공정이 간단하다는 장점이 있다. 또한, 신호 지연과 같은 문제도 개선된다. 그러나, 이러한 종래기술은 주로 사용자의 요구에 따라 특정 기능을 갖도록 설계, 제작되는 주문형 집적회로(ASIC; Application Specific Integrated Circuit)와 같이 비메모리 소자를 대상으로 하거나, 이종(異種) 칩을 적층하여 다기능을 구현하기 위한 멀티-칩 패키지 기술에 관한 것이다.
일반적으로 멀티-칩 패키지는 다기능을 구현하기 위하여 이종 칩을 적층하는 유형과, 메모리 용량을 증가시키기 위하여 동종(同種) 칩을 적층하는 유형으로 나눌 수 있다. 이 중에서 동종 칩을 적층하는 유형의 멀티-칩 패키지가 본 발명의 대상이며, 특히 본 발명은 메모리 소자와 같은 범용적인 집적회로 소자를 대상으로 한다.
그런데, 동종 칩을 적층하여 메모리 용량을 증가시키기 위해서는 멀티-칩 패키지를 구성하는 각 칩을 제어하여 어느 칩을 동작시킬 것인지 결정할 수 있어야 한다. 따라서, 메모리 소자에는 칩 선택 단자(chip selection terminal)가 형성되어 있다. 예컨대 DRAM의 경우, RAS(Row Address Strobe), CAS(Column Address Strobe), CSP(Chip Selection Pin) 단자 등이 칩 선택 단자로서 사용된다. 멀티-칩 패키지를 구성하는 여러 칩의 칩 선택 단자들 중에서 특정 칩 선택 단자에 선택적으로 전기적 신호를 보냄으로써 동작시킬 칩을 선택할 수 있다. 따라서, 칩 선택 단자를 제외한 메모리 소자의 나머지 단자들이 각 칩에 공통적으로 연결되는 반면에, 각 칩의 칩 선택 단자들은 각각 분리되어 외부로 연결되어야 한다.
각각의 칩 선택 단자를 분리, 연결하는 종래기술은 전술한 패키지 적층형 멀티-칩 패키지에서 찾아볼 수 있다. 종래기술에 따르면, 각각의 패키지에 사용되는 기판에 연결 배선을 형성하고, 각 기판의 연결 배선을 통하여 칩 선택 단자를 외부에 연결시킨다. 따라서, 각 칩의 선택 단자들을 서로 분리시키기 위하여 각 기판은 서로 다른 연결 배선 구조를 가질 수밖에 없으며, 이는 생산성 저하와 제조 가격 상승의 요인으로 작용한다.
이와 같은 문제점을 인식하고 해결 방안을 제시한 종래기술이 미국특허공보 제5,995,379호에 개시되어 있다. 여기서 제시하는 방안에 따르면, 동일한 연결 배선 구조를 가지는 기판을 사용하여 각 칩의 칩 선택 단자를 외부로 연결할 수 있다. 그러나, 이 종래기술은 기본적으로 패키지 적층형의 멀티-칩 패키지이므로 기판을 사용할 수밖에 없으며, 연결 배선 구조 또한 기판에 형성되어 있다. 따라서, 이 종래기술은 전술한 패키지 적층형의 멀티-칩 패키지가 가지는 단점을 고스란히 안고 있다. 즉, 패키지 크기가 칩에 비하여 너무 크고, 외부 장치에의 실장 밀도가 낮으며, 제조 공정이 복잡할 뿐만 아니라, 신호 지연 발생의 문제 등이 있다.
따라서, 본 발명의 목적은 동종 칩을 2개 이상 적층한 멀티-칩 패키지를 제공함으로써 메모리 용량을 증가시키기 위한 것이다.
본 발명의 다른 목적은 칩-레벨에서 멀티-칩 패키지를 구현하여 패키지의 크기를 줄이고 외부 장치에의 실장 밀도를 높이며 신호 지연의 문제를 해결하기 위한 것이다.
본 발명의 또 다른 목적은 멀티-칩 패키지를 구성함에 있어서 동일한 연결 배선 구조를 가지는 반도체 집적회로 소자들을 사용하고자 하는 것이다.
본 발명의 또 다른 목적은 각 집적회로 소자의 칩 선택 단자들이 칩-레벨에 형성된 칩 선택용 패드들을 통하여 자동으로 분리되도록 구현하는 것이다.
본 발명의 또 다른 목적은 멀티-칩 패키지의 제조 공정을 단순화시키기 위한 것이다.
도 1은 본 발명의 실시예에 따른 칩-레벨 3차원 멀티-칩 패키지를 나타내는 단면도이다.
도 2는 도 1에 도시된 칩-레벨 3차원 멀티-칩 패키지에 사용되는 개별 반도체 집적회로 소자를 나타내는 단면도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 칩-레벨 3차원 멀티-칩 패키지의 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 칩-레벨 3차원 멀티-칩 패키지를 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 칩-레벨 3차원 멀티-칩 패키지
10, 110, 120, 130, 140, 210, 220, 230: 반도체 집적회로 소자
12: 칩 단자, 12a: 칩 선택 단자, 12b, 12c, 12d: 칩 선택용 패드
22, 22a, 22b, 22c, 22d: 상부 접속 단자
23, 23a, 23b, 23c, 23d: 하부 접속 단자
11: 집적회로 칩
14, 15, 18, 19, 21: 배선
16, 20: 절연층
25: 이방성 도전 필름
이와 같은 목적을 달성하기 위하여, 본 발명은 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨 3차원 멀티-칩 패키지를 제공한다. 본 발명에 따른 칩-레벨 3차원 멀티-칩 패키지는 N개의 반도체 집적회로 소자들이 직접 적층되어 구성되며, 각각의 반도체 집적회로 소자는 집적회로 칩, 한 개의 칩 선택 단자, N-1개의 칩 선택용 패드, 절연층, N-1개의 금속 배선, 다수개의 상부 접속 단자, 다수개의 하부 접속 단자, 다수개의 트렌치 배선으로 이루어진다.
각 집적회로 소자의 칩 선택 단자와 칩 선택용 패드는 집적회로 칩의 상부면에 형성되며, 칩 선택용 패드는 칩 선택 단자에 인접하여 형성된다. 절연층은 칩 상부면 위에 형성되며, 금속 배선들은 절연층 내부에 형성되어 각각의 칩 선택용 패드에 연결된다. 상부 접속 단자는 절연층 위에 형성되고 각각의 금속 배선과 연결되며, 하부 접속 단자는 칩 선택 단자와 칩 선택용 패드에 각각 대응하여 칩 하부면에 형성된다. 트렌치 배선은 칩을 관통하여 형성되며 칩 선택 단자와 칩 선택용 패드를 각각 하부 접속 단자에 연결시킨다.
특히, 칩 선택용 패드들 중에서 칩 선택 단자에 이웃하는 첫번째 칩 선택용 패드는 상부 접속 단자들 중에서 칩 선택 단자 위쪽에 형성된 상부 접속 단자에 연결되고, N-1번째 칩 선택용 패드는 N-2번째 칩 선택용 패드 위쪽에 형성된 상부 접속 단자에 연결된다.
이러한 구성을 가지는 각각의 집적회로 소자가 각각 접합하여 적층을 이루는데, 아래쪽에 위치한 반도체 집적회로 소자의 상부 접속 단자들과 위쪽에 위치한반도체 집적회로 소자의 하부 접속 단자들이 각각 접합된다. 따라서, 반도체 집적회로 소자들에 형성된 칩 선택 단자들이 각각 맨 아래에 위치하는 반도체 집적회로 소자의 하부 접속 단자들에 자동으로 분리되어 연결된다.
또한, 본 발명은 N개의 반도체 집적회로 소자들이 직접 적층되는 칩-레벨 3차원 멀티-칩 패키지의 제조 방법을 제공한다.
본 발명의 제조 방법에 따르면, 먼저, 집적회로 칩의 상부면에 한 개의 칩 선택 단자와 칩 선택 단자에 인접하는 N-1개의 칩 선택용 패드들을 형성하고, 칩 선택 단자와 칩 선택용 패드들로부터 각각 칩 내부 방향으로 다수개의 트렌치를 형성한다. 이어서, 트렌치 내부에 도전성 물질을 채워 트렌치 배선을 형성하며, 칩 상부면 위에 각각의 칩 선택용 패드와 연결되고 칩 상부면을 따라 연장된 N-1개의 금속 배선들을 선택적으로 형성한다. 계속해서, 칩 상부면과 금속 배선들 위에 절연층을 형성하고, 절연층 위에 금속 배선들과 각각 연결되는 다수개의 상부 접속 단자들을 형성하며, 트렌치 배선들이 칩 하부면을 통하여 노출되도록 칩 하부를 일부 제거한다. 이어서, 각각의 트렌치 배선과 연결되도록 칩 하부면에 다수개의 하부 접속 단자들을 형성한다. 이러한 단계들을 통하여 각각 제조된 N개의 반도체 집적회로 소자들에 대하여, 아래쪽에 위치하는 집적회로 소자의 상부 접속 단자들과 위쪽에 위치하는 집적회로 소자의 하부 접속 단자들을 각각 접합함으로써 N개의 집적회로 소자들을 적층한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
1. 칩-레벨 3차원 멀티-칩 패키지의 제1 실시예
도 1은 본 발명의 실시예에 따른 칩-레벨 3차원 멀티-칩 패키지를 나타내는 단면도이고, 도 2는 도 1에 도시된 칩-레벨 3차원 멀티-칩 패키지에 사용되는 개별 반도체 집적회로 소자를 나타내는 단면도이다. 이하, 도 1과 도 2를 참조하여 본 발명의 제1 실시예를 설명한다.
본 실시예의 멀티-칩 패키지(100)는 동일한 종류의 반도체 집적회로 소자를 여러 개 사용하여 메모리 용량을 증가시키기 위한 것으로서, 도 2에 도시된 개별 반도체 집적회로 소자(10)를 4개 적층하여, 도 1에 도시된 칩-레벨의 3차원 멀티-칩 패키지(100)를 구현한 예이다. 도 1에서 멀티-칩 패키지(100)를 구성하는 각 층의 집적회로 소자(10)는 아래쪽으로부터 각각 도면부호 110, 120, 130, 140으로 나타낸다.
반도체 집적회로 소자(10, 110, 120, 130, 140)는 예를 들어 디램(DRAM)이나 플래시 메모리(flash memory) 따위의 메모리 소자이다. 잘 알려진 바와 같이, 메모리 소자에는 통상적으로 특정 메모리 셀을 번지 지정하는 번지 입력 단자(address input terminal), 각 메모리 셀에 데이터를 입출력하는 데이터 입출력 단자(data input/output terminal), 전원 공급 단자(power supply terminal) 등이 형성된다. 각각의 집적회로 소자에 형성된 이러한 칩 단자(12)들은 서로 공통적으로 연결된다. 반면에, 앞서 종래기술에서도 설명한 바 있는 칩 선택 단자(12a)는 각 소자마다 분리되어 외부로 연결되어야 한다.
도 1에 자세히 도시된 바와 같이, 각각의 집적회로 소자(10)는 반도체 웨이퍼 또는 개별 반도체 칩 상태의 집적회로 칩(11)에 각종 배선과 단자와 층들이 형성된 것이다. 집적회로 칩(11)의 상부면(또는 활성면이라고도 함)에는 다수개의 칩 단자(12)들과 한 개의 칩 선택 단자(12a)가 형성되어 있으며, 여기까지의 구성은 일반적으로 널리 알려진 반도체 집적회로 칩의 구성과 동일하다. 주지하는 바와 같이, 집적회로 칩(11)의 내부에는 소정의 회로가 형성되며 칩 단자(12)와 칩 선택 단자(12a)에 연결된다.
본 실시예의 집적회로 소자(10)는 3개의 칩 선택용 패드들(12b, 12b, 12c)을 포함한다. 칩 선택용 패드는 칩 선택 단자(12a)와 인접하여 집적회로 칩(11)의 상부면에 형성되며, 그 개수는 적층되는 집적회로 소자(10)의 개수보다 한 개 적다. 즉, N개의 집적회로 소자를 적층하여 멀티-칩 패키지를 구성할 경우, 칩 선택용 패드는 N-1개가 필요하다. 칩 선택용 패드들(12b, 12c, 12d)은 칩 선택 단자(12a)와 달리 칩(11) 내부의 회로와 연결되지 않는다.
3개의 칩 선택용 패드(12b, 12c, 12d)는 각각 칩(11) 상부면을 따라 형성된 제1 금속 배선(15)과 연결되며, 제1 금속 배선(15)은 칩(11) 상부면 위에 형성된 제1 절연층(16) 내부에 위치한다. 제1 금속 배선(15)은 모두 칩 선택 단자(12a) 쪽으로 뻗어 있으며 서로 전기적으로 분리되어 있다. 또한, 칩 선택용 패드(12b, 12c, 12d)는 각각 칩(11) 내부를 관통하는 트렌치 배선(14)을 통하여 칩(11) 하부면에 형성된 하부 접속 단자(23b, 23c, 23d)와 연결된다. 아울러, 칩 선택 단자(12a)와 칩 단자(12)도 각각 트렌치 배선(14)을 통하여 하부 접속 단자(23a, 23)에 연결된다.
제1 절연층(16) 위에는 다시 제2 절연층(20)이 형성되며, 제2 절연층(20) 내부에는 다시 제2 금속 배선들(19, 19a)이 형성된다. 제1 금속 배선(15)과 제2 금속 배선(19, 19a)은 각각 제1 절연층(16)에 형성된 제1 관통 배선(18)에 의하여 서로 연결된다. 제2 금속 배선(19, 19a)은 제1 금속 배선(15)과 마찬가지로 칩 선택 단자(12a) 쪽으로 뻗어 있으며 서로 전기적으로 분리되어 있다. 결과적으로, 칩 선택 단자(12a)에 바로 이웃한 첫번째 칩 선택용 패드(12b)와 연결된 제2 금속 배선(19)은 칩 선택 단자(12a) 바로 위에까지 뻗어 있고, 그 다음 두번째 칩 선택용 패드(12c)와 연결된 제2 금속 배선(19)은 첫번째 칩 선택용 패드(12b) 위에까지 뻗어 있으며, 세번째 칩 선택용 패드(12d)와 연결된 제2 금속 배선(19)은 두번째 칩 선택용 패드(12c) 위에까지 뻗어 있다. 세번째 칩 선택용 패드(12d) 위에는 고립된 제2 금속 배선(19a)이 위치한다.
제2 절연층(20)에는 각각의 제2 금속 배선(19, 19a)과 연결되는 제2 관통 배선(21)이 형성되고, 각각의 제2 관통 배선(21) 위에 상부 접속 단자들(22a, 22b, 22c, 22d)이 형성된다. 또한, 칩 단자(12)들도 각각 상부 접속 단자(22)와 연결된다. 각각의 칩 단자(12)를 상부 접속 단자(22)와 하부 접속 단자(23)에 연결시키는 트렌치 배선(14), 제1 관통 배선(18), 제2 관통 배선(21)은 동일한 위치에 형성되므로 굳이 구분되지 않는다.
결국, 칩 선택용 패드들(12b, 12c, 12d) 중에서, 칩 선택 단자(12a)에 바로 이웃한 첫번째 칩 선택용 패드(12b)는 칩 선택 단자(12a) 위쪽에 형성된 상부 접속 단자(22a)에 연결되고, 두번째 칩 선택용 패드(12c)는 첫번째 칩 선택용 패드(12b)위쪽에 형성된 상부 접속 단자(22b)에 연결되며, 세번째 칩 선택용 패드(12d)는 두번째 칩 선택용 패드(12c) 위쪽에 형성된 상부 접속 단자(22c)에 연결된다. 세번째 칩 선택용 패드(12d) 위쪽에 형성된 상부 접속 단자(22d)는 고립된 제2 금속 배선(19a)에 연결될 뿐, 칩 선택용 패드들(12b, 12c, 12d)과는 연결되지 않는다.
이상과 같은 구성을 가지는 개별 집적회로 소자들(10; 110, 120, 130, 140)을 각각 접합하여 적층시키면, 도 1의 3차원 멀티-칩 패키지(100)가 얻어진다. 집적회로 소자 사이의 접합은 상부 접속 단자(22, 22a-22d)와 하부 접속 단자(23, 23a-23d) 사이에서 이루어진다. 즉, 아래쪽에 위치한 집적회로 소자의 상부 접속 단자들과 위쪽에 위치한 집적회로 소자의 하부 접속 단자들이 각각 접합된다.
한편, 맨 아래쪽에 위치한 집적회로 소자(110)의 하부 접속 단자들(23, 23a-23d)은 패키지(100)의 외부 단자로서의 기능을 하며, 모 기판(도시되지 않음, mother board)과 같은 외부 장치에 접합된다. 이 때, 하부 접속 단자들(23, 23a-23d)에는 접합을 용이하게 하기 위하여 금속 범프 또는 솔더 볼 등이 형성될 수 있다. 마찬가지로, 개별 집적회로 소자들(110, 120, 130, 140)이 용이하게 접합될 수 있도록 상부 접속 단자(22, 22a-22d)와 하부 접속 단자(23, 23a-23d) 양쪽에 또는 어느 한쪽에 금속 범프 또는 솔더 볼이 형성될 수 있다.
본 발명의 3차원 멀티-칩 패키지(100)에 있어서, 각 층의 반도체 집적회로 소자(110, 120, 130, 140)에 형성된 칩 선택 단자(12a)는 각각 맨 아래에 위치하는 반도체 집적회로 소자(110)의 하부 접속 단자들(23a-23d)에 자동으로 분리되어 연결된다. 예를 들어, 도 1에 도시된 바와 같이, 첫번째 집적회로 소자(110)의 칩 선택 단자(12a)는 트렌치 배선(14)을 통하여 첫번째 소자(110)의 하부에 형성된 첫번째 하부 접속 단자(23a)에 연결되고, 세번째 집적회로 소자(130)의 칩 선택 단자(12a)는 세번째 소자(130)와 두번째 소자(120)와 첫번째 소자(110)를 차례로 거쳐 첫번째 소자(110)의 하부에 형성된 세번째 하부 접속 단자(23c)에 연결된다.
이상 설명한 실시예에서와 같이, 본 발명의 3차원 멀티-칩 패키지는 칩 선택 단자들을 분리시키기 위하여 서로 다른 연결 배선 구조를 가지는 집적회로 소자들을 필요로 하지 않는다. 즉, 동일한 구조의 집적회로 소자들을 적층하여 본 발명의 3차원 멀티-칩 패키지를 구성하여도 각 소자의 칩 선택 단자들이 자동으로 분리된다. 아울러, 칩 선택용 패드들은 칩-레벨에서 형성된다. 즉, 칩 선택용 패드들은 집적회로 칩에 직접 형성된다. 따라서, 별도의 기판이 필요 없기 때문에 패키지 적층형의 멀티-칩 패키지가 아닌 칩-레벨 멀티-칩 패키지를 구현할 수 있으며, 그에 따라 패키지 크기가 작고 외부 장치에의 실장 밀도를 높일 수 있으며 신호 지연의 문제를 해소할 수 있는 등의 장점을 누릴 수 있다.
2. 칩-레벨 3차원 멀티-칩 패키지 제조 방법의 실시예
이하에서는 도 3a 내지 도 3k를 참조하여, 본 발명의 실시예에 따른 칩-레벨 3차원 멀티-칩 패키지의 제조 방법을 설명한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 집적회로 칩(11)이 준비된다. 반도체 집적회로 칩(11)은 반도체 웨이퍼에 형성된 다수개의 칩이거나 또는 웨이퍼로부터 분리된 개별 칩이다. 집적회로 칩(11)의 상부면에는 통상적인 칩과 마찬가지로 다수개의 칩 단자(12)들과 한 개의 칩 선택 단자(12a)가 형성되며, 이와 동시에 칩선택 단자(12a)와 인접하여 3개의 칩 선택용 패드들(12b, 12b, 12c)이 더 형성된다. 칩 선택용 패드들(12b, 12c, 12d)의 수는 적층하고자 하는 집적회로 칩(11)의 수보다 한 개 적다. 칩 단자(12)와 칩 선택 단자(12a)는 칩(11) 내부에 형성된 소정의 회로와 연결되지만, 칩 선택용 패드들(12b, 12c, 12d)은 연결되지 않는다.
이어서, 도 3b에 도시된 바와 같이, 칩 단자(12)와 칩 선택 단자(12a)와 칩 선택용 패드들(12b, 12c, 12d)로부터 각각 칩(11) 내부 방향으로 일정 깊이의 트렌치(13; trench)를 형성한다. 화학적인 식각 방법과 레이저 드릴을 이용한 방법 등이 트렌치(13) 형성에 이용될 수 있다. 트렌치(13)의 폭은 각 단자(12, 12a) 또는 패드(12b, 12c, 12d)의 폭보다 작다.
계속해서, 도 3c에 도시된 바와 같이, 트렌치 내부에 도전성 물질을 채워 트렌치 배선(14)을 형성한다. 트렌치 내부를 채우는 도전성 물질은 예컨대 텅스텐과 같은 금속이 바람직하지만 반드시 이에 한정되는 것은 아니다. 화학 기상 증착(CVD)과 같이 통상적인 증착 기술이 트렌치 배선(14)의 형성에 사용된다.
다음으로, 도 3d에 도시된 바와 같이, 칩(11) 상부면 위에 제1 금속 배선(15)을 형성한다. 제1 금속 배선(15)은 칩 선택용 패드(12b, 12c, 12d) 쪽에만 형성하여 서로 연결시키고, 칩 선택 단자(12a)나 칩 단자(12) 쪽에는 형성하지 않는다. 각각의 제1 금속 배선(15)은 칩(11) 상부면을 따라 칩 선택 단자(12a) 쪽으로 뻗도록 형성되지만, 이웃하는 제1 금속 배선(15)끼리 서로 연결되지는 않는다. 제1 금속 배선(15)으로는 구리 또는 텅스텐을 비롯한 각종 금속이 사용될 수 있다. 제1 금속 배선(15)은 칩 상부면 전체에 금속층을 증착한 후 감광막 패턴을 입혀 금속층을 식각하는 방법, 또는 먼저 감광막 패턴을 칩 상부면에 입힌 후 금속층을 증착하는 방법에 의하여 형성될 수 있다.
이어서, 도 3e에 도시된 바와 같이, 제1 금속 배선(15)을 모두 덮도록 칩(11) 상부면 위에 제1 절연층(16)을 형성한다. 산화막, 질화막과 같은 무기 절연층, 또는 폴리이미드(polyimide), 에폭시(epoxy)와 같은 유기 절연층이 모두 제1 절연층(16)으로 사용될 수 있다. 무기 절연층인 경우 통상적인 증착 방법에 의하여, 유기 절연층의 경우 통상적인 스핀 코팅 방법에 의하여 형성될 수 있다.
계속해서, 도 3f에 도시된 바와 같이, 제1 절연층(16)의 소정 부분을 선택적으로 제거하여 관통구멍(17)들을 형성한다. 이 때 형성되는 관통구멍(17)의 위치는 각각의 칩 단자(12) 바로 윗부분과 각각의 제1 금속 배선(15) 윗부분이다. 칩 선택 단자(12a) 쪽에는 관통구멍을 형성하지 않는다. 특히, 제1 금속 배선(15) 위에 형성되는 관통구멍(17)은 각각의 트렌치 배선(14) 사이에 위치한다. 즉, 각각의 제1 금속 배선(15)에 있어서, 한쪽 끝은 칩 선택용 패드(12b, 12c, 12d)에 연결되어 있고, 반대쪽 끝은 관통구멍(17)이 형성된다. 관통구멍(17)은 통상적인 사진식각 방법으로 형성할 수 있다.
다음으로, 도 3g에 도시된 바와 같이, 각각의 관통구멍 안에 도전성 물질을 채워 제1 관통 배선(18)을 형성한다. 제1 관통 배선(18)의 재질과 형성 방법은 트렌치 배선(14)의 경우와 유사하다.
이어서, 도 3h에 도시된 바와 같이, 제1 절연층(16) 위에 제2 금속 배선(19, 19a)을 형성한다. 제2 금속 배선(19)은 제1 절연층(16) 내부의 제1 금속 배선(15)을 통하여 칩 선택용 패드(12b, 12c, 12d)와 연결되도록 형성하며, 동시에 세번째 칩 선택용 패드(12d) 위에 고립된 제2 금속 배선(19a)을 형성한다. 반면, 칩 선택 단자(12a)나 칩 단자(12) 쪽에는 제2 금속 배선(19)이 형성되지 않는다. 각각의 제2 금속 배선(19)은 제1 절연층(16) 상부면을 따라 칩 선택 단자(12a) 쪽으로 뻗도록 형성된다. 따라서, 칩 선택용 패드(12b, 12c, 12d)에 각각 연결된 제2 금속 배선(19)은 칩 선택 단자(12a) 또는 이웃하는 칩 선택용 패드(12b, 12c) 바로 위에까지 뻗게 된다. 최외곽 칩 선택용 패드(12d) 위에는 고립된 제2 금속 배선(19a)이 위치한다. 제2 금속 배선(19, 19a)의 재질과 형성 방법은 제1 금속 배선(15)의 경우와 유사하다.
계속해서, 도 3e 내지 도 3g에 도시된 단계들과 유사하게, 제1 절연층(16) 위에 제2 절연층(20)을 형성한 후, 제2 절연층(20)에 관통구멍들을 뚫고, 관통구멍 안에 도전성 물질을 채워 제2 관통 배선들(21)을 형성한 다음, 도 3i에 도시된 바와 같이, 제2 절연층(20) 위에 각각의 제2 관통 배선들(21)에 직접 연결되는 상부 접속 단자들(22, 22a, 22b, 22c, 22d)을 형성한다. 상부 접속 단자(22, 22a, 22b, 22c, 22d)의 위치, 즉 제2 관통 배선(21)의 위치는 각각의 칩 단자(12), 칩 선택 단자(12a), 칩 선택용 패드(12b, 12c, 12d)의 바로 위쪽이다. 특히, 칩 단자(12) 위쪽의 상부 접속 단자(22)는 칩 단자(12)와 바로 연결되지만, 칩 선택 단자(12a) 위쪽의 상부 접속 단자(22a)는 칩 선택 단자(12a)와 연결되지 않고 첫번째 칩 선택용 패드(12b)에 연결되며, 각각의 칩 선택용 패드(12b, 12c) 위쪽의 상부 접속 단자(22b, 22c)도 바로 아래쪽의 칩 선택용 패드(12b, 12c)에 연결되지 않고 이웃하는 칩 선택용 패드(12c, 12d)에 연결된다. 또한, 최외곽 상부 접속 단자(22d)는 고립된 제2 금속 배선(19a)에만 연결된다.
다음으로, 도 3j에 도시된 바와 같이, 트렌치 배선들(14)이 칩(11) 하부면을 통하여 노출되도록 칩(11) 하부를 일부 제거한다. 통상적인 식각 방법 또는 웨이퍼 후면 연마(wafer back lap)와 같은 통상적인 연마 방법이 이 단계에 사용될 수 있다.
이어서, 도 3k에 도시된 바와 같이, 각각의 트렌치 배선(14)과 전기적으로 연결되도록 칩(11) 하부면에 다수개의 하부 접속 단자들(23, 23a, 23b, 23c, 23d)을 형성한다. 따라서, 하부 접속 단자들(23, 23a, 23b, 23c, 23d)은 트렌치 배선을 통하여 각각 칩 단자(12), 칩 선택 단자(12a), 칩 선택용 패드(12b, 12c, 12d)에 연결된다.
이상 설명한 일련의 단계들을 통하여 제조된 반도체 집적회로 소자는 도 2에 도시된 집적회로 소자(10)와 동일한 것이다. 제조 완료된 집적회로 소자들을 적층한 후, 아래쪽에 위치하는 집적회로 소자의 상부 접속 단자들과 위쪽에 위치하는 집적회로 소자의 하부 접속 단자들을 접합시키면, 멀티-칩 패키지의 제조가 완료된다. 멀티-칩 패키지에 적층되는 각각의 집적회로 소자는 모두 동일한 구조를 가지고 있다. 따라서, 각 층의 집적회로 소자는 별도로 제조할 필요가 없으며, 웨이퍼 상태에서 일괄적으로 제조한 후 개별 소자로 분리하여 사용할 수 있다.
3. 칩-레벨 3차원 멀티-칩 패키지의 제2 실시예
본 발명의 멀티-칩 패키지는 제1 실시예에서 전술한 제2 금속 배선을 직접상부 접속 단자로 사용할 수도 있다. 또한, 집적회로 소자를 적층시킬 때 집적회로 소자들 사이에 접착층 또는 이방성 도전 필름을 개재시킬 수 있다. 이하에서는 위와 같은 특징들을 포함하여, 전술한 제1 실시예와 다른 점을 위주로 본 발명의 제2 실시예에 따른 멀티-칩 패키지를 설명할 것이다. 이하의 설명에는 도 4가 참조된다.
본 실시예의 멀티-칩 패키지(200)는 3개의 집적회로 소자(210, 220, 230)를 적층한 예이다. 따라서, 각 집적회로 소자(210, 220, 230)에는 2개의 칩 선택용 패드(12b, 12c)가 형성된다. 각 집적회로 소자(210, 220, 230)의 칩(11) 상부면에는 한 개의 절연층(16)이 형성되고, 절연층(16) 내부에 각각의 칩 선택용 패드(12b, 12c)와 연결되는 금속 배선(15)이 형성된다. 이어서 각 금속 배선(15)의 일부를 노출시키는 관통구멍이 절연층(16)에 형성되고 관통구멍 안에 관통 배선(18)이 형성된다.
관통배선(18)은 각각 절연층(16) 상부에 형성되는 상부 접속 단자(22a, 22b)와 연결된다. 한편, 칩(11) 상부면의 칩 단자(12) 위쪽에도 상부 접속 단자(22)가 형성되어 서로 연결되며, 최외곽 칩 선택용 패드(12c) 위에 고립된 상부 접속 단자(22c)가 형성된다. 칩(11) 상부면에 형성된 칩 선택 단자(12a)는 상부 접속 단자들(22, 22a, 22b, 22c)과 연결되지 않는다. 각각의 칩(11) 하부면에는 상부 접속 단자들(22, 22a, 22b, 22c)과 대응하여 하부 접속 단자들(23, 23a, 23b, 23c)들이 형성되며, 칩 단자(12)와 칩 선택 단자(12a)와 칩 선택용 패드(12b, 12c)는 각각 칩(11)을 관통하는 트렌치 배선(14)을 통하여 대응하는 하부 접속 단자(23, 23a,23b, 23c)에 연결된다.
각각의 집적회로 소자(210, 220, 230)를 접합할 때 이방성 도전 필름(25, ACF; Anisotropic Conductive Film) 또는 이방성 도전 접착제(ACA; Anisotropic Conductive Adhesive)를 사용할 수 있다. 이방성 도전 필름(25) 또는 이방성 도전 접착제는 절연 필름(24a) 또는 절연 접착제 내부에 다수의 도전성 미립자들(24b)이 분산되어 있는 것으로서, 아래쪽 집적회로 소자의 상부 접속 단자들(22, 22a-22c)과 위쪽 집적회로 소자의 하부 접속 단자들(23, 23a-23c)이 각각 절연 필름(24a) 또는 절연 접착제의 안쪽으로 눌리면서 도전성 미립자들(24b)을 통하여 서로 전기적으로 연결된다. 이 때, 절연 필름(24a) 또는 절연 접착제는 위아래 집적회로 소자를 서로 접착시켜 준다. 이방성 도전 필름(25) 또는 이방성 도전 접착제 외에도 흔히 사용되는 각종 절연 접착제들이 접착층으로 사용될 수 있다.
이상 설명한 제2 실시예의 멀티-칩 패키지(200)에서도 각 층의 집적회로 소자(210, 220, 230)에 형성된 칩 선택 단자(12a)가 맨 아래쪽 집적회로 소자(210)의 하부 접속 단자들(23a-23c)로 각각 자동으로 분리되어 연결된다.
이상 설명한 바와 같이, 본 발명에 따라 제공되는 칩-레벨 3차원 멀티-칩 패키지는 칩 선택 단자들이 집적회로 소자 자체에 형성된 칩 선택용 패드를 통하여 자동으로 분리된다. 칩 선택 단자들을 분리시키기 위하여 각각 다른 구조로 집적회로 소자들을 형성할 필요도 없으며, 별개의 기판을 필요로 하지도 않는다. 따라서, 패키지-레벨이 아닌 칩-레벨에서 멀티-칩 패키지를 구현할 수 있으며, 멀티-칩 패키지의 구성이나 제조 방법이 간단해진다.
또한, 칩-레벨에서 멀티-칩 패키지를 구현하기 때문에, 패키지의 전체 크기를 축소할 수 있고 그에 따라 외부 장치에의 실장 밀도를 높일 수 있다. 그리고, 집적회로 소자와 외부 장치 사이의 신호 전달 경로가 단축되므로 신호 지연의 문제를 해소할 수 있다. 또한, 패키지의 구성과 제조 방법이 간단해지기 때문에, 제조 비용의 절감, 제품 경쟁력 제고, 효율적인 공정 관리 등의 부수 효과를 거둘 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 독자의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.

Claims (13)

  1. N개의 반도체 집적회로 소자들이 직접 적층되는 칩-레벨 3차원 멀티-칩 패키지에 있어서, 상기 각각의 반도체 집적회로 소자는,
    집적회로 칩과, 상기 칩의 상부면에 형성된 한 개의 칩 선택 단자와, 상기 상부면에 상기 칩 선택 단자에 인접하여 형성된 N-1개의 칩 선택용 패드들과, 상기 상부면 위에 형성된 절연층과, 상기 각각의 칩 선택용 패드에 연결되고 상기 절연층 내부에 형성된 N-1개의 금속 배선들과, 상기 각각의 금속 배선들과 연결되고 상기 절연층 위에 형성된 다수개의 상부 접속 단자들과, 상기 칩 선택 단자와 상기 칩 선택용 패드들에 각각 대응하여 상기 칩 하부면에 형성된 다수개의 하부 접속 단자들과, 상기 칩을 관통하여 형성되며 상기 칩 선택 단자와 상기 칩 선택용 패드들을 각각 상기 하부 접속 단자에 연결하는 다수개의 트렌치 배선들을 포함하며, 특히 상기 칩 선택용 패드들 중에서 상기 칩 선택 단자에 이웃하는 첫번째 칩 선택용 패드는 상기 상부 접속 단자들 중에서 상기 칩 선택 단자 위쪽에 형성된 상부 접속 단자에 연결되고, N-1번째 칩 선택용 패드는 N-2번째 칩 선택용 패드 위쪽에 형성된 상부 접속 단자에 연결되며,
    아래쪽에 위치하는 상기 반도체 집적회로 소자의 상부 접속 단자들과 위쪽에 위치하는 상기 반도체 집적회로 소자의 하부 접속 단자들이 각각 접합하여 적층을 이루며, 상기 반도체 집적회로 소자들에 형성된 칩 선택 단자들이 각각 맨 아래에 위치하는 반도체 집적회로 소자의 하부 접속 단자들에 자동으로 분리되어 연결되는것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지.
  2. 제1항에 있어서, 상기 집적회로 칩은 반도체 웨이퍼에 형성된 다수개의 집적회로 칩들 중의 하나인 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지.
  3. 제1항에 있어서, 상기 집적회로 칩은 반도체 웨이퍼로부터 절단되어 개별적으로 분리된 집적회로 칩인 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지.
  4. 제1항에 있어서, 상기 집적회로 칩은 메모리 소자인 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지.
  5. 제1항에 있어서, 상기 절연층 내부에 형성되어 상기 금속 배선들과 상기 상부 접속 단자들을 각각 연결하는 제2의 금속 배선들을 더 포함하는 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지.
  6. 제1항에 있어서, 상기 상부 접속 단자들 중에서 상기 N-1번째 칩 선택용 패드 위쪽에 형성된 상부 접속 단자는 전기적으로 절연되어 있는 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지.
  7. 제1항에 있어서, 아래쪽에 위치하는 상기 반도체 집적회로 소자와 위쪽에 위치하는 상기 반도체 집적회로 소자 사이에 개재된 접착층을 더 포함하는 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지.
  8. 제1항에 있어서, 아래쪽에 위치하는 상기 반도체 집적회로 소자와 위쪽에 위치하는 상기 반도체 집적회로 소자 사이에 개재된 이방성 도전 필름 또는 이방성 도전 접착제를 더 포함하는 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지.
  9. N개의 반도체 집적회로 소자들이 직접 적층되는 칩-레벨 3차원 멀티-칩 패키지를 제조하는 방법에 있어서,
    (a) 집적회로 칩의 상부면에 한 개의 칩 선택 단자와 상기 칩 선택 단자에 인접하는 N-1개의 칩 선택용 패드들을 형성하는 단계와, (b) 상기 칩 선택 단자와 상기 칩 선택용 패드들로부터 각각 상기 칩 내부 방향으로 다수개의 트렌치를 형성하는 단계와, (c) 상기 트렌치 내부에 도전성 물질을 채워 트렌치 배선을 형성하는 단계와, (d) 상기 상부면 위에 상기 각각의 칩 선택용 패드와 연결되고 상기 상부면을 따라 연장된 N-1개의 금속 배선들을 선택적으로 형성하는 단계와, (e) 상기 상부면과 상기 금속 배선들 위에 절연층을 형성하는 단계와, (f) 상기 절연층 위에 상기 금속 배선들과 각각 연결되는 다수개의 상부 접속 단자들을 형성하는 단계와, (g) 상기 트렌치 배선들이 상기 칩의 하부면을 통하여 노출되도록 상기 칩의 하부를 일부 제거하는 단계와, (h) 상기 각각의 트렌치 배선과 연결되도록 상기 하부면에 다수개의 하부 접속 단자들을 형성하는 단계, 및 (i) 상기 (a)~(h)단계들을 통하여 각각 제조된 N개의 반도체 집적회로 소자들에 대하여 아래쪽에 위치하는 집적회로 소자의 상부 접속 단자들과 위쪽에 위치하는 집적회로 소자의 하부 접속 단자들을 각각 접합하여 상기 N개의 집적회로 소자들을 적층하는 단계를 포함하는 칩-레벨 3차원 멀티-칩 패키지의 제조 방법.
  10. 제9항에 있어서, 상기 (f)단계는 (f-1) 상기 각각의 금속 배선마다 일부가 노출되도록 상기 절연층을 부분적으로 제거하여 다수개의 관통구멍들을 형성하는 단계와, (f-2) 상기 각각의 관통구멍에 도전성 물질을 채워 관통 배선을 형성하는 단계와, (f-3) 상기 각각의 관통 배선과 연결되도록 상기 절연층 위에 상기 상부 접속 단자들을 형성하는 단계를 포함하는 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지의 제조 방법.
  11. 제9항에 있어서, 상기 (f)단계는 (f-4) 상기 각각의 금속 배선마다 일부가 노출되도록 상기 절연층을 부분적으로 제거하여 다수개의 관통구멍들을 형성한 후 각각 도전성 물질을 채워 제1 관통 배선을 형성하는 단계와, (f-5) 상기 각각의 제1 관통 배선과 연결되도록 상기 절연층 위에 제2의 금속 배선들을 선택적으로 형성하는 단계와, (f-6) 상기 제2의 금속 배선들 위에 제2의 절연층을 형성하는 단계와, (f-7) 상기 각각의 제2 금속 배선마다 일부가 노출되도록 상기 제2 절연층을 부분적으로 제거하여 다수개의 관통구멍들을 형성한 후 각각 도전성 물질을 채워 제2 관통 배선을 형성하는 단계와, (f-8) 상기 제2 관통 배선과 연결되도록 상기제2 절연층 위에 상기 상부 접속 단자들을 형성하는 단계를 포함하는 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지의 제조 방법.
  12. 제9항에 있어서, 상기 (i)단계는 상기 각각의 집적회로 소자 사이에 접착층을 개재하는 단계를 더 포함하는 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지의 제조 방법.
  13. 제9항에 있어서, 상기 (i)단계는 상기 각각의 집적회로 소자 사이에 이방성 도전 필름 또는 이방성 도전 접착제를 개재하는 단계를 더 포함하는 것을 특징으로 하는 칩-레벨 3차원 멀티-칩 패키지의 제조 방법.
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