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JPS60160645A - 積層半導体集積回路装置 - Google Patents

積層半導体集積回路装置

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JPS60160645A
JPS60160645A JP59015191A JP1519184A JPS60160645A JP S60160645 A JPS60160645 A JP S60160645A JP 59015191 A JP59015191 A JP 59015191A JP 1519184 A JP1519184 A JP 1519184A JP S60160645 A JPS60160645 A JP S60160645A
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JP
Japan
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hole
chip
integrated circuit
covered
semiconductor substrate
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JP59015191A
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English (en)
Inventor
Mitsunori Ketsusako
光紀 蕨迫
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路チップを積層して成る半導体集
積回路の構造に係る。
〔発明の背景〕
電子計算機のような高度の電子回路システムは従来高密
度集積回路（ＬＳＩ）のパッケージを単位とし、これを
多数プリント配線基板上に配列し、さらにプリント基板
を複数接続させる実装法により構成されていた。さらに
進んだシステムでは、第１図に例示するような複チップ
モジュールを構成し、配線長を短縮して集積度の向上を
図るとともに配線遅延を縮少して高速化が図られていた
６第１図に示す複チップモジュールでは、各Ｌ’ＳＩチ
ップ１１，１１’　、１１’は素子の形成された層１２
を下向きにし、チップの周縁部に設けられたポンディン
グパッド１３を、多層配線セラミック基板１４の上に設
けられたポンディングパッド１５に対向させ、公知のフ
ェースダウンボンディング技術により接続されている。
この複チップモジュールでは、ボンディングのための金
属細線は不要であり、各チップは半田により多層配線基
板に固定され、実装密度、システムの信頼性等、多くの
利点がある。
しかし、これら従来の実装法では、完成したＬＳＩチッ
プより出発しており、ポンディングパッドは各チップの
周縁部のみに設けられ、チップ間の接続は一旦多層配線
基板を介して行なわれていたため、配線長の短縮にも限
界があった。すなわちこの方式では、チップを平面的に
配列して得られる配線長よりも短い距離でチップ間の信
号伝達を行なうことはできなかった。
チップを平面的に配列して得られる配線長よりも短い距
離でチップ間の信号伝達を行わしめる方式として第２図
に例示するチップ積層形集積技術がある。この例では、
ＬＳＩチップ２１．２１’　。
２１″′等の片面に、素子群の形成された層２２゜２２
’　、２２＃等が設けられ、素子層２２の上に設けられ
たポンディングパッド２３と、チップ２１’の裏面に設
けられたポンディングパッド２４とが接続され、順次こ
のような形でチップが積層・接続されて、基板２５にマ
ウントされている。
このような構成で積層形集積回路を形成するためには、
チップの表裏間を信号伝達するための構造が必要であり
、従来は第３図に例示する断面図の如き構造をとってい
た。第３図はチップ相互の接続を行なう前の個別チップ
の断面を示すものである。チップを構成する半導体基板
３１．３１’の各々の表面には選択ドーピングにより素
子群が設けられ、一部にはチップ貫通孔３２．３２’等
が設けられている。貫通孔３２．３２’の表面は酸化膜
等による絶縁膜３３．３３’が設けられ、さらにその上
部に設けられる導電性被膜３４゜３４′と基板３１．３
１’　とを電気的に分離している。配線層の上にはチッ
プ間の相互接続するために用いられる半田バンプ３５，
３５’　が形成されており、下層チップのバンプ３５′
は上層チップの開孔部から延在するポンディングパッド
３４に正対している。この例に示される半田パンプの大
きさは２０μｍ径程度であり、これは、多層配線の施さ
れたチップに存在する表面の凹凸およびチップの反りよ
りも大きく、半田溶解時にチップ上の全バンプがそれぞ
れ対向するポンディングパッドに接触した状態が実現す
る様配慮されている。
また、熱圧接による半田溶解時に、半田がポンディング
パッドからの圧し出しによって接触することかないよう
に、貫通孔の容積は半田パンプの体積よりも大となる様
に工夫されていた。
しかしながら、例示した構造では、貫通孔の内容積を大
きくとるために、例えば５０μｍ厚さの半導体基板の場
合には１０μｍ以上の径の貫通孔を形成する必要があり
、集積度の向上を阻害していた。また半田パンプが半導
体基板の片面にのみ形成されるため、対向するポンディ
ングパッドの表面状態によっては、熱圧着時の接続に不
良が生ずることがあり、信頼性に若干の問題を有してい
た。
〔発明の目的〕
本発明は、チップ積層集積を実現するかかる半導体素子
の構造をさらに改良し、確実なチップ接続と高集積化チ
ップへの適用を可能なせしめる手段を提供することを目
的とする。
〔発明の概要〕
本発明は、チップ相互の接続を確実にかつ自己整合的に
行なうために、対向するポンディングパッドの両方に半
田パンプを設け、かつバンプの横漏れを防止するために
、貫通孔に関しチップの裏面側に表面側よりも大きな開
口部を設けた構造とすることを特徴とする。かかる構造
により、貫通孔の表面側の開口部を必要最小限に縮小で
き、基板表面の能動素子領域が拡大すると共により高集
積なＬＳＩがチップ集積に適用できる方途が提供できる
。
〔発明の実施例〕
以下、実施例に基づき本発明を説明する。第４図は本発
明の一実施例を度すＬＳＩチップの断面構造図である。
半導体基板４０の表面には選択ドーピング等により素子
群が形成されている。基板の一部には貫通孔が設けられ
、その貫通孔は細部４１、及び太部４２より構成される
。貫通孔の内面は酸化膜等の比較的厚い復縁膜４３で覆
われ、貫通孔内部に形成される導電体層４４と半導体基
板４０との間の電気的絶縁を図り、同時に寄生容量を低
減している。貫通孔内部の導電体層は貫通孔細部４１と
貫通孔太部４２の境界部で広がり、チップ下面に対する
ポンディングパッド４５を形成し、その上部に下向きの
半田バンプ４６が形成される。貫通孔内導電体［４４は
素子群形成面側で多層配線層４７を介してチップ上面に
対するポンディングパッド４８に接続され、該ポンディ
ングパッド４８には上向きの半田バンプが形成される。
第４図に示す、Ｃ，Ｄは、素子のゲートに信号を伝える
ための多層配線層内の導体部分を指示している。第４図
の例では、貫通孔配線は上部の半田バンプ４９と下部の
半田バンプ４６を接続し、かつ、素子の一出力に接続さ
れた形となっているが、勿論このような構成に限定され
るものではなく、多層配線Ｎ４７を介して任意の入出力
が上下の半田バンプに接続できることは言うまでもない
。
第“４図では、１つの貫通孔及び１組の上下半田バンプ
について示したが、本発明ではこれらの貫通孔およびバ
ンプが多数形成されて成る。
第５図に本発明によって提供される集積回路チップを複
数個積層した場合の部分断面図を示す。
ここでは貫通孔細部と分離用絶縁膜は省略しである。貫
通孔を介して上下に形成された半田バンプを有する集積
回路チップ５１．５１’　、５１”。
５１　ｎｌ等を重ね、半田の融点以上の温度に保つこと
によって接続部で互に対向する半田バンプは容易に融着
し、融着部５２．５２’等の断面形状が図示するように
凹状となるよ・うポインディングパッドの大きさ、半田
バンプの体積及び貫通孔太部の深さ等を＋ｉ節すれば、
表面張力が有効に働き、半田バンプの大きさ以内の位置
合わせのす九を吸収して自己整合的に集積回路チップが
再配列する。
この効果はチップ内のバンプ数が多い程大きいことが認
められている。冷却により再固化した融着部により、集
積回路チップが相互に物理的に接続されると共に、信号
伝達のための電気的接続がなされる。電気的接続は融着
部および貫通孔部導体を介して上下の集積回路チップが
同一電位になるようになされる場合もあれば、多層配線
層５３゜５３′等を介して他の融着部に接続される場合
もあり、また単に物理的接続カニけの場合も有り得る。
融着一体化された集積回路チップ群はさられ多層配線基
板５４に接続され、さらに外部への信号取出し等がこの
多層配線基板を介してなされる。第５図の例は簡略にす
るため集積回路チップの表裏１組の半田バンプに着目し
て図示しであるが、実際にはこの様なバンプが采積回路
チップに多数形成されている。
ここで、前記第４図に示した如き構造を形成する製造工
程の一例を第６図にて説明する。
この例では貫通孔形成を２段階に分けて行なっており、
第１段階は工程の初期のデバイス層形成前、第２段階は
デバイス層の形成以降である。この工程を第６図（イ）
から順に説明すると、先ず、Ｓｔウェーハ６００上に例
えば５ｉｎ２の如きＳｉのドライエッチ用マスク材６０
１を形成し、将来貫通孔となる部分を開口する。次いで
（ロ）に示すようにこの部分のＳｉを公知のドライエツ
チング技術によりほぼ垂直な壁面が形成される様約５〜
１５μｍ程度の六６０２を形成する。次いで（ハ）に示
すようにＳｉ、Ｎ４の薄膜６０３を方向性被着により形
成し、選択酸化により側壁部のみ酸化膜６０４を成長さ
せる。この５ｉ０２膜６０４は将来貫通孔の絶縁材とな
るものである。次に（ニ）に示すよう気相化学堆積（Ｃ
ＶＤ）法により高濃度にドープした多結晶５ｉ６０５を
形成し、貫通孔を埋め戻すと共に平坦化膜を形成する。
これにはＣＶＤを複数回繰り返し、必要があれば平坦化
スパッタ処理を施す。通常穴径が１μｍ程度の場合には
スパッタ処理は不要である。次いで（ホ）に示すように
多結晶Ｓｉを貫通孔を含む領域を残してエツチング除去
する。この状態は通常の集積回路（ＬＳＩ）を形成する
初期状態と同じであり、Ｓｔ、Ｎ４マスク６０３を適宜
パターニングすることにより、従来のＬＳＩ製造工程に
従って（ハ）に点線で囲って示す多層配線層を含む素子
層を形成することができる。なお必要があれば（ホ）の
状態でさらにＳｉ、Ｎ４層を形成することにより、酸化
速度の差による多結晶層の減少を避けることもできる。
ここまでは従来のＬＳＩプロセスで用いられてきた厚さ
約５００μｍのＳｉウェーハを用いて処理される。次い
で、下半分の貫通孔を形成すると共に積層厚みを減少さ
せるために全体の厚さを削減しくト）の如き状態とする
。このときの厚さはデバイス層形成によって発生する反
りが後の工程に支障がない、例えば５０μｍ程度で良い
。また、要すれば周縁部のみを厚い状態で残し、中央部
のみを薄膜化する手法も用いることができる。前者の場
合には機械的研磨により形成することができるが、後者
の場合ではエツチングあるいはイオンシリング等を併用
する必要があるが、バンブの形成時には周縁部が厚いま
ま残っている方が、作業性は良い。しかしこの選択は本
発明に関しては本質的でない。
次いで、裏面にエツチング用マスク材（図示せず）、例
えば５ｉｎ２あるいはＡＱ等、を被着し表面のポインデ
ィングパッド位置に合わせて、裏面に開口部を設け、酵
述のドライエッチによりシリコン層をエツチングし、（
チ）に示すように、貫通孔細部の底部が露出する様に、
貫通孔太部６０７を形成する。この貫通孔大部径は１貫
通孔間隔の１／２以下であるが、実用」二は３０−．５
０μｎ１で深さと同程度で良い。さらに貫通孔細部の底
部に残っているＳｉ、Ｎ４箇も除去して、′ｎ通孔細部
に充填されている多結晶Ｓｔを露出させる。
次いで（す）に示すようにウェーハ裏面にＣＶＤ５ｉｎ
、を被着し、貫通孔細部の底部をホトリソクラフイで除
去し、裏面との＝１ンタク）へ孔６０９を設番フる。な
おこのコンタクト孔６０９は大きな段差の底部に形成す
るため、通常のレジスト法による光学的リソグラフ−ｒ
では困難であるが装束イオンビームを用いれば容易に形
成することができる。
次いで、ウェーハ裏面にポインディンパッドを形成する
金属被服を被着し、パターニングにより（ヌ）に示すよ
うにポインディングパッド６】０を形成する。
なお（へ）以降の工程は当然のことながら表面層に保護
膜が形成された状態で行なう。表面のポンディングパッ
ドは（へ）の段階で形成しても良いし、また（ヌ）の段
階で形成しても差しつかえない。表裏面に形成されたポ
ンディングパッドにメッキ法等公知の技術により半田層
を形成し、加熱によりバンプ６１１，６１１’　を形成
する。なお、半田バンプの形成はこの段階で行なわず、
チップを積層した後に加熱して球状とし同時に融着処理
をする方が、工程上都合が良いが、ここでは前に引用し
た例と形状を合わせるために例示しである。この最終形
状（ヌ）は第４図と等価であり、これを基本単位として
チップ積層が行われる。
本発明はこのようなチップ積層のための基本的形状に関
するもので、第４図に例示する形態には限定されないし
、また第６図に例示した工程のみによって形成されるも
のではない。これを示すために他の実施例を第７図に示
す。この場合、基本的構造は第４図の実施例と同じであ
るが、工程の４・■違により、貫通孔太部７１．７１’
等の断面形状が異なる。この場合には、貫通孔太部はウ
ェーハ７２の裏面に５ｉｎ２を被着して開口部を設けた
後、公知のアルカリ性溶液による異方性エッチを施し、
（１１１）結晶面で形成されるピラミッド状ピットを利
用している、 〔発明の効果〕 以上述べた如く、本発明によれば、チップ積層形蒙積回
路の形成に際し、安定でかつ高度の工程歩留りの期待で
きる貫通孔構造を与えることができる。
なお、本発明ではＳｉ半導体材料として例にとり説明し
たが、発明の主旨に従えば、材料はＳｔに限定されるこ
とはなく、Ｇ　ａ　Ａ　ｓ等、■■化合物半導体や■■
化合物半導体等にも応用でき、これらの材料によるチッ
プを複合した集積素子にも適用できることは言うまでも
ない。
【図面の簡単な説明】
第１図は従来のフリップチップポインディングを示す断
面図、第２図はチップ積層集積の断面構造図、第３図は
従来の貫通配線構造を有するチップの断面図、第４図は
本発明の貫通配線構造を有するチップの一実施例の断面
概念図、第５図は本発明の実施例によるチップを積層し
た場合の断面構造を示す概念図、第６図は本発明の実施
例構造を形成するための工程を示す断面図、第７図は本
発明の他の実施例を示す断面携造図である。 ４０・・・基板シリコン、４■・・・貫通孔の細部、４
２・・・貫通孔の太部、４４・・・Ｓ電体、４５．４８
川ポンデイングパツド、４６．４９・・・半田バンプ、
４７・・・多層配線を含む素子層。 第　１　男 第　２　図 ５ 第　３　囚 （Ａ） 第　４　菌 第　５　図 第　６　菌

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板と複数積層して成る集積回路において、
    該半導体基板には一主面の開口部が他の主面の開口部よ
    りも大きな表裏貫通孔が設けられてあり、該貫通孔は内
    壁が絶縁膜で覆われ、かつ該内壁被覆絶縁膜の少なくと
    も一部が導電体で覆わわた構造を有することを特徴とす
    る積層半導体集積回路装置。 ２、絶縁膜で内壁が覆われた貫通孔の少なくとも一部が
    導電体で充填された構造を有する特許請求範囲第１項記
    載の積層半導体回路装置。
JP59015191A 1984-02-01 1984-02-01 積層半導体集積回路装置 Pending JPS60160645A (ja)

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JP59015191A JPS60160645A (ja) 1984-02-01 1984-02-01 積層半導体集積回路装置

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JP59015191A JPS60160645A (ja) 1984-02-01 1984-02-01 積層半導体集積回路装置

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Publication Number Publication Date
JPS60160645A true JPS60160645A (ja) 1985-08-22

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JP59015191A Pending JPS60160645A (ja) 1984-02-01 1984-02-01 積層半導体集積回路装置

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