KR100187601B1 - 반도체장치 및 그 제조방법 - Google Patents
반도체장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR100187601B1 KR100187601B1 KR1019950017339A KR19950017339A KR100187601B1 KR 100187601 B1 KR100187601 B1 KR 100187601B1 KR 1019950017339 A KR1019950017339 A KR 1019950017339A KR 19950017339 A KR19950017339 A KR 19950017339A KR 100187601 B1 KR100187601 B1 KR 100187601B1
- Authority
- KR
- South Korea
- Prior art keywords
- diffusion barrier
- barrier layer
- semiconductor device
- lower electrode
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 104
- 230000004888 barrier function Effects 0.000 claims abstract description 90
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000013078 crystal Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 13
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 25
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052697 platinum Inorganic materials 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 238000000926 separation method Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 6
- 229910001080 W alloy Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910001361 White metal Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000000313 electron-beam-induced deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000003405 preventing effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000010969 white metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은, 높은 유전율을 가진 유전체막을 사용한 커패시터를 내장하는 반도체 장치 및 그 제조방법에 관한 것으로서, 신뢰성에 뛰어난 반도체장치와 그 제조방법을 제공하는 것을 목적으로 한 것이며, 그 구성에 있어서, 집적회로가 형성되어 있는 실리콘기판(1)과, 그 위에 형성된 제 1의 절연막(6)과, 제 1의 절연막위에 형성된 하부전극(7), 고유전율을 가진 유전체막(8) 및 상부전극(9)으로 이루어진 커패시터와, 커패시터를 덮고, 하부전극(7) 및 상부전극(9)에 각각 도달하는 콘택트구멍(13)을 가진 제 2의 절연막(11)과, 콘택트구멍(13)의 바닥부에서 하부전극(7) 및 상부전극(9)에 접촉하는 확산장벽층(17)과, 그위에 형성된 배선층(15)으로 이루어진 반도체장치에 있어서, 콘택트구멍(13)의 바닥부에 있는 확산장벽층(17)내에 입자형상결정으로 이루어진 층형상영역이 형성되어 있는 것을 특징으로 한 것이다.
Description
제1도는 커패시터를 내장하는 본 발명의 종래의 반도체장치의 구조를 표시한 모식단면도.
제2도는 확산장벽층의 두께와 콘택트구멍에 있어서 도통불량의 발생율과의 관계를 표시한 그래프.
제3도 및 제4도는 커패시터와 배선층과의 콘택트구멍에 있어서의 확산장벽층의 결정상태를 표시한 모식단면도.
제5도는 본 발명의 반도체장치에 있어서, 2층의 확산장벽층으로 이루어진 반도체장치의 구조를 표시한 모식단면도.
제6도는 커패시터와 배선층과의 콘택트구멍에 있어서의 2층의 확산장벽층의 결정상태를 표시한 모식단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 분리산화막
3 : 확산층 4 : 게이트절연막
5 : 게이트전극 6 : 제1의 절연막
7 : 하부전극 8 : 강유전체막
9 : 상부전극 11 : 제2의 절연막
12, 13 : 콘택트구멍 14, 15 : 배선층
16 : 보호막 17 : 확산장벽층
17a : 제1의 확산장벽층 17b : 제2의 확산장벽층
본 발명은, 높은 유전율을 가진 유전체막을 사용한 커패시터를 내장하는 반도체 장치 및 그 제조방법에 관한 것이다.
최근, 전자기기에 있어서의 정보처리의 고속화 및 저진압 동작화에 따라, 전자기기로부터 발하게 되는 전자복사에 의한 잡음의 방지가 중대한 과제로 되어있다.
이 잡음을 저감하는 수단의 하나로서, 강유전체막 등의 고유전율을 가진 유전체막을 사용한 커패시터를 반도체집적회로에 짜넣는 기술이 주목되고 있다. 또, 강유전체막의 히스테리시스특성을 이용해서, 저전압동작 및 고속의 기록판독을 가능하게 하는 불휘발성메모리의 실용화연구가 열심히 행하여지고 있다.
이하, 강유전체막을 가진 커패시터를 내장한 종해의 반도체장치에 대해서, 도면을 참조하면서 설명한다. 제1도에 표시한 바와같이, 실리콘기판(1)의 위에 분리산화막(2)이 형성되고, 그 분리산화막(2)에 의해서 둘러싸인 영역에, 확산층(3)과 게이트절연막(4)과 게이트전극(5)으로 이루어지는 트렌지스터가 형성된다. 그리고, 이 트랜지스터 및 분리산화막(2)을 덮는 제2의 절연막이 형성된다.
그 제1의 절연막(6)의 위에, 하부전극(7)과 PZT등의 강유전체막(8)과 상부전극(9)으로 이루어지는 커패시터가 형성된다. 하부전극(7) 및 상부전극(9)에는, PZT등의 금속산화물에 대해서 화학적으로 안정적인 백금이 사용된다. 그리고, 이 커패시터를 덮도록, 제1의 절연막(6)의 위에 제2의 절연막(11)이 형성된다.
제1의 절연막(6) 및 제2의 절연막(11)에는, 확산층(3)에 도달하는 콘택트구멍(12)과, 하부전극(7) 및 상부전극(9)에 도달하는 콘택트구멍(13)이 각각 형성된다. 그리고, 콘택트구멍(12)을 통해서 확산층(3)에 전기적으로 접속된 알루미늄의 배선층(14)과, 콘택트구멍(13)을 통해서 하부전극(7) 및 상부전극(9)에 전기적으로 접속된 알루미늄의 배선층(15)이 각각 독립적으로 또한 선택적으로 형성된다. 단, 하부전극(7) 및 상부전극(9)과 배선층(15)이 직접 접촉하면, 나중에 열처리시에 알루미늄과 백금이 반응을 일으켜서 백금속에 Al2Pt가 나타나, 양자의 접속강소가 현저히 저하된다. 이것을 방지하기 위하여, 통상은 하부전극(7)과 상부전극(9)과 배선층(15)과의 사이에, 질화티탄으로 이루어진 확산장벽층(17)이 50nm∼150nm의 두께로 형성되어 있다.
배선층(14),(15)이 형성된 실리콘기판(1)은, 배선층(14)과 확산층(3)과의 계면을 오믹접촉으로 하기 위하여, 수소를 함유한 불활성가스분위기속에서 450℃이상의 비교적 고온으로 열처리된다. 그리고, 트랜지스터나 커패시터를 덮도록 실리콘기판(1)상의 전체면에, 질화실리콘등의 내습성에 뛰어난 재료의 보호막(16)이 형성된다.
그러나, 이와같은 종래의 반도체장치는, 50nm∼150nm두께의 확산장벽층(17)을 형성하고 있는데도 불구하고, 콘택트구멍(13)에 있어서의 하부전극(7) 및 상부전극(9)과 배선층(15)과의 사이의 접속강도가 반드시 충분하지 않았다.
이 때문에, 반도체장치의 다수의 콘택트구멍(13)중에는 도통불량을 일으키는 것이 발생하여, 반도체장치의 신뢰성이 충분히 확보되어 있다고는 말할 수 없었다.
본 발명은, 신뢰성에 뛰어난 반도체장치와 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체장치는, 집적회로가 형성되어 있는 기판과, 이 기판위에 형성된 제1의 절연막과, 이 제1의 절연막위에 형성된 하부전극, 그 하부전극위에 형성된 고유전율을 가진 유전체막, 및 그 유전체막에 형성된 상부전극으로 이루어진 커패시터와, 이 커패시터을 덮고, 하부전극 및 상부전극에 각각 도달하는 콘택트구멍을 가진 제2의 절연막막, 적어도 이 콘택트구멍의 내벽을 덮고, 콘택트구멍의 바닥부에서 하부전극 및 상부전극에 접촉하는 확산장벽층과, 이 확산장벽층위에 형성된 배선층으로 이루어진 반도체장치에 있어서, 이 확산장벽층내에 입자형상결정으로 이루어진 층형상영역을 형성한 것이다.
이 확산장벽층의 두께는, 200nm로부터 300nm까지의 범위가 바람직하다. 또, 이 확산장벽층을 제1의 층과 제2의 층과의 2층구조로 하고, 제2의 층을 입자 형상결정의 층으로 하는 것이 바람직하다.
본 발명의 반도체장치의 제조방법은, 집적회로가 형성되어 있는 기판위에 제1의 절연막을 형성하는 공정과, 이 제1의 절연막위에 하부전극과 고유전율을 가진 유전체막과 상부전극으로 이루어진 커패시터를 형성하는 공정과, 이 커패시터를 덮는 제2의 절연막을 형성하는 공정과, 이 제2의 절연막에 하부전극 및 상부전극에 각각 도달하는 콘택트구멍을 형성하는 공정과, 적어도 콘택트구멍의 내벽을 덮고, 콘택트구멍의 바닥부에서 하부전극 및 상부전극에 접촉하는 확산장벽층을 형성하는 공정과, 이 확산장벽층위에 배선층을 형성하는 공정과, 열처리하는 공정으로 이루어지는 제조방법에 있어서, 이 열처리를 300℃에서부터 420℃까지의 온도범위에서 행하는 것이다.
특히, 이 열처리는 300℃에서부터 380℃까지의 온도범위가 보다 바람직하다.또, 확산장벽층을 형성하는 공정은, 제1의 층을 형성하는 공정과 제2의 층을 형성하는 공정과의 2회로 나누어서 행하여지는 것이 바람직하다.
이하, 본 발명의 실시예데 대해서 첨부도면을 참조해서 상세히 설명한다.
본 발명자들은, 제1도에 표시한 구조의 반도체장치에 있어서, 확산장벽층의 두께 및 열처리온도를 여러 가지로 바꾼 샘플을, 이하에 설명하는 제조방법에 의해 제작하였다.
먼저, 종래의 반도체형성기술에 의해, 실리콘기판(1)의 위에 분리산화막(2)을 형성하고, 그 분리산화막(2)에 의해서 둘러싸인 영역에, 확산층(3)과 게이트 절연막(4)과 게이트전극(5)으로 이루어진 트랜지스터를 형성한다. 그리고, 이 트랜지스터 및 분리산화막(2)을 덮는 제1의 절연막(6)을 통상의 CVD법에 의해 형성한다.
다음에, 제1의 절연막(6)의 위에, 백금의 하부전극(7)과 티탄산스트론톰계의 강유전체막(8)과 백금의 상부전극(9)으로 이루어진 커패시터를 통상의 스퍼터링법에 의해 형성한다. 그리고, 이 커패시터를 덮도록, 제1의 절연막(6)의 위에 제2의 절연막(11)을 통상의 CVD법에 의해 형성한다.
다음에, 제1의 절연막(6) 및 제2의 절연막(11)에, 확산층(3)에 도달하는 콘택트구멍(12)과, 하부전극(7) 및 상부전극(9)에 도달하는 콘택트구멍(13)을 통상의 에칭기술을 사용해서 각각 형성한다. 그리고 콘택트구멍(12)의 내벽을 덮고, 또한 콘택트구멍(12)의 바닥부에서 확산층(3)과 접촉하도록, 또 콘택트구멍(12)의 내벽을 덮고, 또한 콘택트구멍(13)의 바닥부에서 하부전극(7) 및 상부전극(9)과 접촉하도록, 티탄-텅스텐 합금의 확산장벽층(17)을 형성한다. 이 확산장벽층(17)의 형성은, 티탄-텅스텐 합금의 타겟을 사용하여, 10Torr의 아르곤가스속에서 스퍼터링하는 방법으로 행하였다.
다음에, 확산장벽층(17)위에 알루미늄의 배선층(14),(15)을 통상의 스퍼터링법에 의해, 독립 및 선택적으로 형성한다. 배선층(14),(15)이 형성된 실피콘기판(1)을, 배선층(14)과 확산층(3)과의 계면을 오믹접촉으로 하기위하여, 수소를 함유한 불화성가스속에서 열처리한다. 그리고, 트랜지스터나 커패시터를 덮도록 실피콘기판(1)위의 전체면에, 질화실리콘의 보호막(16)을 형성한다.
이와같은 제조방법에 의해, 확산장벽층(17)의 두께를 150nm에서 350nm까지의 범위에서 바꾸고, 또한 열처리온도를 200℃에서 450℃의 범위에서 바꾼 여러 가지의 샘플을 제작하였다. 단, 확산장벽층(17)의 두께가 200nm이상의 샘플에 대해서는, 두께가 150nm에 도달한 시점에서 일단 스퍼터링을 중단해서 진공화 및 아르곤가스 도입을 행하고, 그후 스퍼터링을 재개해서 소정의 두께로 하는 방법에 의해서 확산장벽층(17)을 형성하였다.
이를 샘플에 대해서, 하부전극(7) 및 상부전극(9)과 배선층(15)이 접촉하는 콘택트구멍(13)의 바닥부를 현미경에 의해 관찰해서 백금과 알루미늄과의 반응의 유무를 조사하고, 콘택트구멍(13)에 있어서의 도통불량을 조사하였다. 그 결과를 제2도에 표시한다.
제2도에 있어서, 종축은 콘택트구멍(13)에 있어서의 도통불량의 발생율을 포새하고, 횡축은 티탄-텅스텐 합금으로 이루어지는 확산장벽층(17)의 막두께를 표시한다. 단, 도통불량의 발생율은, 각 샘플에 있어서, 직경 3㎛의 콘택트구멍(13) 약 60개에 대하여, 도통불량이 발생한 콘택트구멍의 수의 비율로 표시하고 있다.
이 결과로부터 명백한 바와같이, 어느 열처리온도에 있어서도, 확산장벽층(17)의 막두께가 150nm로부터 증가되면 도통불양의 발생율은 감소하는 경향이 있다.
그리고, 막두께가 200nm에서 300nm의 범위인때에 그 발생율은 거의 최소가 된다. 그러나 막두께가 300nm를 초과하면 발생율은 증가로 전환된다. 따라서, 확산장벽층(17)의 막두께는 200nm에서 300nm의 범위가 바람직하다.
열처리온도에 대한 도통불량발생율의 변화는, 어느 막두께에 있어서도, 열처리온도가 450℃에서부터 낮아지면 그 발생율은 감소하는 경향이 있다. 그리고, 열처리온도가 420℃의 경우, 막두께가 200nm에서 300nm의 범위에 있을때는 발생율이 2%이하로 되어, 작은 발생율을 표시한다.
또, 열처리온도가 380℃이하가 되면, 막두께가 150nm에서 300nm의 범위에서 있는 경우는, 발생율은 1%이하가 되어, 극히 작아진다. 특히, 막두께가 200nm에서 300nm의 범위에 있는 경우는 발생율이 0%로 되어, 도통은 전혀 발생하지 않는다. 한편, 막두께가 350nm가 되면, 내부응력에 의한 것으로 생각되는 균열이 확산장벽층(17)에 다수발생하고, 도통불량을 일으킨 콘택트구멍이 인지되었다.
또한, 열처리온도가 300℃보다 낮아지면 배선층(14)과 확산층(3)과의 계면이 오믹접촉으로 되지 않기 때문에, 300℃이상에서 열처리할 필요가 있다.
다음에, 콘택트구멍(13)에 있어서의 확산장벽층(17)의 결정상태를 관찰한 결과를 제3도 및 제4도에 표시한다. 제3도는, 확산장벽층(17)의 막두께가 150nm의 것을 450℃에서 열처리한 샘플에 있어서 접속불량이 인지된 콘택트구멍(13)의 모식단면도이며, 제4도는, 막두께가 250nm의 것을 380℃에서 열처리한 샘플의 콘택트구멍(13)의 모식단면도이다.
제3도에 표시한 바와같이, 접속불량이 발생한 콘택트구멍(13)에 있어서의 확산장벽층(17)에서는, 상부전극(9)의 표면에 대해서 수직방향으로 성장된 기동형상 결정구조가 관찰되었다. 이 확산장벽층(17)에서는, 수직방향을 따른 결정입계가 많고, 수평방향으로 평행한 결정입계가 극히 적다. 이 때문에, 백금과 알루미늄과의 확산이 결정입계를 따라서 용이하게 일어나고, 접속불량이 야기하는 Al2Pt가 생생된 것이라고 생각된다.
한편, 제4도에 표시한 바와같이, 접속불량이 없는 콘택트구멍(13)에 있어서는 확산장벽층(17)에서는, 상부전극(9)의 표면근처에 기동형상결정구조가 관찰되지만, 배선층(15)의 표면근처에서는 결정배량이 없는 입자형상결정구조의 층형상영역이 형성되어 있는 것이 확인되었다. 이 확산장벽층(17)에서는, 입자형상결정구조의 층형상영역이 형성되어 있기 때문에, 수평방향으로 평행한 결정입계가 매우 많다. 따라서, 이 수평방향으로 평행한 결정입계가 백금과 알루미늄과의 확산을 방해하기 때문에, Al2Pt가 생성되기 어렵다고 생각된다.
이와같이, 확산장벽층(17)내에 입자형상결정구조의 층형상영역이 형성하므로써, 콘택트구멍(13)에 있어서 접속불량의 발생을 현저하게 억제할 수 있다. 그리고, 이 입자형상결정구조의 층형상영역을 얻기 위해서는, 확산장벽층(17)의 두께를 200∼300nm로 하는 것이 바람직하며, 또, 소정의 두께에 도달할때까지 연속적으로 스퍼터링하는 것이 아니고 단속적으로 스퍼터링하는 쪽이 바람직하다. 또, 300∼420℃의 온도범위에서 열처리하면 Al2Pt가 생성되기 어렵고, 특히 380℃이하의 열처리온도에서는 Al2Pt가 매우 생성되기 어렵다.
다음에, 2층의 확산장벽층을 형성한 경우에 대해서, 제5도 및 제6도를 참조하면서 설명한다.
먼저, 상기의 실시예와 마찬가지의 방법에 의해, 실리콘기판(1)위에 트랜지스터 및 커패시터를 형성하고, 또 콘택트구멍(12),(13)을 가진 제2의 절연막(11)을 형성한다.
다음에, 콘택트구멍(12)의 내벽을 덮고, 또한 콘택트구멍(12)의 바닥부에서 확산층(3)과 접촉하도록, 또 콘택트구멍(12)의 내벽을 덮고, 또한 콘택트구멍(13)의 바닥부에서 하부전극(7) 및 상부전극(9)과 접촉하도록, 티탄-텅스텐 합금으로 이루어지는 두께 100nm의 제1의 확산장벽층(17a)을 아르곤가스속 스퍼터링법에 의해 형성한다. 그리고, 이 실리콘기판을 대기속으로 꺼낸후, 별도의 스퍼터링장치에 삽입하고, 제1의 확산장벽층(17a)위에 이것과 동일한 합금으로 이루어진 두께 150nm의 제2의 확산장벽층(17b)을 스퍼터링법에 이해 형성한다.
다음에, 제2의 확산장벽층(17b)위에 알루미늄의 배선층(14),(15)을 통상의 스퍼터링법에 의해, 독립 및 선택적으로 형성한다. 배선층(14),(15)이 형성된 실피콘기판(1)을 배선층(14)과 확산층(3)과의 계면을 오믹접촉 하기 위하여, 수소를 함유한 불활성가스분위기속 350℃의 온도에서 열처리한다. 그리고, 트랜지스터나 커패시터를 덮도록 실리콘기판(1)위의 전체면에, 질화실리콘의 보호막(16)을 형성한다.
이와같이 해서 제작된 샘플에서는, 콘택트구멍(13)에 있어서의 도통불량의 발생은 인지되지 않았다. 이 샘플의 콘택트구멍(13)에 있어서의 확산장벽층(17a),(17b)의 결정상태의 관찰결과를 제6도에 표시한다. 상부전극(9)에 접촉하는 제1의 확산장벽층(17a)은 기동형상결정구조를 가지나, 베선층(15)과 접촉하는 제2의 확산장벽층(17b)은 입자형성결정구조로 되어 있다.
이와같이, 확산장벽층을 2회의 공정으로 나누어서 형성하므로서, 입자형성결정구조를 가진 확산장벽층을 용이하게 얻을 수 있다. 또, 확산장벽층을 3회이상의 공정으로 나누어서 형성해도, 입자형성결정구조를 가진 확산장벽층을 용이하게 얻을 수 있다.
또한, 제 1 및 제 2 의 확산장벽층(17a),(17b)의 합계 막두께는 200∼300nm의 범위가 바람직하다. 이 합계 막두께가 200보다 얇으면 제2의 확산장벽층(17b)에 의한 백금 및 알루미늄의 확산방지효과가 작고, 300nm를 초과하면 확산장벽층(17a),(17b)에 균열이 발생하기 쉽게 된다.
또, 제1의 확산장벽층(17a)의 막두께 보다 제2의 확산장벽층(17b)의 막두께를 두껍게 하는 쪽이, 제2의 확산장벽층(17b)의 막두께가 확산장벽층(17a),(17b)의 합계 막두께의 1/2∼2/3의 범위에 있으면, 보다 적절하다. 예를 들면, 합계 막두께가 200∼300nm일때, 제2의 확산장벽층(17b)의 막두께는 100∼200nm인 것이 바람직하다.
열처리온도는, 이 2층의 확산장벽층을 형성하였을 경우도, 420℃를 초과하면 Al2Pt가 생성되기 쉽게 되기 때문에, 300∼420℃의 온도범위가 적절하다.
특히 380℃이하의 경우는, Al2Pt가 매우 생성되기 어렵다.
본 발명은, 상기 실시예에 한정되는 것은 아니며, 여러 가지의 변형예가 가능한 것을 말할것도 없다. 예를들면, 바람직한 일실시예로서 확산장벽층의 재료로 티탄-텅스텐 합금을 사용한 예를 표시하였으나, 티탄-텅스텐 대신에 질화티탄-텅스텐 또는 질화티탄을 사용할 수도 있다. 또, 확산장벽층의 형성을 스퍼터링법을 사용한 예를 표시하였으나, 전자빔중착법을 사용해도 된다.
상기 실시예에서는, 배선층의 재료로 알루미늄을 사용하였으나, 알루미늄을 주체로 하는 합금을 사용해도 된다. 또, 커패시터의 전극재료로서 백금을 사용하였으나, 백금을 주체로한 합금을 사용하는 것도 가능하다. 또, 커패시터의 유전체막으로 티탄산스트론튬계재료를 사용한 예를 표시하였으나, 티탄산바륨, PZT, PLZT등의 고유전압을 가진 금속산화물재료를 사용해도 된다.
따라서, 본 발명의 참정신 및 범위내에 존재하는 변형예는, 모두 다음의 특허청구의 범위에 포함되는 것이다.
Claims (12)
- 집적회로가 형성되어 있는 기판과; 상기 기판위에 형성된 제 1의 절연막; 상기 제 1의 절연막위에 형성된 하부전극, 상기 하부전극위에 형성된 고유전율을 가진 유전체막 및 상기 유전체막위에 형성된 상부전극으로 이루어진 커패시터와; 상기 커패시터를 덮고, 상기 하부전극 및 상기 상부전극에 각각 도달하는 콘택트구멍을 가진 제 2의 절연막과; 적어도 상기 콘택트구멍의 내벽을 덮고, 상기 콘택트구멍의 바닥부에서 상기 하부전극 및 상부전극에 접촉하는 확산장벽층과; 상기 확산장벽층위에 형성된 배선층으로 이루어진 반도체장치이고, 상기 확산장벽층이 서로 다른 결정구조의 제 1의 확산장벽층과 제 2의 확산장벽층의 적어도 2층으로 이루어지고, 상기 제 1 및 제 2의 확산장벽층을 개재해서 상기 하부전극 또는 상기 상부전극과 상기 배선층이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제 2의 확산장벽층이 상기 배선층과 접속하고, 또한 입자형상결정구조를 가진 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 제 1의 확산장벽층의 두께와 상기 제 2의 확산장벽층의 두께와의 합계두께가 200nm내지 300nm의 범위에 있는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 제 2의 장벽층의 두께가 , 상기 제 1의 확산장벽층의 두께보다도 두꺼운 것을 특징으로 하는 반도체장치.
- 집적회로가 형성되어 있는 기판위에 제 1의 절연막을 형성하는 공정과; 상기 제 1의 절연막위에, 하부전극과 고유전율을 가진 유전체막과 상부전극으로 이루어진 커패시터를 형성하는 공정과; 상기 커패시터를 덮는 제 2의 절연막을 형성하는 공정과; 제 2의 절연막에 상기 하부전극 및 상기 상부전극에 각각 도달하는 콘택트구멍을 형성하는 공정과; 적어도 상기 콘택트구멍의 내벽을 덮고, 상기 콘택트구멍의 바닥부에서 상기 하부전극 및 상기 상부전극에 접촉하는 확산장벽층을 형성하는 공정과; 상기 확산장벽층위에 배선을 형성하는 공정과; 300℃ 내지 420℃의 온도범위에서 열처리하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 열처리온도가, 300℃ 내지 380℃의 범위에 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 확산장벽층의 두께를 200nm로부터 300nm의 범위에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 확산장벽층을 형성하는 상기 공정이, 상기 하부전극 및 상기 상부전극에 접촉되는 제 1의 확산장벽층을 형성하는 공정과, 상기 제 1의 확산장벽층위에 제 2의 확산장벽층을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제8항에 있어서, 상기 제 1의 확산장벽층의 두께와 제 2의 확산장벽층의 두께와의 합계 두께를 200nm 내지 300nm의 범위에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제8항에 있어서, 상기 제 1의 확산장벽층의 두께를 제 1의 확산장벽층의 두께보다 두껍게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 집적회로가 형성되어 있는 기판과; 상기 기판위에 형성된 제 1의 절연막과; 상기 제 1의 절연막위에 형성된 하부전극, 상기 하부전극위에 형성된 고유전율을 가진 유전체막 및 상기 유전체막위에 형성된 상부전극으로 이루어진 커패시터와; 상기 커패시터를 덮고, 상기 하부전극 및 상기 상부전극에 각각 도달하는 콘택트구멍을 가진 제 2의 절연막과, 적어도 상기 콘택트구멍의 내벽을 덮고, 상기 콘택트구멍의 바닥부에서 상기 하부전극 및 상기 상부전극에 접촉하는 확산장벽층과; 상기 확산장벽층위에 형성된 배선층으로 이루어진 반도체장치이고, 상기 콘택트구멍의 바닥부에 있는 상기 확산장벽층에서 상기 하부전극과 접촉하는 부분과 상기 상부전극과 접촉하는 부분이 서로 다른 결정구조를 가지고, 상기 확산장벽층을 개재해서 상기 하부전극 또는 상기 상부전극과 상기 배선층이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제12항에 있어서, 상기 확산장벽층이 20nm 내지 300nm의 범위의 두께를 가지는 것을 특징으로 하는 반도체장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94-146265 | 1994-06-28 | ||
| JP6146265A JP3045928B2 (ja) | 1994-06-28 | 1994-06-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960002804A KR960002804A (ko) | 1996-01-26 |
| KR100187601B1 true KR100187601B1 (ko) | 1999-06-01 |
Family
ID=15403835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950017339A KR100187601B1 (ko) | 1994-06-28 | 1995-06-24 | 반도체장치 및 그 제조방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5627391A (ko) |
| EP (1) | EP0690507B1 (ko) |
| JP (1) | JP3045928B2 (ko) |
| KR (1) | KR100187601B1 (ko) |
| CN (1) | CN1076875C (ko) |
| DE (1) | DE69522514T2 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505605B1 (ko) * | 1998-06-15 | 2005-09-26 | 삼성전자주식회사 | 금속막-절연막-금속막 구조의 커패시터 제조방법 |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0731982B1 (en) * | 1992-07-04 | 1999-12-01 | Trikon Equipments Limited | A method of treating a semiconductor wafer |
| US5858880A (en) * | 1994-05-14 | 1999-01-12 | Trikon Equipment Limited | Method of treating a semi-conductor wafer |
| JP3599199B2 (ja) * | 1994-08-31 | 2004-12-08 | 富士通株式会社 | 多層配線を有する半導体装置の製造方法 |
| EP0740347B1 (de) * | 1995-04-24 | 2002-08-28 | Infineon Technologies AG | Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung |
| JP2867934B2 (ja) * | 1996-01-04 | 1999-03-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5716875A (en) * | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| US6815762B2 (en) * | 1997-05-30 | 2004-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines |
| JP2954877B2 (ja) * | 1996-06-18 | 1999-09-27 | 松下電子工業株式会社 | 容量素子の製造方法 |
| SE520173C2 (sv) * | 1997-04-29 | 2003-06-03 | Ericsson Telefon Ab L M | Förfarande för tillverkning av en kondensator i en integrerad krets |
| JPH1117124A (ja) * | 1997-06-24 | 1999-01-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3456391B2 (ja) * | 1997-07-03 | 2003-10-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| EP0893832A3 (en) | 1997-07-24 | 1999-11-03 | Matsushita Electronics Corporation | Semiconductor device including a capacitor device and method for fabricating the same |
| US5910880A (en) | 1997-08-20 | 1999-06-08 | Micron Technology, Inc. | Semiconductor circuit components and capacitors |
| US6184551B1 (en) * | 1997-10-24 | 2001-02-06 | Samsung Electronics Co., Ltd | Method of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs |
| US6569746B2 (en) | 1997-10-30 | 2003-05-27 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs |
| JP3165093B2 (ja) * | 1997-11-13 | 2001-05-14 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| US6329681B1 (en) * | 1997-12-18 | 2001-12-11 | Yoshitaka Nakamura | Semiconductor integrated circuit device and method of manufacturing the same |
| US6320213B1 (en) * | 1997-12-19 | 2001-11-20 | Advanced Technology Materials, Inc. | Diffusion barriers between noble metal electrodes and metallization layers, and integrated circuit and semiconductor devices comprising same |
| KR100252854B1 (ko) * | 1997-12-26 | 2000-04-15 | 김영환 | 반도체 메모리 장치 및 그 제조방법 |
| KR100465854B1 (ko) * | 1997-12-27 | 2005-05-20 | 주식회사 하이닉스반도체 | 고유전체캐패시터의하부전극장벽막형성방법 |
| US6162744A (en) * | 1998-02-28 | 2000-12-19 | Micron Technology, Inc. | Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers |
| US6191443B1 (en) | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
| US6229167B1 (en) * | 1998-03-24 | 2001-05-08 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6156638A (en) | 1998-04-10 | 2000-12-05 | Micron Technology, Inc. | Integrated circuitry and method of restricting diffusion from one material to another |
| US6730559B2 (en) | 1998-04-10 | 2004-05-04 | Micron Technology, Inc. | Capacitors and methods of forming capacitors |
| US6165834A (en) * | 1998-05-07 | 2000-12-26 | Micron Technology, Inc. | Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell |
| US6255186B1 (en) | 1998-05-21 | 2001-07-03 | Micron Technology, Inc. | Methods of forming integrated circuitry and capacitors having a capacitor electrode having a base and a pair of walls projecting upwardly therefrom |
| US6232131B1 (en) * | 1998-06-24 | 2001-05-15 | Matsushita Electronics Corporation | Method for manufacturing semiconductor device with ferroelectric capacitors including multiple annealing steps |
| US5918120A (en) * | 1998-07-24 | 1999-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines |
| JP3533968B2 (ja) | 1998-12-22 | 2004-06-07 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR100280288B1 (ko) * | 1999-02-04 | 2001-01-15 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
| KR100349642B1 (ko) * | 1999-06-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 및 그 제조 방법 |
| JP3353833B2 (ja) * | 1999-07-09 | 2002-12-03 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100326253B1 (ko) * | 1999-12-28 | 2002-03-08 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
| US7005695B1 (en) | 2000-02-23 | 2006-02-28 | Micron Technology, Inc. | Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region |
| JP3449333B2 (ja) | 2000-03-27 | 2003-09-22 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3480416B2 (ja) | 2000-03-27 | 2003-12-22 | セイコーエプソン株式会社 | 半導体装置 |
| JP2001284526A (ja) * | 2000-03-28 | 2001-10-12 | Nec Yamagata Ltd | 半導体集積回路用ｍｉｍ容量装置 |
| JP3450262B2 (ja) * | 2000-03-29 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 回路製造方法、回路装置 |
| JP4390367B2 (ja) * | 2000-06-07 | 2009-12-24 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6750113B2 (en) * | 2001-01-17 | 2004-06-15 | International Business Machines Corporation | Metal-insulator-metal capacitor in copper |
| KR100410716B1 (ko) * | 2001-03-07 | 2003-12-18 | 주식회사 하이닉스반도체 | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 |
| US8114418B2 (en) * | 2001-06-21 | 2012-02-14 | Dynavax Technologies Corporation | Chimeric immunomodulatory compounds and methods of using the same—IV |
| JP2003204043A (ja) * | 2001-10-24 | 2003-07-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4005805B2 (ja) * | 2001-12-17 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| US6719015B2 (en) * | 2002-01-04 | 2004-04-13 | Ppl Technolgies, L.L.C. | Apparatus and process for manufacturing a filled flexible pouch |
| US6900106B2 (en) * | 2002-03-06 | 2005-05-31 | Micron Technology, Inc. | Methods of forming capacitor constructions |
| US7102367B2 (en) * | 2002-07-23 | 2006-09-05 | Fujitsu Limited | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
| JP4500262B2 (ja) | 2003-09-05 | 2010-07-14 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2005116756A (ja) * | 2003-10-07 | 2005-04-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CN100530615C (zh) * | 2004-11-24 | 2009-08-19 | 鸿富锦精密工业（深圳）有限公司 | 散热装置及其制备方法 |
| DE102007035834A1 (de) * | 2007-07-31 | 2009-02-05 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit lokal erhöhtem Elektromigrationswiderstand in einer Verbindungsstruktur |
| US8883592B2 (en) * | 2011-08-05 | 2014-11-11 | Silicon Storage Technology, Inc. | Non-volatile memory cell having a high K dielectric and metal gate |
| KR102274369B1 (ko) | 2013-09-23 | 2021-07-07 | 삼성전자주식회사 | 진공 청소기 |
| CN104746006B (zh) * | 2013-12-31 | 2017-06-06 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 可调节TiW薄膜应力的TiW薄膜的磁控溅射制备工艺 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4141022A (en) * | 1977-09-12 | 1979-02-20 | Signetics Corporation | Refractory metal contacts for IGFETS |
| US5266829A (en) * | 1986-05-09 | 1993-11-30 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
| US5005102A (en) * | 1989-06-20 | 1991-04-02 | Ramtron Corporation | Multilayer electrodes for integrated circuit capacitors |
| JPH0493065A (ja) * | 1990-08-09 | 1992-03-25 | Seiko Epson Corp | 半導体装置の構造及び製造方法 |
| KR100266046B1 (ko) * | 1990-09-28 | 2000-09-15 | 야스카와 히데아키 | 반도체장치 |
| DE69213094T2 (de) * | 1991-05-08 | 1997-03-06 | Philips Electronics Nv | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Kondensator mit einem ferroelektrischen Dieletrikum und Halbleiteranordnung mit einem derartigen Kondensator |
| US5191510A (en) * | 1992-04-29 | 1993-03-02 | Ramtron International Corporation | Use of palladium as an adhesion layer and as an electrode in ferroelectric memory devices |
| JP2762851B2 (ja) * | 1992-07-27 | 1998-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| EP0738009B1 (en) * | 1993-08-05 | 2003-05-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having capacitor |
| US5443688A (en) * | 1993-12-02 | 1995-08-22 | Raytheon Company | Method of manufacturing a ferroelectric device using a plasma etching process |
| JP2875733B2 (ja) * | 1994-02-15 | 1999-03-31 | 松下電子工業株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-06-28 JP JP6146265A patent/JP3045928B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-01 EP EP95108423A patent/EP0690507B1/en not_active Expired - Lifetime
- 1995-06-01 DE DE69522514T patent/DE69522514T2/de not_active Expired - Fee Related
- 1995-06-20 US US08/492,913 patent/US5627391A/en not_active Expired - Fee Related
- 1995-06-24 KR KR1019950017339A patent/KR100187601B1/ko not_active IP Right Cessation
- 1995-06-28 CN CN95107541A patent/CN1076875C/zh not_active Expired - Fee Related
-
1997
- 1997-02-19 US US08/803,144 patent/US5837591A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505605B1 (ko) * | 1998-06-15 | 2005-09-26 | 삼성전자주식회사 | 금속막-절연막-금속막 구조의 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69522514D1 (de) | 2001-10-11 |
| EP0690507B1 (en) | 2001-09-05 |
| CN1076875C (zh) | 2001-12-26 |
| JPH0817759A (ja) | 1996-01-19 |
| US5837591A (en) | 1998-11-17 |
| EP0690507A1 (en) | 1996-01-03 |
| US5627391A (en) | 1997-05-06 |
| CN1128406A (zh) | 1996-08-07 |
| KR960002804A (ko) | 1996-01-26 |
| JP3045928B2 (ja) | 2000-05-29 |
| DE69522514T2 (de) | 2002-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100187601B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3383188B2 (ja) | 強誘電体キャパシタデバイスおよびその製造方法 | |
| US5929475A (en) | Capacitor for integrated circuit and its fabrication method | |
| US6590252B2 (en) | Semiconductor device with oxygen diffusion barrier layer termed from composite nitride | |
| US6472754B2 (en) | Semiconductor device with improved arrangements to avoid breakage of tungsten interconnector | |
| US5459353A (en) | Semiconductor device including interlayer dielectric film layers and conductive film layers | |
| US7981761B2 (en) | Method of manufacturing semiconductor device having MIM capacitor | |
| US9559058B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100285871B1 (ko) | 강유전체를 가진 캐패시터를 포함하는 반도체 디바이스 및 그의 제조방법 | |
| EP0697718B1 (en) | Method of making electrical connections to materials with high dielectric constant | |
| JP2002530862A (ja) | 水素ダメージを受けた強誘電体膜の不活性ガス回復アニーリング | |
| JPH09331031A (ja) | 強誘電体を用いた半導体集積回路とその製造方法 | |
| JP3547364B2 (ja) | 半導体装置の製造方法 | |
| US6670668B2 (en) | Microelectronic structure, method for fabricating it and its use in a memory cell | |
| JP2003068993A (ja) | 半導体装置およびその製造方法 | |
| JPH0794680A (ja) | 半導体装置の製造方法 | |
| US6303952B1 (en) | Contact structure with an oxide silicidation barrier | |
| KR100406092B1 (ko) | 캐패시터 및 그 제조 방법 | |
| JP2751864B2 (ja) | 酸素拡散バリア性電極とその製造方法 | |
| US6238932B1 (en) | Method for fabricating reliable multilayer bottom electrode for ferroelectric capacitors | |
| US6839220B1 (en) | Multi-layer barrier allowing recovery anneal for ferroelectric capacitors | |
| JPH1022464A (ja) | 半導体装置およびその製造方法 | |
| KR20000048523A (ko) | 메모리 커패시터의 백금 및 비금속으로 이루어진 다층 전극 | |
| JPH09223777A (ja) | 白金薄膜，半導体装置及びその製造方法 | |
| JPH06188367A (ja) | 半導体集積回路用受動素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050103 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |