JP4005805B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 40
- 239000011229 interlayer Substances 0.000 claims description 63
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 57
- 239000003990 capacitor Substances 0.000 claims description 57
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 57
- 238000003860 storage Methods 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 33
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 229910052707 ruthenium Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 29
- 239000010410 layer Substances 0.000 claims description 25
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 22
- 239000010936 titanium Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000010948 rhodium Substances 0.000 claims description 10
- 229910003077 Ti−O Inorganic materials 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910052788 barium Inorganic materials 0.000 claims description 7
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 229910052712 strontium Inorganic materials 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 claims description 6
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052741 iridium Inorganic materials 0.000 claims description 5
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052762 osmium Inorganic materials 0.000 claims description 5
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910052702 rhenium Inorganic materials 0.000 claims description 5
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 claims description 5
- 229910052703 rhodium Inorganic materials 0.000 claims description 5
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 claims description 5
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 5
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 4
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 3
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims 2
- 229910052797 bismuth Inorganic materials 0.000 claims 1
- IVUXZQJWTQMSQN-UHFFFAOYSA-N distrontium;oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[O-2].[O-2].[Sr+2].[Sr+2].[Ta+5].[Ta+5] IVUXZQJWTQMSQN-UHFFFAOYSA-N 0.000 claims 1
- 230000002265 prevention Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 339
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 38
- 229910052814 silicon oxide Inorganic materials 0.000 description 38
- 238000004519 manufacturing process Methods 0.000 description 36
- 238000000034 method Methods 0.000 description 30
- 238000001020 plasma etching Methods 0.000 description 25
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 18
- 238000005530 etching Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- 229910052721 tungsten Inorganic materials 0.000 description 11
- 239000010937 tungsten Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000011534 incubation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- -1 Sr-Ru-O (SRO) Inorganic materials 0.000 description 1
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、DRAM(Dynamic Random Access Memory)の信頼性を向上させるための技術に関するものである。
【０００２】
【従来の技術】
近年の半導体装置における微細化技術の進展には目覚ましいものがある。特にDRAMにおける微細化技術は、以前にも増して加速している。そのため、限られた占有面積の中で十分なキャパシタ容量を確保するために、セルキャパシタのキャパシタ絶縁膜に高誘電体材料を使用することが検討されている。更に、従来のシリコン電極に代わって、高誘電体材料の特性を最大限に発揮できるメタル電極の開発が進められている。
【０００３】
上記のような高誘電体材料によるキャパシタ絶縁膜とメタル電極とを有するキャパシタ構造についての提案が、例えばY.Fukuzumiらによる、IEDM 2000 p793, “Liner-Supported Cylinder(LSC) Technology to realize Ru/Ta2O5/Ru Capacitor for Future DRAMs”に為されている。ここでは、Ru/Ta2O5/Ru構造のMIMキャパシタが提案されている。
【０００４】
【発明が解決しようとする課題】
上記提案の構造によれば、ライナー材を用いることにより、ルテニウムによるストレージノード電極と層間絶縁膜との間の密着性を向上させている。そのため、ストレージノード電極と層間絶縁膜との間に例えばウェットエッチング液が染み込む等を防止出来る。しかしながらその反面、ライナー材の堆積工程・剥離工程等が必要となり、プロセス数が増加してしまうという問題があった。
【０００５】
また、ライナー材は対酸化バリア性が十分でない。従って、酸素雰囲気中で行われるTa2O5膜の堆積時や高温のアニール工程等において、セルキャパシタ直下のプラグ材が酸化・劣化する場合がある。その結果、メモリセルの信頼性が悪化するという問題があった。
【０００６】
この発明は、製造プロセスを簡略化出来、また信頼性を向上できる半導体装置を提供する。
【０００７】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、半導体基板上に設けられたＭＯＳトランジスタと、前記ＭＯＳトランジスタを被覆するようにして前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、該層間絶縁膜に達する開口部を有する第１絶縁膜と、前記開口部に少なくとも一部が埋め込まれるようにして設けられ、金属元素を含む第１導電膜と、前記第１導電膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第２導電膜と、前記層間絶縁膜と前記第１絶縁膜との間に、前記第１絶縁膜と異なる材料により形成され、前記第１導電膜に接する第３絶縁膜とを具備し、前記第１絶縁膜及び前記第２絶縁膜は、アルミニウム（Al）、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物と、強誘電体とのいずれかを材料に用いて形成され、前記第１導電膜は、ルテニウム（Ru）、白金（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミウム（Os）、ロジウム（Rh）、及びレニウム(Re)、これらを含む合金、並びにこれらの導電性金属酸化物のいずれかを材料に用いて形成され、前記第１、第２絶縁膜は同一の材料である。
【０００９】
更にこの発明の一態様に係る半導体装置は、半導体基板上に複数設けられたセルトランジスタと、前記セルトランジスタを被覆するようにして前記半導体基板上に設けられた層間絶縁膜と、前記セルトランジスタに電気的にそれぞれ接続されるようにして前記層間絶縁膜内に設けられた複数のコンタクトプラグと、前記層間絶縁膜に達し且つ前記コンタクトプラグ上面を露出させる開口部を有するようにして前記層間絶縁膜上に設けられた第１絶縁膜と、前記開口部に少なくとも一部が埋め込まれるようにして設けられ、それぞれ前記コンタクトプラグに電気的に接続されたストレージノード電極、前記ストレージノード電極上に設けられたキャパシタ絶縁膜、及び前記キャパシタ絶縁膜上に設けられたプレート電極を有する複数のセルキャパシタと、前記層間絶縁膜と前記第１絶縁膜との間に、前記第１絶縁膜と異なる材料により形成され、前記ストレージノード電極に接する第２絶縁膜とを具備し、第１絶縁膜及び前記キャパシタ絶縁膜は、アルミニウム（Al）、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物と、強誘電体とのいずれかを材料に用いて形成され、前記ストレージノード電極は、ルテニウム（Ru）、白金（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミウム（Os）、ロジウム（Rh）、及びレニウム(Re)、これらを含む合金、並びにこれらの導電性金属酸化物のいずれかを材料に用いて形成され、前記第１絶縁膜と前記キャパシタ絶縁膜とは同一の材料である。
【００１３】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
この発明の第１の実施形態に係る半導体装置について、図１及び図２を用いて説明する。図１は、セルキャパシタに両面シリンダ型のスタック・キャパシタ構造を採用したDRAMの平面図であり、図２は図１におけるX1-X1’線方向に沿った断面図である。
【００１５】
図示するように、シリコン基板10中にはメモリセルを形成すべき複数の素子領域AAが千鳥状に配置されている。図１において斜線で囲まれた領域が素子領域AAを示している。素子領域AA以外の領域には素子分離領域STIが設けられている。
【００１６】
また、シリコン基板10上にはゲート電極11がゲート絶縁膜12を介在して設けられている。ゲート電極11は、例えば多結晶シリコン膜11a及びタングステン膜（W）11bの２層構造である。また、ゲート電極11は素子領域AAの長手方向に直交する方向に、複数の素子領域AAを跨ぐようにしてストライプ状に設けられている。そして、このゲート電極11がワード線WLとして機能し、図示せぬロウデコーダに接続される。更に、シリコン基板10内にソース、ドレイン領域となる不純物拡散層（図示せず）が選択的に設けられることにより、セルトランジスタが形成される。
【００１７】
そして、シリコン窒化膜13が上記セルトランジスタのゲート電極11上面及び側面を被覆している。更に全面に層間絶縁膜14がシリコン窒化膜13上面に達する膜厚に設けられている。この層間絶縁膜14中には、セルトランジスタのソース・ドレイン領域にそれぞれ接続されたセルコンタクトプラグ15、16が設けられている。
【００１８】
層間絶縁膜14及びシリコン窒化膜13上にはメタル拡散バリア膜17が設けられ、更に層間絶縁膜18が設けられている。メタル拡散バリア膜17は例えばシリコン窒化膜である。層間絶縁膜18内には、コンタクトプラグ16に達するビット線コンタクトプラグ19が設けられている。ビット線コンタクトプラグ19は、コンタクトプラグ16とビット線BLとを接続するためのもので、例えばTiN/Ti積層構造であるバリアメタル膜19a及びタングステン膜19bから形成される。このビット線コンタクトプラグ19と層間絶縁膜18及びメタル拡散バリア膜17との間には側壁絶縁膜20が設けられている。側壁絶縁膜20は例えばシリコン窒化膜である。
【００１９】
層間絶縁膜18上にはビット線BLとなる金属配線層21が設けられ、金属配線層21上にはシリコン窒化膜22が設けられている。このビット線BLは、ワード線WLに直交する方向にストライプ状に設けられている。そして、複数のビット線コンタクトプラグ19と電気的に接続され、図示せぬカラムセレクタに接続される。なお、隣接するビット線BL間の層間絶縁膜18上には、シリコン酸化膜（図示せず）がシリコン窒化膜22の上面に達する膜厚に設けられている。
【００２０】
更に、上記シリコン酸化膜、層間絶縁膜18及びメタル拡散バリア膜17を貫通するようにして、コンタクトプラグ15に達するノードコンタクトプラグ23が設けられている。ノードコンタクトプラグ23は、コンタクトプラグ15とセルキャパシタのストレージノード電極とを接続するためのもので、例えばシリコン窒化膜23a、23bの積層構造を有している。なお、ノードコンタクトプラグ23は内部に空洞領域を有しており、この空洞領域内部にはシリコン窒化膜24及びタンタル酸化膜（Ta2O5膜）25が埋め込まれている。また、ノードコンタクトプラグ23の側壁には、例えばシリコン窒化膜による側壁絶縁膜26が設けられている。
【００２１】
そして、上記ノードコンタクトプラグ23上に、両面シリンダ型セルキャパシタのストレージノード電極27が設けられている。ストレージノード電極27は、例えばルテニウム（Ru）等の白金族元素を用いて形成され、上記ノードコンタクトプラグ23の空洞領域を埋め込んでいる。白金族元素をキャパシタ電極材料として用いるのは、キャパシタ絶縁膜となるTa2O5膜等の高誘電体膜・強誘電体膜の特性を最大限に発揮させるためである。
【００２２】
また、ストレージノード電極27が存在しないシリコン窒化膜22及びビット線BL間のシリコン酸化膜上には、エッチングストッパー膜としてのTa2O5膜24及びシリコン窒化膜25が設けられている。そして、キャパシタ絶縁膜30がストレージノード電極27上に設けられ、プレート電極31がキャパシタ絶縁膜30上に設けられることにより、両面シリンダ型のスタック・キャパシタが形成されている。なお、キャパシタ絶縁膜30は例えばTa2O5膜であり、プレート電極31はルテニウム膜である。
【００２３】
ところで、隣接するワード線WL間距離、ビット線BL幅、素子分離領域STI幅等は、一般的にプロセス上の最小加工寸法で設計される。すると、最小加工寸法をFで表せば、１つの素子領域AA内にはドレイン領域を共用する２つのセルトランジスタが設けられるから、素子領域AAの長手方向幅は5Fである。そして、その長手方向の直径が約3Fであるセルキャパシタが、ビット線BL方向で4Fの配置間隔で隣接するように、アレイ状に密集配置されている。
【００２４】
そして、上記プレート電極31上に例えばTa2O5膜等のプレート密着層32が設けられ、更に全面に層間絶縁膜33が設けられている。この層間絶縁膜33上には金属配線層34が設けられている。金属配線層は、例えばTiN膜34aとタングステン膜34bとの多層構造を有している。そして、層間絶縁膜33上に更に層間絶縁膜35が設けられることにより、DRAMが形成されている。
【００２５】
次に、上記構成のDRAMの製造方法について図３乃至図２３を用いて説明する。図１０、図１２及び図１８を除く図３乃至図２３はDRAMの製造工程を順次示す断面図であり、図１０は図９に、図１２は図１１に、図１８は図１７にそれぞれ対応する工程の断面斜視図である。
【００２６】
まず図３に示すように、シリコン基板10中におけるメモリセルアレイ領域に、素子分離領域STIを形成する。そして、周知の技術によりMOSトランジスタを形成する。すなわちシリコン基板10上に、ゲート絶縁膜12としてのシリコン酸化膜を例えば熱酸化法等により形成する。次に、ゲート絶縁膜12上に、多結晶シリコン膜11a及びタングステン膜11bを堆積する。そして、多結晶シリコン膜11a及びタングステン膜11bをパターニングすることにより、ストライプ状のゲート電極11を複数形成する。その後、イオン注入によりシリコン基板10中に不純物を選択的に導入して、ソース、ドレイン領域となる不純物拡散層（図示せず）を形成する。このようにして形成されたMOSトランジスタは、DRAMメモリセルのセルトランジスタとして機能する。次に、ゲート電極11上面及び側面に、シリコン窒化膜13を例えばCVD(Chemical Vapor Deposition)法等により形成する。
【００２７】
次に図４に示すように、シリコン窒化膜13を被覆するようにして、シリコン基板10上に層間絶縁膜としてのシリコン酸化膜14を形成する。その後、シリコン窒化膜13をストッパーに用いたCMP(Chemical Mechanical Polishing)法等により、シリコン窒化膜13上のシリコン酸化膜14を除去する。引き続き、リソグラフィ技術とエッチングを用いて、セルコンタクトプラグ形成領域のシリコン酸化膜14をゲート電極11に対して自己整合的に除去する。
【００２８】
次に図５に示すように、全面に砒素(As)添加されたアモルファスシリコンを堆積する。そして、シリコン窒化膜13上のアモルファスシリコンを例えばCMP法により除去することでセルコンタクトプラグ15、16を形成する。
【００２９】
次に図６に示すように、シリコン窒化膜13及びセルコンタクトプラグ15、16上に、メタル拡散バリア膜となるシリコン窒化薄膜17を形成する。更にシリコン窒化薄膜17上に、層間絶縁膜として例えばシリコン酸化膜18を形成する。そして、リソグラフィ技術とエッチングにより、セルコンタクトプラグ16直上（ビット線コンタクトプラグ形成領域）のシリコン酸化膜18を除去して開口部36を形成する。
【００３０】
次に図７に示すように、シリコン酸化膜18上及び開口部36内に側壁絶縁膜となるシリコン窒化薄膜20を形成する。そして、RIE(Reactive Ion Etching)法を用いたエッチバックを行うことにより、シリコン酸化膜18上及び開口部36底面上のシリコン窒化膜20及びシリコン窒化膜17を除去する。その結果、開口部36底部にはセルコンタクトプラグ16が露出する。
【００３１】
次に図８に示すように、シリコン酸化膜18上及び開口部36内に、バリアメタル膜となるTiN/Ti積層膜19aを形成する。引き続き、タングステン膜19bを形成することにより開口部36内を埋め込む。その後、CMP法等によりシリコン窒化膜18上のTiN/Ti積層膜19a及びタングステン膜19bを除去して開口部36内にのみ残存させることで、ビット線コンタクトプラグ19を形成する。
【００３２】
次に図９に示すように、シリコン酸化膜18上及びビット線コンタクトプラグ19上に、ビット線BLとなるタングステン膜21及びシリコン窒化膜22を形成する。そして、リソグラフィ技術とRIE法とを用いて、タングステン膜21及びシリコン窒化膜22をワード線WL（ゲート電極11）に対して垂直方向に延びるストライプ状にパターニングすることによりビット線BLを完成する。更に、ビット線BL上及びビット線BL間のシリコン酸化膜18上に、シリコン酸化膜をHDP(High Density Plasma)-CVD法等により堆積する。そして、タングステン膜21上のシリコン窒化膜22をストッパーに用いたCMP法により、シリコン窒化膜22上のシリコン酸化膜を除去する。この結果、図９に示す構造が完成する。図１０は、図９の工程時に対応する図１内の領域A1の断面斜視図である。図示するように、セルトランジスタのドレイン領域に接続するコンタクトプラグ16直上には、ワード線WLに直交するストライプパターンの金属配線層21（ビット線BL）及びシリコン窒化膜22が存在する。他方、セルトランジスタのソース領域に接続するコンタクトプラグ15直上には、ワード線WLに直交するストライプパターンのシリコン酸化膜37が存在し、隣接するビット線BL間の領域を埋め込んでいる。
【００３３】
次に図１１に示すように、リソグラフィ技術とエッチングにより、セルコンタクトプラグ15直上（ノードコンタクトプラグ形成領域）のシリコン酸化膜18、37を除去して開口部38を形成する。この工程では、シリコン窒化膜に対しては低エッチングレート、シリコン酸化膜に対しては高エッチングレートとなる選択エッチング法を用いることにより、開口部38をビット線BLに対して自己整合的に形成できる。図１２は、図１１の工程時に対応する図１内の領域A1の断面斜視図である。図示するように、ビット線BL間のシリコン酸化膜18、37中に、複数の開口部38が存在し、その底面にはシリコン窒化膜17が露出している。また開口部38のビット線BL側の側面には、ビット線BLとなる金属配線層21が露出している。従って、開口部38内にそのままノードコンタクトプラグを形成すると、ノードコンタクトプラグとビット線BLとがショートする。これを防止するために、図１３に示すように、シリコン酸化膜37上、シリコン窒化膜22上及び開口部38内に側壁絶縁膜となるシリコン窒化薄膜26を形成する。そして、RIE法を用いたエッチバックを行うことにより、シリコン酸化膜37上、シリコン窒化膜22上及び開口部36底面上のシリコン窒化膜26及びシリコン窒化膜17を除去する。その結果、開口部36底部にはセルコンタクトプラグ16が露出し、側面にのみシリコン窒化膜26が残存する。
【００３４】
次に図１４に示すように、シリコン酸化膜37上、シリコン窒化膜22上及び開口部38内に、例えばスパッタリング法によりTi膜を形成する。そして、アニール処理を行うと共に、表面を窒化させてTiN/Ti積層膜23aを形成する。引き続き、CVD法等によりTiN膜23bを形成することにより開口部38内を埋め込む。この際、TiN膜23bが開口部38を完全に埋め込まずに、例えば開口部38の開孔径の1/4程度の空隙を残存させることが望ましい。
【００３５】
その後、シリコン酸化膜37上、シリコン窒化膜22上及び開口部38内にレジスト等の犠牲膜を堆積する。そして、シリコン酸化膜37上及びシリコン窒化膜22上の犠牲膜、TiN/Ti積層膜23a及びTiN膜23bを除去する。その後、開口部38内の犠牲膜を例えばウェットエッチング法等により除去することで、図１５に示すような内部に空隙を有するノードコンタクトプラグ23が完成する。
【００３６】
次に図１６に示すように、RIEストッパー膜として例えばシリコン窒化薄膜24を、プラズマCVD法等によりシリコン酸化膜37上、シリコン窒化膜22上及び開口部38内に形成する。なお、必ずしもシリコン窒化膜24がノードコンタクトプラグ23内の空隙を埋め込む必要はない。引き続き、シリコン窒化膜24上にウェットストッパー膜として例えばTa2O5膜25を形成する。
【００３７】
次に図１７に示すように、Ta2O5膜25上に犠牲層間膜39を堆積する。犠牲層間膜は、例えばボロン・リンを添加したシリコン酸化膜である。そして、リソグラフィ技術と選択RIE法を用いてセルキャパシタ形成領域における犠牲層間膜39及びTa2O5膜25を除去する。なお、シリコン酸化膜とタンタル酸化膜とは、同一のRIE条件でエッチングが可能である。その為、エッチングはRIEストッパー膜であるシリコン窒化膜24で一旦ストップする。図１８は図１７の工程時に対応する図１内の領域A1の断面斜視図である。図示するように、犠牲層間膜39内に複数の開口部40がアレイ状に形成され、その底部にはシリコン窒化膜24が露出している。
【００３８】
次に図１９に示すように、開口部40底部に露出されているシリコン窒化膜24をRIE法等により除去する。その結果、開口部40底面にノードコンタクトプラグ23が露出する。
【００３９】
次に図２０に示すように、犠牲層間膜39上及び開口部40内にストレージノード電極となるルテニウム膜27を形成し、更にレジスト等の犠牲膜41を堆積する。その後、CMP法等により犠牲層間膜39上のルテニウム膜27及び犠牲膜41を除去し、開口部40内にのみ残存させる。
【００４０】
次に図２１に示すように、例えば希釈したHFとNH4Fとを混合した緩衝溶液を用いたウェットエッチングにより犠牲層間膜39を除去する。なお、RIE時と異なりウェットエッチング時にあってはシリコン酸化膜とタンタル酸化膜とは高いエッチング選択比を有する。従って、本工程のウェットエッチングはウェットストッパー膜であるTa2O5膜25でストップする。その結果、両面シリンダ型のストレージノード電極27が完成する。
【００４１】
次に図２２に示すように、ストレージノード電極27のシリンダ内に残存する犠牲膜41をレジストアッシング及びウェット処理により除去する。そして、ストレージノード電極27上に、キャパシタ絶縁膜となる例えばTa2O5等の高誘電体膜30、プレート電極となる例えばルテニウム等のメタル膜31を形成する。引き続き、プレート電極31上にプレート密着層としての例えばTa2O5膜32を形成する。その結果、図示するような両面シリンダ型のセルキャパシタが完成する。
【００４２】
次に、リソグラフィ技術とエッチングによりプレート電極31をパターニングする。この際、プレート電極31と共に不要なプレート密着層32、キャパシタ絶縁膜30、ウェットストッパー膜25、及びRIEストッパー膜24も同時に除去する。そして図２３に示すように、セルキャパシタを被覆する層間絶縁膜33を例えばシリコン酸化膜等によって形成し、CMP法等によって平坦化する。その後は、多層配線や層間絶縁膜を形成する等して、図１、図２に示すDRAMが完成する。
【００４３】
上記のような構成及び製造方法による半導体装置によれば以下の効果が得られる。
（１）従来のライナー材が不要になる。本実施形態に係るDRAMでは、従来シリコン窒化膜等を用いることの多かったウェットストッパー膜30を金属化合物（本実施形態ではTa2O5）としている。そのため、例えば白金族元素等の金属材料（本実施形態ではルテニウム）を用いて形成されたストレージノード電極27とウェットストッパー膜30と間の密着性が十分に確保される。すなわち、上記図２１を用いて説明した犠牲層間膜39のウェットエッチング時において、薬液がストレージノード電極27とウェットストッパー膜30の界面からしみ込んで下層を腐食することを防止できる。従って、従来のライナー材が不要となり、製造工程の簡略化が実現でき、更に製造歩留まりの向上を図ることが出来る。
【００４４】
（２）セルキャパシタの信頼性を向上できる。この点について図２４（ａ）、（ｂ）を用いて説明する。図２４（ａ）、（ｂ）はキャパシタ絶縁膜形成時のDRAMの特にウェットストッパー膜とストレージノード電極とが接する領域の断面図であり、（ａ）図は従来構造、（ｂ）図は本実施形態に係る構造を示している。キャパシタ絶縁膜30の形成時には、ストレージノード電極27とウェットストッパー膜25とが表面に露出している。ところで、キャパシタ絶縁膜となるTa2O5膜等の高誘電体膜をCVD法により堆積する際には、成長初期において、成長の「核」となる初期層を形成することが必要である（これは“incubation time”と呼ばれている）。そして、この初期層の形成に要する時間は下地の材料に依存し、例えばルテニウム膜上ではゼロであるのに対し、シリコン酸化膜やシリコン窒化膜上では数十秒程度を要する場合がある。従来構造であると、ウェットストッパー膜30には一般的にシリコン窒化膜が用いられる。従って、キャパシタ絶縁膜となるTa2O5膜等の高誘電体膜30は、ストレージノード電極となるルテニウム等の金属膜27上、及びウェットストッパー膜となるシリコン窒化膜25上に形成される。すると、ウェットストッパー膜30上でのみincubation timeが発生する。その結果、図２４（ａ）に示すように、ウェットストッパー膜25上でのTa2O5膜30の膜厚d1は、ストレージノード電極27上での膜厚d2よりもincubation timeの分だけ小さくなる。すると、ストレージノード電極27とウェットストッパー膜30とが接する角部（図中の領域A2）において薄く形成されたTa2O5膜30はストレスに弱くなり、セルキャパシタの信頼性を損なわせる原因ともなる。しかし、本実施形態に係る構造であると、ウェットストッパー膜25はキャパシタ絶縁膜30と同一材料（Ta2O5膜等の高誘電体膜）である。従って、ウェットストッパー膜25上、ストレージノード電極上共にincubation timeが発生しない。その結果、図２４（ｂ）に示すように、ウェットストッパー膜25上でのTa2O5膜30の膜厚d1は、ストレージノード電極27上での膜厚d2と同じ大きさとなる。また、ストレージノード電極27とウェットストッパー膜25とが接する角部（図中の領域A3）ではキャパシタ絶縁膜30がウェットストッパー膜25分だけ厚くなったものと見なすことが可能である。従って、特に角部でのキャパシタ絶縁膜が厚膜となり、この領域でのストレスに対する強度を向上できる。よって、セルキャパシタの信頼性を向上できる。
【００４５】
（３）ウェットストッパー膜のストッパーとしての機能が不十分な場合における下地の侵食を最小限に抑えることが出来る。本実施形態において、ストレージノード電極形成時に用いる犠牲層間膜39はボロン、燐を添加したシリコン酸化膜である。他方、隣接するビット線BL間の層間絶縁膜37は、上記不純物を添加しないHDP-CVD法によって形成したシリコン酸化膜である。希釈したHF-NH4F緩衝溶液によるシリコン酸化膜のエッチングスピードは、ボロン、燐を添加することによって100倍程度にまで速めることが可能である。従って、上記図２１を用いて説明した犠牲層間膜39のウェットエッチング時間を大幅に短縮することが出来る。すると、万一、ウェットストッパー膜25にピンホール等の不良が存在し、エッチャントがウェットストッパー膜25を越えて下層を侵食するような場合であっても、下層のシリコン酸化膜37は無添加であるから、その侵食量を最小限にくい止めることが出来る。この結果、DRAMの製造歩留まりを向上できる。
【００４６】
（４）ノードコンタクトプラグ部で発生するストレスを緩和できる。ノードコンタクトプラグを構成するTiNは、その性質上、周囲の影響により強いストレスを発生させる。そのため、ノードコンタクトプラグをTiN膜により完全に埋め込んでしまうと、その後の熱工程等で層間絶縁膜にクラックを生じさせる場合がある。しかし本実施形態では、ノードコンタクトプラグ23は内部に空隙を有している。すなわち、上記図１４を用いて説明したように、TiN膜23bが開口部38を完全には埋め込まないようにしている。そのため、TiN膜23b自身の膜厚を薄くすることが出来、ストレスの発生を抑制できる。更にプラグ内の空隙によりTiN膜23bのストレスを緩和することが出来、層間絶縁膜等、その他の領域へ与える影響を最小限に抑えることが出来る。その結果、DRAMの製造歩留まりを向上できる。
【００４７】
（５）ストレージノード電極用の開口部形成時のRIEによる下地の損傷を防止出来る。本実施形態に係るDRAMではシリコン窒化膜によるRIEストッパー膜24を設けている。半導体装置の微細化に伴って、スタック型のセルキャパシタのストレージノード電極はより高く（深く）なる傾向がある。例えば0.13μｍ世代のDRAMでは、ストレージノード電極の高さは1μｍ程度にもなる可能性がある。すなわち、図１７を用いて説明した工程では、1μｍ程度の深さの開口部40を犠牲層間膜39内に形成することになる。すると、エッチングストッパーを有しない場合には、時間制御によって開口部40をノードコンタクトプラグ23に達するように形成する必要がある。しかし、開口部40の深さが大きいため、時間制御のRIEでは開口底部が損傷を受けることが避けられない。具体的にはノードコンタクトプラグ23の上面が不必要にRIEに曝されたり、またその間にシリコン酸化膜37が無用にエッチングされることになる。これに対して本実施形態では、膜厚の小さいRIEストッパー膜24を設けている。そして、RIEストッパー膜24をエッチングストッパーとしてRIEを行い、犠牲層間膜39内に開口部40を形成する。その後改めて時間制御のRIEによりRIEストッパー膜24を、ノードコンタクトプラグ23に達するまで除去する。このように、２段階のRIEによって開口部40を形成し、且つ最後のRIEを薄いRIEストッパー膜のエッチングとすることで、開口部40の底部が受ける損傷の程度を最小限にすることが出来る。その結果、DRAMの製造歩留まりを向上できる。なお、RIEストッパー膜24をウェットストッパー膜25上に設けても良い。
【００４８】
（６）金属原子による悪影響を防止できる。近年の半導体装置の微細化・多様化に伴い、DRAMにおいてもルテニウム等、これまで一般的に使用されてこなかった新規の金属元素を用いる機会が増加している。しかし、これら金属元素、例えばルテニウムは、シリコン酸化膜中での拡散速度が比較的速い。従って、熱工程等によって、ストレージノード電極27内のルテニウム原子が層間絶縁膜中を拡散し、半導体基板に到達することが考え得る。そしてこれら金属原子はセルトランジスタにおいてリーク等の悪影響を及ぼす恐れがある。しかし本実施形態に係るDRAMでは、シリコン窒化膜によるメタル拡散バリア膜17及び側壁絶縁膜20、26を設けている。このシリコン窒化膜中では、ルテニウムの拡散速度が比較的遅いことが分かっている。従って、これらのシリコン窒化膜によりルテニウムが半導体基板面に達することを防止できる。その結果、DRAMの製造歩留まりを向上できると共に、DRAMの安定動作を実現できる。
【００４９】
（７）プレート電極31と層間絶縁膜との密着性を向上できる。前述のように、キャパシタ絶縁膜となる高誘電体・強誘電体材料の特性を最大限に生かすためには、プレート電極材料にはルテニウムを含む白金族等の金属元素を使用する必要がある。しかし、これらの材料は層間絶縁膜となる例えばシリコン酸化膜等と密着性が低い。従って、熱工程等により両者の界面が剥離し、これが半導体装置として致命的な欠陥となる場合があった。しかし本実施形態によれば、プレート電極31と層間絶縁膜33との間に金属酸化物、例えばTa2O5膜等によるプレート密着層32を設けている。これにより、プレート電極31と層間絶縁膜33との密着性が向上出来、DRAMの製造歩留まりを向上できる。
【００５０】
（８）キャパシタ絶縁膜の信頼性を向上できる。半導体装置の製造に際しては、最終の多層配線形成後に、トランジスタの特性向上を目的として水素雰囲気中でのアニール処理を施すことが多い。すると、この水素原子がキャパシタ絶縁膜内に侵入して、キャパシタ絶縁膜を劣化させることがある。しかし本実施形態によれば、上記（７）の効果で説明したように金属酸化膜であるプレート密着層32を設けている。従って、水素がキャパシタ絶縁膜を劣化させることを防止できる。
【００５１】
なお、プレート密着層32は、本実施形態のように必ずしもキャパシタ絶縁膜と同一の材料である必要はない。しかし、キャパシタ絶縁膜、ウェットストッパー膜、及びプレート密着層を、出来る限り同一材料とすることで、半導体製造ラインにおける成膜装置数を抑えることが可能である。そして結果的に半導体装置の製造コストを削減できる。
【００５２】
次にこの発明の第２の実施形態に係る半導体装置についてDRAMを例に挙げて図２５を用いて説明する。図２５は本実施形態に係るDRAMの断面図である。
【００５３】
図示するように、本実施形態に係るDRAMは、上記第１の実施形態におけるノードコンタクトプラグ23を、TiN/Ti膜23a及びルテニウム膜23cで構成したものである。その他の構成は第１の実施形態と同様であるので説明は省略する。また本実施形態に係るDRAMは、図１４に示す工程において、TiN膜23bに代えてルテニウム膜23cを堆積することで形成できる。
【００５４】
本実施形態によれば、第１の実施形態で説明した（１）乃至（８）の効果と共に以下の効果を併せて得ることが出来る。
（９）ノードコンタクトプラグとストレージノード電極との間の密着性を向上できる。本実施形態では、ストレージノード電極と同じルテニウムを材料に用いてノードコンタクトプラグを形成している。すなわち、両者の間に材料差が無い。そのため、ストレージノード電極とノードコンタクトプラグとの界面に例えば酸化層が形成される等を防止でき、両者の間の密着性及び電気伝導性を飛躍的に向上させることが出来る。その結果、DRAMの製造歩留まりを向上できると共に、高性能化を図ることが出来る。
【００５５】
（１０）ノードコンタクトプラグ部で発生するストレスを緩和できる。これは上記第１の実施形態で説明した（４）の効果と同様であるが、特にノードコンタクトプラグをルテニウムにより形成することで以下のような利点がある。ルテニウム等の白金族元素を含む導電膜をCVD法によって堆積する場合、その成長温度は300℃前後と比較的低温である場合が多い。またノードコンタクトプラグ形成後には、Ta2O5膜等の高誘電体膜の形成工程や多層配線工程において、より高温の熱工程を経ることが通常である。そして、成膜直後のルテニウム膜は熱によって体積収縮しやすいという特性を有している。従って、ノードコンタクトプラグを完全にプラグ部を埋め込むルテニウム膜で形成すると、TiN膜を使用する場合以上に大きなストレスが発生する。その結果、層間絶縁膜にクラックを生じさせたり、コンタクト側面での金属−絶縁膜界面が剥離する等、深刻な悪影響を及ぼすことになる。しかし、本実施形態のようにノードコンタクトプラグに空隙を設ければ、ルテニウム膜自身の膜厚を小さくできる。そのため、ストレスの発生を抑制できると共に、発生したストレスを緩和させることが出来る。その結果、層間絶縁膜等、その他の領域へ与える影響を最小限に抑えることが出来、DRAMの製造歩留まりを向上できる。
【００５６】
以上のように、この発明の実施形態によれば、半導体装置の製造プロセスを簡略化し、またその信頼性の向上を図ることが出来る。なお上記第１、第２の実施形態では、キャパシタ電極材料としてルテニウム（Ru）を、キャパシタ絶縁膜の材料として高誘電体のタンタル酸化膜（Ta2O5）を例に挙げて説明した。しかし、電極材料には例えば白金（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミウム（Os）、ロジウム（Rh）等の白金族やレニウム(Re)等をはじめとするの他の導電膜やこれらの合金、また、Sr-Ru-O(SRO)、RuO2、IrO2等、これらの金属の導電性金属酸化物を用いることが出来る。キャパシタ絶縁膜には、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物の高誘電体膜、強誘電体膜、例えばTa-Ti-O、チタン酸バリウム−ストロンチウム（Ba-Sr-Ti-O：BST）、チタン酸ストロンチウム（Sr-Ti-O：STO）、ジルコン酸チタン酸鉛（Pb-Zr-Ti-O：PZT）、タンタル酸ストロンチウム−ビスマス（Sr-Bi-Ta-O：SBT）等を用いることができる。これらの他にも、アルミナ(Al2O3)膜等を用いることも出来る。
【００５７】
また、上記実施形態ではキャパシタの構造について両面シリンダ型を例に挙げて示したが、勿論これに限定されるものではなく、例えば両面ピラー型や内面コンケーブ型のスタック・キャパシタにも適用できるのは言うまでもない。更にDRAMのみならず、例えばFerroelectric RAMやロジック／DRAM混載品などにも適用出来る。更に、半導体メモリだけでなく、上記の高誘電体・強誘電体材料と白金族材料を用いる半導体装置一般に広く適用できる。
【００５８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００５９】
【発明の効果】
以上説明したように、この発明によれば、製造プロセスを簡略化出来、また信頼性を向上できる半導体装置を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るDRAMの平面図。
【図２】図１におけるX1-X1’線に沿った断面図。
【図３】この発明の第１の実施形態に係るDRAMの第１の製造工程の断面図。
【図４】この発明の第１の実施形態に係るDRAMの第２の製造工程の断面図。
【図５】この発明の第１の実施形態に係るDRAMの第３の製造工程の断面図。
【図６】この発明の第１の実施形態に係るDRAMの第４の製造工程の断面図。
【図７】この発明の第１の実施形態に係るDRAMの第５の製造工程の断面図。
【図８】この発明の第１の実施形態に係るDRAMの第６の製造工程の断面図。
【図９】この発明の第１の実施形態に係るDRAMの第７の製造工程の断面図。
【図１０】図９の断面斜視図。
【図１１】この発明の第１の実施形態に係るDRAMの第８の製造工程の断面図。
【図１２】図１１の断面斜視図。
【図１３】この発明の第１の実施形態に係るDRAMの第９の製造工程の断面図。
【図１４】この発明の第１の実施形態に係るDRAMの第１０の製造工程の断面図。
【図１５】この発明の第１の実施形態に係るDRAMの第１１の製造工程の断面図。
【図１６】この発明の第１の実施形態に係るDRAMの第１２の製造工程の断面図。
【図１７】この発明の第１の実施形態に係るDRAMの第１３の製造工程の断面図。
【図１８】図１７の断面斜視図。
【図１９】この発明の第１の実施形態に係るDRAMの第１４の製造工程の断面図。
【図２０】この発明の第１の実施形態に係るDRAMの第１５の製造工程の断面図。
【図２１】この発明の第１の実施形態に係るDRAMの第１６の製造工程の断面図。
【図２２】この発明の第１の実施形態に係るDRAMの第１７の製造工程の断面図。
【図２３】この発明の第１の実施形態に係るDRAMの第１８の製造工程の断面図。
【図２４】 DRAMの一部断面図であり、（ａ）図は従来構造、（ｂ）は第１の実施形態に係る構造の拡大図。
【図２５】この発明の第２の実施形態に係るDRAMの断面図。
【符号の説明】
10…シリコン基板
11…ゲート電極
11a…多結晶シリコン膜
11b、19b、34b…タングステン膜
12…ゲート絶縁膜
13、22…シリコン窒化膜
14、18、33、35、37…層間絶縁膜
15、16…セルコンタクトプラグ
17…メタル拡散バリア膜
19…ビット線コンタクトプラグ
19a、23a、34a…バリアメタル膜
20、26…側壁絶縁膜
21…ビット線
23…ノードコンタクトプラグ
23b…TiN膜
23c…ルテニウム膜
24…RIEストッパー膜
25…ウェットストッパー膜
27…ストレージノード電極
30…キャパシタ絶縁膜
31…プレート電極
32…プレート密着層
34…金属配線層
36、38、40…開口部
39、41…犠牲膜
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、DRAM(Dynamic Random Access Memory)の信頼性を向上させるための技術に関するものである。
【０００２】
【従来の技術】
近年の半導体装置における微細化技術の進展には目覚ましいものがある。特にDRAMにおける微細化技術は、以前にも増して加速している。そのため、限られた占有面積の中で十分なキャパシタ容量を確保するために、セルキャパシタのキャパシタ絶縁膜に高誘電体材料を使用することが検討されている。更に、従来のシリコン電極に代わって、高誘電体材料の特性を最大限に発揮できるメタル電極の開発が進められている。
【０００３】
上記のような高誘電体材料によるキャパシタ絶縁膜とメタル電極とを有するキャパシタ構造についての提案が、例えばY.Fukuzumiらによる、IEDM 2000 p793, “Liner-Supported Cylinder(LSC) Technology to realize Ru/Ta2O5/Ru Capacitor for Future DRAMs”に為されている。ここでは、Ru/Ta2O5/Ru構造のMIMキャパシタが提案されている。
【０００４】
【発明が解決しようとする課題】
上記提案の構造によれば、ライナー材を用いることにより、ルテニウムによるストレージノード電極と層間絶縁膜との間の密着性を向上させている。そのため、ストレージノード電極と層間絶縁膜との間に例えばウェットエッチング液が染み込む等を防止出来る。しかしながらその反面、ライナー材の堆積工程・剥離工程等が必要となり、プロセス数が増加してしまうという問題があった。
【０００５】
また、ライナー材は対酸化バリア性が十分でない。従って、酸素雰囲気中で行われるTa2O5膜の堆積時や高温のアニール工程等において、セルキャパシタ直下のプラグ材が酸化・劣化する場合がある。その結果、メモリセルの信頼性が悪化するという問題があった。
【０００６】
この発明は、製造プロセスを簡略化出来、また信頼性を向上できる半導体装置を提供する。
【０００７】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、半導体基板上に設けられたＭＯＳトランジスタと、前記ＭＯＳトランジスタを被覆するようにして前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、該層間絶縁膜に達する開口部を有する第１絶縁膜と、前記開口部に少なくとも一部が埋め込まれるようにして設けられ、金属元素を含む第１導電膜と、前記第１導電膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第２導電膜と、前記層間絶縁膜と前記第１絶縁膜との間に、前記第１絶縁膜と異なる材料により形成され、前記第１導電膜に接する第３絶縁膜とを具備し、前記第１絶縁膜及び前記第２絶縁膜は、アルミニウム（Al）、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物と、強誘電体とのいずれかを材料に用いて形成され、前記第１導電膜は、ルテニウム（Ru）、白金（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミウム（Os）、ロジウム（Rh）、及びレニウム(Re)、これらを含む合金、並びにこれらの導電性金属酸化物のいずれかを材料に用いて形成され、前記第１、第２絶縁膜は同一の材料である。
【０００９】
更にこの発明の一態様に係る半導体装置は、半導体基板上に複数設けられたセルトランジスタと、前記セルトランジスタを被覆するようにして前記半導体基板上に設けられた層間絶縁膜と、前記セルトランジスタに電気的にそれぞれ接続されるようにして前記層間絶縁膜内に設けられた複数のコンタクトプラグと、前記層間絶縁膜に達し且つ前記コンタクトプラグ上面を露出させる開口部を有するようにして前記層間絶縁膜上に設けられた第１絶縁膜と、前記開口部に少なくとも一部が埋め込まれるようにして設けられ、それぞれ前記コンタクトプラグに電気的に接続されたストレージノード電極、前記ストレージノード電極上に設けられたキャパシタ絶縁膜、及び前記キャパシタ絶縁膜上に設けられたプレート電極を有する複数のセルキャパシタと、前記層間絶縁膜と前記第１絶縁膜との間に、前記第１絶縁膜と異なる材料により形成され、前記ストレージノード電極に接する第２絶縁膜とを具備し、第１絶縁膜及び前記キャパシタ絶縁膜は、アルミニウム（Al）、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物と、強誘電体とのいずれかを材料に用いて形成され、前記ストレージノード電極は、ルテニウム（Ru）、白金（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミウム（Os）、ロジウム（Rh）、及びレニウム(Re)、これらを含む合金、並びにこれらの導電性金属酸化物のいずれかを材料に用いて形成され、前記第１絶縁膜と前記キャパシタ絶縁膜とは同一の材料である。
【００１３】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
この発明の第１の実施形態に係る半導体装置について、図１及び図２を用いて説明する。図１は、セルキャパシタに両面シリンダ型のスタック・キャパシタ構造を採用したDRAMの平面図であり、図２は図１におけるX1-X1’線方向に沿った断面図である。
【００１５】
図示するように、シリコン基板10中にはメモリセルを形成すべき複数の素子領域AAが千鳥状に配置されている。図１において斜線で囲まれた領域が素子領域AAを示している。素子領域AA以外の領域には素子分離領域STIが設けられている。
【００１６】
また、シリコン基板10上にはゲート電極11がゲート絶縁膜12を介在して設けられている。ゲート電極11は、例えば多結晶シリコン膜11a及びタングステン膜（W）11bの２層構造である。また、ゲート電極11は素子領域AAの長手方向に直交する方向に、複数の素子領域AAを跨ぐようにしてストライプ状に設けられている。そして、このゲート電極11がワード線WLとして機能し、図示せぬロウデコーダに接続される。更に、シリコン基板10内にソース、ドレイン領域となる不純物拡散層（図示せず）が選択的に設けられることにより、セルトランジスタが形成される。
【００１７】
そして、シリコン窒化膜13が上記セルトランジスタのゲート電極11上面及び側面を被覆している。更に全面に層間絶縁膜14がシリコン窒化膜13上面に達する膜厚に設けられている。この層間絶縁膜14中には、セルトランジスタのソース・ドレイン領域にそれぞれ接続されたセルコンタクトプラグ15、16が設けられている。
【００１８】
層間絶縁膜14及びシリコン窒化膜13上にはメタル拡散バリア膜17が設けられ、更に層間絶縁膜18が設けられている。メタル拡散バリア膜17は例えばシリコン窒化膜である。層間絶縁膜18内には、コンタクトプラグ16に達するビット線コンタクトプラグ19が設けられている。ビット線コンタクトプラグ19は、コンタクトプラグ16とビット線BLとを接続するためのもので、例えばTiN/Ti積層構造であるバリアメタル膜19a及びタングステン膜19bから形成される。このビット線コンタクトプラグ19と層間絶縁膜18及びメタル拡散バリア膜17との間には側壁絶縁膜20が設けられている。側壁絶縁膜20は例えばシリコン窒化膜である。
【００１９】
層間絶縁膜18上にはビット線BLとなる金属配線層21が設けられ、金属配線層21上にはシリコン窒化膜22が設けられている。このビット線BLは、ワード線WLに直交する方向にストライプ状に設けられている。そして、複数のビット線コンタクトプラグ19と電気的に接続され、図示せぬカラムセレクタに接続される。なお、隣接するビット線BL間の層間絶縁膜18上には、シリコン酸化膜（図示せず）がシリコン窒化膜22の上面に達する膜厚に設けられている。
【００２０】
更に、上記シリコン酸化膜、層間絶縁膜18及びメタル拡散バリア膜17を貫通するようにして、コンタクトプラグ15に達するノードコンタクトプラグ23が設けられている。ノードコンタクトプラグ23は、コンタクトプラグ15とセルキャパシタのストレージノード電極とを接続するためのもので、例えばシリコン窒化膜23a、23bの積層構造を有している。なお、ノードコンタクトプラグ23は内部に空洞領域を有しており、この空洞領域内部にはシリコン窒化膜24及びタンタル酸化膜（Ta2O5膜）25が埋め込まれている。また、ノードコンタクトプラグ23の側壁には、例えばシリコン窒化膜による側壁絶縁膜26が設けられている。
【００２１】
そして、上記ノードコンタクトプラグ23上に、両面シリンダ型セルキャパシタのストレージノード電極27が設けられている。ストレージノード電極27は、例えばルテニウム（Ru）等の白金族元素を用いて形成され、上記ノードコンタクトプラグ23の空洞領域を埋め込んでいる。白金族元素をキャパシタ電極材料として用いるのは、キャパシタ絶縁膜となるTa2O5膜等の高誘電体膜・強誘電体膜の特性を最大限に発揮させるためである。
【００２２】
また、ストレージノード電極27が存在しないシリコン窒化膜22及びビット線BL間のシリコン酸化膜上には、エッチングストッパー膜としてのTa2O5膜24及びシリコン窒化膜25が設けられている。そして、キャパシタ絶縁膜30がストレージノード電極27上に設けられ、プレート電極31がキャパシタ絶縁膜30上に設けられることにより、両面シリンダ型のスタック・キャパシタが形成されている。なお、キャパシタ絶縁膜30は例えばTa2O5膜であり、プレート電極31はルテニウム膜である。
【００２３】
ところで、隣接するワード線WL間距離、ビット線BL幅、素子分離領域STI幅等は、一般的にプロセス上の最小加工寸法で設計される。すると、最小加工寸法をFで表せば、１つの素子領域AA内にはドレイン領域を共用する２つのセルトランジスタが設けられるから、素子領域AAの長手方向幅は5Fである。そして、その長手方向の直径が約3Fであるセルキャパシタが、ビット線BL方向で4Fの配置間隔で隣接するように、アレイ状に密集配置されている。
【００２４】
そして、上記プレート電極31上に例えばTa2O5膜等のプレート密着層32が設けられ、更に全面に層間絶縁膜33が設けられている。この層間絶縁膜33上には金属配線層34が設けられている。金属配線層は、例えばTiN膜34aとタングステン膜34bとの多層構造を有している。そして、層間絶縁膜33上に更に層間絶縁膜35が設けられることにより、DRAMが形成されている。
【００２５】
次に、上記構成のDRAMの製造方法について図３乃至図２３を用いて説明する。図１０、図１２及び図１８を除く図３乃至図２３はDRAMの製造工程を順次示す断面図であり、図１０は図９に、図１２は図１１に、図１８は図１７にそれぞれ対応する工程の断面斜視図である。
【００２６】
まず図３に示すように、シリコン基板10中におけるメモリセルアレイ領域に、素子分離領域STIを形成する。そして、周知の技術によりMOSトランジスタを形成する。すなわちシリコン基板10上に、ゲート絶縁膜12としてのシリコン酸化膜を例えば熱酸化法等により形成する。次に、ゲート絶縁膜12上に、多結晶シリコン膜11a及びタングステン膜11bを堆積する。そして、多結晶シリコン膜11a及びタングステン膜11bをパターニングすることにより、ストライプ状のゲート電極11を複数形成する。その後、イオン注入によりシリコン基板10中に不純物を選択的に導入して、ソース、ドレイン領域となる不純物拡散層（図示せず）を形成する。このようにして形成されたMOSトランジスタは、DRAMメモリセルのセルトランジスタとして機能する。次に、ゲート電極11上面及び側面に、シリコン窒化膜13を例えばCVD(Chemical Vapor Deposition)法等により形成する。
【００２７】
次に図４に示すように、シリコン窒化膜13を被覆するようにして、シリコン基板10上に層間絶縁膜としてのシリコン酸化膜14を形成する。その後、シリコン窒化膜13をストッパーに用いたCMP(Chemical Mechanical Polishing)法等により、シリコン窒化膜13上のシリコン酸化膜14を除去する。引き続き、リソグラフィ技術とエッチングを用いて、セルコンタクトプラグ形成領域のシリコン酸化膜14をゲート電極11に対して自己整合的に除去する。
【００２８】
次に図５に示すように、全面に砒素(As)添加されたアモルファスシリコンを堆積する。そして、シリコン窒化膜13上のアモルファスシリコンを例えばCMP法により除去することでセルコンタクトプラグ15、16を形成する。
【００２９】
次に図６に示すように、シリコン窒化膜13及びセルコンタクトプラグ15、16上に、メタル拡散バリア膜となるシリコン窒化薄膜17を形成する。更にシリコン窒化薄膜17上に、層間絶縁膜として例えばシリコン酸化膜18を形成する。そして、リソグラフィ技術とエッチングにより、セルコンタクトプラグ16直上（ビット線コンタクトプラグ形成領域）のシリコン酸化膜18を除去して開口部36を形成する。
【００３０】
次に図７に示すように、シリコン酸化膜18上及び開口部36内に側壁絶縁膜となるシリコン窒化薄膜20を形成する。そして、RIE(Reactive Ion Etching)法を用いたエッチバックを行うことにより、シリコン酸化膜18上及び開口部36底面上のシリコン窒化膜20及びシリコン窒化膜17を除去する。その結果、開口部36底部にはセルコンタクトプラグ16が露出する。
【００３１】
次に図８に示すように、シリコン酸化膜18上及び開口部36内に、バリアメタル膜となるTiN/Ti積層膜19aを形成する。引き続き、タングステン膜19bを形成することにより開口部36内を埋め込む。その後、CMP法等によりシリコン窒化膜18上のTiN/Ti積層膜19a及びタングステン膜19bを除去して開口部36内にのみ残存させることで、ビット線コンタクトプラグ19を形成する。
【００３２】
次に図９に示すように、シリコン酸化膜18上及びビット線コンタクトプラグ19上に、ビット線BLとなるタングステン膜21及びシリコン窒化膜22を形成する。そして、リソグラフィ技術とRIE法とを用いて、タングステン膜21及びシリコン窒化膜22をワード線WL（ゲート電極11）に対して垂直方向に延びるストライプ状にパターニングすることによりビット線BLを完成する。更に、ビット線BL上及びビット線BL間のシリコン酸化膜18上に、シリコン酸化膜をHDP(High Density Plasma)-CVD法等により堆積する。そして、タングステン膜21上のシリコン窒化膜22をストッパーに用いたCMP法により、シリコン窒化膜22上のシリコン酸化膜を除去する。この結果、図９に示す構造が完成する。図１０は、図９の工程時に対応する図１内の領域A1の断面斜視図である。図示するように、セルトランジスタのドレイン領域に接続するコンタクトプラグ16直上には、ワード線WLに直交するストライプパターンの金属配線層21（ビット線BL）及びシリコン窒化膜22が存在する。他方、セルトランジスタのソース領域に接続するコンタクトプラグ15直上には、ワード線WLに直交するストライプパターンのシリコン酸化膜37が存在し、隣接するビット線BL間の領域を埋め込んでいる。
【００３３】
次に図１１に示すように、リソグラフィ技術とエッチングにより、セルコンタクトプラグ15直上（ノードコンタクトプラグ形成領域）のシリコン酸化膜18、37を除去して開口部38を形成する。この工程では、シリコン窒化膜に対しては低エッチングレート、シリコン酸化膜に対しては高エッチングレートとなる選択エッチング法を用いることにより、開口部38をビット線BLに対して自己整合的に形成できる。図１２は、図１１の工程時に対応する図１内の領域A1の断面斜視図である。図示するように、ビット線BL間のシリコン酸化膜18、37中に、複数の開口部38が存在し、その底面にはシリコン窒化膜17が露出している。また開口部38のビット線BL側の側面には、ビット線BLとなる金属配線層21が露出している。従って、開口部38内にそのままノードコンタクトプラグを形成すると、ノードコンタクトプラグとビット線BLとがショートする。これを防止するために、図１３に示すように、シリコン酸化膜37上、シリコン窒化膜22上及び開口部38内に側壁絶縁膜となるシリコン窒化薄膜26を形成する。そして、RIE法を用いたエッチバックを行うことにより、シリコン酸化膜37上、シリコン窒化膜22上及び開口部36底面上のシリコン窒化膜26及びシリコン窒化膜17を除去する。その結果、開口部36底部にはセルコンタクトプラグ16が露出し、側面にのみシリコン窒化膜26が残存する。
【００３４】
次に図１４に示すように、シリコン酸化膜37上、シリコン窒化膜22上及び開口部38内に、例えばスパッタリング法によりTi膜を形成する。そして、アニール処理を行うと共に、表面を窒化させてTiN/Ti積層膜23aを形成する。引き続き、CVD法等によりTiN膜23bを形成することにより開口部38内を埋め込む。この際、TiN膜23bが開口部38を完全に埋め込まずに、例えば開口部38の開孔径の1/4程度の空隙を残存させることが望ましい。
【００３５】
その後、シリコン酸化膜37上、シリコン窒化膜22上及び開口部38内にレジスト等の犠牲膜を堆積する。そして、シリコン酸化膜37上及びシリコン窒化膜22上の犠牲膜、TiN/Ti積層膜23a及びTiN膜23bを除去する。その後、開口部38内の犠牲膜を例えばウェットエッチング法等により除去することで、図１５に示すような内部に空隙を有するノードコンタクトプラグ23が完成する。
【００３６】
次に図１６に示すように、RIEストッパー膜として例えばシリコン窒化薄膜24を、プラズマCVD法等によりシリコン酸化膜37上、シリコン窒化膜22上及び開口部38内に形成する。なお、必ずしもシリコン窒化膜24がノードコンタクトプラグ23内の空隙を埋め込む必要はない。引き続き、シリコン窒化膜24上にウェットストッパー膜として例えばTa2O5膜25を形成する。
【００３７】
次に図１７に示すように、Ta2O5膜25上に犠牲層間膜39を堆積する。犠牲層間膜は、例えばボロン・リンを添加したシリコン酸化膜である。そして、リソグラフィ技術と選択RIE法を用いてセルキャパシタ形成領域における犠牲層間膜39及びTa2O5膜25を除去する。なお、シリコン酸化膜とタンタル酸化膜とは、同一のRIE条件でエッチングが可能である。その為、エッチングはRIEストッパー膜であるシリコン窒化膜24で一旦ストップする。図１８は図１７の工程時に対応する図１内の領域A1の断面斜視図である。図示するように、犠牲層間膜39内に複数の開口部40がアレイ状に形成され、その底部にはシリコン窒化膜24が露出している。
【００３８】
次に図１９に示すように、開口部40底部に露出されているシリコン窒化膜24をRIE法等により除去する。その結果、開口部40底面にノードコンタクトプラグ23が露出する。
【００３９】
次に図２０に示すように、犠牲層間膜39上及び開口部40内にストレージノード電極となるルテニウム膜27を形成し、更にレジスト等の犠牲膜41を堆積する。その後、CMP法等により犠牲層間膜39上のルテニウム膜27及び犠牲膜41を除去し、開口部40内にのみ残存させる。
【００４０】
次に図２１に示すように、例えば希釈したHFとNH4Fとを混合した緩衝溶液を用いたウェットエッチングにより犠牲層間膜39を除去する。なお、RIE時と異なりウェットエッチング時にあってはシリコン酸化膜とタンタル酸化膜とは高いエッチング選択比を有する。従って、本工程のウェットエッチングはウェットストッパー膜であるTa2O5膜25でストップする。その結果、両面シリンダ型のストレージノード電極27が完成する。
【００４１】
次に図２２に示すように、ストレージノード電極27のシリンダ内に残存する犠牲膜41をレジストアッシング及びウェット処理により除去する。そして、ストレージノード電極27上に、キャパシタ絶縁膜となる例えばTa2O5等の高誘電体膜30、プレート電極となる例えばルテニウム等のメタル膜31を形成する。引き続き、プレート電極31上にプレート密着層としての例えばTa2O5膜32を形成する。その結果、図示するような両面シリンダ型のセルキャパシタが完成する。
【００４２】
次に、リソグラフィ技術とエッチングによりプレート電極31をパターニングする。この際、プレート電極31と共に不要なプレート密着層32、キャパシタ絶縁膜30、ウェットストッパー膜25、及びRIEストッパー膜24も同時に除去する。そして図２３に示すように、セルキャパシタを被覆する層間絶縁膜33を例えばシリコン酸化膜等によって形成し、CMP法等によって平坦化する。その後は、多層配線や層間絶縁膜を形成する等して、図１、図２に示すDRAMが完成する。
【００４３】
上記のような構成及び製造方法による半導体装置によれば以下の効果が得られる。
（１）従来のライナー材が不要になる。本実施形態に係るDRAMでは、従来シリコン窒化膜等を用いることの多かったウェットストッパー膜30を金属化合物（本実施形態ではTa2O5）としている。そのため、例えば白金族元素等の金属材料（本実施形態ではルテニウム）を用いて形成されたストレージノード電極27とウェットストッパー膜30と間の密着性が十分に確保される。すなわち、上記図２１を用いて説明した犠牲層間膜39のウェットエッチング時において、薬液がストレージノード電極27とウェットストッパー膜30の界面からしみ込んで下層を腐食することを防止できる。従って、従来のライナー材が不要となり、製造工程の簡略化が実現でき、更に製造歩留まりの向上を図ることが出来る。
【００４４】
（２）セルキャパシタの信頼性を向上できる。この点について図２４（ａ）、（ｂ）を用いて説明する。図２４（ａ）、（ｂ）はキャパシタ絶縁膜形成時のDRAMの特にウェットストッパー膜とストレージノード電極とが接する領域の断面図であり、（ａ）図は従来構造、（ｂ）図は本実施形態に係る構造を示している。キャパシタ絶縁膜30の形成時には、ストレージノード電極27とウェットストッパー膜25とが表面に露出している。ところで、キャパシタ絶縁膜となるTa2O5膜等の高誘電体膜をCVD法により堆積する際には、成長初期において、成長の「核」となる初期層を形成することが必要である（これは“incubation time”と呼ばれている）。そして、この初期層の形成に要する時間は下地の材料に依存し、例えばルテニウム膜上ではゼロであるのに対し、シリコン酸化膜やシリコン窒化膜上では数十秒程度を要する場合がある。従来構造であると、ウェットストッパー膜30には一般的にシリコン窒化膜が用いられる。従って、キャパシタ絶縁膜となるTa2O5膜等の高誘電体膜30は、ストレージノード電極となるルテニウム等の金属膜27上、及びウェットストッパー膜となるシリコン窒化膜25上に形成される。すると、ウェットストッパー膜30上でのみincubation timeが発生する。その結果、図２４（ａ）に示すように、ウェットストッパー膜25上でのTa2O5膜30の膜厚d1は、ストレージノード電極27上での膜厚d2よりもincubation timeの分だけ小さくなる。すると、ストレージノード電極27とウェットストッパー膜30とが接する角部（図中の領域A2）において薄く形成されたTa2O5膜30はストレスに弱くなり、セルキャパシタの信頼性を損なわせる原因ともなる。しかし、本実施形態に係る構造であると、ウェットストッパー膜25はキャパシタ絶縁膜30と同一材料（Ta2O5膜等の高誘電体膜）である。従って、ウェットストッパー膜25上、ストレージノード電極上共にincubation timeが発生しない。その結果、図２４（ｂ）に示すように、ウェットストッパー膜25上でのTa2O5膜30の膜厚d1は、ストレージノード電極27上での膜厚d2と同じ大きさとなる。また、ストレージノード電極27とウェットストッパー膜25とが接する角部（図中の領域A3）ではキャパシタ絶縁膜30がウェットストッパー膜25分だけ厚くなったものと見なすことが可能である。従って、特に角部でのキャパシタ絶縁膜が厚膜となり、この領域でのストレスに対する強度を向上できる。よって、セルキャパシタの信頼性を向上できる。
【００４５】
（３）ウェットストッパー膜のストッパーとしての機能が不十分な場合における下地の侵食を最小限に抑えることが出来る。本実施形態において、ストレージノード電極形成時に用いる犠牲層間膜39はボロン、燐を添加したシリコン酸化膜である。他方、隣接するビット線BL間の層間絶縁膜37は、上記不純物を添加しないHDP-CVD法によって形成したシリコン酸化膜である。希釈したHF-NH4F緩衝溶液によるシリコン酸化膜のエッチングスピードは、ボロン、燐を添加することによって100倍程度にまで速めることが可能である。従って、上記図２１を用いて説明した犠牲層間膜39のウェットエッチング時間を大幅に短縮することが出来る。すると、万一、ウェットストッパー膜25にピンホール等の不良が存在し、エッチャントがウェットストッパー膜25を越えて下層を侵食するような場合であっても、下層のシリコン酸化膜37は無添加であるから、その侵食量を最小限にくい止めることが出来る。この結果、DRAMの製造歩留まりを向上できる。
【００４６】
（４）ノードコンタクトプラグ部で発生するストレスを緩和できる。ノードコンタクトプラグを構成するTiNは、その性質上、周囲の影響により強いストレスを発生させる。そのため、ノードコンタクトプラグをTiN膜により完全に埋め込んでしまうと、その後の熱工程等で層間絶縁膜にクラックを生じさせる場合がある。しかし本実施形態では、ノードコンタクトプラグ23は内部に空隙を有している。すなわち、上記図１４を用いて説明したように、TiN膜23bが開口部38を完全には埋め込まないようにしている。そのため、TiN膜23b自身の膜厚を薄くすることが出来、ストレスの発生を抑制できる。更にプラグ内の空隙によりTiN膜23bのストレスを緩和することが出来、層間絶縁膜等、その他の領域へ与える影響を最小限に抑えることが出来る。その結果、DRAMの製造歩留まりを向上できる。
【００４７】
（５）ストレージノード電極用の開口部形成時のRIEによる下地の損傷を防止出来る。本実施形態に係るDRAMではシリコン窒化膜によるRIEストッパー膜24を設けている。半導体装置の微細化に伴って、スタック型のセルキャパシタのストレージノード電極はより高く（深く）なる傾向がある。例えば0.13μｍ世代のDRAMでは、ストレージノード電極の高さは1μｍ程度にもなる可能性がある。すなわち、図１７を用いて説明した工程では、1μｍ程度の深さの開口部40を犠牲層間膜39内に形成することになる。すると、エッチングストッパーを有しない場合には、時間制御によって開口部40をノードコンタクトプラグ23に達するように形成する必要がある。しかし、開口部40の深さが大きいため、時間制御のRIEでは開口底部が損傷を受けることが避けられない。具体的にはノードコンタクトプラグ23の上面が不必要にRIEに曝されたり、またその間にシリコン酸化膜37が無用にエッチングされることになる。これに対して本実施形態では、膜厚の小さいRIEストッパー膜24を設けている。そして、RIEストッパー膜24をエッチングストッパーとしてRIEを行い、犠牲層間膜39内に開口部40を形成する。その後改めて時間制御のRIEによりRIEストッパー膜24を、ノードコンタクトプラグ23に達するまで除去する。このように、２段階のRIEによって開口部40を形成し、且つ最後のRIEを薄いRIEストッパー膜のエッチングとすることで、開口部40の底部が受ける損傷の程度を最小限にすることが出来る。その結果、DRAMの製造歩留まりを向上できる。なお、RIEストッパー膜24をウェットストッパー膜25上に設けても良い。
【００４８】
（６）金属原子による悪影響を防止できる。近年の半導体装置の微細化・多様化に伴い、DRAMにおいてもルテニウム等、これまで一般的に使用されてこなかった新規の金属元素を用いる機会が増加している。しかし、これら金属元素、例えばルテニウムは、シリコン酸化膜中での拡散速度が比較的速い。従って、熱工程等によって、ストレージノード電極27内のルテニウム原子が層間絶縁膜中を拡散し、半導体基板に到達することが考え得る。そしてこれら金属原子はセルトランジスタにおいてリーク等の悪影響を及ぼす恐れがある。しかし本実施形態に係るDRAMでは、シリコン窒化膜によるメタル拡散バリア膜17及び側壁絶縁膜20、26を設けている。このシリコン窒化膜中では、ルテニウムの拡散速度が比較的遅いことが分かっている。従って、これらのシリコン窒化膜によりルテニウムが半導体基板面に達することを防止できる。その結果、DRAMの製造歩留まりを向上できると共に、DRAMの安定動作を実現できる。
【００４９】
（７）プレート電極31と層間絶縁膜との密着性を向上できる。前述のように、キャパシタ絶縁膜となる高誘電体・強誘電体材料の特性を最大限に生かすためには、プレート電極材料にはルテニウムを含む白金族等の金属元素を使用する必要がある。しかし、これらの材料は層間絶縁膜となる例えばシリコン酸化膜等と密着性が低い。従って、熱工程等により両者の界面が剥離し、これが半導体装置として致命的な欠陥となる場合があった。しかし本実施形態によれば、プレート電極31と層間絶縁膜33との間に金属酸化物、例えばTa2O5膜等によるプレート密着層32を設けている。これにより、プレート電極31と層間絶縁膜33との密着性が向上出来、DRAMの製造歩留まりを向上できる。
【００５０】
（８）キャパシタ絶縁膜の信頼性を向上できる。半導体装置の製造に際しては、最終の多層配線形成後に、トランジスタの特性向上を目的として水素雰囲気中でのアニール処理を施すことが多い。すると、この水素原子がキャパシタ絶縁膜内に侵入して、キャパシタ絶縁膜を劣化させることがある。しかし本実施形態によれば、上記（７）の効果で説明したように金属酸化膜であるプレート密着層32を設けている。従って、水素がキャパシタ絶縁膜を劣化させることを防止できる。
【００５１】
なお、プレート密着層32は、本実施形態のように必ずしもキャパシタ絶縁膜と同一の材料である必要はない。しかし、キャパシタ絶縁膜、ウェットストッパー膜、及びプレート密着層を、出来る限り同一材料とすることで、半導体製造ラインにおける成膜装置数を抑えることが可能である。そして結果的に半導体装置の製造コストを削減できる。
【００５２】
次にこの発明の第２の実施形態に係る半導体装置についてDRAMを例に挙げて図２５を用いて説明する。図２５は本実施形態に係るDRAMの断面図である。
【００５３】
図示するように、本実施形態に係るDRAMは、上記第１の実施形態におけるノードコンタクトプラグ23を、TiN/Ti膜23a及びルテニウム膜23cで構成したものである。その他の構成は第１の実施形態と同様であるので説明は省略する。また本実施形態に係るDRAMは、図１４に示す工程において、TiN膜23bに代えてルテニウム膜23cを堆積することで形成できる。
【００５４】
本実施形態によれば、第１の実施形態で説明した（１）乃至（８）の効果と共に以下の効果を併せて得ることが出来る。
（９）ノードコンタクトプラグとストレージノード電極との間の密着性を向上できる。本実施形態では、ストレージノード電極と同じルテニウムを材料に用いてノードコンタクトプラグを形成している。すなわち、両者の間に材料差が無い。そのため、ストレージノード電極とノードコンタクトプラグとの界面に例えば酸化層が形成される等を防止でき、両者の間の密着性及び電気伝導性を飛躍的に向上させることが出来る。その結果、DRAMの製造歩留まりを向上できると共に、高性能化を図ることが出来る。
【００５５】
（１０）ノードコンタクトプラグ部で発生するストレスを緩和できる。これは上記第１の実施形態で説明した（４）の効果と同様であるが、特にノードコンタクトプラグをルテニウムにより形成することで以下のような利点がある。ルテニウム等の白金族元素を含む導電膜をCVD法によって堆積する場合、その成長温度は300℃前後と比較的低温である場合が多い。またノードコンタクトプラグ形成後には、Ta2O5膜等の高誘電体膜の形成工程や多層配線工程において、より高温の熱工程を経ることが通常である。そして、成膜直後のルテニウム膜は熱によって体積収縮しやすいという特性を有している。従って、ノードコンタクトプラグを完全にプラグ部を埋め込むルテニウム膜で形成すると、TiN膜を使用する場合以上に大きなストレスが発生する。その結果、層間絶縁膜にクラックを生じさせたり、コンタクト側面での金属−絶縁膜界面が剥離する等、深刻な悪影響を及ぼすことになる。しかし、本実施形態のようにノードコンタクトプラグに空隙を設ければ、ルテニウム膜自身の膜厚を小さくできる。そのため、ストレスの発生を抑制できると共に、発生したストレスを緩和させることが出来る。その結果、層間絶縁膜等、その他の領域へ与える影響を最小限に抑えることが出来、DRAMの製造歩留まりを向上できる。
【００５６】
以上のように、この発明の実施形態によれば、半導体装置の製造プロセスを簡略化し、またその信頼性の向上を図ることが出来る。なお上記第１、第２の実施形態では、キャパシタ電極材料としてルテニウム（Ru）を、キャパシタ絶縁膜の材料として高誘電体のタンタル酸化膜（Ta2O5）を例に挙げて説明した。しかし、電極材料には例えば白金（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミウム（Os）、ロジウム（Rh）等の白金族やレニウム(Re)等をはじめとするの他の導電膜やこれらの合金、また、Sr-Ru-O(SRO)、RuO2、IrO2等、これらの金属の導電性金属酸化物を用いることが出来る。キャパシタ絶縁膜には、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物の高誘電体膜、強誘電体膜、例えばTa-Ti-O、チタン酸バリウム−ストロンチウム（Ba-Sr-Ti-O：BST）、チタン酸ストロンチウム（Sr-Ti-O：STO）、ジルコン酸チタン酸鉛（Pb-Zr-Ti-O：PZT）、タンタル酸ストロンチウム−ビスマス（Sr-Bi-Ta-O：SBT）等を用いることができる。これらの他にも、アルミナ(Al2O3)膜等を用いることも出来る。
【００５７】
また、上記実施形態ではキャパシタの構造について両面シリンダ型を例に挙げて示したが、勿論これに限定されるものではなく、例えば両面ピラー型や内面コンケーブ型のスタック・キャパシタにも適用できるのは言うまでもない。更にDRAMのみならず、例えばFerroelectric RAMやロジック／DRAM混載品などにも適用出来る。更に、半導体メモリだけでなく、上記の高誘電体・強誘電体材料と白金族材料を用いる半導体装置一般に広く適用できる。
【００５８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００５９】
【発明の効果】
以上説明したように、この発明によれば、製造プロセスを簡略化出来、また信頼性を向上できる半導体装置を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るDRAMの平面図。
【図２】図１におけるX1-X1’線に沿った断面図。
【図３】この発明の第１の実施形態に係るDRAMの第１の製造工程の断面図。
【図４】この発明の第１の実施形態に係るDRAMの第２の製造工程の断面図。
【図５】この発明の第１の実施形態に係るDRAMの第３の製造工程の断面図。
【図６】この発明の第１の実施形態に係るDRAMの第４の製造工程の断面図。
【図７】この発明の第１の実施形態に係るDRAMの第５の製造工程の断面図。
【図８】この発明の第１の実施形態に係るDRAMの第６の製造工程の断面図。
【図９】この発明の第１の実施形態に係るDRAMの第７の製造工程の断面図。
【図１０】図９の断面斜視図。
【図１１】この発明の第１の実施形態に係るDRAMの第８の製造工程の断面図。
【図１２】図１１の断面斜視図。
【図１３】この発明の第１の実施形態に係るDRAMの第９の製造工程の断面図。
【図１４】この発明の第１の実施形態に係るDRAMの第１０の製造工程の断面図。
【図１５】この発明の第１の実施形態に係るDRAMの第１１の製造工程の断面図。
【図１６】この発明の第１の実施形態に係るDRAMの第１２の製造工程の断面図。
【図１７】この発明の第１の実施形態に係るDRAMの第１３の製造工程の断面図。
【図１８】図１７の断面斜視図。
【図１９】この発明の第１の実施形態に係るDRAMの第１４の製造工程の断面図。
【図２０】この発明の第１の実施形態に係るDRAMの第１５の製造工程の断面図。
【図２１】この発明の第１の実施形態に係るDRAMの第１６の製造工程の断面図。
【図２２】この発明の第１の実施形態に係るDRAMの第１７の製造工程の断面図。
【図２３】この発明の第１の実施形態に係るDRAMの第１８の製造工程の断面図。
【図２４】 DRAMの一部断面図であり、（ａ）図は従来構造、（ｂ）は第１の実施形態に係る構造の拡大図。
【図２５】この発明の第２の実施形態に係るDRAMの断面図。
【符号の説明】
10…シリコン基板
11…ゲート電極
11a…多結晶シリコン膜
11b、19b、34b…タングステン膜
12…ゲート絶縁膜
13、22…シリコン窒化膜
14、18、33、35、37…層間絶縁膜
15、16…セルコンタクトプラグ
17…メタル拡散バリア膜
19…ビット線コンタクトプラグ
19a、23a、34a…バリアメタル膜
20、26…側壁絶縁膜
21…ビット線
23…ノードコンタクトプラグ
23b…TiN膜
23c…ルテニウム膜
24…RIEストッパー膜
25…ウェットストッパー膜
27…ストレージノード電極
30…キャパシタ絶縁膜
31…プレート電極
32…プレート密着層
34…金属配線層
36、38、40…開口部
39、41…犠牲膜
Claims (12)
- 半導体基板上に設けられたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを被覆するようにして前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、該層間絶縁膜に達する開口部を有する第１絶縁膜と、
前記開口部に少なくとも一部が埋め込まれるようにして設けられ、金属元素を含む第１導電膜と、
前記第１導電膜上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第２導電膜と、
前記層間絶縁膜と前記第１絶縁膜との間に、前記第１絶縁膜と異なる材料により形成され、前記第１導電膜に接する第３絶縁膜と
を具備し、前記第１絶縁膜及び前記第２絶縁膜は、アルミニウム（Al）、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物と、強誘電体とのいずれかを材料に用いて形成され、
前記第１導電膜は、ルテニウム（Ru）、白金（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミウム（Os）、ロジウム（Rh）、及びレニウム(Re)、これらを含む合金、並びにこれらの導電性金属酸化物のいずれかを材料に用いて形成され、
前記第１、第２絶縁膜は同一の材料である
ことを特徴とする半導体装置。 - 前記第１導電膜はルテニウム膜である
ことを特徴とする請求項１記載の半導体装置。 - 前記層間絶縁膜内に、前記第１絶縁膜の開口部内に位置する前記第１導電膜に接するようにして設けられたコンタクトプラグを更に備える
ことを特徴とする請求項１または２記載の半導体装置。 - 前記第１導電膜及び前記コンタクトプラグは同一の材料である
ことを特徴とする請求項３記載の半導体装置。 - 前記第１導電膜及び前記コンタクトプラグはルテニウム膜である
ことを特徴とする請求項３または４記載の半導体装置。 - 前記第２導電膜上に設けられた第４絶縁膜を更に備え、
前記第４絶縁膜は、アルミニウム（Al）、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物と、強誘電体とのいずれかを材料に用いて形成され、
前記第１、第４絶縁膜は同一の材料である
ことを特徴とする請求項１乃至５いずれか１項記載の半導体装置。 - 前記第１、第４絶縁膜は酸化タンタル膜である
ことを特徴とする請求項６記載の半導体装置。 - 前記ＭＯＳトランジスタを被覆するようにして前記層間絶縁膜中に設けられ、前記第１導電膜、または前記コンタクトプラグに含まれる金属原子の該ＭＯＳトランジスタ中への拡散を防止する金属拡散防止膜とを更に備える
ことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。 - 前記金属拡散防止膜はシリコン窒化膜である
ことを特徴とする請求項８記載の半導体装置。 - 半導体基板上に複数設けられたセルトランジスタと、
前記セルトランジスタを被覆するようにして前記半導体基板上に設けられた層間絶縁膜と、
前記セルトランジスタに電気的にそれぞれ接続されるようにして前記層間絶縁膜内に設けられた複数のコンタクトプラグと、
前記層間絶縁膜に達し且つ前記コンタクトプラグ上面を露出させる開口部を有するようにして前記層間絶縁膜上に設けられた第１絶縁膜と、
前記開口部に少なくとも一部が埋め込まれるようにして設けられ、それぞれ前記コンタクトプラグに電気的に接続されたストレージノード電極、前記ストレージノード電極上に設けられたキャパシタ絶縁膜、及び前記キャパシタ絶縁膜上に設けられたプレート電極を有する複数のセルキャパシタと、
前記層間絶縁膜と前記第１絶縁膜との間に、前記第１絶縁膜と異なる材料により形成され、前記ストレージノード電極に接する第２絶縁膜と
を具備し、第１絶縁膜及び前記キャパシタ絶縁膜は、アルミニウム（Al）、バリウム(Ba)、ストロンチウム(Sr)、鉛(Pb)、チタン(Ti)、ジルコニウム(Zr)、及びタンタル(Ta)のいずれかを含む酸化物と、強誘電体とのいずれかを材料に用いて形成され、
前記ストレージノード電極は、ルテニウム（Ru）、白金（Pt）、イリジウム（Ir）、パラジウム（Pd）、オスミウム（Os）、ロジウム（Rh）、及びレニウム(Re)、これらを含む合金、並びにこれらの導電性金属酸化物のいずれかを材料に用いて形成され、
前記第１絶縁膜と前記キャパシタ絶縁膜とは同一の材料である
ことを特徴とする半導体装置。 - 前記コンタクトプラグは、内部に空隙を有し、
前記空隙を埋め込む、前記コンタクトプラグと異なる導電膜または絶縁膜を更に備える
ことを特徴とする請求項１０記載の半導体装置。 - 前記強誘電体は、Ta-Ti-O、チタン酸バリウム−ストロンチウム（Ba-Sr-Ti-O：BST）、チタン酸ストロンチウム（Sr-Ti-O：STO）、ジルコン酸チタン酸鉛（Pb-Zr-Ti-O：PZT）、及びタンタル酸ストロンチウム−ビスマス（Sr-Bi-Ta-O：SBT）のいずれかである
ことを特徴とする請求項１、６、及び１０いずれか１項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383469A JP4005805B2 (ja) | 2001-12-17 | 2001-12-17 | 半導体装置 |
| US10/316,653 US7002199B2 (en) | 2001-12-17 | 2002-12-11 | Semiconductor device using high-dielectric-constant material and method of manufacturing the same |
| US10/874,417 US7098497B2 (en) | 2001-12-17 | 2004-06-23 | Semiconductor device using high-dielectric-constant material and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383469A JP4005805B2 (ja) | 2001-12-17 | 2001-12-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003188281A JP2003188281A (ja) | 2003-07-04 |
| JP4005805B2 true JP4005805B2 (ja) | 2007-11-14 |
Family
ID=19187590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001383469A Expired - Fee Related JP4005805B2 (ja) | 2001-12-17 | 2001-12-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7002199B2 (ja) |
| JP (1) | JP4005805B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271489B2 (en) * | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| JP4005805B2 (ja) * | 2001-12-17 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| TWI278958B (en) * | 2002-06-03 | 2007-04-11 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
| US6952364B2 (en) * | 2003-03-03 | 2005-10-04 | Samsung Electronics Co., Ltd. | Magnetic tunnel junction structures and methods of fabrication |
| KR100615600B1 (ko) * | 2004-08-09 | 2006-08-25 | 삼성전자주식회사 | 고집적 자기램 소자 및 그 제조방법 |
| US7049203B2 (en) * | 2003-04-30 | 2006-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device having a capacitor and method of fabricating same |
| US7101785B2 (en) | 2003-07-22 | 2006-09-05 | Infineon Technologies Ag | Formation of a contact in a device, and the device including the contact |
| JP5000084B2 (ja) * | 2003-08-13 | 2012-08-15 | 三星電子株式会社 | 導電パッドのシリンダースタックキャパシタにおけるストレージノード、半導体素子及び半導体素子の製造方法 |
| KR100621890B1 (ko) * | 2004-04-02 | 2006-09-14 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지전극 및 그 제조방법 |
| US7279379B2 (en) * | 2004-04-26 | 2007-10-09 | Micron Technology, Inc. | Methods of forming memory arrays; and methods of forming contacts to bitlines |
| US7271083B2 (en) * | 2004-07-22 | 2007-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-transistor random access memory technology compatible with metal gate process |
| DE102004043857B3 (de) * | 2004-09-10 | 2006-03-30 | Infineon Technologies Ag | DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes |
| KR100614803B1 (ko) * | 2004-10-26 | 2006-08-22 | 삼성전자주식회사 | 커패시터 제조 방법 |
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-
2001
- 2001-12-17 JP JP2001383469A patent/JP4005805B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-11 US US10/316,653 patent/US7002199B2/en not_active Expired - Fee Related
-
2004
- 2004-06-23 US US10/874,417 patent/US7098497B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040232469A1 (en) | 2004-11-25 |
| US20030122174A1 (en) | 2003-07-03 |
| US7098497B2 (en) | 2006-08-29 |
| JP2003188281A (ja) | 2003-07-04 |
| US7002199B2 (en) | 2006-02-21 |
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070824 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
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