JP3450262B2 - 回路製造方法、回路装置 - Google Patents
回路製造方法、回路装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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Description
【０００１】
【発明の属する技術分野】本発明は、少なくともＭＩＭ
容量回路を具備した回路装置を製造する回路製造方法、
この回路製造方法により製造された回路装置、に関す
る。
容量回路を具備した回路装置を製造する回路製造方法、
この回路製造方法により製造された回路装置、に関す
る。
【０００２】
【従来の技術】現在、各種回路が各種用途に利用されて
おり、例えば、電圧の一時保持には容量回路が利用され
ている。この容量回路にも各種構造が存在するが、薄膜
技術を利用した微細な容量回路としてはＭＩＭ容量回路
がある。これは下部金属電極と上部金属電極とが容量膜
を介して対向したものであり、下部金属電極と容量膜と
上部金属電極とを薄膜技術により微細に形成することが
できる。
おり、例えば、電圧の一時保持には容量回路が利用され
ている。この容量回路にも各種構造が存在するが、薄膜
技術を利用した微細な容量回路としてはＭＩＭ容量回路
がある。これは下部金属電極と上部金属電極とが容量膜
を介して対向したものであり、下部金属電極と容量膜と
上部金属電極とを薄膜技術により微細に形成することが
できる。
【０００３】ここで、このようなＭＩＭ容量回路をトラ
ンジスタ素子とともに具備した回路装置の一従来例を図
７ないし図１１を参照して以下に説明する。ここで一従
来例として例示する集積回路装置１００は、デジタルと
アナログとのハイブリッド構造に形成されており、図７
に示すように、回路基板である一個のｐ型のシリコン基
板１０１にアナログ回路とデジタル回路とが混載されて
いる。
ンジスタ素子とともに具備した回路装置の一従来例を図
７ないし図１１を参照して以下に説明する。ここで一従
来例として例示する集積回路装置１００は、デジタルと
アナログとのハイブリッド構造に形成されており、図７
に示すように、回路基板である一個のｐ型のシリコン基
板１０１にアナログ回路とデジタル回路とが混載されて
いる。
【０００４】アナログ回路は、その一部としてＭＩＭ容
量回路１０２を具備しており、デジタル回路は、その一
部としてＣＭＯＳ(Complementary Metal Oxide Semicon
ductor)トランジスタ１０３を具備している。このＣＭ
ＯＳトランジスタ１０３は、一対のトランジスタ素子で
あるｐ型とｎ型とのＭＯＳトランジスタ１０４，１０５
を具備している。
量回路１０２を具備しており、デジタル回路は、その一
部としてＣＭＯＳ(Complementary Metal Oxide Semicon
ductor)トランジスタ１０３を具備している。このＣＭ
ＯＳトランジスタ１０３は、一対のトランジスタ素子で
あるｐ型とｎ型とのＭＯＳトランジスタ１０４，１０５
を具備している。
【０００５】より詳細には、シリコン基板１０１の全域
の表層には素子分離用のフィールド絶縁膜１０６が形成
されており、このフィールド絶縁膜１０６に形成された
一対の開口部にｐ型とｎ型とのＭＯＳトランジスタ１０
４，１０５が形成されている。
の表層には素子分離用のフィールド絶縁膜１０６が形成
されており、このフィールド絶縁膜１０６に形成された
一対の開口部にｐ型とｎ型とのＭＯＳトランジスタ１０
４，１０５が形成されている。
【０００６】これらのＭＯＳトランジスタ１０４，１０
５の位置では、シリコン基板１０１の表層にｎ／ｐウェ
ル１１０が形成されており、これらのｎ／ｐウェル１１
０の表層の両側にｐ／ｎ型のソースおよびドレイン拡散
層１１１が形成されている。これらのソースおよびドレ
イン拡散層１１１の各々の表面の外側にはチタンを含有
したシリサイド層１１２が形成されており、これらのシ
リサイド層１１２の各々にアルミニウム電極１１３が接
続されている。
５の位置では、シリコン基板１０１の表層にｎ／ｐウェ
ル１１０が形成されており、これらのｎ／ｐウェル１１
０の表層の両側にｐ／ｎ型のソースおよびドレイン拡散
層１１１が形成されている。これらのソースおよびドレ
イン拡散層１１１の各々の表面の外側にはチタンを含有
したシリサイド層１１２が形成されており、これらのシ
リサイド層１１２の各々にアルミニウム電極１１３が接
続されている。
【０００７】さらに、ｐ／ｎ型のＭＯＳトランジスタ１
０４，１０５では、各々のｎ／ｐウェル１１０の表面か
ら各々のソースおよびドレイン拡散層１１１の内側の表
面までゲート絶縁膜１１４が形成されており、このゲー
ト絶縁膜１１４の表面の中央領域にポリシリコンからな
るゲート層１１５とタングステンシリサイドからなるゲ
ート電極１１６とが順番に積層されている。
０４，１０５では、各々のｎ／ｐウェル１１０の表面か
ら各々のソースおよびドレイン拡散層１１１の内側の表
面までゲート絶縁膜１１４が形成されており、このゲー
ト絶縁膜１１４の表面の中央領域にポリシリコンからな
るゲート層１１５とタングステンシリサイドからなるゲ
ート電極１１６とが順番に積層されている。
【０００８】これらのゲート層１１５とゲート電極１１
６との外側には絶縁膜からなるサイドウォール１１７が
形成されており、ゲート電極１１６の表面にもアルミニ
ウム電極１１３が接続されている。なお、上述のような
構造のＣＭＯＳトランジスタ１０３は全体に層間絶縁膜
１１８が積層されており、この層間絶縁膜１１８に形成
されたコンタクトホールにアルミニウム電極１１３は埋
め込まれている。
６との外側には絶縁膜からなるサイドウォール１１７が
形成されており、ゲート電極１１６の表面にもアルミニ
ウム電極１１３が接続されている。なお、上述のような
構造のＣＭＯＳトランジスタ１０３は全体に層間絶縁膜
１１８が積層されており、この層間絶縁膜１１８に形成
されたコンタクトホールにアルミニウム電極１１３は埋
め込まれている。
【０００９】一方、ＭＩＭ容量回路１０２はフィールド
絶縁膜１０６の表面に形成されており、このフィールド
絶縁膜１０６の表面に下部金属電極１２０と絶縁容量膜
１２１と第二導電層である上部金属電極１２２とが順番
に積層されている。下部金属電極１２０はポリシリコン
層１２３と第一導電層であるタングステンシリサイド層
１２４からなり、これらの外側にはサイドウォール１２
５が形成されている。
絶縁膜１０６の表面に形成されており、このフィールド
絶縁膜１０６の表面に下部金属電極１２０と絶縁容量膜
１２１と第二導電層である上部金属電極１２２とが順番
に積層されている。下部金属電極１２０はポリシリコン
層１２３と第一導電層であるタングステンシリサイド層
１２４からなり、これらの外側にはサイドウォール１２
５が形成されている。
【００１０】絶縁容量膜１２１はＨＴＯからなり、上部
金属電極１２２はタングステンシリサイドからなる。絶
縁容量膜１２１と上部金属電極１２２とは下部金属電極
１２０より小型にパターニングされており、その外側に
はサイドウォール１２５が形成されている。
金属電極１２２はタングステンシリサイドからなる。絶
縁容量膜１２１と上部金属電極１２２とは下部金属電極
１２０より小型にパターニングされており、その外側に
はサイドウォール１２５が形成されている。
【００１１】上部金属電極１２２の表面にはアルミニウ
ム電極１１３が接続されており、絶縁容量膜１２１と上
部金属電極１２２とから外側に突出した外部金属電極１
２０の表面にもアルミニウム電極１１３が接続されてい
る。なお、ここでは図示を簡単とするためにＭＯＳトラ
ンジスタ１０４，１０５とＭＩＭ容量回路１０２とを同
等な寸法に表記しているが、実際にはＭＩＭ容量回路１
０２はＭＯＳトランジスタ１０４，１０５より充分に大
面積に形成されている。
ム電極１１３が接続されており、絶縁容量膜１２１と上
部金属電極１２２とから外側に突出した外部金属電極１
２０の表面にもアルミニウム電極１１３が接続されてい
る。なお、ここでは図示を簡単とするためにＭＯＳトラ
ンジスタ１０４，１０５とＭＩＭ容量回路１０２とを同
等な寸法に表記しているが、実際にはＭＩＭ容量回路１
０２はＭＯＳトランジスタ１０４，１０５より充分に大
面積に形成されている。
【００１２】上述のような構造の集積回路装置１００で
は、例えば、ＣＭＯＳトランジスタ１０３がデジタル回
路のデジタル処理に寄与することができ、ＭＩＭ容量回
路１０２はアナログ回路のアナログ値として可変自在な
電圧を保持することができる。
は、例えば、ＣＭＯＳトランジスタ１０３がデジタル回
路のデジタル処理に寄与することができ、ＭＩＭ容量回
路１０２はアナログ回路のアナログ値として可変自在な
電圧を保持することができる。
【００１３】ここで、上述のような集積回路装置１００
の製造方法を図７ないし図１０を参照して以下に説明す
る。まず、図８(ａ)に示すように、ｐ型のシリコン基板
１０１の表層に不純物であるボロンやリンをイオン注入
してｎ／ｐウェル１１０を形成し、シリコン基板１０１
の表面に所定パターンのフィールド絶縁膜１０６を形成
する。
の製造方法を図７ないし図１０を参照して以下に説明す
る。まず、図８(ａ)に示すように、ｐ型のシリコン基板
１０１の表層に不純物であるボロンやリンをイオン注入
してｎ／ｐウェル１１０を形成し、シリコン基板１０１
の表面に所定パターンのフィールド絶縁膜１０６を形成
する。
【００１４】つぎに、同図(ｂ)に示すように、このフィ
ールド絶縁膜１０６が開口しているｎ／ｐウェル１１０
の表面に熱酸化によりゲート絶縁膜１１４を形成し、図
９(ａ)に示すように、シリコン基板１０１の表面の全域
にポリシリコン層１３０と第一導電層であるタングステ
ンシリサイド層１３１とＨＴＯ層１３２とタングステン
シリサイド層１３３とを順番に成膜する。このとき、ポ
リシリコン層１３０とタングステンシリサイド層１３
１，１３３はスパッタリング法やＣＶＤ法で形成される
が、ＨＴＯ層１３２はＣＶＤ法で形成される。
ールド絶縁膜１０６が開口しているｎ／ｐウェル１１０
の表面に熱酸化によりゲート絶縁膜１１４を形成し、図
９(ａ)に示すように、シリコン基板１０１の表面の全域
にポリシリコン層１３０と第一導電層であるタングステ
ンシリサイド層１３１とＨＴＯ層１３２とタングステン
シリサイド層１３３とを順番に成膜する。このとき、ポ
リシリコン層１３０とタングステンシリサイド層１３
１，１３３はスパッタリング法やＣＶＤ法で形成される
が、ＨＴＯ層１３２はＣＶＤ法で形成される。
【００１５】つぎに、同図(ｂ)に示すように、この上側
のタングステンシリサイド層１３３の表面に所定パター
ンのレジストマスク１３４を形成し、このレジストマス
ク１３４を利用したドライエッチングによりタングステ
ンシリサイド層１３３とＨＴＯ層１３２とをパターニン
グしてＭＩＭ容量回路１０２の絶縁容量膜１２１と上部
金属電極１２２とを形成する。
のタングステンシリサイド層１３３の表面に所定パター
ンのレジストマスク１３４を形成し、このレジストマス
ク１３４を利用したドライエッチングによりタングステ
ンシリサイド層１３３とＨＴＯ層１３２とをパターニン
グしてＭＩＭ容量回路１０２の絶縁容量膜１２１と上部
金属電極１２２とを形成する。
【００１６】つぎに、図１０(ａ)に示すように、このパ
ターニングにより露出した下側のタングステンシリサイ
ド層１３１の表面に所定パターンのレジストマスク１３
５を形成し、このレジストマスク１３５を利用したドラ
イエッチングによりタングステンシリサイド層１３１と
ポリシリコン層１３０とをパターニングし、ＭＩＭ容量
回路１０２の下部金属電極１２０とともにＭＯＳトラン
ジスタ１０４，１０５のゲート電極１１６とゲート層１
１５とを形成する。
ターニングにより露出した下側のタングステンシリサイ
ド層１３１の表面に所定パターンのレジストマスク１３
５を形成し、このレジストマスク１３５を利用したドラ
イエッチングによりタングステンシリサイド層１３１と
ポリシリコン層１３０とをパターニングし、ＭＩＭ容量
回路１０２の下部金属電極１２０とともにＭＯＳトラン
ジスタ１０４，１０５のゲート電極１１６とゲート層１
１５とを形成する。
【００１７】なお、上述のようなドライエッチングで
は、エッチングガスとして“ＣＨＦ3／Ｏ2”や“Ｃ
Ｆ4”などが利用される。また、上述のようなレジスト
マスク１３４，１３５は、ドライエッチングが完了して
からアンモニア系の溶液により除去される。
は、エッチングガスとして“ＣＨＦ3／Ｏ2”や“Ｃ
Ｆ4”などが利用される。また、上述のようなレジスト
マスク１３４，１３５は、ドライエッチングが完了して
からアンモニア系の溶液により除去される。
【００１８】つぎに、同図(ｂ)に示すように、表面全域
にＨＴＯ層(図示せず)を形成してからエッチバックする
ことによりＭＯＳトランジスタ１０４，１０５のサイド
ウォール１１７とＭＩＭ容量回路１０２のサイドウォー
ル１２５とを形成し、表面全域にイオン注入マスクとな
る酸化薄膜１３６を形成する。
にＨＴＯ層(図示せず)を形成してからエッチバックする
ことによりＭＯＳトランジスタ１０４，１０５のサイド
ウォール１１７とＭＩＭ容量回路１０２のサイドウォー
ル１２５とを形成し、表面全域にイオン注入マスクとな
る酸化薄膜１３６を形成する。
【００１９】つぎに、この酸化薄膜１３６の表面からＭ
ＯＳトランジスタ１０４のｎウェル１１０の位置にｐ型
の不純物をイオン注入するとともにＭＯＳトランジスタ
１０５のｐウェルの位置にｎ型の不純物をイオン注入
し、これらのイオン注入した不純物をアニールで活性化
することによりソースおよびドレイン拡散層１１１を形
成する。
ＯＳトランジスタ１０４のｎウェル１１０の位置にｐ型
の不純物をイオン注入するとともにＭＯＳトランジスタ
１０５のｐウェルの位置にｎ型の不純物をイオン注入
し、これらのイオン注入した不純物をアニールで活性化
することによりソースおよびドレイン拡散層１１１を形
成する。
【００２０】つぎに、酸化薄膜１３６の全部をドライエ
ッチングにより除去し、図８に示すように、これで露出
したソースおよびドレイン拡散層１１１の表面にチタン
を含有したシリサイド層１１２を形成する。そして、全
体に層間絶縁膜１１８を積層してからコンタクトホール
を形成し、このコンタクトホールにアルミニウム電極１
１３を埋め込むことにより集積回路装置１００が完成す
る。
ッチングにより除去し、図８に示すように、これで露出
したソースおよびドレイン拡散層１１１の表面にチタン
を含有したシリサイド層１１２を形成する。そして、全
体に層間絶縁膜１１８を積層してからコンタクトホール
を形成し、このコンタクトホールにアルミニウム電極１
１３を埋め込むことにより集積回路装置１００が完成す
る。
【００２１】
【発明が解決しようとする課題】上述のような構造の集
積回路装置１００では、ＭＩＭ容量回路１０２はアナロ
グ回路のアナログ値として可変自在な電圧を保持するこ
とができ、ＣＭＯＳトランジスタ１０３がデジタル回路
のデジタル処理に寄与することができる。さらに、上述
の回路製造方法では、ＭＩＭ容量回路１０２とＣＭＯＳ
トランジスタ１０３との各部を同時に形成できるので、
集積回路装置１００の生産性を向上させることができ
る。
積回路装置１００では、ＭＩＭ容量回路１０２はアナロ
グ回路のアナログ値として可変自在な電圧を保持するこ
とができ、ＣＭＯＳトランジスタ１０３がデジタル回路
のデジタル処理に寄与することができる。さらに、上述
の回路製造方法では、ＭＩＭ容量回路１０２とＣＭＯＳ
トランジスタ１０３との各部を同時に形成できるので、
集積回路装置１００の生産性を向上させることができ
る。
【００２２】しかし、本発明者が実際に上述のような集
積回路装置１００を製造したところ、ＭＩＭ容量回路１
０２のポリシリコン層１２３とタングステンシリサイド
層１２４と絶縁容量膜１２１との境界にボイドや剥離が
多発することが判明した。特に、前述のようにＭＩＭ容
量回路１０２は機能の必要からＣＭＯＳトランジスタ１
０３などより大面積に形成されるが、図１２に示すよう
に、ＭＩＭ容量回路１０２の面積を拡大するほど上述の
不良の発生率も上昇することが判明した。
積回路装置１００を製造したところ、ＭＩＭ容量回路１
０２のポリシリコン層１２３とタングステンシリサイド
層１２４と絶縁容量膜１２１との境界にボイドや剥離が
多発することが判明した。特に、前述のようにＭＩＭ容
量回路１０２は機能の必要からＣＭＯＳトランジスタ１
０３などより大面積に形成されるが、図１２に示すよう
に、ＭＩＭ容量回路１０２の面積を拡大するほど上述の
不良の発生率も上昇することが判明した。
【００２３】そこで、この不良の原因を本発明者が調査
したところ、集積回路装置１００を製造する過程でタン
グステンシリサイド層１２４(１３１)に多大なダメージ
が蓄積され、これが原因でタングステンシリサイド層１
２４を中心として不良が発生していることが判明した。
したところ、集積回路装置１００を製造する過程でタン
グステンシリサイド層１２４(１３１)に多大なダメージ
が蓄積され、これが原因でタングステンシリサイド層１
２４を中心として不良が発生していることが判明した。
【００２４】まず、前述のようにタングステンシリサイ
ド層１３１の表面にはＨＴＯ層１３２がＣＶＤ法で形成
されるため、このＣＶＤ法での加熱のためにタングステ
ンシリサイド層１３１から周囲にシリコン成分が流出
し、タングステンシリサイド層１３１のシリコン濃度が
低下することが判明した。
ド層１３１の表面にはＨＴＯ層１３２がＣＶＤ法で形成
されるため、このＣＶＤ法での加熱のためにタングステ
ンシリサイド層１３１から周囲にシリコン成分が流出
し、タングステンシリサイド層１３１のシリコン濃度が
低下することが判明した。
【００２５】さらに、前述のようにＭＩＭ容量回路１０
２の絶縁容量膜１２１と上部金属電極１２２とをドライ
エッチングによりパターニングしてタングステンシリサ
イド層１３１を露出させ、このタングステンシリサイド
層１３１もポリシリコン層１２３とともにドライエッチ
ングによりパターニングするが、これらのドライエッチ
ングでは“ＣＨＦ3／Ｏ2”や“ＣＦ4”などのエッチン
グガスの“Ｆ”や“Ｏ”が露出しているタングステンシ
リサイド層１３１に導入されてダメージとなることも判
明した。
２の絶縁容量膜１２１と上部金属電極１２２とをドライ
エッチングによりパターニングしてタングステンシリサ
イド層１３１を露出させ、このタングステンシリサイド
層１３１もポリシリコン層１２３とともにドライエッチ
ングによりパターニングするが、これらのドライエッチ
ングでは“ＣＨＦ3／Ｏ2”や“ＣＦ4”などのエッチン
グガスの“Ｆ”や“Ｏ”が露出しているタングステンシ
リサイド層１３１に導入されてダメージとなることも判
明した。
【００２６】しかも、上述のようにドライエッチングを
実行する場合には、必然的にレジストマスク１３４，１
３５の形成と除去も必要となるが、レジストマスク１３
４，１３５の除去にはアンモニア系の溶液が使用される
ために露出しているタングステンシリサイド層１３１か
らシリコン成分が流出してシリコン濃度が低下すること
が判明した。
実行する場合には、必然的にレジストマスク１３４，１
３５の形成と除去も必要となるが、レジストマスク１３
４，１３５の除去にはアンモニア系の溶液が使用される
ために露出しているタングステンシリサイド層１３１か
らシリコン成分が流出してシリコン濃度が低下すること
が判明した。
【００２７】そして、上述の集積回路装置１００を製造
する回路製造方法では、ＭＯＳトランジスタ１０４のソ
ースおよびドレイン拡散層１１１を形成するため、シリ
コン基板１０１にイオン注入したｐ型やｎ型の不純物を
アニールにより活性化しているが、このアニールでの80
0(℃)以上での加熱でもタングステンシリサイド層１３
１から周囲にシリコン成分が流出してシリコン濃度が低
下することが判明した。
する回路製造方法では、ＭＯＳトランジスタ１０４のソ
ースおよびドレイン拡散層１１１を形成するため、シリ
コン基板１０１にイオン注入したｐ型やｎ型の不純物を
アニールにより活性化しているが、このアニールでの80
0(℃)以上での加熱でもタングステンシリサイド層１３
１から周囲にシリコン成分が流出してシリコン濃度が低
下することが判明した。
【００２８】従来の集積回路装置１００では、上述のよ
うに製造の過程でＭＩＭ容量回路１０２のタングステン
シリサイド層１２４に多大なダメージが蓄積されて剥離
やボイドなどの不良が多発するため、大面積のＭＩＭ容
量回路１０２を良好な歩留りで形成することが困難であ
る。
うに製造の過程でＭＩＭ容量回路１０２のタングステン
シリサイド層１２４に多大なダメージが蓄積されて剥離
やボイドなどの不良が多発するため、大面積のＭＩＭ容
量回路１０２を良好な歩留りで形成することが困難であ
る。
【００２９】本発明は上述のような課題に鑑みてなされ
たものであり、金属シリサイド層の表面に絶縁層をＣＶ
Ｄ法により形成してからドライエッチングによりパター
ニングし、このパターニングで露出した金属シリサイド
層もドライエッチングによりパターニングする回路装置
の不良を防止できる回路製造方法、この回路製造方法に
より製造された回路装置、を提供することを目的とす
る。
たものであり、金属シリサイド層の表面に絶縁層をＣＶ
Ｄ法により形成してからドライエッチングによりパター
ニングし、このパターニングで露出した金属シリサイド
層もドライエッチングによりパターニングする回路装置
の不良を防止できる回路製造方法、この回路製造方法に
より製造された回路装置、を提供することを目的とす
る。
【００３０】
【課題を解決するための手段】本発明の回路製造方法で
は、第一導電層と絶縁層と第二導電層とでＭＩＭ容量回
路が形成される。その場合、第一導電層の表面にシリコ
ン層がスパッタリング法により形成されるが、これで形
成されるのはシリコン層であり形成の手法が加熱やプラ
ズマなどを必要としないスパッタリング法なので、この
形成により第一導電層にダメージが発生することはな
い。このようなシリコン層は多結晶シリコンや非晶質シ
リコンで形成することができる。
は、第一導電層と絶縁層と第二導電層とでＭＩＭ容量回
路が形成される。その場合、第一導電層の表面にシリコ
ン層がスパッタリング法により形成されるが、これで形
成されるのはシリコン層であり形成の手法が加熱やプラ
ズマなどを必要としないスパッタリング法なので、この
形成により第一導電層にダメージが発生することはな
い。このようなシリコン層は多結晶シリコンや非晶質シ
リコンで形成することができる。
【００３１】絶縁層はＣＶＤ法によりＨＴＯで形成され
るが、この絶縁層はシリコン層の表面に形成されるので
第一導電層にダメージが発生しない。成膜された絶縁層
はドライエッチングによりパターニングされるが、この
パターニングはシリコン層の表面で実行されるので第一
導電層にはダメージが発生しない。第一導電層もドライ
エッチングによりパターニングされるが、このパターニ
ング時には表面にシリコン層が位置するので第一導電層
にはダメージが発生しない。
るが、この絶縁層はシリコン層の表面に形成されるので
第一導電層にダメージが発生しない。成膜された絶縁層
はドライエッチングによりパターニングされるが、この
パターニングはシリコン層の表面で実行されるので第一
導電層にはダメージが発生しない。第一導電層もドライ
エッチングによりパターニングされるが、このパターニ
ング時には表面にシリコン層が位置するので第一導電層
にはダメージが発生しない。
【００３２】さらに、ＭＩＭ容量回路の絶縁層が積層さ
れていないシリコン層の少なくとも一部を除去して第一
導電層を露出させ、この露出した第一導電層と第二導電
層とに第一の電極と第二の電極とを個々に接続する。従
って、一対の電極の一方が第一導電層に接続されるが、
このように電極が接続される第一導電層の表面はシリコ
ン層が除去されているので、シリコン層のために電極と
ＭＩＭ容量回路との接続の抵抗が増加することがない。
れていないシリコン層の少なくとも一部を除去して第一
導電層を露出させ、この露出した第一導電層と第二導電
層とに第一の電極と第二の電極とを個々に接続する。従
って、一対の電極の一方が第一導電層に接続されるが、
このように電極が接続される第一導電層の表面はシリコ
ン層が除去されているので、シリコン層のために電極と
ＭＩＭ容量回路との接続の抵抗が増加することがない。
【００３３】さらに、上述のような回路製造方法におい
て、同一の半導体基板にＭＩＭ容量回路とトランジスタ
素子とを同時に形成し、トランジスタ素子の電極層の表
面のシリコン層を除去することも可能である。この場
合、トランジスタ素子でも第一導電層の表面のシリコン
層が除去されているので、シリコン層のために電極とト
ランジスタ素子との接続の抵抗が増加することがない。
さらに、上述のような回路製造方法において、トランジ
スタ素子を形成するときの酸化薄膜をドライエッチング
により除去するとき、これとともにシリコン層の露出部
分を除去することも可能である。この場合、トランジス
タ素子の拡散層を形成するために必須の酸化薄膜を除去
するときにシリコン層の不要部分も除去されるので、Ｍ
ＩＭ容量回路とトランジスタ素子とのシリコン層を除去
するために専用の工程が必要ない。
て、同一の半導体基板にＭＩＭ容量回路とトランジスタ
素子とを同時に形成し、トランジスタ素子の電極層の表
面のシリコン層を除去することも可能である。この場
合、トランジスタ素子でも第一導電層の表面のシリコン
層が除去されているので、シリコン層のために電極とト
ランジスタ素子との接続の抵抗が増加することがない。
さらに、上述のような回路製造方法において、トランジ
スタ素子を形成するときの酸化薄膜をドライエッチング
により除去するとき、これとともにシリコン層の露出部
分を除去することも可能である。この場合、トランジス
タ素子の拡散層を形成するために必須の酸化薄膜を除去
するときにシリコン層の不要部分も除去されるので、Ｍ
ＩＭ容量回路とトランジスタ素子とのシリコン層を除去
するために専用の工程が必要ない。
【００３４】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図６を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称および符号を使用して詳細な説明は省略する。
し図６を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称および符号を使用して詳細な説明は省略する。
【００３５】まず、本実施の形態の集積回路装置２００
も、一従来例の集積回路装置１００と同様にハイブリッ
ド構造に形成されており、図１に示すように、回路基板
である一個のｐ型のシリコン基板１０１にアナログ回路
のＭＩＭ容量回路２０１やデジタル回路のＣＭＯＳトラ
ンジスタ１０３が混載されている。ただし、本実施の形
態の集積回路装置２００では、一従来例の集積回路装置
１００とＣＭＯＳトランジスタ１０３の構造は同一であ
るが、ＭＩＭ容量回路２０１の構造が部分的に相違して
いる。
も、一従来例の集積回路装置１００と同様にハイブリッ
ド構造に形成されており、図１に示すように、回路基板
である一個のｐ型のシリコン基板１０１にアナログ回路
のＭＩＭ容量回路２０１やデジタル回路のＣＭＯＳトラ
ンジスタ１０３が混載されている。ただし、本実施の形
態の集積回路装置２００では、一従来例の集積回路装置
１００とＣＭＯＳトランジスタ１０３の構造は同一であ
るが、ＭＩＭ容量回路２０１の構造が部分的に相違して
いる。
【００３６】つまり、本実施の形態のＭＩＭ容量回路２
０１は、一従来例のＭＩＭ容量回路１０２と同様に、フ
ィールド絶縁膜１０６の表面に下部金属電極１２０と絶
縁容量膜１２１と上部金属電極１２２とが順番に積層さ
れているが、一従来例のＭＩＭ容量回路１０２とは相違
して、その絶縁容量膜１２１が同等な所定パターンのシ
リコン層２０２を介して下部金属電極１２０の表面に積
層されている。
０１は、一従来例のＭＩＭ容量回路１０２と同様に、フ
ィールド絶縁膜１０６の表面に下部金属電極１２０と絶
縁容量膜１２１と上部金属電極１２２とが順番に積層さ
れているが、一従来例のＭＩＭ容量回路１０２とは相違
して、その絶縁容量膜１２１が同等な所定パターンのシ
リコン層２０２を介して下部金属電極１２０の表面に積
層されている。
【００３７】上述のような構成において、本実施の形態
の集積回路装置２００も、ＣＭＯＳトランジスタ１０３
がデジタル回路のデジタル処理に寄与することができ、
ＭＩＭ容量回路２０１はアナログ回路のアナログ値とし
て可変自在な電圧を保持することができる。
の集積回路装置２００も、ＣＭＯＳトランジスタ１０３
がデジタル回路のデジタル処理に寄与することができ、
ＭＩＭ容量回路２０１はアナログ回路のアナログ値とし
て可変自在な電圧を保持することができる。
【００３８】ここで、本実施の形態の集積回路装置２０
０の製造方法を図１ないし図５を参照して以下に説明す
る。まず、図２(ａ)に示すように、ｐ型のシリコン基板
１０１の表層に不純物であるボロンやリンをイオン注入
してｎ／ｐウェル１１０を形成し、シリコン基板１０１
の表面に所定パターンのフィールド絶縁膜１０６を形成
する。
０の製造方法を図１ないし図５を参照して以下に説明す
る。まず、図２(ａ)に示すように、ｐ型のシリコン基板
１０１の表層に不純物であるボロンやリンをイオン注入
してｎ／ｐウェル１１０を形成し、シリコン基板１０１
の表面に所定パターンのフィールド絶縁膜１０６を形成
する。
【００３９】つぎに、同図(ｂ)に示すように、このフィ
ールド絶縁膜１０６が開口しているｎ／ｐウェル１１０
の表面に熱酸化によりゲート絶縁膜１１４を形成し、シ
リコン基板１０１の表面の全域にポリシリコン層１３０
と組成比2.7以上で膜厚150〜200(nm)のタングステンシ
リサイド層１３１と膜厚20〜50(nm)のシリコン層２０３
とを順番に成膜する。このとき、ポリシリコン層１３０
とタングステンシリサイド層１３１はスパッタリング法
やＣＶＤ法で形成されるが、シリコン層２０３はスパッ
タリング法で形成される。
ールド絶縁膜１０６が開口しているｎ／ｐウェル１１０
の表面に熱酸化によりゲート絶縁膜１１４を形成し、シ
リコン基板１０１の表面の全域にポリシリコン層１３０
と組成比2.7以上で膜厚150〜200(nm)のタングステンシ
リサイド層１３１と膜厚20〜50(nm)のシリコン層２０３
とを順番に成膜する。このとき、ポリシリコン層１３０
とタングステンシリサイド層１３１はスパッタリング法
やＣＶＤ法で形成されるが、シリコン層２０３はスパッ
タリング法で形成される。
【００４０】さらに、図３(ａ)に示すように、シリコン
層２０３の表面に膜厚30〜50(nm)のＨＴＯ層１３２を80
0〜850(℃)のＯ2雰囲気中でＣＶＤ法により成膜してか
ら、組成比2.7以上で膜厚150〜200(nm)のタングステン
シリサイド層１３３をスパッタリング法やＣＶＤ法で成
膜する。
層２０３の表面に膜厚30〜50(nm)のＨＴＯ層１３２を80
0〜850(℃)のＯ2雰囲気中でＣＶＤ法により成膜してか
ら、組成比2.7以上で膜厚150〜200(nm)のタングステン
シリサイド層１３３をスパッタリング法やＣＶＤ法で成
膜する。
【００４１】つぎに、同図(ｂ)に示すように、この上側
のタングステンシリサイド層１３３の表面に所定パター
ンのレジストマスク１３４を形成し、このレジストマス
ク１３４を利用したドライエッチングによりタングステ
ンシリサイド層１３３とＨＴＯ層１３２とをシリコン層
２０３の表面までパターニングし、ＭＩＭ容量回路２０
１の絶縁容量膜１２１と上部金属電極１２２とをシリコ
ン層２０３の表面に形成する。
のタングステンシリサイド層１３３の表面に所定パター
ンのレジストマスク１３４を形成し、このレジストマス
ク１３４を利用したドライエッチングによりタングステ
ンシリサイド層１３３とＨＴＯ層１３２とをシリコン層
２０３の表面までパターニングし、ＭＩＭ容量回路２０
１の絶縁容量膜１２１と上部金属電極１２２とをシリコ
ン層２０３の表面に形成する。
【００４２】つぎに、図４(ａ)に示すように、このパタ
ーニングにより露出したシリコン層２０３の表面に所定
パターンのレジストマスク１３５を形成し、このレジス
トマスク１３５を利用したドライエッチングによりシリ
コン層２０３とタングステンシリサイド層１３１とポリ
シリコン層１３０とをパターニングし、ＭＩＭ容量回路
２０１の下部金属電極１２０とともにＭＯＳトランジス
タ１０４，１０５のゲート電極１１６とゲート層１１５
とを形成する。
ーニングにより露出したシリコン層２０３の表面に所定
パターンのレジストマスク１３５を形成し、このレジス
トマスク１３５を利用したドライエッチングによりシリ
コン層２０３とタングステンシリサイド層１３１とポリ
シリコン層１３０とをパターニングし、ＭＩＭ容量回路
２０１の下部金属電極１２０とともにＭＯＳトランジス
タ１０４，１０５のゲート電極１１６とゲート層１１５
とを形成する。
【００４３】なお、上述のようなドライエッチングで
は、エッチングガスとして“ＣＨＦ3／Ｏ2”や“Ｃ
Ｆ4”などが利用される。また、上述のようにシリコン
層２０３の表面に形成されたレジストマスク１３４，１
３５は、ドライエッチングが完了してからアンモニア系
の溶液により除去される。
は、エッチングガスとして“ＣＨＦ3／Ｏ2”や“Ｃ
Ｆ4”などが利用される。また、上述のようにシリコン
層２０３の表面に形成されたレジストマスク１３４，１
３５は、ドライエッチングが完了してからアンモニア系
の溶液により除去される。
【００４４】つぎに、同図(ｂ)に示すように、表面全域
にＨＴＯ層(図示せず)を形成してからエッチバックする
ことによりＭＯＳトランジスタ１０４，１０５のサイド
ウォール１１７とＭＩＭ容量回路２０１のサイドウォー
ル１２５とを形成し、表面全域にイオン注入マスクとな
る酸化薄膜１３６を形成する。
にＨＴＯ層(図示せず)を形成してからエッチバックする
ことによりＭＯＳトランジスタ１０４，１０５のサイド
ウォール１１７とＭＩＭ容量回路２０１のサイドウォー
ル１２５とを形成し、表面全域にイオン注入マスクとな
る酸化薄膜１３６を形成する。
【００４５】つぎに、この酸化薄膜１３６の表面からＭ
ＯＳトランジスタ１０４のｎウェル１１０の位置にｐ型
の不純物をイオン注入するとともにＭＯＳトランジスタ
１０５のｐウェルの位置にｎ型の不純物をイオン注入
し、これらのイオン注入した不純物を800(℃)以上のア
ニールで活性化することによりソースおよびドレイン拡
散層１１１を形成する。
ＯＳトランジスタ１０４のｎウェル１１０の位置にｐ型
の不純物をイオン注入するとともにＭＯＳトランジスタ
１０５のｐウェルの位置にｎ型の不純物をイオン注入
し、これらのイオン注入した不純物を800(℃)以上のア
ニールで活性化することによりソースおよびドレイン拡
散層１１１を形成する。
【００４６】つぎに、酸化薄膜１３６の全部をドライエ
ッチングにより除去するとともに、このドライエッチン
グによりシリコン層２０３の露出している部分も自己整
合的に除去し、ＭＩＭ容量回路２０１の絶縁容量膜１２
１の下層のシリコン層２０２を形成する。
ッチングにより除去するとともに、このドライエッチン
グによりシリコン層２０３の露出している部分も自己整
合的に除去し、ＭＩＭ容量回路２０１の絶縁容量膜１２
１の下層のシリコン層２０２を形成する。
【００４７】なお、このドライエッチングでもエッチン
グガスとして“ＣＨＦ3／Ｏ2，ＣＦ 4”が使用される
が、その相互の混合比率を変更してエッチングの等方性
が上昇されるので、酸化薄膜１３６だけでなくシリコン
層２０３の露出部分も自己整合的に除去される。
グガスとして“ＣＨＦ3／Ｏ2，ＣＦ 4”が使用される
が、その相互の混合比率を変更してエッチングの等方性
が上昇されるので、酸化薄膜１３６だけでなくシリコン
層２０３の露出部分も自己整合的に除去される。
【００４８】図５に示すように、酸化薄膜１３６の除去
により露出したソースおよびドレイン拡散層１１１の表
面にチタンを含有したシリサイド層１１２を形成し、全
体に層間絶縁膜１１８を積層してからコンタクトホール
を形成してアルミニウム電極１１３を埋め込むことによ
り、集積回路装置２００が完成する。
により露出したソースおよびドレイン拡散層１１１の表
面にチタンを含有したシリサイド層１１２を形成し、全
体に層間絶縁膜１１８を積層してからコンタクトホール
を形成してアルミニウム電極１１３を埋め込むことによ
り、集積回路装置２００が完成する。
【００４９】なお、層間絶縁膜１１８にコンタクトホー
ルを形成してアルミニウム電極１１３を埋め込むとき、
ＭＩＭ容量回路２０１の下部金属電極１２０とＭＯＳト
ランジスタ１０４，１０５のゲート電極１１６との表面
からシリコン層２０３は除去されているので、この下部
金属電極１２０とゲート電極１１６との表面にアルミニ
ウム電極１１３は直接に接続されることになる。
ルを形成してアルミニウム電極１１３を埋め込むとき、
ＭＩＭ容量回路２０１の下部金属電極１２０とＭＯＳト
ランジスタ１０４，１０５のゲート電極１１６との表面
からシリコン層２０３は除去されているので、この下部
金属電極１２０とゲート電極１１６との表面にアルミニ
ウム電極１１３は直接に接続されることになる。
【００５０】本実施の形態の集積回路装置２００を製造
する回路製造方法でも、従来の回路製造方法と同様に、
ＭＩＭ容量回路２０１とＣＭＯＳトランジスタ１０３と
の各部を同時に形成できるので、集積回路装置２００の
生産性を向上させることができる。
する回路製造方法でも、従来の回路製造方法と同様に、
ＭＩＭ容量回路２０１とＣＭＯＳトランジスタ１０３と
の各部を同時に形成できるので、集積回路装置２００の
生産性を向上させることができる。
【００５１】しかし、本実施の形態の回路製造方法で
は、従来の回路製造方法とは相違して、集積回路装置２
００の製造過程でタングステンシリサイド層１２４にダ
メージが蓄積されず、タングステンシリサイド層１２４
の組成比が2.7以上に維持されるので、ＭＩＭ容量回路
２０１にボイドや剥離も発生しないことが確認された。
は、従来の回路製造方法とは相違して、集積回路装置２
００の製造過程でタングステンシリサイド層１２４にダ
メージが蓄積されず、タングステンシリサイド層１２４
の組成比が2.7以上に維持されるので、ＭＩＭ容量回路
２０１にボイドや剥離も発生しないことが確認された。
【００５２】つまり、本実施の形態の回路製造方法で
は、タングステンシリサイド層１２４の表面にシリコン
層２０３をスパッタリング法で成膜してからＨＴＯ層１
３２をＣＶＤ法で成膜するので、このときの加熱による
タングステンシリサイド層１３１のシリコン成分の流出
がシリコン層２０３により防止され、タングステンシリ
サイド層１３１のシリコン濃度が低下することがない。
なお、シリコン層２０３はタングステンシリサイド層１
３１の表面にスパッタリング法で成膜されるので、この
成膜によりタングステンシリサイド層１２４が加熱され
てシリコン成分が流出することもない。
は、タングステンシリサイド層１２４の表面にシリコン
層２０３をスパッタリング法で成膜してからＨＴＯ層１
３２をＣＶＤ法で成膜するので、このときの加熱による
タングステンシリサイド層１３１のシリコン成分の流出
がシリコン層２０３により防止され、タングステンシリ
サイド層１３１のシリコン濃度が低下することがない。
なお、シリコン層２０３はタングステンシリサイド層１
３１の表面にスパッタリング法で成膜されるので、この
成膜によりタングステンシリサイド層１２４が加熱され
てシリコン成分が流出することもない。
【００５３】さらに、ＭＩＭ容量回路２０１の絶縁容量
膜１２１と上部金属電極１２２とをドライエッチングに
よりパターニングするとき、図３(ｂ)に示すように、こ
のドライエッチングはシリコン層２０３で停止されてタ
ングステンシリサイド層１３１は露出しないので、その
エッチングガスの“Ｆ”や“Ｏ”が露出しているタング
ステンシリサイド層１３１に導入されてダメージとなる
こともない。
膜１２１と上部金属電極１２２とをドライエッチングに
よりパターニングするとき、図３(ｂ)に示すように、こ
のドライエッチングはシリコン層２０３で停止されてタ
ングステンシリサイド層１３１は露出しないので、その
エッチングガスの“Ｆ”や“Ｏ”が露出しているタング
ステンシリサイド層１３１に導入されてダメージとなる
こともない。
【００５４】同様に、図４(ａ)に示すように、ポリシリ
コン層１２３とともにドライエッチングによりパターニ
ングされるタングステンシリサイド層１３１の表面にも
シリコン層２０３が積層されているので、そのエッチン
グガスの“Ｆ”や“Ｏ”が露出しているタングステンシ
リサイド層１３１に導入されてダメージとなることもな
い。
コン層１２３とともにドライエッチングによりパターニ
ングされるタングステンシリサイド層１３１の表面にも
シリコン層２０３が積層されているので、そのエッチン
グガスの“Ｆ”や“Ｏ”が露出しているタングステンシ
リサイド層１３１に導入されてダメージとなることもな
い。
【００５５】また、上述のようにドライエッチングを実
行する場合にはレジストマスク１３４，１３５の除去に
アンモニア系の溶液が使用されるが、このときもタング
ステンシリサイド層１３１の表面にはシリコン層２０３
が積層されているので、溶液のためにタングステンシリ
サイド層１３１からシリコン成分が流出してシリコン濃
度が低下することもない。
行する場合にはレジストマスク１３４，１３５の除去に
アンモニア系の溶液が使用されるが、このときもタング
ステンシリサイド層１３１の表面にはシリコン層２０３
が積層されているので、溶液のためにタングステンシリ
サイド層１３１からシリコン成分が流出してシリコン濃
度が低下することもない。
【００５６】そして、ＭＯＳトランジスタ１０４のソー
スおよびドレイン拡散層１１１を形成するため、ｐ型や
ｎ型の不純物をイオン注入したシリコン基板１０１をア
ニールしているが、図４(ｂ)に示すように、このアニー
ルで加熱されるときもタングステンシリサイド層１３１
の表面にはシリコン層２０３が積層されているので、タ
ングステンシリサイド層１３１からシリコン成分が流出
してシリコン濃度が低下することがない。
スおよびドレイン拡散層１１１を形成するため、ｐ型や
ｎ型の不純物をイオン注入したシリコン基板１０１をア
ニールしているが、図４(ｂ)に示すように、このアニー
ルで加熱されるときもタングステンシリサイド層１３１
の表面にはシリコン層２０３が積層されているので、タ
ングステンシリサイド層１３１からシリコン成分が流出
してシリコン濃度が低下することがない。
【００５７】本実施の形態の集積回路装置２００の回路
製造方法では、上述のように製造の過程でＭＩＭ容量回
路２０１のタングステンシリサイド層１２４にダメージ
が蓄積されず、剥離やボイドなどの不良が発生しないの
で、大面積のＭＩＭ容量回路２０１を良好な歩留りで形
成することが容易である。
製造方法では、上述のように製造の過程でＭＩＭ容量回
路２０１のタングステンシリサイド層１２４にダメージ
が蓄積されず、剥離やボイドなどの不良が発生しないの
で、大面積のＭＩＭ容量回路２０１を良好な歩留りで形
成することが容易である。
【００５８】しかも、アルミニウム電極１１３が接続さ
れるＭＩＭ容量回路２０１の下部金属電極１２０とＭＯ
Ｓトランジスタ１０４，１０５のゲート電極１１６との
表面からはシリコン層２０３が除去されているので、こ
のシリコン層２０３のためにＭＩＭ容量回路２０１やＭ
ＯＳトランジスタ１０４，１０５の配線抵抗が増加する
こともない。
れるＭＩＭ容量回路２０１の下部金属電極１２０とＭＯ
Ｓトランジスタ１０４，１０５のゲート電極１１６との
表面からはシリコン層２０３が除去されているので、こ
のシリコン層２０３のためにＭＩＭ容量回路２０１やＭ
ＯＳトランジスタ１０４，１０５の配線抵抗が増加する
こともない。
【００５９】それでいて、このシリコン層２０３の除去
はＭＯＳトランジスタ１０４，１０５の製造過程で必須
となる酸化薄膜１３６の除去とともに実行されるので、
シリコン層２０３を除去するために専用の工程を追加す
る必要もなく、集積回路装置２００の生産性は良好に維
持される。
はＭＯＳトランジスタ１０４，１０５の製造過程で必須
となる酸化薄膜１３６の除去とともに実行されるので、
シリコン層２０３を除去するために専用の工程を追加す
る必要もなく、集積回路装置２００の生産性は良好に維
持される。
【００６０】特に、前述のようにＭＩＭ容量回路２０１
は機能の必要からＣＭＯＳトランジスタ１０３などより
大面積に形成されるが、図６に示すように、本実施の形
態の回路製造方法により製造したＭＩＭ容量回路２０１
では、その面積を拡大しても上述の不良の発生率は上昇
しないことも確認された。
は機能の必要からＣＭＯＳトランジスタ１０３などより
大面積に形成されるが、図６に示すように、本実施の形
態の回路製造方法により製造したＭＩＭ容量回路２０１
では、その面積を拡大しても上述の不良の発生率は上昇
しないことも確認された。
【００６１】なお、本実施の形態の回路製造方法でも、
酸化薄膜１３６とともにシリコン層２０３の露出部分を
ドライエッチングするときにタングステンシリサイド層
１２４にダメージが発生するが、これより以後の製造工
程では集積回路装置２００を800(℃)以上に加熱する必
要がないので、ボイドや剥離などの不良がタングステン
シリサイド層１２４に発生することはない。
酸化薄膜１３６とともにシリコン層２０３の露出部分を
ドライエッチングするときにタングステンシリサイド層
１２４にダメージが発生するが、これより以後の製造工
程では集積回路装置２００を800(℃)以上に加熱する必
要がないので、ボイドや剥離などの不良がタングステン
シリサイド層１２４に発生することはない。
【００６２】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではＭＯＳトランジスタ１０
４，１０５とともに形成されるＭＩＭ容量回路２０１を
例示したが、本発明は金属シリサイド層の表面に絶縁層
をＣＶＤ法により形成してからドライエッチングにより
パターニングし、このパターニングで露出した金属シリ
サイド層もドライエッチングによりパターニングしてか
ら全体を加熱処理する各種の回路装置に適用可能であ
る。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではＭＯＳトランジスタ１０
４，１０５とともに形成されるＭＩＭ容量回路２０１を
例示したが、本発明は金属シリサイド層の表面に絶縁層
をＣＶＤ法により形成してからドライエッチングにより
パターニングし、このパターニングで露出した金属シリ
サイド層もドライエッチングによりパターニングしてか
ら全体を加熱処理する各種の回路装置に適用可能であ
る。
【００６３】
【発明の効果】本発明の回路製造方法では、第一導電層
の表面にシリコン層がスパッタリング法により形成さ
れ、ＣＶＤ法による絶縁層の形成とドライエッチングに
よるパターニングとはシリコン層の表面で実行され、第
一導電層のドライエッチングによりパターニングは表面
にシリコン層が位置する状態で実行され、シリコン層を
除去して露出させた第一導電層と第二導電層とに第一の
電極と第二の電極とを個々に接続することにより、所定
パターンの第一導電層の表面に所定パターンのシリコン
層と絶縁層とが順番に積層された回路装置を、第一導電
層にダメージを発生させることなく製造することがで
き、第一導電層や絶縁層の剥離などが防止されて信頼性
が良好な回路装置を製造することができ、さらに、表面
にシリコン層が存在しない第一導電層に電極が接続され
るので、ＭＩＭ容量回路に電極を低抵抗に接続すること
ができる。
の表面にシリコン層がスパッタリング法により形成さ
れ、ＣＶＤ法による絶縁層の形成とドライエッチングに
よるパターニングとはシリコン層の表面で実行され、第
一導電層のドライエッチングによりパターニングは表面
にシリコン層が位置する状態で実行され、シリコン層を
除去して露出させた第一導電層と第二導電層とに第一の
電極と第二の電極とを個々に接続することにより、所定
パターンの第一導電層の表面に所定パターンのシリコン
層と絶縁層とが順番に積層された回路装置を、第一導電
層にダメージを発生させることなく製造することがで
き、第一導電層や絶縁層の剥離などが防止されて信頼性
が良好な回路装置を製造することができ、さらに、表面
にシリコン層が存在しない第一導電層に電極が接続され
るので、ＭＩＭ容量回路に電極を低抵抗に接続すること
ができる。
【００６４】上述のような回路製造方法において、さら
に第二導電層を形成して絶縁層とともにパターニングす
ることにより、第一導電層と絶縁層と第二導電層とでＭ
ＩＭ容量回路を形成することができるので、簡単な構造
で信頼性が良好なＭＩＭ容量回路を製造することができ
る。
に第二導電層を形成して絶縁層とともにパターニングす
ることにより、第一導電層と絶縁層と第二導電層とでＭ
ＩＭ容量回路を形成することができるので、簡単な構造
で信頼性が良好なＭＩＭ容量回路を製造することができ
る。
【００６５】
【００６６】さらに、同一の半導体基板にＭＩＭ容量回
路とトランジスタ素子とを同時に形成し、トランジスタ
素子の電極層の表面のシリコン層も除去することによ
り、トランジスタ素子でも表面にシリコン層が存在しな
い第一導電層に電極が接続されるので、トランジスタ素
子に電極を低抵抗に接続することができる。
路とトランジスタ素子とを同時に形成し、トランジスタ
素子の電極層の表面のシリコン層も除去することによ
り、トランジスタ素子でも表面にシリコン層が存在しな
い第一導電層に電極が接続されるので、トランジスタ素
子に電極を低抵抗に接続することができる。
【００６７】さらに、トランジスタ素子を形成するとき
の酸化薄膜をドライエッチングにより除去するとき、こ
れとともにシリコン層の露出部分を除去することによ
り、トランジスタ素子の拡散層を形成するために必須の
酸化薄膜を除去するときにシリコン層の不要部分も除去
できるので、ＭＩＭ容量回路とトランジスタ素子とのシ
リコン層を除去するために専用の工程が必要なく、ＭＩ
Ｍ容量回路とトランジスタ素子とが混載された回路装置
を良好な生産性で製造することができる。
の酸化薄膜をドライエッチングにより除去するとき、こ
れとともにシリコン層の露出部分を除去することによ
り、トランジスタ素子の拡散層を形成するために必須の
酸化薄膜を除去するときにシリコン層の不要部分も除去
できるので、ＭＩＭ容量回路とトランジスタ素子とのシ
リコン層を除去するために専用の工程が必要なく、ＭＩ
Ｍ容量回路とトランジスタ素子とが混載された回路装置
を良好な生産性で製造することができる。
【図１】本実施の形態の集積回路装置の要部を示す模式
的な縦断正面図である。
的な縦断正面図である。
【図２】本実施の形態の回路製造方法の第一第二工程を
示す工程図である。
示す工程図である。
【図３】第三第四工程を示す工程図である。
【図４】第五第六工程を示す工程図である。
【図５】第七工程を示す工程図である。
【図６】ＭＩＭ容量回路の面積と不良の発生率との関係
を示す特性図である。
を示す特性図である。
【図７】一従来例の集積回路装置の要部を示す模式的な
縦断正面図である。
縦断正面図である。
【図８】一従来例の回路製造方法の第一第二工程を示す
工程図である。
工程図である。
【図９】第三第四工程を示す工程図である。
【図１０】第五第六工程を示す工程図である。
【図１１】ＭＩＭ容量回路のパターン形状を示す平面図
である。
である。
【図１２】ＭＩＭ容量回路の面積と不良の発生率との関
係を示す特性図である。
係を示す特性図である。
１０１ 半導体基板
１０３ トランジスタ素子であるＣＭＯＳトランジス
タ １０４，１０５ トランジスタ素子であるＭＯＳトラ
ンジスタ １１０ 拡散層 １１３ アルミニウム電極 １１６ 第一導電層からなる電極層であるゲート電極 １２１ 絶縁層である絶縁容量膜 １２２ 第二導電層である上部金属電極 １２４，１３１ 第一導電層であるタングステンシリ
サイド層 １３２ 絶縁層であるＨＴＯ層 １３３ 第二導電層であるタングステンシリサイド層 １３６ 酸化薄膜 ２００ 集積回路装置 ２０１ ＭＩＭ容量回路 ２０２，２０３ シリコン層
タ １０４，１０５ トランジスタ素子であるＭＯＳトラ
ンジスタ １１０ 拡散層 １１３ アルミニウム電極 １１６ 第一導電層からなる電極層であるゲート電極 １２１ 絶縁層である絶縁容量膜 １２２ 第二導電層である上部金属電極 １２４，１３１ 第一導電層であるタングステンシリ
サイド層 １３２ 絶縁層であるＨＴＯ層 １３３ 第二導電層であるタングステンシリサイド層 １３６ 酸化薄膜 ２００ 集積回路装置 ２０１ ＭＩＭ容量回路 ２０２，２０３ シリコン層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/092
49/02
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/8234
H01L 21/8238
H01L 27/04
H01L 27/06
H01L 27/092
H01L 49/02
Claims (12)
- 【請求項１】 第一の電極が接続されている第一導電層
と第二の電極が接続されている第二導電層とが容量膜を
介して対向しているＭＩＭ(Metal InsulatorMetal)容量
回路を製造する回路製造方法であって、 金属シリサイドからなる前記第一導電層を形成する工程
と、 この第一導電層の表面にシリコン層を形成する工程と、 このシリコン層の表面に絶縁層を形成する工程と、 この絶縁層の表面に金属と金属シリサイドとの少なくと
も一方からなる前記第二導電層を形成する工程と、 この第二導電層と前記絶縁層とをパターニングして前記
シリコン層を露出させる工程と、 このシリコン層と前記第一導電層とをパターニングして
ＭＩＭ容量回路を形成する工程と、前記絶縁層が積層されていない位置の前記シリコン層の
少なくとも一部を除去して前記第一導電層を露出させる
工程と、 露出した前記第一導電層に前記第一の電極を接続する工
程と、 前記第二導電層の表面に前記第二の電極を接続する工程
と、 を具備している回路製造方法。 - 【請求項２】 前記シリコン層を前記第一導電層の表面
にスパッタリング法により形成する請求項１に記載の回
路製造方法。 - 【請求項３】 前記絶縁層を前記シリコン層の表面にＣ
ＶＤ(Chemical Vapor Deposition)法によりＨＴＯ(High
Temperature Oxide)で形成する請求項１または２に記
載の回路製造方法。 - 【請求項４】 前記第二導電層と前記絶縁層とのパター
ニングおよび前記シリコン層と前記第一導電層とのパタ
ーニングをドライエッチングにより実行する請求項１な
いし３の何れか一項に記載の回路製造方法。 - 【請求項５】 少なくとも拡散層と前記第一導電層から
なる電極層とを具備するトランジスタ素子も前記ＭＩＭ
容量回路と同一の半導体基板に別個に同時に形成し、 前記トランジスタ素子の電極層の表面の前記シリコン層
も除去する請求項１ないし４の何れか一項に記載の回路
製造方法。 - 【請求項６】 前記トランジスタ素子を形成するとき、 前記シリコン層の表面に酸化薄膜を形成してから前記半
導体基板に不純物をイオン注入して活性化し、 ドライエッチングにより前記酸化薄膜を除去するととも
に露出する前記シリコン層も除去する請求項５に記載の
回路製造方法。 - 【請求項７】 前記シリコン層を多結晶シリコンと非晶
質シリコンとの少なくとも一方で形成する請求項１ない
し６の何れか一項に記載の回路製造方法。 - 【請求項８】 第一の電極が接続されている第一導電層
と第二の電極が接続されている第二導電層とが容量膜を
介して対向しているＭＩＭ容量回路を具備している回路
装置であって、前記ＭＩＭ容量回路が、 金属シリサイドからなる前記第一導電層と、 この第一導電層の表面に形成されているシリコン層と、 このシリコン層の表面に形成されている絶縁層と、 この絶縁層の表面に金属と金属シリサイドとの少なくと
も一方で形成されている前記第二導電層と、を具備して
おり、 前記絶縁層が積層されていない位置の前記シリコン層の
少なくとも一部が除去されていて露出した前記第一導電
層に前記第一の電極が接続されており、 前記第二導電層の表面に前記第二の電極が接続されてい
る 回路装置。 - 【請求項９】 請求項１ないし４の何れか一項に記載の
回路製造方法により製造されている請求項８に記載の回
路装置。 - 【請求項１０】 前記絶縁層がＨＴＯからなる請求項８
または９に記載の回路装置。 - 【請求項１１】 前記シリコン層が多結晶シリコンと非
晶質シリコンとの少なくとも一方からなる請求項８ない
し１０の何れか一項に記載の回路装置。 - 【請求項１２】 少なくとも拡散層と前記第一導電層か
らなる電極層とを具備して前記第一導電層の表面の前記
シリコン層が除去されているトランジスタ素子も具備し
ている請求項８ないし１１の何れか一項に記載の回路装
置。
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|---|---|---|---|
| JP2000091744A JP3450262B2 (ja) | 2000-03-29 | 2000-03-29 | 回路製造方法、回路装置 |
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| JP2000091744A Expired - Fee Related JP3450262B2 (ja) | 2000-03-29 | 2000-03-29 | 回路製造方法、回路装置 |
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| JPH04102332A (ja) | 1990-08-22 | 1992-04-03 | Seiko Instr Inc | 半導体装置 |
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