JP4450834B2 - アクティブマトリクス基板およびそれを備えた表示装置 - Google Patents

Description

本発明は、液晶テレビ、液晶モニタ、ノートパソコン等に用いられるアクティブマトリクス基板に関する。また、本発明は、アクティブマトリクス基板を備えた表示装置にも関する。

液晶表示装置は、薄型で低消費電力であるという特徴を有し、様々な分野に広く用いられている。特に、画素ごとに薄膜トランジスタ（「ＴＦＴ」と称される）などのスイッチング素子を備えたアクティブマトリクス型の液晶表示装置は、高いコントラスト比および優れた応答特性を有し、高性能であるため、テレビやモニタ、ノートパソコンに用いられており、近年その市場規模が拡大している。

アクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板上には、複数の走査配線と、これらの走査配線に絶縁膜を介して交差する複数の信号配線とが形成されており、走査配線と信号配線との交差部近傍に画素をスイッチングするための薄膜トランジスタが設けられている。

走査配線と信号配線との交差部に形成される容量（「寄生容量」と呼ばれる）は、表示品位の低下の原因となるため、この寄生容量の容量値は小さいことが好ましい。

そこで、特許文献１は、走査配線および信号配線の幅をこれらの交差部において他の部分よりも狭くすることによって、交差部の面積を小さくし、交差部に形成される寄生容量を低減する手法を開示している。
特開平５−６１０６９号公報

しかしながら、局所的とはいえ配線の幅を狭くすることは、配線の抵抗値を高くし、信号のなまりの原因となってしまう。また、配線の幅を狭くすることは、断線の確率を高くするので、一般的には、元の幅の５０％程度は確保する必要がある。このため、上記特許文献１の手法で交差部の寄生容量を低減するのには限界がある。近年、液晶表示装置の大型化、高精細化が進んでおり、大型、高精細の液晶表示装置においては、配線抵抗の低減のために配線の幅が広くなり、また、配線の交差部が多くなるため、交差部に形成される寄生容量が増大する。そのため、上述した信号のなまりが顕著となる。

走査配線と信号配線との交差部に生成される容量を低減する別の手法として、走査配線を覆う絶縁膜を厚くすることも考えられるが、ボトムゲート型のＴＦＴなどのように走査配線を覆う絶縁膜の一部がゲート絶縁膜として機能する場合には、この絶縁膜を厚くすることはＴＦＴの駆動能力の低下を招いてしまう。

本発明は、上記問題に鑑みてなされたものであり、その目的は、配線抵抗の増加やスイッチング素子の駆動能力の低下を伴うことなく、走査配線と信号配線との交差部に形成される容量を低減することが可能なアクティブマトリクス基板およびそれを備えた表示装置を提供することにある。

本発明の第１の局面によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、前記複数の走査配線を覆う絶縁膜と、前記絶縁膜を介して前記複数の走査配線と交差する複数の信号配線と、前記基板上に形成され、対応する前記走査配線に印加される信号に応答して動作する複数のスイッチング素子と、前記複数のスイッチング素子を介して、対応する前記信号配線と電気的に接続され得る複数の画素電極と、を備えたアクティブマトリクス基板であって、前記絶縁膜は、第１絶縁層と第２絶縁層とを含む多層絶縁膜であり、前記第１絶縁層は、有機成分を含む絶縁材料から形成されており、前記多層絶縁膜は、前記スイッチング素子に重なる領域の少なくとも一部に前記第１絶縁層が形成されていない低積層領域を有しており、そのことによって上記目的が達成される。

ある好適な実施形態において、前記第１絶縁層は、前記第２絶縁層の下層に形成されている。

ある好適な実施形態において、前記第２絶縁層は、無機絶縁材料から形成されている。

ある好適な実施形態において、前記複数のスイッチング素子のそれぞれは、チャネル領域を含む半導体層と、対応する前記走査配線に電気的に接続されたゲート電極と、対応する前記信号配線に電気的に接続されたソース電極と、対応する前記画素電極に電気的に接続されたドレイン電極とを有する薄膜トランジスタである。

ある好適な実施形態において、前記多層絶縁膜は、前記低積層領域を少なくとも前記チャネル領域に重なる領域に有している。

ある好適な実施形態において、前記第２絶縁層は、前記基板の略全面に形成されており、前記第２絶縁層の一部は、前記ゲート電極と前記半導体層との間に位置し、ゲート絶縁膜として機能する。

ある好適な実施形態において、前記ゲート電極のエッジが前記第１絶縁層によって覆われている。

ある好適な実施形態において、前記多層絶縁膜の前記信号配線側の表面は、前記低積層領域において凹んでおり、前記半導体層は、前記多層絶縁膜の前記チャネル領域に重なる前記低積層領域を覆い、且つ、前記半導体層の一部が前記多層絶縁膜の前記第１絶縁層が形成されている領域に乗り上げるように形成されている。

ある好適な実施形態において、本発明の第１の局面によるアクティブマトリクス基板は、前記基板上に形成された複数の補助容量配線と、前記複数の補助容量配線に前記絶縁膜を介して対向する複数の補助容量電極と、をさらに備え、前記多層絶縁膜は、前記低積層領域を前記補助容量配線と前記補助容量電極との間にも有している。

ある好適な実施形態において、前記補助容量配線のエッジが前記第１絶縁層によって覆われている。

ある好適な実施形態において、前記多層絶縁膜は、前記低積層領域を前記信号配線に重なる領域の一部にも有している。

ある好適な実施形態において、前記多層絶縁膜は、前記低積層領域を前記信号配線と前記走査配線との交差部には有していない。

ある好適な実施形態において、前記多層絶縁膜は、前記信号配線に重なる前記低積層領域を包囲する斜面を有し、前記斜面は、前記信号配線の延びる方向に平行な第１の部分と、前記信号配線の延びる方向に略直交する第２の部分とを含み、前記基板の主面に対する前記第１の部分の傾斜角は、前記基板の主面に対する前記第２の部分の傾斜角よりも大きい。

ある好適な実施形態において、本発明の第１の局面によるアクティブマトリクス基板は、前記複数の信号配線および前記複数のスイッチング素子を覆うように感光性材料から形成された層間絶縁膜をさらに備え、前記複数の画素電極は、前記層間絶縁膜上に形成されており、前記複数の画素電極のそれぞれは、前記層間絶縁膜に形成されたコンタクトホールにおいて対応する前記スイッチング素子に接続されており、前記多層絶縁膜は、前記コンタクトホールに重なる領域には前記低積層領域を有していない。

ある好適な実施形態において、本発明の第１の局面によるアクティブマトリクス基板は、マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれに前記複数の画素電極のそれぞれが設けられている。

ある好適な実施形態において、本発明の第１の局面によるアクティブマトリクス基板は、前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設けられる非表示領域とを有し、前記多層絶縁膜は、前記低積層領域を前記非表示領域の略全面に有している。

ある好適な実施形態において、前記多層絶縁膜は、前記複数の画素領域のそれぞれの外周近傍にリング状の前記低積層領域を有している。

本発明の第２の局面によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の走査配線と、前記複数の走査配線を覆う絶縁膜と、前記絶縁膜を介して前記複数の走査配線と交差する複数の信号配線と、前記基板上に形成され、対応する前記走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、前記複数の薄膜トランジスタを介して、対応する前記信号配線と電気的に接続され得る複数の画素電極と、を備え、前記複数の薄膜トランジスタのそれぞれは、対応する前記走査配線に電気的に接続されたゲート電極と、対応する前記信号配線に電気的に接続されたソース電極と、対応する前記画素電極に電気的に接続されたドレイン電極とを有するアクティブマトリクス基板であって、前記絶縁膜は、第１絶縁層と第２絶縁層とを含む多層絶縁膜であり、前記第１絶縁層は、有機成分を含む絶縁材料から形成され、且つ、前記第２絶縁層の下層に形成されており、前記ゲート電極は、前記第１絶縁層上に前記複数の走査配線とは異なる導電層から形成され、前記第１絶縁層に設けられたコンタクトホールを介して対応する前記走査配線に電気的に接続されており、そのことによって上記目的が達成される。

ある好適な実施形態において、前記第２絶縁層は、無機絶縁材料から形成されている。

ある好適な実施形態において、前記第２絶縁層は前記ゲート電極を覆うように形成されており、前記第２絶縁層の一部がゲート絶縁膜として機能する。

ある好適な実施形態において、本発明の第２の局面によるアクティブマトリクス基板は、前記第１絶縁層上に形成された複数の補助容量配線と、前記複数の補助容量配線に前記第２絶縁層を介して対向する複数の補助容量電極と、をさらに備える。

ある好適な実施形態において、本発明の第２の局面によるアクティブマトリクス基板は、マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれに前記複数の画素電極のそれぞれが設けられている。

ある好適な実施形態において、本発明の第２の局面によるアクティブマトリクス基板は、前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設けられる非表示領域とを有し、前記多層絶縁膜は、前記第１絶縁層が形成されていない低積層領域を前記非表示領域の略全面に有している。

ある好適な実施形態において、前記多層絶縁膜は、前記第１絶縁層が形成されていないリング状の低積層領域を前記複数の画素領域のそれぞれの外周近傍に有している。

ある好適な実施形態において、前記第１絶縁層は、前記第２絶縁層よりも厚く、且つ、前記第２絶縁層よりも比誘電率が低い。

ある好適な実施形態において、前記第１絶縁層の厚さは、１．０μｍ以上４．０μｍ以下である。

ある好適な実施形態において、前記第１絶縁層の比誘電率は、４．０以下である。

ある好適な実施形態において、前記第１の絶縁層は、Ｓｉ−Ｏ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料から形成されている。

ある好適な実施形態において、前記第１の絶縁層は、Ｓｉ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料から形成されている。

ある好適な実施形態において、前記第１の絶縁層は、シリカから形成されたフィラーを含むスピンオンガラス（ＳＯＧ）材料から形成されている。

ある好適な実施形態において、前記複数の走査配線は、ＴｉまたはＴｉＮから形成された配線層を少なくとも前記絶縁膜側に有する。

ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記複数の信号配線に略平行に延びる複数のシールド電極を有する。

ある好適な実施形態において、前記複数のシールド電極は、前記複数の画素電極のエッジに重なるように配置されている。

本発明による表示装置は、上記構成を有するアクティブマトリクス基板と、前記アクティブマトリクス基板上に配置された表示媒体層とを備えており、そのことによって上記目的が達成される。

ある好適な実施形態において、本発明による表示装置は、前記アクティブマトリクス基板に前記表示媒体層を介して対向する対向基板をさらに備え、前記表示媒体層は液晶層である。

本発明によるアクティブマトリクス基板においては、走査配線を覆う絶縁膜が、第１絶縁層と第２絶縁層とを有する多層絶縁膜であり、第１絶縁層は、有機成分を含む絶縁材料から形成されているので、走査配線と信号配線との交差部に形成される容量を低減することができる。

本発明の第１の局面によると、多層絶縁膜は、スイッチング素子に重なる領域の少なくとも一部に、第１絶縁層が形成されていない低積層領域を有しているため、スイッチング素子の駆動能力は低下しない。

また、本発明の第２の局面によると、薄膜トランジスタのゲート電極が、第１絶縁層上に走査配線とは異なる導電層から形成されており、第１絶縁層に設けられたコンタクトホールを介して走査配線に電気的に接続されているので、薄膜トランジスタ（スイッチング素子）の駆動能力は低下しない。

上述したように、本発明によると、スイッチング素子の駆動能力の低下を伴うことなく、走査配線と信号配線との交差部に形成される容量を低減することができる。

本発明の第１の実施形態における液晶表示装置１００を模式的に示す上面図である。 液晶表示装置１００を模式的に示す断面図であり、図１中の２Ａ−２Ａ’に沿った断面を示す図である。 （ａ）〜（ｃ）は、液晶表示装置１００のＴＦＴ基板１００ａを模式的に示す断面図であり、それぞれ図１中の３Ａ−３Ａ’線、３Ｂ−３Ｂ’線、３Ｃ−３Ｃ’線に沿った断面を示す図である。 （ａ）〜（ｆ）は、ＴＦＴ基板１００ａの製造工程を模式的に示す工程断面図である。 走査配線と信号配線との交差部に選択的に第１絶縁層を設けた液晶表示装置７００を模式的に示す断面図である。 本発明の第２の実施形態における液晶表示装置２００を模式的に示す上面図である。 液晶表示装置２００を模式的に示す断面図であり、図６中の７Ａ−７Ａ’に沿った断面を示す図である。 （ａ）〜（ｃ）は、液晶表示装置２００のＴＦＴ基板２００ａを模式的に示す断面図であり、それぞれ図６中の８Ａ−８Ａ’線、８Ｂ−８Ｂ’線、８Ｃ−８Ｃ’線に沿った断面を示す図である。 （ａ）〜（ｆ）は、ＴＦＴ基板２００ａの製造工程を模式的に示す工程断面図である。 ＴＦＴ基板２００ａを模式的に示す上面図である。 シリカフィラーを含む有機ＳＯＧ材料から形成された第１絶縁層を模式的に示す断面図である。 耐クラック性評価の手順を示すフローチャートである。 本発明の第３の実施形態における液晶表示装置３００を模式的に示す上面図である。 （ａ）〜（ｄ）は、液晶表示装置３００のＴＦＴ基板３００ａを模式的に示す断面図であり、それぞれ図１３中の１４Ａ−１４Ａ’線、１４Ｂ−１４Ｂ’線、１４Ｃ−１４Ｃ’線、１４Ｄ−１４Ｄ’線に沿った断面を示す図である。 本発明の第３の実施形態の他の液晶表示装置３００’を模式的に示す上面図である。 （ａ）〜（ｄ）は、液晶表示装置３００’のＴＦＴ基板３００ａ’を模式的に示す断面図であり、それぞれ図１５中の１６Ａ−１６Ａ’線、１６Ｂ−１６Ｂ’線、１６Ｃ−１６Ｃ’線、１６Ｄ−１６Ｄ’線に沿った断面を示す図である。 本発明の第４の実施形態における液晶表示装置４００を模式的に示す上面図である。 （ａ）〜（ｄ）は、液晶表示装置４００のＴＦＴ基板４００ａを模式的に示す断面図であり、それぞれ図１７中の１８Ａ−１８Ａ’線、１８Ｂ−１８Ｂ’線、１８Ｃ−１８Ｃ’線、１８Ｄ−１８Ｄ’線に沿った断面を示す図である。 本発明の第５の実施形態における液晶表示装置５００を模式的に示す上面図である。 （ａ）〜（ｄ）は、液晶表示装置５００のＴＦＴ基板５００ａを模式的に示す断面図であり、それぞれ図１９中の２０Ａ−２０Ａ’線、２０Ｂ−２０Ｂ’線、２０Ｃ−２０Ｃ’線、２０Ｄ−２０Ｄ’線に沿った断面を示す図である。 多層絶縁膜が信号配線に重なる低積層領域を有しない場合の断面構造を示す図であり、図２０（ｄ）に対応した図である。 液晶表示装置５００を模式的に示す上面図である。 （ａ）および（ｂ）は、多層絶縁膜の斜面の好ましい傾斜角を説明するための図であり、それぞれ図２２中の２３Ａ−２３Ａ’線および２３Ｂ−２３Ｂ’線に沿った断面を示す図である。 （ａ）は、パターン不良によって形成された導電片が信号配線と接続されている様子を模式的に示す図であり、（ｂ）は、信号配線の断線が発生している様子を模式的に示す図である。 多層絶縁膜の斜面の傾斜角を制御するためのマスクパターンの一例を示す図である。 多層絶縁膜の斜面の傾斜角を制御するためのマスクパターンの他の一例を示す図である。 （ａ）〜（ｃ）は、図２５や図２６に示すマスクパターンを用いることによって斜面の傾斜角を制御することができる理由を説明するための図である。 本発明の第６の実施形態における液晶表示装置６００を模式的に示す上面図である。 （ａ）〜（ｃ）は、液晶表示装置６００のＴＦＴ基板６００ａを模式的に示す断面図であり、それぞれ図２８中の２９Ａ−２９Ａ’線、２９Ｂ−２９Ｂ’線、２９Ｃ−２９Ｃ’線に沿った断面を示す図である。 本発明の第７の実施形態における液晶表示装置７００を模式的に示す上面図である。 （ａ）〜（ｄ）は、液晶表示装置７００のＴＦＴ基板を模式的に示す断面図であり、それぞれ図３０中の３１Ａ−３１Ａ’線、３１Ｂ−３１Ｂ’線、３１Ｃ−３１Ｃ’線、３１Ｄ−３１Ｄ’線に沿った断面を示す図である。 本発明の第８の実施形態における液晶表示装置８００を模式的に示す上面図である。 （ａ）〜（ｃ）は、液晶表示装置８００のＴＦＴ基板８００ａを模式的に示す断面図であり、それぞれ図３２中の３３Ａ−３３Ａ’線、３３Ｂ−３３Ｂ’線、３３Ｃ−３３Ｃ’線に沿った断面を示す図である。 （ａ）〜（ｇ）は、ＴＦＴ基板８００ａの製造工程を模式的に示す工程断面図であり、図３２中の３４Ａ−３４Ａ’線に沿った断面を示している。 （ａ）および（ｂ）は、各画素領域に設けられるＴＦＴの例を示す図である。 （ａ）および（ｂ）は、各画素領域に設けられるＴＦＴの例を示す図である。

符号の説明

１ 表示領域
２ 非表示領域（額縁領域）
１０ 基板（透明絶縁性基板）
１１、１１’ 走査配線
１２ 絶縁膜（多層絶縁膜）
１２ａ 第１絶縁層
１２ａ’ コンタクトホール
１２ａ１ シリカフィラー
１２ａ２ 基材（マトリクス）
１２ｂ 第２絶縁層
１２Ｒ 低積層領域
１３ 信号配線
１４ 薄膜トランジスタ（スイッチング素子）
１４Ｇ ゲート電極
１４Ｓ ソース電極
１４Ｄ ドレイン電極
１５ 画素電極
１６ ゲート絶縁膜
１７ 半導体層（真性半導体層）
１７ａ ソース領域
１７ｂ ドレイン領域
１７ｃ チャネル領域
１８ 不純物添加半導体層
１９ 層間絶縁膜
１９’ コンタクトホール
２０ 補助容量配線
２１ 補助容量電極
２２ 導電部材
２３ シールド電極
３０ ゲートドライバ
４０ ソースドライバ
６０ 液晶層
１００、２００、３００、３００’、４００ 液晶表示装置
５００、６００、７００、８００ 液晶表示装置
１００ａ、２００ａ、３００ａ アクティブマトリクス基板（ＴＦＴ基板）
３００ａ’、４００ａ、５００ａ アクティブマトリクス基板（ＴＦＴ基板）
６００ａ、８００ａ アクティブマトリクス基板（ＴＦＴ基板）

以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。

（実施形態１）
図１および図２に、本実施形態における液晶表示装置１００を示す。図１は、液晶表示装置１００の１つの画素領域を模式的に示す上面図であり、図２は、図１中の２Ａ−２Ａ’線に沿った断面図である。

液晶表示装置１００は、アクティブマトリクス基板（以下では「ＴＦＴ基板」と呼ぶ）１００ａと、ＴＦＴ基板１００ａに対向する対向基板（「カラーフィルタ基板」とも呼ばれる）１００ｂと、これらの間に設けられた液晶層６０とを備えている。

ＴＦＴ基板１００ａは、透明絶縁性基板（例えばガラス基板）１０と、基板１０上に形成された複数の走査配線１１と、これらの走査配線１１を覆う絶縁膜１２と、絶縁膜１２を介して走査配線１１と交差する複数の信号配線１３とを有している。

ＴＦＴ基板１００ａは、さらに、画素領域ごとに、対応する走査配線１１に印加される信号に応答して動作する薄膜トランジスタ（ＴＦＴ）１４と、スイッチング素子としてのＴＦＴ１４を介して対応する信号配線１３と電気的に接続され得る画素電極１５とを有している。

対向基板１００ｂは、透明絶縁性基板（例えばガラス基板）５０と、基板５０上に形成され画素電極１５に対向する対向電極５１とを有している。典型的には、対向基板１００ｂはカラーフィルタをさらに有している。

液晶層６０は、画素電極１５と対向電極５１との間に印加された電圧に応じてその配向状態を変化させ、それにより液晶層６０を通過する光を変調することによって表示が行われる。液晶層６０としては、種々の表示モード用の液晶層を広く用いることができる。例えば、旋光性を利用するＴＮ（Twisted Nematic）モードの液晶層や、複屈折性を利用するＥＣＢ（Electrically Controlled Birefringence）モードの液晶層を用いることができる。ＥＣＢモードのなかでも、ＶＡ（Vertically Aligned）モードは高コントラスト比を実現することができる。ＶＡモードの液晶層は、典型的には、負の誘電異方性を有する液晶材料を含む液晶層の両側に垂直配向層を設けることによって得られる。

以下、さらに図３も参照しながら、ＴＦＴ基板１００ａの構成をより詳しく説明する。図３（ａ）は図１中の３Ａ−３Ａ’線に沿った断面図であり、図３（ｂ）は図１中の３Ｂ−３Ｂ’線に沿った断面図であり、図３（ｃ）は図１中の３Ｃ―３Ｃ’線に沿った断面図である。

図３（ａ）に示すように、ＴＦＴ基板１００ａのＴＦＴ１４は、走査配線１１に電気的に接続されたゲート電極１４Ｇと、信号配線１３に電気的に接続されたソース電極１４Ｓと、画素電極１５に電気的に接続されたドレイン電極１４Ｄとを有している。また、ＴＦＴ１４は、ゲート電極１４Ｇ、ゲート絶縁膜１６、真性半導体層（以下では単に「半導体層」とも呼ぶ）１７および不純物添加半導体層１８が下層から順に積層された積層構造を有しており、半導体層１７のソース領域１７ａ、ドレイン領域１７ｂは、コンタクト層として機能する不純物添加半導体層１８を介して、ソース電極１４Ｓ、ドレイン電極１４Ｄと電気的に接続されている。半導体層１７のうち、ソース領域１７ａとドレイン領域１７ｂとの間の領域はチャネル領域１７ｃとして機能し、チャネル領域１７ｃの上面には不純物添加半導体層１８が存在していない。

また、図３（ｂ）に示すように、ＴＦＴ基板１００ａは、基板１０上に形成された複数の補助容量配線２０と、複数の補助容量配線２０に絶縁膜１２を介して対向する複数の補助容量電極２１と、をさらに有しており、ＴＦＴ基板１００ａにはいわゆるＣｓ Ｏｎ Ｃｏｍ構造が採用されている。補助容量配線２０は、走査配線１１やゲート電極１４Ｇと同一の導電膜をパターニングすることによって形成されている。補助容量電極２１は、信号配線１３、ソース電極１４Ｓおよびドレイン電極１４Ｄと同一の導電膜をパターニングすることによって形成されており、図１に示すようにドレイン電極１４Ｄから延設された導電部材２２を介してＴＦＴ１４のドレイン電極１４Ｄに電気的に接続されている。

上述したＴＦＴ１４や信号配線１３を覆うように層間絶縁膜１９が形成されており、画素電極１５はこの層間絶縁膜１９上に形成されている。画素電極１５は、図３（ｂ）に示すように、層間絶縁膜１９に形成されたコンタクトホール１９’において補助容量電極２１に接続されており、補助容量電極２１を介してＴＦＴ１４のドレイン電極１４Ｄに電気的に接続されている。

本実施形態におけるＴＦＴ基板１００ａでは、図３（ｃ）に示すように、走査配線１１を覆う絶縁膜１２は、第１絶縁層１２ａと第２絶縁層１２ｂとを含む多層絶縁膜である。第１絶縁層１２ａは、第２絶縁層１２ｂの下層に形成されており、有機成分を含む絶縁材料から形成されている。一方、第２絶縁層１２ｂは、ＳｉＮ_xやＳｉＯ_xなどの無機絶縁材料から形成されている。

第１絶縁層１２ａは、図３（ｃ）に示すように、走査配線１１と信号配線１３との交差部を含む基板１０上の大部分に形成されているが、図３（ａ）に示すように、絶縁膜１２とＴＦＴ１４とが重なる部分には形成されていない。これに対し、第２絶縁層１２ｂは、基板１０の略全面に形成されており、絶縁膜１２とＴＦＴ１４とが重なる部分にも形成されている。第２絶縁層１２ｂのうち、ゲート電極１４Ｇと半導体層１７との間に位置する部分は、ゲート絶縁膜１６として機能する。このように、多層絶縁膜１２は、ＴＦＴ１４に重なる領域に第１絶縁層１２ａが形成されていない低積層領域１２Ｒを有している。なお、図１では、低積層領域１２Ｒを破線で囲まれた領域として示している。

また、第１絶縁層１２ａは、図３（ｂ）に示すように、補助容量配線２０と補助容量電極２１との間にも形成されておらず、第２絶縁層１２ｂのみが補助容量用の誘電体膜として機能する。つまり、多層絶縁膜１２は、低積層領域１２Ｒを補助容量配線２０と補助容量電極２１との間にも有している。

本実施形態におけるＴＦＴ基板１００ａでは、上述したように、走査配線１１を覆う絶縁膜１２が、第１絶縁層１２ａと第２絶縁層１２ｂとを含む多層絶縁膜であり、さらに、この多層絶縁膜１２が、第１絶縁層１２ａの形成されていない低積層領域１２ＲをＴＦＴ１４に重なる領域や補助容量配線２０と補助容量電極２１との間に有している。そのため、ＴＦＴ１４の駆動能力の低下や補助容量の容量値の低下を伴うことなく、走査配線１１と信号配線１３との交差部に形成される容量を低減することができる。

走査配線１１と信号配線１３との交差部の容量を十分に低減するためには、第１絶縁層１２ａは、第２絶縁層１２ｂよりも厚いことが好ましく、第２絶縁層１２ｂよりも比誘電率が低いことが好ましい。

ゲート絶縁膜１６としても機能する第２絶縁層１２ｂは、典型的には、０．２μｍ〜０．４μｍ程度の厚さを有し、５．０〜８．０程度の比誘電率を有している。これに対し、第１絶縁層１２ａの厚さは、１．０μｍ以上４．０μｍ以下であることが好ましく、第１絶縁層１２ａの比誘電率は、４．０以下であることが好ましい。

第１絶縁層１２ａの材料としては、有機成分を含むスピンオンガラス材料（いわゆる有機ＳＯＧ材料）を好適に用いることができ、特に、Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料や、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料を好適に用いることができる。ＳＯＧ材料とは、スピンコート法などの塗布法によってガラス膜（シリカ系皮膜）を形成し得る材料である。有機ＳＯＧ材料は、比誘電率が低く、厚膜の形成が容易であるので、有機ＳＯＧ材料を用いることによって、第１絶縁層１２ａの比誘電率を低くし、第１絶縁層１２ａを厚く形成することが容易となる。Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開２００１−９８２２４号公報、特開平６−２４０４５５号公報に開示されている材料や、ＩＤＷ’０３予稿集第６１７頁に開示されている東レ・ダウコーニング・シリコーン株式会社製ＤＤ１１００を用いることができる。また、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開平１０−１０２００３号公報に開示されている材料を用いることができる。

次に、ＴＦＴ基板１００ａの製造方法の一例を図４（ａ）〜（ｆ）を参照しながら説明する。

まず、ガラス基板等の絶縁性基板１０上に、スパッタリング法を用いてモリブデン（Ｍｏ）膜、アルミニウム（Ａｌ）膜、モリブデン（Ｍｏ）膜をこの順に積層し、この積層膜をフォトリソグラフィー技術を用いてパターニングすることにより、図４（ａ）に示すように、ゲート電極１４Ｇを形成する。このとき、図示しない走査配線１１および補助容量配線２０も同時に形成される。ここでは、Ｍｏ／Ａｌ／Ｍｏ積層膜の厚さは、上層から順に１５０ｎｍ、２００ｎｍ、５０ｎｍである。

次に、スピンコート法を用いて基板１０上に有機ＳＯＧ材料を塗布し、続いてプリベーク、ポストベークを行って第１絶縁層１２ａを形成した後、図４（ｂ）に示すように、フォトリソグラフィー技術を用いて第１絶縁層１２ａの所定の部分、具体的にはゲート電極１４Ｇに重なる部分およびその近傍部分と、補助容量配線２０に重なる部分およびその近傍部分とを除去する。ここでは、まず、厚さが１．５μｍとなるように有機ＳＯＧ材料の塗布を行い、次にホットプレートを用いて１５０℃で５分間のプリベークを行った後、オーブンを用いて３５０℃で１時間のポストベークを行うことによって、比誘電率が２．５の第１絶縁層１２ａを形成する。エッチングの際には、四フッ化炭素（ＣＦ₄）と酸素（Ｏ₂）の混合ガスを用いてドライエッチングを行う。

続いて、ＣＶＤ法を用いてＳｉＮ_x膜、アモルファスシリコン（ａ−Ｓｉ）膜、ｎ⁺アモルファスシリコン（ｎ⁺ ａ−Ｓｉ）膜を連続して堆積し、その後、ａ−Ｓｉ膜、ｎ⁺ ａ−Ｓｉ膜をフォトリソグラフィー技術を用いてパターニング（ドライエッチングによりｎ⁺ ａ−Ｓｉ膜、ａ−Ｓｉ膜の一部を除去）することによって、図４（ｃ）に示すように、第２絶縁層１２ｂ（一部がゲート絶縁膜１６として機能する）と、真性半導体層１７および不純物添加半導体層１８から構成される島状の半導体構造（半導体活性層領域）とを形成する。ここでは、厚さ０．４μｍ、比誘電率７．０の第２絶縁層１２ｂを形成し、厚さが５０ｎｍ〜２００ｎｍ程度の真性半導体層１７、厚さ４０ｎｍ程度の不純物添加半導体層１８を形成する。

その後、スパッタリング法によって、Ｍｏ膜、Ａｌ膜、Ｍｏ膜をこの順に形成し、フォトリソグラフィー技術によってこの積層膜をパターニングすることによって、ソース電極１４Ｓ、ドレイン電極１４Ｄ、信号配線１３および補助容量電極１２を形成する。

次に、図４（ｄ）に示すように、島状の半導体構造のチャネルとなる領域１７ｃにおいて、ソース電極１４Ｓおよびドレイン電極１４Ｄをマスクとして、不純物添加半導体層１８をドライエッチングにより除去する。なお、不純物添加半導体層１８を除去する際に、真性半導体層１７の表面も薄くエッチングされる。

続いて、図４（ｅ）に示すように、ＣＶＤ法を用いてＳｉＮ_xを堆積することによって、厚さ１５０ｎｍ〜７００ｎｍ程度の層間絶縁膜１９を基板１０のほぼ全面を覆うように形成し、その後、フォトリソグラフィー技術を用いてコンタクトホール１９’を形成する。なお、層間絶縁膜１９の材料として有機系の絶縁材料（例えば感光性の樹脂材料）を用いて厚さ１．０μｍ〜３．０μｍ程度の膜を形成してもよいし、また、層間絶縁膜１９は、ＳｉＮ_xなどの無機絶縁材料から形成された膜と、上述した有機系の絶縁材料から形成された膜とが積層された積層構造を有してもよい。

最後に、スパッタリング法を用いて厚さ１００ｎｍのＩＴＯ膜を形成し、このＩＴＯ膜をフォトリソグラフィー技術を用いてパターニングする（エッチングの際には、ウェットエッチングを用いる）ことによって、図４（ｆ）に示すように画素電極１５を形成する。なお、画素電極１５の材料としては、ここで例示したＩＴＯなどの透明導電材料に限定されず、Ａｌなどの光反射性を有する金属材料を用いてもよい。

上述のようにして、ＴＦＴ基板１００ａが完成する。ここで例示した方法では、厚さ１．５μｍ、比誘電率２．５の第１絶縁層１２ａと、厚さ０．４μｍ、比誘電率７．０の第２絶縁層１２ｂとを含む多層絶縁膜１２が形成される。従って、走査配線１１と信号配線１３との交差部に形成される容量の単位面積当りの容量値は、１．４８×１０^-5ｐＦ／μｍ²である。これに対し、従来のアクティブマトリクス基板のように、走査配線と信号配線との間に厚さ０．４μｍ、比誘電率７．０のゲート絶縁膜（本実施形態の第１絶縁層１２ａに相当）のみを形成すると、単位面積当たりの容量値は、１．５５×１０^-4ｐＦ／μｍ²となるので、本実施形態の構成を採用することにより、交差部に形成される容量の値が１０分の１以下に低減されている。また、走査配線１１と画素電極１５との間にも第１絶縁層１２ａが介在するため、走査配線１１と画素電極１５との交差部についても大幅に容量値を低減することができる。

なお、本実施形態では、多層絶縁膜１２が第１絶縁層１２ａの形成されていない低積層領域１２Ｒを有しているものの、第１絶縁層１２ａは基板１０上の大部分に形成されている。これに対し、図５に示す液晶表示装置７００のように、走査配線１１と信号配線１３との交差部にのみ選択的に第１絶縁層１２ａを設ける構成も考えられる。しかしながら、このような構成を採用すると、図２と図５との比較からもわかるように、信号配線１３と対向電極５１との間隔が図２に示す構成よりも短くなってしまうので、信号配線１３と対向電極５１との間で形成される容量の値が増加してしまう。

本実施形態のように、走査配線１１と信号配線１３との交差部以外にも第１絶縁層１２ａを形成することにより、信号配線１３と対向電極５１との間に形成される容量を増加させることなく、走査配線１１と信号配線１３との間に形成される容量を低減することができる。

また、図５には、第１絶縁層１２ａが第２絶縁層１２ｂの上層に形成されている構成を示したが、このような構成を採用すると、有機成分を含む絶縁材料から形成された第１絶縁層１２ａが、信号配線１３等を形成する際のドライエッチングによって劣化することがある。

これに対し、本実施形態のように、第１絶縁層１２ａを第２絶縁層１２ｂの下層に形成すると、信号配線１３等を形成するためのドライエッチングの際には、第１絶縁層１２ａは第２絶縁層１２ｂによって覆われているので、第１絶縁層１２ａの劣化を防止することができる。

（実施形態２）
図６、図７および図８（ａ）〜（ｃ）を参照しながら、本実施形態における液晶表示装置２００を説明する。以下では、実施形態１における液晶表示装置１００と異なる点を中心に説明する。

液晶表示装置２００のＴＦＴ基板２００ａは、多層絶縁膜１２の低積層領域１２Ｒの配置が液晶表示装置１００のＴＦＴ基板１００ａとは異なっている。図６、図７、図８（ａ）に示すように、ＴＦＴ基板２００ａの多層絶縁膜１２は、第１絶縁層１２ａが形成されていない低積層領域１２Ｒをチャネル領域１７ｃと重なる部分に有しているものの、第１絶縁層１２ａは、ゲート電極１４Ｇ上の全ての領域で除去されているわけではなく、ゲート電極１４Ｇのエッジを覆っている。また、図６および図８（ｂ）に示すように、第１絶縁層１２ａは、補助容量配線２０上の全ての領域で除去されているわけではなく、補助容量配線２０のエッジを覆っている。

本実施形態におけるＴＦＴ基板２００ａにおいても、走査配線１１を覆う絶縁膜１２が、第１絶縁層１２ａと第２絶縁層１２ｂとを含む多層絶縁膜であり、さらに、この多層絶縁膜１２が、第１絶縁層１２ａの形成されていない低積層領域１２Ｒをチャネル領域１７ｃに重なる部分や補助容量配線２０と補助容量電極２１との間に有しているので、ＴＦＴ１４の駆動能力の低下や補助容量の容量値の低下を伴うことなく、走査配線１１と信号配線１３との交差部に形成される容量を低減することができる。

本実施形態では、さらに、ゲート電極１４Ｇのエッジおよび補助容量配線２０のエッジが第１絶縁層１２ａによって覆われている。このような構成を採用すると、以下に説明するような利点が得られる。

一般的なアクティブマトリクス基板においては、走査配線層（走査配線および走査配線と同一の導電膜から形成される要素の総称）のエッジ部と信号配線層（信号配線および信号配線と同一の導電膜から形成される要素の総称）との間で電流のリークが発生しやすい。具体的には、ゲート電極のエッジ部とソース電極、ドレイン電極との間でのリークや、補助容量配線のエッジ部と補助容量電極との間でのリークが発生しやすい。

上述のリークの原因は、走査配線層となる導電膜をパターニングする際にエッジ部に突起物（ヒロックと呼ばれる）が形成されやすいことと、走査配線層上にＣＶＤ法等によってゲート絶縁膜を形成する際にエッジ部においてカバリッジ性が悪くなりやすいことにある。

そのため、走査配線層となる導電膜をパターニングする際には、エッジ部がテーパ状となるようにパターニングを行う必要があり、このことがパターニング工程の処理能力の低下を招いていた。また、エッジ部をテーパ状に形成する必要があることから走査配線層自体の厚膜化も困難であった。

これに対し、本実施形態では、ゲート電極１４Ｇのエッジおよび補助容量配線２０のエッジが第１絶縁層１２ａによって覆われているので、走査配線層（ゲート電極１４Ｇや補助容量配線２０）のエッジ部をテーパ状に形成しなくてもリークの発生を抑制することができる。そのため、パターニング工程の処理能力を向上することができる。また、エッジ部をテーパ状に形成する必要がない（ゲート電極１４Ｇや補助容量配線２０が基板面に対して略垂直な側面を有してもよい）ので、走査配線層自体の厚膜化も容易である。

また、多層絶縁膜１２の信号配線１３側の表面は、低積層領域１２Ｒにおいて凹んでいるが、本実施形態では、図６および図８（ａ）に示すように、半導体層１７は、多層絶縁膜１２の低積層領域１２Ｒを覆い、且つ、半導体層１７の一部が第１絶縁層１２ａの形成されている領域に乗り上げるように形成されている。このような構成を採用すると、ソース電極１４Ｓやドレイン電極１４Ｄに万一段切れが発生しても、電気的な接続を確保することができる。なお、段切れが発生した際の電気的な接続を確保するためには、半導体層１７のうち、少なくともソース電極１４Ｓおよびドレイン電極１４Ｄに重なる部分が第１絶縁層１２ａの形成されている領域に乗り上げていればよく、ＴＦＴのオフ特性を確保するためには、図６に示しているように他の部分は第１絶縁層１２ａの形成されている領域にはなるべく乗り上げていないことが好ましい。

次に、ＴＦＴ基板２００ａの製造方法の一例を図９（ａ）〜（ｆ）を参照しながら説明する。

まず、ガラス基板等の絶縁性基板１０上に、スパッタリング法を用いて導電膜を形成し、この導電膜をフォトリソグラフィー技術を用いてパターニングすることにより、図９（ａ）に示すように、ゲート電極１４Ｇを形成する。このとき、図示しない走査配線１１および補助容量配線２０も同時に形成される。

次に、スピンコート法を用いて基板１０上に有機ＳＯＧ材料を塗布し、続いてプリベーク、ポストベークを行って第１絶縁層１２ａを形成した後、図９（ｂ）に示すように、フォトリソグラフィー技術を用いて第１絶縁層１２ａの所定の部分、すなわちゲート電極１４Ｇに重なる部分と、補助容量配線２０に重なる部分とを除去する。ただし、このとき、ゲート電極１４Ｇのエッジ部上と補助容量配線２０のエッジ部上の第１絶縁層１２ａを残すように除去を行う。

続いて、ＣＶＤ法を用いて無機絶縁膜、真性半導体膜、不純物添加半導体膜を連続して堆積し、その後、真性半導体膜、不純物添加半導体膜をフォトリソグラフィー技術を用いてパターニングすることによって、図９（ｃ）に示すように、第２絶縁層１２ｂ（一部がゲート絶縁膜１６として機能する）と、真性半導体層１７および不純物添加半導体層１８から構成される島状の半導体構造とを形成する。

その後、スパッタリング法によって、導電膜を形成し、フォトリソグラフィー技術によってこの導電膜をパターニングすることによって、ソース電極１４Ｓ、ドレイン電極１４Ｄ、信号配線１３および補助容量電極１２を形成する。

次に、図９（ｄ）に示すように、島状の半導体構造のチャネルとなる領域１７ｃにおいて、ソース電極１４Ｓおよびドレイン電極１４Ｄをマスクとして、不純物添加半導体層１８をドライエッチングにより除去する。なお、不純物添加半導体層１８を除去する際に、真性半導体層１７の表面も薄くエッチングされる。

続いて、図９（ｅ）に示すように、ＣＶＤ法を用いて層間絶縁膜１９を基板１０のほぼ全面を覆うように形成し、その後、フォトリソグラフィー技術を用いてコンタクトホール１９’を形成する。

最後に、スパッタリング法を用いてＩＴＯ膜を形成し、このＩＴＯ膜をフォトリソグラフィー技術を用いてパターニングすることによって、図９（ｆ）に示すように画素電極１５を形成する。このようにして、ＴＦＴ基板２００ａが完成する。

なお、有機ＳＯＧ材料から形成された膜は、一般的に、機械的ストレス、熱ストレスに弱く、クラックが発生しやすい。第１絶縁層１２ａを有機ＳＯＧ材料から形成する場合、クラックの発生を抑制する観点からは、図１０に示すように、第１絶縁層１２ａを非表示領域２には形成しない、言い換えると、低積層領域１２Ｒを非表示領域２のほぼ全面に設けることが好ましい。

非表示領域２は、マトリクス状に配列された複数の画素領域によって規定される表示領域１の周辺に配置されており、額縁領域とも呼ばれる。非表示領域２には、画素領域を駆動するための信号が入力される複数の端子が設けられており、これらの端子にゲートドライバ３０やソースドライバ４０が接続されている。非表示領域２には、実装工程や基板分断工程においてストレスが印加されやすいので、非表示領域２には第１絶縁層１２ａを形成しないことによって、クラックの発生を抑制することができる。

また、上述のクラックは、第１絶縁層１２ａを厚くするほど、また、基板が大型になるほど発生しやすい。本願発明者がクラックの発生と第１絶縁層１２ａの材料との関係について詳細な検討を行ったところ、シリカから形成されたフィラー（シリカフィラー）を含むＳＯＧ材料を用いることで、クラックの発生を抑制することができ、大型のアクティブマトリクス基板において第１絶縁層１２ａを厚く形成することが容易になることがわかった。

図１１に、シリカフィラーを含む有機ＳＯＧ材料から形成された第１絶縁層１２ａの断面構造を模式的に示す。図１１に示すように、第１絶縁層１２ａは、有機ＳＯＧ材料から形成されたマトリクス（基材）１２ａ２中に、シリカフィラー１２ａ１が分散された構成を有している。このような構成を用いると、シリカフィラー１２ａ１がストレスを緩和することによってクラックの発生が抑制されるので、大型の基板において第１絶縁層１２ａを厚膜化することが容易となる。シリカフィラー１２ａ１の粒径は、典型的には１０ｎｍ〜３０ｎｍであり、第１絶縁層１２ａにおけるシリカフィラー１２ａ１の混入比率は、典型的には、２０体積％〜８０体積％である。シリカフィラーを含む有機ＳＯＧ材料としては、例えば、触媒化成社製ＬＮＴ−０２５を用いることができる。

表１に、シリカフィラーを含む有機ＳＯＧ膜とシリカフィラーを含まない有機ＳＯＧ膜について、耐クラック性評価を行った結果を示す。なお、サンプル基板としては、サイズが３６０ｍｍ×４６５ｍｍのガラス基板（Corning １７３７）を用いた。また、耐クラック性評価は、図１２に示す手順で行った。具体的には、まず、サンプル基板上にＳＯＧ材料を塗布し、次に、１８０℃で４分間のプリベークを行う。続いて、窒素雰囲気下において３５０℃で１時間のポストベークを行うことによってＳＯＧ膜を形成し、その後、ＳＯＧ膜が形成された基板を窒素雰囲気下において３５０℃で１時間保持した後に急冷するという熱サイクル試験を行った。

表１に示すように、フィラー無しの場合には、膜厚が１．５μｍ以上になるとクラックが発生することがあるのに対し、フィラー有りの場合には、膜厚を３．０μｍにしてもクラックの発生を抑制することができた。

（実施形態３）
図１３および図１４（ａ）〜（ｄ）に、本実施形態における液晶表示装置３００を模式的に示す。

本実施形態の液晶表示装置３００が有するＴＦＴ基板３００ａは、図１３および図１４（ａ）〜（ｃ）に示すように、実施形態２における液晶表示装置２００のＴＦＴ基板２００ａとほぼ同じ構成を有している。

ただし、液晶表示装置３００のＴＦＴ基板３００ａは、図１３および図１４（ｄ）に示すように、信号配線１３と略平行に延びる複数のシールド電極２３を有している点において、液晶表示装置２００のＴＦＴ基板２００ａと異なっている。

本実施形態におけるシールド電極２３は、走査配線１１と同一の導電膜をパターニングすることによって形成されている。このシールド電極２３は、補助容量配線２０に接続され、一定の電位を与えられる。以下、シールド電極２３を設けない場合に発生し得る問題と、シールド電極２３を設けることによって得られる利点を説明する。

シールド電極２３が存在しない場合、画素電極１５と信号配線１３との間で静電容量が形成されてしまう。つまり、画素領域内の電気力線に着目して説明すると、電気力線は、画素電極１５と対向電極とを結ぶように形成されるだけでなく、画素電極１５と信号配線１３とを結ぶようにも形成される。そのため、１フレーム内で一定に保たれるべき画素電極１５の電位が、信号配線１３の電位の影響を受けて変動してしまう。

これに対し、シールド電極２３を設けると、画素電極１５から信号配線１３に向かう電気力線を、シールド電極２３に導くことが可能になり、画素電極１５と信号配線１３との間での容量の形成を妨げることができる。そのため、画素電極１５の電位が信号配線１３の電位の影響を受けて変動することを抑制することができる。つまり、シールド電極２３は、画素電極１５を、信号配線１３によって生成される電場から遮蔽する機能を有している。

画素電極１５からの電気力線をより多くシールド電極２３に導き、画素電極１５の電位の変動を効果的に抑制する観点からは、シールド電極２３は、図１４（ｄ）に示したように、画素電極１５のエッジ部よりも信号配線１３に近い位置に配置されていることが好ましい。また、信号配線１３と画素電極１５との間の領域は、液晶表示装置においては光漏れが発生する領域であるため、対向基板側に遮光体（ブラックマトリクスとも呼ばれる）を設けることによってこの領域を遮光することが好ましいが、図１４（ｄ）に示したように、シールド電極２３を画素電極１５のエッジに重なるように配置することにより、対向基板側の遮光体の幅を狭くすることが可能となり、液晶表示装置の開口率、透過率が向上する。

図１５および図１６（ａ）〜（ｄ）に、本実施形態における他の液晶表示装置３００’を示す。液晶表示装置３００’のＴＦＴ基板３００ａ’は、多層絶縁膜１２の低積層領域１２Ｒの配置が上述した液晶表示装置３００のＴＦＴ基板３００ａと異なっている。

ＴＦＴ基板３００ａ’では、図１６（ａ）および（ｂ）に示すように、チャネル領域１７ｃに重なる部分や補助容量配線２０と補助容量電極２１との間に低積層領域１２Ｒが形成されているが、それらに加え、図１５および図１６（ｄ）に示すように、画素領域の外周に沿うように低積層領域１２Ｒが形成されている。つまり、ＴＦＴ基板３００ａ’の多層絶縁膜１２は、画素領域の外周近傍にリング状の低積層領域１２Ｒを有している。

このような構成を採用すると、第１絶縁層１２ａが溝（低積層領域１２Ｒ）によって画素領域単位で分割されるので、大型の基板であっても熱ストレスによるクラックが発生しにくい。

（実施形態４）
図１７および図１８（ａ）〜（ｄ）に、本実施形態における液晶表示装置４００を模式的に示す。

本実施形態の液晶表示装置４００が有するＴＦＴ基板４００ａは、図１７および図１８（ａ）〜（ｃ）に示すように、実施形態３における液晶表示装置３００のＴＦＴ基板３００ａとほぼ同じ構成を有している。

ただし、液晶表示装置４００のＴＦＴ基板４００ａは、図１７および図１８（ｄ）に示すように、多層絶縁膜１２の低積層領域１２Ｒが信号配線１３の一部にも重なるように配置されている点において、液晶表示装置３００のＴＦＴ基板３００ａと異なっている。

本実施形態における多層絶縁膜１２は、第１絶縁層１２ａの形成されていない低積層領域１２Ｒを、図１７、図１８（ａ）および（ｂ）に示すようにＴＦＴ１４のチャネル領域１７に重なる部分や補助容量配線２０と補助容量電極２１との間に有しており、さらに、図１７および図１８（ｄ）に示すように、信号配線１３に重なる領域の一部にも有している。信号配線１３の一部に重なる低積層領域１２Ｒの第１絶縁層１２ａは、第１絶縁層１２ａをパターニングする工程においてスリット状に除去されている。

低積層領域１２Ｒが信号配線１３の一部に重なるように配置されていると、図１４（ｄ）と図１８（ｄ）とを比較すればわかるように、信号配線１３と画素電極１５との距離や信号配線１３と対向電極５１との距離を長くすることができる。そのため、信号配線１３と画素電極１５との間に形成される容量や信号配線１３と対向電極５１との間に形成される容量を低減することができる。

なお、上述したように多層絶縁膜１２の低積層領域１２Ｒは信号配線１３の一部に重なるように配置されているが、図１７および図１８（ｃ）に示されているように、低積層領域１２Ｒは、信号配線１３と走査配線１１との交差部や、信号配線１３と補助容量配線２０との交差部には配置されておらず、信号配線１３と走査配線１１との間に形成される容量や信号配線１３と補助容量配線２０との間に形成される容量は、実施形態３における液晶表示装置３００と同様に低減されている。

ＴＦＴ１４や信号配線１３を覆う層間絶縁膜１９は、塗布型の材料（例えばアクリル系樹脂や有機ＳＯＧ材料）から形成されていることが好ましい。塗布型の材料を用いて層間絶縁膜１９を形成すると、多層絶縁膜１２に低積層領域１２Ｒを設けたことによる段差を平坦化することができ、段差に起因したコントラスト比の低下の発生を防止することができる。

本実施形態では、図１７に示したように、信号配線１３の一部に重なるようにスリット状の低積層領域１２Ｒが設けられている。本願発明者が検討したところでは、スリット状の低積層領域１２Ｒの幅（長手方向に直交する方向の幅）Ｗを３０μｍ以下とすることにより、層間絶縁膜１９による平坦化効果をいっそう高くすることができた。低積層領域１２Ｒの幅が３０μｍを超えると、層間絶縁膜１９の表面に形成されるくぼみがコントラスト比の低下を招くほど大きいことがある。

また、実施形態１では、走査配線１３および補助容量配線２０として最上層にＭｏ膜を含むものを例示したが、本願発明者が、走査配線１３および補助容量配線２０と第１絶縁層（好ましくは有機ＳＯＧ材料から形成される）１２ａとの密着性を詳細に評価した結果、走査配線１３や補助容量配線２０は、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）から形成された配線層を絶縁膜１２側に有する（例えば多層配線である場合には最上層として有する）ことが好ましいことがわかった。表２に、走査配線１３および補助容量配線２０と第１絶縁層１２ａとの密着性をピールテストにより評価結果を示す。表２中、「○」は第１絶縁層１２ａの剥がれが発生しなかったことを示し、「△」は配線のパターンによっては第１絶縁層１２ａの剥がれが発生したことを示す。

表２からもわかるように、Ｍｏ系の膜を最上層に用いた場合には、条件によっては密着性が十分ではないことがあった。これに対し、Ｔｉ系の膜（ＴｉまたはＴｉＮから形成された膜）を最上層に用いた場合には、条件によらず十分な密着性が得られ、製造プロセスの安定性を向上することができた。

（実施形態５）
図１９および図２０（ａ）〜（ｄ）に、本実施形態における液晶表示装置５００を模式的に示す。

本実施形態の液晶表示装置５００が有するＴＦＴ基板５００ａは、図１９および図２０（ａ）〜（ｃ）に示すように、実施形態４における液晶表示装置４００のＴＦＴ基板４００ａとほぼ同じ構成を有している。

ただし、液晶表示装置５００のＴＦＴ基板５００ａは、図１９および図２０（ｄ）に示すように、信号配線１３が屈曲している点と、シールド電極２３を有していない点において、液晶表示装置４００のＴＦＴ基板４００ａと異なっている。

本実施形態における信号配線１３は、図１９に示すように、矩形波状に屈曲しており、そのことによって、各画素領域の画素電極１５が、隣接する２本の信号配線１３の両方に層間絶縁膜１９を介して重なっている。

例えば、図１９中の中央に示す画素電極１５に着目すると、この画素電極１５は、ＴＦＴ１４を介して電気的に接続される左側の信号配線１３と、電気的に接続されない右側の信号配線１３の両方に重なっている。また、これら２本の信号配線１３は、一方の信号配線１３と画素電極１５との間に形成される容量Ｃｓｄ₁と、他方の信号配線１３と画素電極１５との間に形成される容量Ｃｓｄ₂とが互いにほぼ同じとなるように屈曲している。

このように、本実施形態では、各画素領域において容量Ｃｓｄ₁と容量Ｃｓｄ₂とがほぼ同じであるので、図１７に示したようなシールド電極２３を設けなくても、画素電極１５の電位の変動（信号配線１３の電位の影響による変動）を抑制できる。そのため、開口率を向上することができる。以下、容量Ｃｓｄ₁と容量Ｃｓｄ₂とを等しくすることによって画素電極１５の電位の変動が抑制できる理由を説明する。

アクティブマトリクス型液晶表示装置の駆動方法として、１ライン走査する毎に信号電圧の極性を反転させる１ライン反転駆動や、隣り合う画素毎に信号電圧の極性を反転させるドット反転駆動が知られている。画素電極と信号配線との間に形成される容量に起因した画素電極の電位の変動量は、１ライン反転駆動を用いた場合には、容量Ｃｓｄ₁と容量Ｃｓｄ₂の和にほぼ比例するのに対し、ドット反転駆動を用いた場合には、容量Ｃｓｄ₁と容量Ｃｓｄ₂との差にほぼ比例する。そのため、ドット反転駆動を用いることにより、画素電極の電位の変動を抑制することができる。本実施形態では、さらに、容量Ｃｓｄ₁と容量Ｃｓｄ₂とがほぼ同じとなるように信号配線１３が屈曲しているので、画素電極１５の電位の変動をいっそう抑制できる。

なお、本実施形態では、信号配線１３が画素電極１５に重なっているので、信号配線１３が画素電極１５に重なっていない場合に比べ、信号配線１３と画素電極１５との間に形成される容量が大きくなってしまう。ただし、本実施形態では、図１９および図２０（ｄ）に示すように、信号配線１３の一部（走査配線１１や補助容量配線２０に重ならない部分）に重なるように多層絶縁膜１２の低積層領域１２Ｒが設けられているので、図２１に示すように信号配線１３に重なるような低積層領域が設けられていない場合に比べ、容量の増加を抑制することができる。

また、多層絶縁膜１２に低積層領域１２Ｒを設けた場合、多層絶縁膜１２の液晶層６０側の表面は、基板の主面に対して平行な面だけでなく、基板の主面に対して傾斜した斜面を含んでおり、低積層領域１２Ｒは、多層絶縁膜１２の斜面によって包囲される。ここで、多層絶縁膜１２の斜面の好ましい傾斜角を図２２および図２３（ａ）および（ｂ）を参照しながら説明する。図２３（ａ）は、図２２中の２３Ａ−２３Ａ’線に沿った断面図であり、信号配線１３の延びる方向に直交する断面を示している。また、図２３（ｂ）は、図２２中の２３Ｂ−２３Ｂ’線に沿った断面図であり、信号配線１３の延びる方向に平行な断面を示している。

多層絶縁膜１２の斜面は、図２３（ａ）に示すように信号配線１３の延びる方向に平行な部分（以下では「第１の部分」と称する。）１２ｓ１と、図２３（ｂ）に示すように信号配線１３の延びる方向に略直交する部分（以下では「第２の部分」と称する。）１２ｓ２とを含んでいる。

図２３（ａ）および（ｂ）に示しているように、第１の部分１２ｓ１の基板１０の主面に対する傾斜角θ₁は、第２の部分１２ｓ２の基板１０の主面に対する傾斜角θ₂よりも大きいことが好ましい。この理由は下記の通りである。

ＴＦＴ基板５００ａの製造工程において、導電膜をパターニングする際に、除去されるべき部分が除去されずに残ってしまうこと（パターン不良と呼ばれる。）がある。このようなパターン不良は、配線同士の短絡の原因となり、電流のリークの原因となる。例えば図２２には、信号配線１３となる導電膜をパターニングする際に除去されずに残ってしまった導電片２４を示している。このような導電片２４によって信号配線１３と他の部材（例えばドレイン電極１４Ｄから延設された導電部材２２）とが短絡してしまうと、電流のリークが発生してしまう。

第１の部分１２ｓ１の傾斜角θ₁が大きいほど、パターン不良によって形成された導電片２４が図２３（ａ）に示したように第１の部分１２ｓ１で断線しやすく、信号配線１３と接続されにくい。これに対し、第１の部分１２ｓ１の傾斜角θ₁が小さいほど、図２４（ａ）に示すように導電片２４と信号配線１３とが接続されやすく、リークが発生しやすい。

また、本実施形態のように、信号配線１３の一部に重なるように低積層領域１２Ｒを設けると、低積層領域１２Ｒ近傍の段差において信号配線１３の断線が発生する可能性がある。

第２の部分１２ｓ２の傾斜角θ₂が小さいほど、図２３（ｂ）に示したように第２の部分１２ｓ２における信号配線１３の断線が発生しにくい。これに対し、第２の部分１２ｓ２の傾斜角θ₂が大きいほど、図２４（ｂ）に示すように第２の部分１２ｓ２における信号配線１３の断線が発生しやすい。

上述したように、第１の部分１２ｓ１の傾斜角θ₁が大きいほど、パターン不良によるリークが発生しにくく、第２の部分１２ｓ２の傾斜角θ₂が小さいほど、信号配線１３の断線が発生しにくい。従って、第１の部分１２ｓ１の傾斜角θ₁を第２の部分１２ｓ２の傾斜角θ₂よりも大きくすることによって、パターン不良によるリークの発生を抑制しつつ、信号配線１３の断線の発生を抑制することができる。

パターン不良によるリークの発生を抑制するためには、第１の部分１２ｓ１の傾斜角θ₁は６０°以上であることが好ましい。また、信号配線１３の断線の発生を抑制するためには、第２の部分１２ｓ２の傾斜角θ₂は４０°以下であることが好ましい。

また、第１の部分１２ｓ１の傾斜角θ₁が小さいと、層間絶縁膜１９による平坦化効果が得られにくいので、図２４（ａ）に示しているように信号配線１３上の層間絶縁膜１９が薄くなってしまう。そのため、信号配線１３と対向電極５１との間に形成される容量を層間絶縁膜１９によって低減する効果が低くなってしまう。第１の部分１２ｓ１の傾斜角θ₁を大きくすると、層間絶縁膜１９による平坦化効果が得られやすいので、図２３（ａ）に示しているように信号配線１３上の層間絶縁膜１９が薄くなりにくい。そのため、信号配線１３と対向電極５１との間に形成される容量を十分に低減することができる。

第１の部分１２ｓ１の傾斜角θ₁と第２の部分１２ｓ２の傾斜角θ₂とは、例えば図２５や図２６に示すマスクパターンを採用することによって異ならせることができる。図２５および図２６は、第１絶縁層１２ａをフォトリソグラフィー技術を用いてパターニングする際に用いるフォトマスクのパターンの例を示す図である。

図２５および図２６に示すマスクパターンは、第１絶縁層１２ａが除去されるべき領域すなわち低積層領域１２Ｒに対応した透光部７２と、第１絶縁層１２ａが残るべき領域に対応した遮光部７４とから構成されている。なお、マスクパターンとしては、第１絶縁層１２ａが除去されるべき領域に対応した遮光部と、第１絶縁層１２ａが残るべき領域に対応した透光部とから構成されたものを用いてもよいことは言うまでもない。用いるフォトレジストがポジ型であるかネガ型であるかに応じていずれかの構成を採用すればよい。

図２５に示すマスクパターンでは、透光部７２の端部が、図２５中に拡大して示すように、櫛歯状に形成されている。例えば、幅１３．５μｍの透光部７２に対して、長さ５μｍ、幅１．５μｍの櫛歯が１．５μｍの間隔で設けられている。また、図２６に示すマスクパターンでは、透光部７２の端部が、図２６中に拡大して示すように、端に近付くにつれ幅が細くなるように（すなわち尖るように）形成されている。

図２５や図２６に示すように透光部７２の端部が櫛歯状や尖るように形成されていると、図２７（ａ）に示すように、第１絶縁層１２ａ上で現像されるレジスト２５のテーパ形状を緩やかにすることができる。このようにして緩やかなテーパ形状のレジスト２５を形成した後に異方性の高いエッチング（例えばドライエッチング）を行うと、図２７（ｂ）に示すように、レジスト２５のテーパ形状が第１絶縁層１２ａのテーパ形状に反映されるので、第１絶縁層１２ａのテーパ形状を緩やかにすることができる。その後、レジスト２５を剥離し、続いて、第２絶縁層１２ｂを形成すると、図２７（ｃ）に示すように、傾斜角θ₂の小さな第２の部分１２ｓ２を含む斜面が得られる。

（実施形態６）
図２８および図２９（ａ）〜（ｃ）に、本実施形態における液晶表示装置６００を模式的に示す。

本実施形態の液晶表示装置６００が有するＴＦＴ基板６００ａは、図２８、図２９（ａ）および（ｃ）に示すように、実施形態５における液晶表示装置５００のＴＦＴ基板５００ａとほぼ同じ構成を有している。

ただし、液晶表示装置６００のＴＦＴ基板６００ａは、図２８および図２９（ｂ）に示すように、多層絶縁膜１２の低積層領域１２Ｒが層間絶縁膜１９に形成されたコンタクトホール１９’には重ならないように配置されている点において、液晶表示装置５００のＴＦＴ基板５００ａと異なっている。

本実施形態では、図２９（ｂ）に示すように、コンタクトホール１９’の下方に位置する第１絶縁層１２ａは除去されておらず、多層絶縁膜１２の低積層領域１２Ｒはコンタクトホール１９’には重ならないように配置されている。このような構成を採用すると、典型的には感光性材料から形成される層間絶縁膜１９’の露光プロセスに要する時間を短縮することができる。以下、この理由を説明する。

層間絶縁膜１９は、ＴＦＴ基板６００ａのほぼ全面に設けられるため、層間絶縁膜１９の材料は、高い透過率を有していることが好ましい。ところが、高い透過率を有する材料は、露光するのに高いエネルギーを必要とし、材料や膜厚によって異なるものの、一般的には、レジスト材料の１０倍程度のエネルギーを必要とする。さらに、層間絶縁膜１９は、その平坦化効果のために、多層絶縁膜１２の低積層領域１２Ｒ上では厚くなる。そのため、コンタクトホール１９’に重なるように低積層領域１２Ｒを設けると、コンタクトホール１９’を形成するための露光プロセスに要するエネルギーがいっそう高くなって露光時間がより長くなってしまい、製造ラインの処理能力の低下を招いてしまう。

これに対し、本実施形態のように、コンタクトホール１９’の下方に第１絶縁層１２ａを残し、多層絶縁膜１２の低積層領域１２Ｒをコンタクトホール１９’に重ならないように配置することにより、露光に要するエネルギーの増加を防ぎ、露光時間を短縮することができる。

（実施形態７）
図３０および図３１（ａ）〜（ｄ）に、本実施形態における液晶表示装置７００を模式的に示す。本実施形態における液晶表示装置７００は、各画素領域が複数の副画素領域に分割されている点において、実施形態５における液晶表示装置５００と異なっている。

液晶表示装置７００では、図３０に示すように、各画素領域Ｐが、互いに異なる電圧を印加することが可能な第１副画素領域ＳＰ１および第２副画素領域ＳＰ２を有している。第１副画素領域ＳＰ１および第２副画素領域ＳＰ２には、それぞれＴＦＴ１４ａ、１４ｂおよび副画素電極１５ａ、１５ｂが設けられている。ＴＦＴ１４ａ、１４ｂのゲート電極は、同一の（共通の）走査配線１１に接続されており、ＴＦＴ１４ａ、１４ｂのソース電極は、同一の（共通の）信号配線１３に接続されている。

第１副画素領域ＳＰ１と第２副画素領域ＳＰ２とには、それぞれ、補助容量配線２０および補助容量電極２１とこれらの間の絶縁膜１２とによって構成される補助容量が設けられている。図３０に示すように、第１副画素領域ＳＰ１の補助容量を構成する補助容量配線２０と、第２副画素領域ＳＰ２の補助容量を構成する補助容量配線２０とは、別の配線であり、それぞれ電気的に独立しているので、互いに異なる電圧が供給され得る。

第１副画素領域ＳＰ１および第２副画素領域ＳＰ２のそれぞれにおいて、液晶容量（副画素電極、対向電極および液晶層から構成される）と補助容量とは電気的に並列に接続されているので、第１副画素領域ＳＰ１の補助容量を構成する補助容量配線２０と、第２副画素領域ＳＰ２の補助容量を構成する補助容量配線２０とに互いに異なる電圧を与えると、第１副画素領域ＳＰ１の副画素電極１５ａの電圧と第２副画素領域ＳＰ２の副画素電極１５ｂの電圧とを互いに異ならせることができる。そのため、第１副画素領域ＳＰ１の液晶層６０と第２副画素領域ＳＰ２の液晶層６０とに印加される実効的な電圧を互いに異ならせることができる。

上述したように、各画素領域Ｐが互いに異なる電圧を印加し得る複数の副画素領域ＳＰ１、ＳＰ２に分割されていると、表示面を正面方向から観察したときのγ特性と斜め方向から観察したときのγ特性とが異なるというγ特性の視角依存性を低減することができる。このような画素分割の手法は、例えば特開２００４−６２１４６号公報や特開２００４−７８１５７号公報に開示されている。

画素分割が施された液晶表示装置７００においても、図３０および図３１（ａ）〜（ｄ）に示すように、低積層領域１２Ｒが所定の位置に配置された多層絶縁膜１２を用いることにより、ＴＦＴ１４ａ、１４ｂの駆動能力の低下や補助容量の容量値の低下を伴うことなく、走査配線１１と信号配線１３との交差部に形成される容量を低減することができる。

なお、画素分割法は、上記特開２００４−６２１４６号公報や特開２００４−７８１５７号公報に開示されているように、広視野角特性を有するＶＡモード（例えばＭＶＡモードやＡＳＭモード）の液晶表示装置に用いることが好ましいので、液晶表示装置７００の画素領域Ｐは、ＶＡモードの表示を行うことができる構造を備えていることが好ましい。

（実施形態８）
図３２および図３３（ａ）〜（ｃ）に、本実施形態における液晶表示装置８００を示す。図３２は、液晶表示装置８００の１つの画素領域を模式的に示す上面図であり、図３３（ａ）〜（ｃ）は、液晶表示装置８００のＴＦＴ基板８００ａを模式的に示す部分断面図である。

ＴＦＴ基板８００ａは、走査配線１１’を覆う絶縁膜１２が、第１絶縁層１２ａと第２絶縁層１２ｂとを含む多層絶縁膜である点については、実施形態３におけるＴＦＴ基板３００ａと共通するが、走査配線１１’とゲート電極１４Ｇとの配置関係がＴＦＴ基板３００ａと異なっている。

実施形態３のＴＦＴ基板３００ａでは、走査配線１１とゲート電極１４Ｇとが同一の層に形成されるのに対して、本実施形態のＴＦＴ基板８００ａでは、走査配線１１’とゲート電極１４Ｇとは、異なる導電膜から形成され、互いに別の層に形成されている。

具体的には、ゲート電極１４Ｇは、図３３（ａ）に示すように、走査配線１１’を覆う第１絶縁層１２ａ上に形成されており、図３２に示すように、第１絶縁層１２ａに設けられたコンタクトホール１２ａ’において走査配線１１’に電気的に接続されている。

つまり、実施形態３のＴＦＴ基板３００ａでは、チャネル領域１７ｃに重なるように低積層領域１２Ｒを設けることによって、第２絶縁層１２ｂのみをゲート絶縁膜１６として機能させているのに対して、本実施形態では、ゲート電極１４Ｇを第１絶縁層１２ａ上に形成することによって、第２絶縁層１２ｂのみをゲート絶縁膜１６として機能させている。

また、ＴＦＴ基板８００ａでは、図３３（ｂ）に示すように、補助容量配線２０も第１絶縁層１２ａ上に形成されており、補助容量電極２１は、第２絶縁層１２ｂを介して補助容量配線２０に対向している。

本実施形態におけるＴＦＴ基板８００ａでは、図３３（ｃ）に示すように、走査配線１１を覆う絶縁膜１２が、第１絶縁層１２ａと第２絶縁層１２ｂとを含む多層絶縁膜であるので、走査配線１１と信号配線１３との交差部に形成される容量を低減することができる。また、図３３（ａ）および（ｂ）に示すように、ゲート電極１４Ｇや補助容量配線２０は、第１絶縁層１２ａ上に形成されているので、ＴＦＴ１４の駆動能力が低下したり、補助容量の容量値が低下したりすることもない。

次に、本実施形態におけるＴＦＴ基板８００ａの製造方法の一例を図３４（ａ）〜（ｇ）を参照しながら説明する。

まず、ガラス基板等の絶縁性基板１０上に、スパッタリング法を用いて導電膜を形成し、この導電膜をフォトリソグラフィー技術を用いてパターニングすることにより、図３４（ａ）に示すように、走査配線１１’を形成する。

次に、スピンコート法を用いて基板１０上に有機ＳＯＧ材料を塗布し、続いてプリベーク、ポストベークを行って第１絶縁層１２ａを形成した後、図３４（ｂ）に示すように、フォトリソグラフィー技術を用いて第１絶縁層１２ａの走査配線１１’上の部分にコンタクトホール１２ａ’を形成する。

続いて、スパッタリング法を用いて導電膜を形成し、この導電膜をフォトリソグラフィー技術を用いてパターニングすることにより、図３４（ｃ）に示すように、ゲート電極１４Ｇを形成する。このとき、図示しない補助容量配線２０も同時に形成される。

その後、ＣＶＤ法を用いて無機絶縁膜、真性半導体膜、不純物添加半導体膜を連続して堆積し、その後、真性半導体膜、不純物添加半導体膜をフォトリソグラフィー技術を用いてパターニングすることによって、図３４（ｄ）に示すように、第２絶縁層１２ｂ（一部がゲート絶縁膜１６として機能する）と、真性半導体層１７および不純物添加半導体層１８から構成される島状の半導体構造とを形成する。

次に、スパッタリング法によって導電膜を形成し、フォトリソグラフィー技術によってこの積層膜をパターニングすることによって、ソース電極１４Ｓ、ドレイン電極１４Ｄ、信号配線１３および補助容量電極２１を形成する。

続いて、図３４（ｅ）に示すように、島状の半導体構造のチャネルとなる領域１７ｃにおいて、ソース電極１４Ｓおよびドレイン電極１４Ｄをマスクとして、不純物添加半導体層１８をドライエッチングにより除去する。なお、不純物添加半導体層１８を除去する際に、真性半導体層１７の表面も薄くエッチングされる。

その後、図３４（ｆ）に示すように、ＣＶＤ法を用いて層間絶縁膜１９を基板１０のほぼ全面を覆うように形成し、続いて、フォトリソグラフィー技術を用いてコンタクトホール１９’を形成する。

最後に、スパッタリング法を用いて透明導電膜（あるいは光反射性を有する導電膜）を形成し、この導電膜をフォトリソグラフィー技術を用いてパターニングすることによって、図３４（ｇ）に示すように画素電極１５を形成する。このようにして、ＴＦＴ基板４００ａが完成する。

なお、本発明は、上記実施形態１〜８において例示した構造に限定されるものではない。例えば、各画素領域に設けるＴＦＴとして、図３５（ａ）および（ｂ）や図３６（ａ）および（ｂ）に示すような構造のＴＦＴを用いてもよい。

図３５（ａ）に示すＴＦＴ１４は、２つのドレイン電極１４Ｄを有しており、これら２つのドレイン電極１４Ｄの間にソース電極１４Ｓが配置されている。このような構成を採用すると、フォトマスクのアライメントずれが発生しても、ゲート−ドレイン容量の変化を２つのドレイン電極１４Ｄ間で相殺できるため、ＴＦＴ１４全体としてのゲート−ドレイン容量の変化を抑制することができる。

図３５（ｂ）に示すＴＦＴ１４も、２つのドレイン電極１４Ｄを有しているので、図３５（ａ）に示すＴＦＴ１４と同様に、フォトマスクのアライメントずれが発生したときのゲート−ドレイン容量の変化を抑制することができる。

また、図３５（ａ）に示す構成では、ＴＦＴ１４のチャネル領域に重なるように矩形の低積層領域１２Ｒが設けられているのに対し、図３５（ｂ）に示す構成では、チャネル領域に重なるように設けられた低積層領域１２Ｒは、矩形の一部を切欠いた形状を有している。具体的には、低積層領域１２Ｒは、図３５（ｂ）に示すように、ソース電極１４Ｓに重なる部分の一部が切欠かれたＨ字形状を有している。そのため、チャネル領域内のソース電極１４Ｓとゲート電極１４Ｇとの間の一部には第１絶縁膜１２ａが形成されており、図３５（ｂ）に示す構成では、図３５（ａ）に示す構成よりもゲート−ソース容量が低減される。

図３６（ａ）および（ｂ）にそれぞれ示すＴＦＴ１４では、ドレイン電極１４ＤがＬ字状に形成されているので、ドレインの引き出し部が細くなっている。そのため、フォトマスクのアライメントずれが発生したときのゲート−ドレイン容量の変化を抑制することができる。

図３６（ｂ）に示す構成では、ＴＦＴ１４のチャネル領域に重なるように矩形の低積層領域１２Ｒが設けられているのに対し、図３６（ａ）に示す構成では、チャネル領域に重なるように設けられた低積層領域１２Ｒは、チャネル領域内のゲート電極１４Ｇのより多くの部分に重なるようにＬ字状に形成されている。そのため、図３６（ａ）に示す構成では、図３６（ｂ）に示す構成よりも十分なゲート電圧が印加される半導体領域が多く、ＴＦＴ１４のオフリークを防止してＴＦＴ１４のオフ特性を向上することができる。

また、上記実施形態１〜８においては、表示媒体層として液晶層を備えた液晶表示装置および液晶表示装置用のアクティブマトリクス基板を例に本発明を説明したが、本発明はこれに限定されるものではない。本発明は、有機ＥＬ表示装置などの種々の表示装置用のアクティブマトリクス基板に好適に用いられる。

本発明によると、配線抵抗の増加やスイッチング素子の駆動能力の低下を伴うことなく、走査配線と信号配線との交差部に形成される容量を低減することが可能なアクティブマトリクス基板およびそれを備えた表示装置が提供される。

Claims (35)

1. 基板と、
   前記基板上に形成された複数の走査配線と、
   前記複数の走査配線を覆う絶縁膜と、
   前記絶縁膜を介して前記複数の走査配線と交差する複数の信号配線と、
   前記基板上に形成され、対応する前記走査配線に印加される信号に応答して動作する複数のスイッチング素子と、
   前記複数のスイッチング素子を介して、対応する前記信号配線と電気的に接続され得る複数の画素電極と、を備えたアクティブマトリクス基板であって、
   前記絶縁膜は、第１絶縁層と第２絶縁層とを含む多層絶縁膜であり、
   前記第１絶縁層は、有機成分を含む絶縁材料から形成されており、
   前記多層絶縁膜は、前記スイッチング素子に重なる領域の少なくとも一部に、前記第１絶縁層が形成されていない低積層領域を有しているアクティブマトリクス基板。
2. 前記第１絶縁層は、前記第２絶縁層の下層に形成されている請求項１に記載のアクティブマトリクス基板。
3. 前記第２絶縁層は、無機絶縁材料から形成されている請求項１または２に記載のアクティブマトリクス基板。
4. 前記複数のスイッチング素子のそれぞれは、チャネル領域を含む半導体層と、対応する前記走査配線に電気的に接続されたゲート電極と、対応する前記信号配線に電気的に接続されたソース電極と、対応する前記画素電極に電気的に接続されたドレイン電極とを有する薄膜トランジスタである、請求項１から３のいずれかに記載のアクティブマトリクス基板。
5. 前記多層絶縁膜は、前記低積層領域を少なくとも前記チャネル領域に重なる領域に有している請求項４に記載のアクティブマトリクス基板。
6. 前記第２絶縁層は、前記基板の略全面に形成されており、
   前記第２絶縁層の一部は、前記ゲート電極と前記半導体層との間に位置し、ゲート絶縁膜として機能する請求項４または５に記載のアクティブマトリクス基板。
7. 前記ゲート電極のエッジが前記第１絶縁層によって覆われている請求項４から６のいずれかに記載のアクティブマトリクス基板。
8. 前記多層絶縁膜の前記信号配線側の表面は、前記低積層領域において凹んでおり、
   前記半導体層は、前記多層絶縁膜の前記チャネル領域に重なる前記低積層領域を覆い、且つ、前記半導体層の一部が前記多層絶縁膜の前記第１絶縁層が形成されている領域に乗り上げるように形成されている請求項７に記載のアクティブマトリクス基板。
9. 前記基板上に形成された複数の補助容量配線と、
   前記複数の補助容量配線に前記絶縁膜を介して対向する複数の補助容量電極と、をさらに備え、
   前記多層絶縁膜は、前記低積層領域を前記補助容量配線と前記補助容量電極との間にも有している請求項１から８のいずれかに記載のアクティブマトリクス基板。
10. 前記補助容量配線のエッジが前記第１絶縁層によって覆われている請求項９に記載のアクティブマトリクス基板。
11. 前記多層絶縁膜は、前記低積層領域を前記信号配線に重なる領域の一部にも有している請求項１から１０のいずれかに記載のアクティブマトリクス基板。
12. 前記多層絶縁膜は、前記低積層領域を前記信号配線と前記走査配線との交差部には有していない請求項１１に記載のアクティブマトリクス基板。
13. 前記多層絶縁膜は、前記信号配線に重なる前記低積層領域を包囲する斜面を有し、
    前記斜面は、前記信号配線の延びる方向に平行な第１の部分と、前記信号配線の延びる方向に略直交する第２の部分とを含み、
    前記基板の主面に対する前記第１の部分の傾斜角は、前記基板の主面に対する前記第２の部分の傾斜角よりも大きい請求項１１または１２に記載のアクティブマトリクス基板。
14. 前記複数の信号配線および前記複数のスイッチング素子を覆うように感光性材料から形成された層間絶縁膜をさらに備え、
    前記複数の画素電極は、前記層間絶縁膜上に形成されており、
    前記複数の画素電極のそれぞれは、前記層間絶縁膜に形成されたコンタクトホールにおいて対応する前記スイッチング素子に接続されており、
    前記多層絶縁膜は、前記コンタクトホールに重なる領域には前記低積層領域を有していない請求項１から１３のいずれかに記載のアクティブマトリクス基板。
15. マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれに前記複数の画素電極のそれぞれが設けられている請求項１から１４のいずれかに記載のアクティブマトリクス基板。
16. 前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設けられる非表示領域とを有し、
    前記多層絶縁膜は、前記低積層領域を前記非表示領域の略全面に有している請求項１５に記載のアクティブマトリクス基板。
17. 前記多層絶縁膜は、前記複数の画素領域のそれぞれの外周近傍にリング状の前記低積層領域を有している請求項１５または１６に記載のアクティブマトリクス基板。
18. 基板と、
    前記基板上に形成された複数の走査配線と、
    前記複数の走査配線を覆う絶縁膜と、
    前記絶縁膜を介して前記複数の走査配線と交差する複数の信号配線と、
    前記基板上に形成され、対応する前記走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、
    前記複数の薄膜トランジスタを介して、対応する前記信号配線と電気的に接続され得る複数の画素電極と、を備え、
    前記複数の薄膜トランジスタのそれぞれは、対応する前記走査配線に電気的に接続されたゲート電極と、対応する前記信号配線に電気的に接続されたソース電極と、対応する前記画素電極に電気的に接続されたドレイン電極とを有するアクティブマトリクス基板であって、
    前記絶縁膜は、第１絶縁層と第２絶縁層とを含む多層絶縁膜であり、
    前記第１絶縁層は、有機成分を含む絶縁材料から形成され、且つ、前記第２絶縁層の下層に形成されており、
    前記ゲート電極は、前記第１絶縁層上に前記複数の走査配線とは異なる導電層から形成されており、前記第１絶縁層に設けられたコンタクトホールを介して対応する前記走査配線に電気的に接続されている、アクティブマトリクス基板。
19. 前記第２絶縁層は、無機絶縁材料から形成されている請求項１８に記載のアクティブマトリクス基板。
20. 前記第２絶縁層は前記ゲート電極を覆うように形成されており、前記第２絶縁層の一部がゲート絶縁膜として機能する請求項１８または１９に記載のアクティブマトリクス基板。
21. 前記第１絶縁層上に形成された複数の補助容量配線と、
    前記複数の補助容量配線に前記第２絶縁層を介して対向する複数の補助容量電極と、をさらに備える請求項１８から２０のいずれかに記載のアクティブマトリクス基板。
22. マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれに前記複数の画素電極のそれぞれが設けられている請求項１８から２１のいずれかに記載のアクティブマトリクス基板。
23. 前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設けられる非表示領域とを有し、
    前記多層絶縁膜は、前記第１絶縁層が形成されていない低積層領域を前記非表示領域の略全面に有している請求項２２に記載のアクティブマトリクス基板。
24. 前記多層絶縁膜は、前記第１絶縁層が形成されていないリング状の低積層領域を前記複数の画素領域のそれぞれの外周近傍に有している請求項２２または２３に記載のアクティブマトリクス基板。
25. 前記第１絶縁層は、前記第２絶縁層よりも厚く、且つ、前記第２絶縁層よりも比誘電率が低い、請求項１から２４のいずれかに記載のアクティブマトリクス基板。
26. 前記第１絶縁層の厚さは、１．０μｍ以上４．０μｍ以下である請求項１から２５のいずれかに記載のアクティブマトリクス基板。
27. 前記第１絶縁層の比誘電率は、４．０以下である請求項１から２６のいずれかに記載のアクティブマトリクス基板。
28. 前記第１の絶縁層は、Ｓｉ−Ｏ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料から形成されている請求項１から２７のいずれかに記載のアクティブマトリクス基板。
29. 前記第１の絶縁層は、Ｓｉ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料から形成されている請求項１から２７のいずれかに記載のアクティブマトリクス基板。
30. 前記第１の絶縁層は、シリカから形成されたフィラーを含むスピンオンガラス（ＳＯＧ）材料から形成されている請求項１から２９のいずれかに記載のアクティブマトリクス基板。
31. 前記複数の走査配線は、ＴｉまたはＴｉＮから形成された配線層を少なくとも前記絶縁膜側に有する請求項１から３０のいずれかに記載のアクティブマトリクス基板。
32. 前記複数の信号配線に略平行に延びる複数のシールド電極を有する請求項１から３１のいずれかに記載のアクティブマトリクス基板。
33. 前記複数のシールド電極は、前記複数の画素電極のエッジに重なるように配置されている請求項３２に記載のアクティブマトリクス基板。
34. 請求項１から３３のいずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板上に配置された表示媒体層とを備えた表示装置。
35. 前記アクティブマトリクス基板に前記表示媒体層を介して対向する対向基板をさらに備え、前記表示媒体層は液晶層である、請求項３４に記載の表示装置。

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