JPH0561069A - マトリクス形液晶表示装置 - Google Patents
マトリクス形液晶表示装置Info
- Publication number
- JPH0561069A JPH0561069A JP22377891A JP22377891A JPH0561069A JP H0561069 A JPH0561069 A JP H0561069A JP 22377891 A JP22377891 A JP 22377891A JP 22377891 A JP22377891 A JP 22377891A JP H0561069 A JPH0561069 A JP H0561069A
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- JP
- Japan
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- wiring
- source
- gate
- gate wiring
- liquid crystal
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- Pending
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 薄膜トランジスタのゲート配線とソース配線
の交差部における配線幅を低減し、ソース信号あるいは
ゲート信号の立上り速度の低下を抑制する。 【構成】 ゲート配線３とソース配線５の交差部におけ
るゲート配線とソース配線の少なくとも一方の幅を交差
部以外の部分より細くし、交差部容量を低減する。
の交差部における配線幅を低減し、ソース信号あるいは
ゲート信号の立上り速度の低下を抑制する。 【構成】 ゲート配線３とソース配線５の交差部におけ
るゲート配線とソース配線の少なくとも一方の幅を交差
部以外の部分より細くし、交差部容量を低減する。
Description
【０００１】
【産業上の利用分野】この発明はマトリクス形液晶表示
装置、特にその配線形状に関するものである。
装置、特にその配線形状に関するものである。
【０００２】
【従来の技術】図２は例えば特開平２−４４３１８号公
報、特開平１−２８１４３４号公報に示された従来のマ
トリクス形液晶表示装置の平面図である。図において、
１は透明絶縁基板、２は画素電極であり、一般にＩＴＯ
が使われている。３はゲート配線、４は半導体層であ
り、その下にはゲート絶縁膜が形成されている。５はソ
ース配線、６はドレイン電極であり、符号２〜６で示し
た部分は透明絶縁基板１上に形成されている。
報、特開平１−２８１４３４号公報に示された従来のマ
トリクス形液晶表示装置の平面図である。図において、
１は透明絶縁基板、２は画素電極であり、一般にＩＴＯ
が使われている。３はゲート配線、４は半導体層であ
り、その下にはゲート絶縁膜が形成されている。５はソ
ース配線、６はドレイン電極であり、符号２〜６で示し
た部分は透明絶縁基板１上に形成されている。
【０００３】次に、動作について説明する。ゲート配線
３にゲート信号電圧が印加されると、半導体層４にキャ
リアが誘起され、薄膜トランジスタはオン状態となる。
ゲート配線３に電圧が印加されていないときはオフ状態
となる。オン状態では、ソース信号電圧はそのままドレ
イン電極６に印加される。実際には、このような構成の
トランジスタがゲート配線３及びソース配線５の方向に
マトリクス状に配列されている。従って、個々のトラン
ジスタに印加されるゲート電圧やソース電圧はそれぞれ
の配線の抵抗及び配線容量で決まる時定数で立ち上がる
ことになる。
３にゲート信号電圧が印加されると、半導体層４にキャ
リアが誘起され、薄膜トランジスタはオン状態となる。
ゲート配線３に電圧が印加されていないときはオフ状態
となる。オン状態では、ソース信号電圧はそのままドレ
イン電極６に印加される。実際には、このような構成の
トランジスタがゲート配線３及びソース配線５の方向に
マトリクス状に配列されている。従って、個々のトラン
ジスタに印加されるゲート電圧やソース電圧はそれぞれ
の配線の抵抗及び配線容量で決まる時定数で立ち上がる
ことになる。
【０００４】
【発明が解決しようとする課題】従来の逆スタガ型薄膜
トランジスタを有する液晶表示装置は以上のように構成
されており、ソース配線５とゲート配線３間の容量につ
いてはなんら考慮されていなかった。このため、この容
量とソース配線５の抵抗及びゲート配線３の抵抗とによ
り、ソース信号あるいはゲート信号の立上り速度の低下
を招くという課題があり、この容量としてはソース配線
５とゲート配線３の交差部における容量即ち交差部容量
があった。
トランジスタを有する液晶表示装置は以上のように構成
されており、ソース配線５とゲート配線３間の容量につ
いてはなんら考慮されていなかった。このため、この容
量とソース配線５の抵抗及びゲート配線３の抵抗とによ
り、ソース信号あるいはゲート信号の立上り速度の低下
を招くという課題があり、この容量としてはソース配線
５とゲート配線３の交差部における容量即ち交差部容量
があった。
【０００５】この発明は上記のような課題を解決するた
めに成されたものであり、ソース配線とゲート配線の交
差部容量を低減し、ソース信号あるいはゲート信号の立
上り速度の低下を防止することができるマトリクス形液
晶表示装置を得ることを目的とする。
めに成されたものであり、ソース配線とゲート配線の交
差部容量を低減し、ソース信号あるいはゲート信号の立
上り速度の低下を防止することができるマトリクス形液
晶表示装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るマトリク
ス形液晶表示装置は、ゲート配線とソース配線の交差部
におけるゲート配線とソース配線の少なくとも一方の幅
を交差部以外の部分より細くしたものである。
ス形液晶表示装置は、ゲート配線とソース配線の交差部
におけるゲート配線とソース配線の少なくとも一方の幅
を交差部以外の部分より細くしたものである。
【０００７】
【作用】この発明においては、ゲート配線とソース配線
の交差部におけるゲート配線とソース配線の少なくとも
一方の幅が交差部以外の部分より細いので、交差部容量
が大幅に低減され、一方配線抵抗の増加分は僅かであ
り、ゲート信号及びソース信号の立上り速度は低下しな
い。
の交差部におけるゲート配線とソース配線の少なくとも
一方の幅が交差部以外の部分より細いので、交差部容量
が大幅に低減され、一方配線抵抗の増加分は僅かであ
り、ゲート信号及びソース信号の立上り速度は低下しな
い。
【０００８】
【実施例】以下、この発明の実施例を図面とともに説明
する。図１はこの実施例によるマトリクス形液晶表示装
置の構成を示し、符号１〜６で示した部分は従来と同様
である。７はゲート配線３とソース配線５の交差部にお
いてゲート配線３の幅を他の部分より細く即ち１／Ｎ
（Ｎ＞１）にした部分であり、その長さはゲート配線３
の１ピッチの長さのＬg 倍である。又、８は同じくゲー
ト配線３とソース配線５の交差部においてソース配線５
の幅を他の部分より細く即ち１／Ｍ（Ｍ＞１）にした部
分であり、その長さはソース配線５の１ピッチの長さの
Ｌs 倍である。
する。図１はこの実施例によるマトリクス形液晶表示装
置の構成を示し、符号１〜６で示した部分は従来と同様
である。７はゲート配線３とソース配線５の交差部にお
いてゲート配線３の幅を他の部分より細く即ち１／Ｎ
（Ｎ＞１）にした部分であり、その長さはゲート配線３
の１ピッチの長さのＬg 倍である。又、８は同じくゲー
ト配線３とソース配線５の交差部においてソース配線５
の幅を他の部分より細く即ち１／Ｍ（Ｍ＞１）にした部
分であり、その長さはソース配線５の１ピッチの長さの
Ｌs 倍である。
【０００９】上記構成において、ゲート配線３とソース
配線５の交差部ではそれぞれの配線幅を他の部分の１／
Ｎ及び１／Ｍにしたので、交差部容量は従来に比べて１
／ＮＭとなり、大幅に低減することができる。一方、ゲ
ート配線３及びソース配線５の１ピッチの長さに対する
細くした部分７，８の長さの比はそれぞれＬg ，Ｌs で
あり、ゲート配線３及びソース配線５の抵抗の増加の割
合はそれぞれＬg （Ｎ−１），Ｌs （Ｍ−１）となる。
Ｌg ，Ｌs は通常１／１０程度と小さな値であるため、
配線抵抗の増加は交差部容量に比べてほとんど無視でき
る。この結果、ゲート信号、ソース信号の立上り速度の
低下を防ぐことができる。
配線５の交差部ではそれぞれの配線幅を他の部分の１／
Ｎ及び１／Ｍにしたので、交差部容量は従来に比べて１
／ＮＭとなり、大幅に低減することができる。一方、ゲ
ート配線３及びソース配線５の１ピッチの長さに対する
細くした部分７，８の長さの比はそれぞれＬg ，Ｌs で
あり、ゲート配線３及びソース配線５の抵抗の増加の割
合はそれぞれＬg （Ｎ−１），Ｌs （Ｍ−１）となる。
Ｌg ，Ｌs は通常１／１０程度と小さな値であるため、
配線抵抗の増加は交差部容量に比べてほとんど無視でき
る。この結果、ゲート信号、ソース信号の立上り速度の
低下を防ぐことができる。
【００１０】なお、上記実施例ではゲート配線３及びソ
ース配線５に共に細い部分７，８を設けたが、どちらか
一方に設けても同様の作用効果を得ることができる。
ース配線５に共に細い部分７，８を設けたが、どちらか
一方に設けても同様の作用効果を得ることができる。
【００１１】
【発明の効果】以上のようにこの発明によれば、交差部
容量を大幅に低減することができ、配線抵抗の増加は交
差部容量の低減に比べてほとんど無視することができる
ので、ゲート信号あるいはソース信号の立上り速度の低
下を防ぐことができる。
容量を大幅に低減することができ、配線抵抗の増加は交
差部容量の低減に比べてほとんど無視することができる
ので、ゲート信号あるいはソース信号の立上り速度の低
下を防ぐことができる。
【図１】この発明によるマトリクス形液晶表示装置の平
面図である。
面図である。
【図２】従来のマトリクス形液晶表示装置の平面図であ
る。
る。
１ 透明絶縁基板 ３ ゲート配線 ４ 半導体層 ５ ソース配線 ６ ドレイン電極 ７ ゲート配線の配線幅の細い部分 ８ ソース配線の配線幅の細い部分
Claims (1)
- 【請求項１】 複数のトランジスタとソース配線とゲー
ト配線を有するマトリクス形液晶表示装置において、ゲ
ート配線とソース配線の交差部におけるゲート配線とソ
ース配線の少なくとも一方の幅を交差部以外の部分より
細くしたことを特徴とするマトリクス形液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22377891A JPH0561069A (ja) | 1991-09-04 | 1991-09-04 | マトリクス形液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22377891A JPH0561069A (ja) | 1991-09-04 | 1991-09-04 | マトリクス形液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561069A true JPH0561069A (ja) | 1993-03-12 |
Family
ID=16803567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22377891A Pending JPH0561069A (ja) | 1991-09-04 | 1991-09-04 | マトリクス形液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561069A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002311455A (ja) * | 2001-04-17 | 2002-10-23 | Nec Corp | アクティブマトリクス型液晶表示装置及びその製造方法 |
| US7122835B1 (en) * | 1999-04-07 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and a method of manufacturing the same |
| US7199033B2 (en) | 2003-05-28 | 2007-04-03 | Seiko Epson Corporation | Pattern forming method, device, method of manufacture thereof, electro-optical apparatus, and electronic apparatus |
| JP2008015488A (ja) * | 2006-06-30 | 2008-01-24 | Samsung Electronics Co Ltd | 表示基板及びこれを有する表示パネル |
| US7436464B2 (en) | 2004-09-01 | 2008-10-14 | Sharp Kabushiki Kaisha | Active-matrix substrate and display device including the substrate wherein a bottom-gate TFT has data lines formed below the gate lines |
| US7864281B2 (en) | 2004-08-24 | 2011-01-04 | Sharp Kabushiki Kaisha | Active matrix substrate and display unit provided with it |
| US9768280B2 (en) | 2008-12-25 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2018109771A (ja) * | 2012-01-20 | 2018-07-12 | 株式会社半導体エネルギー研究所 | 発光装置 |
-
1991
- 1991-09-04 JP JP22377891A patent/JPH0561069A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122835B1 (en) * | 1999-04-07 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and a method of manufacturing the same |
| US7575961B2 (en) | 1999-04-07 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and a method of manufacturing the same |
| JP2002311455A (ja) * | 2001-04-17 | 2002-10-23 | Nec Corp | アクティブマトリクス型液晶表示装置及びその製造方法 |
| JP4718712B2 (ja) * | 2001-04-17 | 2011-07-06 | Ｎｅｃ液晶テクノロジー株式会社 | アクティブマトリクス型液晶表示装置 |
| US7365008B2 (en) | 2003-05-28 | 2008-04-29 | Seiko Epson Corporation | Pattern forming method, device, method of manufacture thereof, electro-optical apparatus, and electronic apparatus |
| US7199033B2 (en) | 2003-05-28 | 2007-04-03 | Seiko Epson Corporation | Pattern forming method, device, method of manufacture thereof, electro-optical apparatus, and electronic apparatus |
| US7864281B2 (en) | 2004-08-24 | 2011-01-04 | Sharp Kabushiki Kaisha | Active matrix substrate and display unit provided with it |
| US7436464B2 (en) | 2004-09-01 | 2008-10-14 | Sharp Kabushiki Kaisha | Active-matrix substrate and display device including the substrate wherein a bottom-gate TFT has data lines formed below the gate lines |
| JP2008015488A (ja) * | 2006-06-30 | 2008-01-24 | Samsung Electronics Co Ltd | 表示基板及びこれを有する表示パネル |
| KR101293950B1 (ko) * | 2006-06-30 | 2013-08-07 | 삼성디스플레이 주식회사 | 표시기판 및 이를 갖는 표시패널 |
| US9768280B2 (en) | 2008-12-25 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10483290B2 (en) | 2008-12-25 | 2019-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10720451B2 (en) | 2008-12-25 | 2020-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11158654B2 (en) | 2008-12-25 | 2021-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11996416B2 (en) | 2008-12-25 | 2024-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2018109771A (ja) * | 2012-01-20 | 2018-07-12 | 株式会社半導体エネルギー研究所 | 発光装置 |
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