JP2001127303A - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents
薄膜トランジスタアレイ基板およびその製造方法Info
- Publication number
- JP2001127303A JP2001127303A JP2000241078A JP2000241078A JP2001127303A JP 2001127303 A JP2001127303 A JP 2001127303A JP 2000241078 A JP2000241078 A JP 2000241078A JP 2000241078 A JP2000241078 A JP 2000241078A JP 2001127303 A JP2001127303 A JP 2001127303A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- gate
- film
- gate insulating
- bus line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Weting (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタアレイ基板に設けられるゲ
ート，ドレイン，補助容量端子部を、生産性を低下させ
ることなく、露出させる。 【解決手段】 ガラス基板１８上にゲート電極１，ゲー
トバスライン２，ゲートライン端子３，補助容量バスラ
イン４，補助容量端子５を形成する工程と、多層ゲート
絶縁膜（酸化シリコン膜１４，窒化シリコン膜１５）を
形成する工程と、機能素子の形成とを行った後、基板１
８の全面に保護膜１３を形成し、ゲートライン端子３，
ドレインセイン端子９，補助容量端子５上の保護膜１３
に穴開けを行う場合に同一のレジストパターンにてＢＨ
Ｆによるウェットエッチングおよびドライエッチングに
よる２回のエッチングを行い、異なる層にある端子部金
属を露出させる。その後、画素電極１１，端子部透明電
極１２を形成することにより薄膜トランジスタアレイ基
板を完成させる。
ート，ドレイン，補助容量端子部を、生産性を低下させ
ることなく、露出させる。 【解決手段】 ガラス基板１８上にゲート電極１，ゲー
トバスライン２，ゲートライン端子３，補助容量バスラ
イン４，補助容量端子５を形成する工程と、多層ゲート
絶縁膜（酸化シリコン膜１４，窒化シリコン膜１５）を
形成する工程と、機能素子の形成とを行った後、基板１
８の全面に保護膜１３を形成し、ゲートライン端子３，
ドレインセイン端子９，補助容量端子５上の保護膜１３
に穴開けを行う場合に同一のレジストパターンにてＢＨ
Ｆによるウェットエッチングおよびドライエッチングに
よる２回のエッチングを行い、異なる層にある端子部金
属を露出させる。その後、画素電極１１，端子部透明電
極１２を形成することにより薄膜トランジスタアレイ基
板を完成させる。
Description
【０００１】
【発明の属する技術分野】 本発明は、薄膜トランジス
タ（以下、ＴＥＴという）アレイ基板及びその製造方法
に関する。
タ（以下、ＴＥＴという）アレイ基板及びその製造方法
に関する。
【０００２】
【従来の技術】 図２３は、従来のチャネルエッチ型薄
膜トランジスタを有するアクティブマトリクス液晶表示
装置の概念を示している。このアクティブマトリクス液
晶表示装置は図に示すように、薄膜トランジスタ（ＴＦ
Ｔ）基板１３０および、カラーフィルター基板（以下、
ＣＦ基板）１３１とを有し、これらの間にツイストネマ
ティック（ＴＮ）液晶層１３２を挟持する構造をとって
いる。ＴＦＴ基板１３０は、複数の画素電極１３３がマ
トリクス状に形成されており、この画素電極１３３はス
イッシング素子である薄膜トランジスタ（ＴＦＴ）１３
４のソース電極１３５に接続されている。
膜トランジスタを有するアクティブマトリクス液晶表示
装置の概念を示している。このアクティブマトリクス液
晶表示装置は図に示すように、薄膜トランジスタ（ＴＦ
Ｔ）基板１３０および、カラーフィルター基板（以下、
ＣＦ基板）１３１とを有し、これらの間にツイストネマ
ティック（ＴＮ）液晶層１３２を挟持する構造をとって
いる。ＴＦＴ基板１３０は、複数の画素電極１３３がマ
トリクス状に形成されており、この画素電極１３３はス
イッシング素子である薄膜トランジスタ（ＴＦＴ）１３
４のソース電極１３５に接続されている。
【０００３】ＴＦＴ１３４のゲート電極１３６には走査
信号を供給するゲート線１３７が接続され、ドレイン電
極１３８には表示信号を入力するデータ線１４１が接続
され、ＴＦＴ１３４を駆動している。ＣＦ基板１３１
は、透明な電極および各画素毎に対応したＲＧＢ色層お
よび遮光を目的とした遮光層からなる。
信号を供給するゲート線１３７が接続され、ドレイン電
極１３８には表示信号を入力するデータ線１４１が接続
され、ＴＦＴ１３４を駆動している。ＣＦ基板１３１
は、透明な電極および各画素毎に対応したＲＧＢ色層お
よび遮光を目的とした遮光層からなる。
【０００４】次にＴＦＴ基板の構成を詳しく説明する。
ＴＦＴ１３４は、ＴＦＴガラス基板１３９上に形成さ
れ、ゲート線１３７に接続されるゲート電極１３６と、
ゲート電極１３６を覆うようにして成膜されたゲート絶
縁膜１４０と、ゲート絶縁膜１４０上に形成されたデー
タ線１４１に接続されるドレイン電極１３８、画素電極
１３３に接続されるソース電極１３５、さらにａ−Ｓｉ
層１４２と、ドレイン電極１３８およびソース電極１３
５とａ−Ｓｉ層１４２との間に設けられたｎ+ａ−Ｓｉ
層１４３と、ドレイン電極１３８、ソース電極１３５、
画素電極１３３、ａ−Ｓｉ層１４２、ｎ+ａ−Ｓｉ層１
４３を覆うようにして成膜されたパッシベーション膜１
４４とにより形成されている。また、パッシベーション
膜１４４および画素電極１３３上には、液晶分子の配列
や傾き（プレチルト）に制御するための配向膜が形成さ
れている。以上、ＴＦＴガラス基板から配向膜までによ
って構成される基板をＴＦＴ基板と呼ぶ。また、１４５
はコンタクトホール、１４６はバックチャネル、１４７
は色層、１４８は対向電極、１４９はブラックマトリク
ス、１５０は光透過領域、１５１は光漏れ領域である。
ＴＦＴ１３４は、ＴＦＴガラス基板１３９上に形成さ
れ、ゲート線１３７に接続されるゲート電極１３６と、
ゲート電極１３６を覆うようにして成膜されたゲート絶
縁膜１４０と、ゲート絶縁膜１４０上に形成されたデー
タ線１４１に接続されるドレイン電極１３８、画素電極
１３３に接続されるソース電極１３５、さらにａ−Ｓｉ
層１４２と、ドレイン電極１３８およびソース電極１３
５とａ−Ｓｉ層１４２との間に設けられたｎ+ａ−Ｓｉ
層１４３と、ドレイン電極１３８、ソース電極１３５、
画素電極１３３、ａ−Ｓｉ層１４２、ｎ+ａ−Ｓｉ層１
４３を覆うようにして成膜されたパッシベーション膜１
４４とにより形成されている。また、パッシベーション
膜１４４および画素電極１３３上には、液晶分子の配列
や傾き（プレチルト）に制御するための配向膜が形成さ
れている。以上、ＴＦＴガラス基板から配向膜までによ
って構成される基板をＴＦＴ基板と呼ぶ。また、１４５
はコンタクトホール、１４６はバックチャネル、１４７
は色層、１４８は対向電極、１４９はブラックマトリク
ス、１５０は光透過領域、１５１は光漏れ領域である。
【０００５】次に、図２４に基づいてＴＦＴ基板の製造
方法について説明する。図２４は、図２３に示したＴＦ
Ｔ基板の製造工程を示す断面図である。図２４（ａ）に
示すように、まずガラスなどの透明絶縁基板１３９上に
スパッタリングによってＣｒあるいはＡｌ−Ｎｄなどか
らなる第１の導電膜を１００ｎｍ〜３００ｎｍの厚さで
堆積し、これをパターニングすることにより、ゲート
線、ゲート電極１３６、および表示用の外部信号処理基
板と接続されるゲート側端子部１３６ａを形成する第１
のパターニング工程を行う。
方法について説明する。図２４は、図２３に示したＴＦ
Ｔ基板の製造工程を示す断面図である。図２４（ａ）に
示すように、まずガラスなどの透明絶縁基板１３９上に
スパッタリングによってＣｒあるいはＡｌ−Ｎｄなどか
らなる第１の導電膜を１００ｎｍ〜３００ｎｍの厚さで
堆積し、これをパターニングすることにより、ゲート
線、ゲート電極１３６、および表示用の外部信号処理基
板と接続されるゲート側端子部１３６ａを形成する第１
のパターニング工程を行う。
【０００６】次に図２４（ｂ）に示すように、ＳｉＮ膜
等からなるゲート絶縁膜１４０と、ａ−Ｓｉ層１４２
と、ｎ+ａ−Ｓｉ膜１４３とを、プラズマＣＶＤによっ
てそれぞれ３００ｎｍ，３５０ｎｍ，５０ｎｍ程度の厚
さで連続的に積層し、ａ−Ｓｉ膜１４２とｎ+ａ−Ｓｉ
膜１４３とを一括してパターニングする第２のパターニ
ング工程を行う。
等からなるゲート絶縁膜１４０と、ａ−Ｓｉ層１４２
と、ｎ+ａ−Ｓｉ膜１４３とを、プラズマＣＶＤによっ
てそれぞれ３００ｎｍ，３５０ｎｍ，５０ｎｍ程度の厚
さで連続的に積層し、ａ−Ｓｉ膜１４２とｎ+ａ−Ｓｉ
膜１４３とを一括してパターニングする第２のパターニ
ング工程を行う。
【０００７】次に図２４（ｃ）に示すように、フッ素系
のガスを用いてゲート側端子部１３６ａ上のゲート絶縁
膜１４０などの不要なゲート絶縁膜を除去して開口部１
５２を形成する第３のパターニング工程を行う。
のガスを用いてゲート側端子部１３６ａ上のゲート絶縁
膜１４０などの不要なゲート絶縁膜を除去して開口部１
５２を形成する第３のパターニング工程を行う。
【０００８】次に図２４（ｄ）に示すように、ゲート絶
縁膜１４０およびｎ+ａ−Ｓｉ膜１４３上に、スパッタ
リングによりＣｒあるいはＭｏなどを１００ｎｍ程度の
厚さで堆積し、これをパターニングすることによりソー
ス電極１３５、ドレイン電極１３８、データ線、および
表示用の外部信号処理基板と接続されるデータ側端子部
１５３を形成する第４のパターニング工程を行う。
縁膜１４０およびｎ+ａ−Ｓｉ膜１４３上に、スパッタ
リングによりＣｒあるいはＭｏなどを１００ｎｍ程度の
厚さで堆積し、これをパターニングすることによりソー
ス電極１３５、ドレイン電極１３８、データ線、および
表示用の外部信号処理基板と接続されるデータ側端子部
１５３を形成する第４のパターニング工程を行う。
【０００９】次に図２４（ｅ）に示すように、スパッタ
リングによりＩＴＯなどの透明な電極を５０ｎｍ程度の
厚さで堆積し、これをパターニングすることにより画素
電極１３３を形成する第５のパターニング工程を行うと
共に、ＴＦＴのバックチャネルを彫り込むことにより、
ｎ+ａ−Ｓｉ膜の不要部位を除去する。
リングによりＩＴＯなどの透明な電極を５０ｎｍ程度の
厚さで堆積し、これをパターニングすることにより画素
電極１３３を形成する第５のパターニング工程を行うと
共に、ＴＦＴのバックチャネルを彫り込むことにより、
ｎ+ａ−Ｓｉ膜の不要部位を除去する。
【００１０】次に図２４（ｆ）に示すように、ＴＦＴの
バックチャネル、ソース電極、ドレイン電極、データ
線、端子部を覆うようにして、プラズマＣＶＤにより絶
縁体であるＳｉＮ膜を３００ｎｍの厚さで成膜し、薄膜
トランジスタを保護するためのパッシベーション膜を形
成した後、画素部上およびゲート側およびデータ側端子
部上の不要なパッシベーション膜を除去し開口部Ｏ1，
Ｏ2，Ｏ3を形成する第６のパターニング工程を行う。最
後に２５０℃３０分程度ＴＦＴ基板のアニールを行う。
以上説明した６つのパターニング工程によって、液晶表
示装置のＴＦＴ基板を製造する。
バックチャネル、ソース電極、ドレイン電極、データ
線、端子部を覆うようにして、プラズマＣＶＤにより絶
縁体であるＳｉＮ膜を３００ｎｍの厚さで成膜し、薄膜
トランジスタを保護するためのパッシベーション膜を形
成した後、画素部上およびゲート側およびデータ側端子
部上の不要なパッシベーション膜を除去し開口部Ｏ1，
Ｏ2，Ｏ3を形成する第６のパターニング工程を行う。最
後に２５０℃３０分程度ＴＦＴ基板のアニールを行う。
以上説明した６つのパターニング工程によって、液晶表
示装置のＴＦＴ基板を製造する。
【００１１】上述した従来の製造方法に基づく外部接続
端子の構造が特開平５−２４３３３３号に記載されてお
り、図２５，図２６，図２７，図２８を用いて説明す
る。図２６，図２７はゲート側端子、データ側端子の平
面図を示したものであり、図２５，図２８はそれぞれの
断面図である。ゲート側端子・データ側端子ともに、そ
の構造はゲート電極などを形成する下層金属が設けら
れ、その下層金属上の一部の領域のみにコンタクトホー
ルが形成され、ドレイン電極などを形成する上層金属が
コンタクトホールを完全に覆い、画素電極などを形成す
る透明電極がそれを上層金属を覆うように最上層として
形成されている構成をとっている。
端子の構造が特開平５−２４３３３３号に記載されてお
り、図２５，図２６，図２７，図２８を用いて説明す
る。図２６，図２７はゲート側端子、データ側端子の平
面図を示したものであり、図２５，図２８はそれぞれの
断面図である。ゲート側端子・データ側端子ともに、そ
の構造はゲート電極などを形成する下層金属が設けら
れ、その下層金属上の一部の領域のみにコンタクトホー
ルが形成され、ドレイン電極などを形成する上層金属が
コンタクトホールを完全に覆い、画素電極などを形成す
る透明電極がそれを上層金属を覆うように最上層として
形成されている構成をとっている。
【００１２】図２５〜図２８に示されるように、クロム
等の金属を用いてゲート電極３１及びゲートバスライン
３２が透明絶縁性基板３０上に形成され、次に酸化シリ
コン，窒化シリコン等を用いた多層構造のゲート絶縁膜
３３，アモルファスシリコン３４からなる動作半導体膜
３５が連続成膜され、ゲート電極３１上に動作半導体の
島が形成される。
等の金属を用いてゲート電極３１及びゲートバスライン
３２が透明絶縁性基板３０上に形成され、次に酸化シリ
コン，窒化シリコン等を用いた多層構造のゲート絶縁膜
３３，アモルファスシリコン３４からなる動作半導体膜
３５が連続成膜され、ゲート電極３１上に動作半導体の
島が形成される。
【００１３】そして、端子部の絶縁膜に端子部下層金属
３６と端子部上層金属３７の電気的接続を得るためにコ
ンタクトホール２８が形成される。さらに、クロム等金
属を用いて、端子部上層金属３７，信号線３９，ソース
電極４０及びドレイン電極４１が形成される。
３６と端子部上層金属３７の電気的接続を得るためにコ
ンタクトホール２８が形成される。さらに、クロム等金
属を用いて、端子部上層金属３７，信号線３９，ソース
電極４０及びドレイン電極４１が形成される。
【００１４】次に、インジウム，錫の酸化物（ＩＴＯ：
Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる端子部の
透明電極４２及び画素電極４３が形成される。この工程
に続いて、ソース電極４０とドレイン電極４１間との間
のリンをドープしたアモルファスシリコンを除去するこ
とにより、ＴＦＴが完成され、さらに窒化シリコン等が
基板全面に成膜され、ゲート端子，ドレイン端子及び画
素電極上膜を除去することによりＴＦＴアレイ基板が完
成される。
Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる端子部の
透明電極４２及び画素電極４３が形成される。この工程
に続いて、ソース電極４０とドレイン電極４１間との間
のリンをドープしたアモルファスシリコンを除去するこ
とにより、ＴＦＴが完成され、さらに窒化シリコン等が
基板全面に成膜され、ゲート端子，ドレイン端子及び画
素電極上膜を除去することによりＴＦＴアレイ基板が完
成される。
【００１５】また、フォトリソグラフィ工程の短縮を目
的とし、特に端子部での絶縁膜の除去を目的とした公知
例が、特開昭６２−２９８１１７号公報，特開昭６２−
２９８１１８号公報，特開平６−１０２５２８号公報等
に開示されている。
的とし、特に端子部での絶縁膜の除去を目的とした公知
例が、特開昭６２−２９８１１７号公報，特開昭６２−
２９８１１８号公報，特開平６−１０２５２８号公報等
に開示されている。
【００１６】特開昭６２−２９８１１７号公報には、上
層金属を形成するときに形成したフォトレジストを残し
たままで薄膜トランジスタ保護膜が成膜され、リフトオ
フ法を用いて保護膜除去のフォトリソグラフィ工程を省
略するという内容が記載されている。
層金属を形成するときに形成したフォトレジストを残し
たままで薄膜トランジスタ保護膜が成膜され、リフトオ
フ法を用いて保護膜除去のフォトリソグラフィ工程を省
略するという内容が記載されている。
【００１７】特開昭６２−２９８１１８号公報には、ゲ
ートバスライン端部，ドレインバスライン端部，補助容
量バスライン端部に金属膜を残してネガ型レジストを用
いて背面から露光することにより、フォトマスクを１枚
削減するという内容が記載されている。
ートバスライン端部，ドレインバスライン端部，補助容
量バスライン端部に金属膜を残してネガ型レジストを用
いて背面から露光することにより、フォトマスクを１枚
削減するという内容が記載されている。
【００１８】特開平６−１０２５２８号公報には、２つ
の方法が記載されている。その一つの方法は、上層金属
形成後に保護膜が全面に形成され、ゲートバスライン端
部，補助容量バスライン端部，ドレインバスラインを開
口する場合に用いるフォトレジストを残したまま透明電
極が成膜されリフトオフ法を用いて、画素電極，端子部
カバー電極を形成することにより、フォトリソグラフィ
工程を短縮するという内容のものである。
の方法が記載されている。その一つの方法は、上層金属
形成後に保護膜が全面に形成され、ゲートバスライン端
部，補助容量バスライン端部，ドレインバスラインを開
口する場合に用いるフォトレジストを残したまま透明電
極が成膜されリフトオフ法を用いて、画素電極，端子部
カバー電極を形成することにより、フォトリソグラフィ
工程を短縮するという内容のものである。
【００１９】また特開平６−１０２５２８号公報に記載
された別の方法は、ゲートバスライン端部，補助容量バ
スライン端部にポリイミド膜が形成され、ゲート絶縁
膜，動作半導体膜等が設けられ、その後、ドレイン電極
画素電極が形成され保護膜が成膜された後に、ドレイン
バスライン端部，ゲートバスライン端部，補助容量バス
ライン端部に開口するパターンのフォトレジストが設け
られ、そしてドレインバスライン端部は、その端子上の
透明電極，ゲートバスライン端部がエッチングストッパ
として、補助容量バスライン端部は、前記ポリイミド膜
がエッチングストッパとしてエッチングが行なわれ、ド
ライエッチでポリイミド膜が除去されることにより、上
層，下層金属の電気的導通をとるコンタクトホールのフ
ォトリソグラフィ工程を削除するという内容のものであ
る。
された別の方法は、ゲートバスライン端部，補助容量バ
スライン端部にポリイミド膜が形成され、ゲート絶縁
膜，動作半導体膜等が設けられ、その後、ドレイン電極
画素電極が形成され保護膜が成膜された後に、ドレイン
バスライン端部，ゲートバスライン端部，補助容量バス
ライン端部に開口するパターンのフォトレジストが設け
られ、そしてドレインバスライン端部は、その端子上の
透明電極，ゲートバスライン端部がエッチングストッパ
として、補助容量バスライン端部は、前記ポリイミド膜
がエッチングストッパとしてエッチングが行なわれ、ド
ライエッチでポリイミド膜が除去されることにより、上
層，下層金属の電気的導通をとるコンタクトホールのフ
ォトリソグラフィ工程を削除するという内容のものであ
る。
【００２０】
【発明が解決しようとする課題】 しかしながら、図２
３及び図２４に示す従来の薄膜トランジスタ基板の製造
方法では、６つのパターニング行程が必要であり、特に
特開平５−２４３３３３号公報に示されるように、上層
・下層金属の導通をとるコンタクトホールを形成するパ
ターニング工程と、バスライン端部上の保護膜を除去す
るためのパターニング工程との、絶縁膜除去工程に２つ
のパターニング工程が必要であった。
３及び図２４に示す従来の薄膜トランジスタ基板の製造
方法では、６つのパターニング行程が必要であり、特に
特開平５−２４３３３３号公報に示されるように、上層
・下層金属の導通をとるコンタクトホールを形成するパ
ターニング工程と、バスライン端部上の保護膜を除去す
るためのパターニング工程との、絶縁膜除去工程に２つ
のパターニング工程が必要であった。
【００２１】また、特開昭６２−２９８１１７号公報，
特開平６−１０２５２８号公報に示された従来技術で
は、ソース絶縁膜を各バスライン端部に成膜しない方法
を用いているが、この方法は、一品種を生産する場合に
有効であるが、多品種を生産する場合には、品種毎にゲ
ート絶縁膜の成膜領域を制限し変更する必要があるとい
う問題点があった。
特開平６−１０２５２８号公報に示された従来技術で
は、ソース絶縁膜を各バスライン端部に成膜しない方法
を用いているが、この方法は、一品種を生産する場合に
有効であるが、多品種を生産する場合には、品種毎にゲ
ート絶縁膜の成膜領域を制限し変更する必要があるとい
う問題点があった。
【００２２】また、特開昭６２−２９８１１７号公報，
特開平６−１０２５２８号公報に示された従来技術で
は、フォトレジスト上に成膜を行いレジスト剥離時に膜
の同時に剥がすリフトオフ法を用いているため、レジス
トと同時に膜を剥がす際に、剥離ゴミが発生し歩留りを
低下させてしまうという問題点があった。
特開平６−１０２５２８号公報に示された従来技術で
は、フォトレジスト上に成膜を行いレジスト剥離時に膜
の同時に剥がすリフトオフ法を用いているため、レジス
トと同時に膜を剥がす際に、剥離ゴミが発生し歩留りを
低下させてしまうという問題点があった。
【００２３】また、特開平６−１０２５２８号公報に示
された従来技術では、ポリイミド膜を下層金属のバスラ
イン端に形成する工程を追加しているため、フォトリソ
グラフィ工程が増加してしまうという問題点があった。
された従来技術では、ポリイミド膜を下層金属のバスラ
イン端に形成する工程を追加しているため、フォトリソ
グラフィ工程が増加してしまうという問題点があった。
【００２４】また、特開昭６２−２９８１１７号公報に
示された従来技術では、フォトマスクを削減することが
できるが、生産工程は、従来となんら変わりがなく、コ
スト低減には寄与しないという問題点があった。
示された従来技術では、フォトマスクを削減することが
できるが、生産工程は、従来となんら変わりがなく、コ
スト低減には寄与しないという問題点があった。
【００２５】本発明の目的は、チャネルエッチ型薄膜ト
ランジスタ基板形成プロセスにおいて、従来より少ない
パターニング工程により製造できる薄膜トランジスタア
レイ基板およびその製造方法を提供することにある。
ランジスタ基板形成プロセスにおいて、従来より少ない
パターニング工程により製造できる薄膜トランジスタア
レイ基板およびその製造方法を提供することにある。
【００２６】
【課題を解決するための手段】 前記目的を達成するた
め、本発明に係る薄膜トランジスタアレイ基板の製造方
法は、透明基板上に下層金属層を選択的に形成する工程
と、前記透明基板および前記下層金属層をゲート絶縁膜
で覆う工程と、前記ゲート絶縁膜上に動作半導体膜およ
び上層金属層を選択的に形成する工程と、前記ゲート絶
縁膜、前記動作半導体膜および前記上層金属層を保護膜
で覆う工程と、同一のマスクを用いたウエットエッチン
グ及びその後のドライエッチングにより、前記保護膜お
よび前記ゲート絶縁膜を選択的に除去して、前記下層金
属層および前記上層金属層のそれぞれの一部を露出する
工程とを有する。
め、本発明に係る薄膜トランジスタアレイ基板の製造方
法は、透明基板上に下層金属層を選択的に形成する工程
と、前記透明基板および前記下層金属層をゲート絶縁膜
で覆う工程と、前記ゲート絶縁膜上に動作半導体膜およ
び上層金属層を選択的に形成する工程と、前記ゲート絶
縁膜、前記動作半導体膜および前記上層金属層を保護膜
で覆う工程と、同一のマスクを用いたウエットエッチン
グ及びその後のドライエッチングにより、前記保護膜お
よび前記ゲート絶縁膜を選択的に除去して、前記下層金
属層および前記上層金属層のそれぞれの一部を露出する
工程とを有する。
【００２７】前記ドライエッチングはＳＦ6、ＣＦ4、Ｃ
ＨＦ3の少なくとも１つを含むガスを用いて行い、その
圧力は２０Ｐａ以上４０Ｐａ以下である。
ＨＦ3の少なくとも１つを含むガスを用いて行い、その
圧力は２０Ｐａ以上４０Ｐａ以下である。
【００２８】また、本発明に係る薄膜トランジスタアレ
イの製造方法は、透明基板上に下層金属層を選択的に形
成する工程と、前記透明基板および前記下層金属層をゲ
ート絶縁膜で覆う工程と、前記ゲート絶縁膜上に動作半
導体膜および上層金属層を選択的に形成する工程と、前
記ゲート絶縁膜、前記動作半導体膜および前記上層金属
層を保護膜で覆う工程と、２段階のドライエッチングを
行うことにより、前記保護膜および前記ゲート絶縁膜を
選択的に除去して、前記下層金属層および前記上層金属
層のそれぞれの一部を露出する工程とを有する。
イの製造方法は、透明基板上に下層金属層を選択的に形
成する工程と、前記透明基板および前記下層金属層をゲ
ート絶縁膜で覆う工程と、前記ゲート絶縁膜上に動作半
導体膜および上層金属層を選択的に形成する工程と、前
記ゲート絶縁膜、前記動作半導体膜および前記上層金属
層を保護膜で覆う工程と、２段階のドライエッチングを
行うことにより、前記保護膜および前記ゲート絶縁膜を
選択的に除去して、前記下層金属層および前記上層金属
層のそれぞれの一部を露出する工程とを有する。
【００２９】前記ドライエッチングの１段階目は、ＳＦ
6、ＣＦ4、ＣＨＦ3の少なくとも１つを含むガスを用い
て行い、その圧力は２０Ｐａ以上４０Ｐａ以下である。
6、ＣＦ4、ＣＨＦ3の少なくとも１つを含むガスを用い
て行い、その圧力は２０Ｐａ以上４０Ｐａ以下である。
【００３０】また、本発明に係る薄膜トランジスタアレ
イの製造方法は、透明基板上に下層金属層を選択的に形
成する工程と、前記透明基板および前記下層金属層をゲ
ート絶縁膜で覆う工程と、前記ゲート絶縁膜上に動作半
導体膜および上層金属層を選択的に形成する工程と、前
記ゲート絶縁膜、前記動作半導体膜および前記上層金属
層を保護膜で覆う工程と、ＳＦ6、ＣＦ4、ＣＨＦ3の少
なくとも１つを含むガスを用い、２０Ｐａ以上４０Ｐａ
以下の圧力下でドライエッチングを行うことにより、前
記保護膜および前記ゲート絶縁膜を選択的に除去して、
前記下層金属層および前記上層金属層のそれぞれの一部
を露出する工程とを有する。
イの製造方法は、透明基板上に下層金属層を選択的に形
成する工程と、前記透明基板および前記下層金属層をゲ
ート絶縁膜で覆う工程と、前記ゲート絶縁膜上に動作半
導体膜および上層金属層を選択的に形成する工程と、前
記ゲート絶縁膜、前記動作半導体膜および前記上層金属
層を保護膜で覆う工程と、ＳＦ6、ＣＦ4、ＣＨＦ3の少
なくとも１つを含むガスを用い、２０Ｐａ以上４０Ｐａ
以下の圧力下でドライエッチングを行うことにより、前
記保護膜および前記ゲート絶縁膜を選択的に除去して、
前記下層金属層および前記上層金属層のそれぞれの一部
を露出する工程とを有する。
【００３１】前記露出した下層金属層および上層金属層
のそれぞれの一部を透明電極で覆う工程をさらに有す
る。
のそれぞれの一部を透明電極で覆う工程をさらに有す
る。
【００３２】前記ゲート絶縁膜は多層構造である。
【００３３】前記露出した上層金属層に形成される変質
層を除去する工程をさらに有する。
層を除去する工程をさらに有する。
【００３４】前記露出した上層金属層に形成される変質
層を除去する工程は、Ａｒ、Ｈｅ、Ｎ2、Ｏ2、ＨＣｌの
少なくとも１つを含むガスを用いたドライエッチングに
より行われる。
層を除去する工程は、Ａｒ、Ｈｅ、Ｎ2、Ｏ2、ＨＣｌの
少なくとも１つを含むガスを用いたドライエッチングに
より行われる。
【００３５】また、本発明に係る薄膜トランジスタアレ
イ基板は、透明絶縁基板に対して横方向の電界により液
晶を動作させる方式の薄膜トランジスタアレイ基板にお
いて、前記基板上に選択的に形成されたゲートバスライ
ンと、このゲートバスラインを覆うゲート絶縁膜と、こ
のゲート絶縁膜上に選択的に形成されたドラインバスラ
インと、このドレインバスラインおよび前記ゲート絶縁
膜を覆う保護膜、前記保護膜および前記ゲート絶縁膜の
両方を貫通して形成され前記ゲートバスラインの一部を
露出する第１のコンタクトホールと、前記保護膜を貫通
して形成され前記ドレインバスラインの一部を露出する
第２のコンタクトホールと、これら露出されたゲートバ
スラインおよびドレインバスラインのそれぞれの一部を
覆う透明電極とを有する。
イ基板は、透明絶縁基板に対して横方向の電界により液
晶を動作させる方式の薄膜トランジスタアレイ基板にお
いて、前記基板上に選択的に形成されたゲートバスライ
ンと、このゲートバスラインを覆うゲート絶縁膜と、こ
のゲート絶縁膜上に選択的に形成されたドラインバスラ
インと、このドレインバスラインおよび前記ゲート絶縁
膜を覆う保護膜、前記保護膜および前記ゲート絶縁膜の
両方を貫通して形成され前記ゲートバスラインの一部を
露出する第１のコンタクトホールと、前記保護膜を貫通
して形成され前記ドレインバスラインの一部を露出する
第２のコンタクトホールと、これら露出されたゲートバ
スラインおよびドレインバスラインのそれぞれの一部を
覆う透明電極とを有する。
【００３６】前記露出されたゲートバスラインの一部を
覆う透明電極は前記ゲート絶縁膜と前記ゲートバスライ
ンとの間に介在するはみだし部を有し、前記露出された
ドレインバスラインの一部を覆う透明電極は前記保護膜
と前記ドレインバスラインとの間に介在するはみ出し部
を有する。
覆う透明電極は前記ゲート絶縁膜と前記ゲートバスライ
ンとの間に介在するはみだし部を有し、前記露出された
ドレインバスラインの一部を覆う透明電極は前記保護膜
と前記ドレインバスラインとの間に介在するはみ出し部
を有する。
【００３７】前記ゲートバスラインの他の一部は薄膜ト
ランジスタのゲート電極として作用し、当該ゲート電極
上に前記透明電極と同一の材料の層が形成されている。
ランジスタのゲート電極として作用し、当該ゲート電極
上に前記透明電極と同一の材料の層が形成されている。
【００３８】
【発明の実施の形態】 以下、本発明の実施の形態を図
により説明する。
により説明する。
【００３９】（実施形態１）図１は、本発明の実施形態
１に係るＴＮ方式の薄膜トランジスタアレイを示す平面
図である。図２は、ゲートバスライン端子部及び薄膜ト
ランジスタ部を示す図１のＡ−Ａ’線断面図、図３は、
ドレインバスライン端子部を示す図１のＢ−Ｂ’線断面
図である。図４〜図１７は、本発明の実施形態１に係る
薄膜トランジスタアレイの製造方法を工程順に示す断面
図である。
１に係るＴＮ方式の薄膜トランジスタアレイを示す平面
図である。図２は、ゲートバスライン端子部及び薄膜ト
ランジスタ部を示す図１のＡ−Ａ’線断面図、図３は、
ドレインバスライン端子部を示す図１のＢ−Ｂ’線断面
図である。図４〜図１７は、本発明の実施形態１に係る
薄膜トランジスタアレイの製造方法を工程順に示す断面
図である。
【００４０】図において、本発明の実施形態１に係る薄
膜トランジスタアレイ基板は、透明絶縁性基板１８上
に、マトリックス状に配置された薄膜トランジスタと、
薄膜トランジスタのゲート電極１及びドレイン電極８ａ
に接続されるゲートバスライン２及びドレインバスライ
ン８と、薄膜トランジスタにより駆動される画素電極１
１とを少なくとも含むものであり、薄膜トランジスタ
は、透明絶縁性基板１８上にゲート電極１，ゲート絶縁
膜１４，動作半導体膜６，ソースドレイン電極７，８ａ
を順に積層して形成されている。また、薄膜トランジス
タアレイは、画素電極１１とゲート絶縁膜１４を介して
対向する補助容量バスライン４を有している。また、３
はゲートライン端子、５は補助容量端子、９はドレイン
ライン端子、１０はスルーホール、１２は端子部透明電
極、１３は保護膜である。
膜トランジスタアレイ基板は、透明絶縁性基板１８上
に、マトリックス状に配置された薄膜トランジスタと、
薄膜トランジスタのゲート電極１及びドレイン電極８ａ
に接続されるゲートバスライン２及びドレインバスライ
ン８と、薄膜トランジスタにより駆動される画素電極１
１とを少なくとも含むものであり、薄膜トランジスタ
は、透明絶縁性基板１８上にゲート電極１，ゲート絶縁
膜１４，動作半導体膜６，ソースドレイン電極７，８ａ
を順に積層して形成されている。また、薄膜トランジス
タアレイは、画素電極１１とゲート絶縁膜１４を介して
対向する補助容量バスライン４を有している。また、３
はゲートライン端子、５は補助容量端子、９はドレイン
ライン端子、１０はスルーホール、１２は端子部透明電
極、１３は保護膜である。
【００４１】また、薄膜トランジスタの周辺回路におい
て、ゲート層及びドレイン層の接続を行う必要がある
が、それは最上層の画素電極層を介して行われる。
て、ゲート層及びドレイン層の接続を行う必要がある
が、それは最上層の画素電極層を介して行われる。
【００４２】また、上述した本発明の実施形態１に係る
薄膜トランジスタアレイ基板を製造する方法は基本的構
成として、ゲート・バス形成工程と、動作半導体形成工
程と、機能素子・バス形成工程と、開口部形成工程と、
画素電極形成工程とを少なくとも含むものであり、動作
半導体形成工程にて多層構造のゲート絶縁膜と動作半導
体膜を形成した後、ゲートバスライン及びドレインバス
ラインがオーバーラップする部分及び薄膜トランジスタ
として動作する部分に動作半導体を形成し、機能素子・
バス形成工程にて前記ゲート絶縁膜及び動作半導体上に
薄膜トランジスタのソース電極，ドレイン電極を形成
し、かつ該ドレイン電極に接続されるドレインバスライ
ンを形成し、保護膜除去工程にて、基板全面に保護膜を
形成した後、ゲート電極上のゲート絶縁膜及び保護膜、
ドレインバスライン端子部及び補助容量端子部上の保護
膜を除去し、画素電極形成工程にて、透明電極で画素電
極を形成することを特徴とするものである。
薄膜トランジスタアレイ基板を製造する方法は基本的構
成として、ゲート・バス形成工程と、動作半導体形成工
程と、機能素子・バス形成工程と、開口部形成工程と、
画素電極形成工程とを少なくとも含むものであり、動作
半導体形成工程にて多層構造のゲート絶縁膜と動作半導
体膜を形成した後、ゲートバスライン及びドレインバス
ラインがオーバーラップする部分及び薄膜トランジスタ
として動作する部分に動作半導体を形成し、機能素子・
バス形成工程にて前記ゲート絶縁膜及び動作半導体上に
薄膜トランジスタのソース電極，ドレイン電極を形成
し、かつ該ドレイン電極に接続されるドレインバスライ
ンを形成し、保護膜除去工程にて、基板全面に保護膜を
形成した後、ゲート電極上のゲート絶縁膜及び保護膜、
ドレインバスライン端子部及び補助容量端子部上の保護
膜を除去し、画素電極形成工程にて、透明電極で画素電
極を形成することを特徴とするものである。
【００４３】次に、本発明の実施形態１に係る薄膜トラ
ンジスタアレイ基板の製造方法の具体例を図４〜図１７
に基いて説明する。まず図４に示すように、スパッタ法
を用いて洗浄等の表面処理を施したガラス基板（透明性
絶縁基板）１８上に下層金属膜１９を成膜する。金属膜
１９としては、Ｃｒ，Ｍｏ，Ａｌ，Ｔａ，Ｔｉ等を用い
る。
ンジスタアレイ基板の製造方法の具体例を図４〜図１７
に基いて説明する。まず図４に示すように、スパッタ法
を用いて洗浄等の表面処理を施したガラス基板（透明性
絶縁基板）１８上に下層金属膜１９を成膜する。金属膜
１９としては、Ｃｒ，Ｍｏ，Ａｌ，Ｔａ，Ｔｉ等を用い
る。
【００４４】次に図５に示すように、フォトレジストの
塗布，露光，現像のフォトリソグラフィ工程を通してエ
ッチングのマスクとなるフォトレジスト２０を下層金属
膜１９上に形成する。さらに、パターニングされたフォ
トレジスト２０をマスクとして下層金属１９に対してウ
ェットエッチングを行い、その後レジストを剥離し、基
板１８を洗浄し、図６に示すように、下層金属膜からな
る薄膜トランジスタのゲート電極１，ゲートライン端子
３、及び図１に示すゲートバスライン２，補助容量バス
ライン４，補助容量端子５を形成する。
塗布，露光，現像のフォトリソグラフィ工程を通してエ
ッチングのマスクとなるフォトレジスト２０を下層金属
膜１９上に形成する。さらに、パターニングされたフォ
トレジスト２０をマスクとして下層金属１９に対してウ
ェットエッチングを行い、その後レジストを剥離し、基
板１８を洗浄し、図６に示すように、下層金属膜からな
る薄膜トランジスタのゲート電極１，ゲートライン端子
３、及び図１に示すゲートバスライン２，補助容量バス
ライン４，補助容量端子５を形成する。
【００４５】次に図７に示すように、スパッタ法を用い
た酸化シリコン膜１４と、プラズマＣＶＤ法による窒化
シリコン膜１５，アモルファスシリコン膜２１（ａ−Ｓ
ｉ＋ｎ+−ａ−Ｓｉ）を基板１８の全面に連続的に積層
成膜する。
た酸化シリコン膜１４と、プラズマＣＶＤ法による窒化
シリコン膜１５，アモルファスシリコン膜２１（ａ−Ｓ
ｉ＋ｎ+−ａ−Ｓｉ）を基板１８の全面に連続的に積層
成膜する。
【００４６】次に図８に示すように、上記成膜を行った
基板１８のアモルファスシリコン膜２１上に、フォトリ
ソグラフィ工程を通して薄膜トランジスタの機能素子
（動作）となる領域を形成するマスクとしてパターニン
グされたフォトレジスト２０を形成する。
基板１８のアモルファスシリコン膜２１上に、フォトリ
ソグラフィ工程を通して薄膜トランジスタの機能素子
（動作）となる領域を形成するマスクとしてパターニン
グされたフォトレジスト２０を形成する。
【００４７】次に図９に示すように、フォトレジスト２
０をマスクとして基板１８のアモルファスシリコン膜２
１に対してドライエッチング法によりエッチングを行
い、その後フォトレジスト２０を剥離し、基板１８を洗
浄して、薄膜トランジスタを構成するアモルファスシリ
コン膜（図１のアモルファスシリコンパターン６）２１
を得る。
０をマスクとして基板１８のアモルファスシリコン膜２
１に対してドライエッチング法によりエッチングを行
い、その後フォトレジスト２０を剥離し、基板１８を洗
浄して、薄膜トランジスタを構成するアモルファスシリ
コン膜（図１のアモルファスシリコンパターン６）２１
を得る。
【００４８】次に図１０に示すように、スパッタ法を用
いてガラス基板１８の全面に上層金属膜２２を成膜す
る。
いてガラス基板１８の全面に上層金属膜２２を成膜す
る。
【００４９】次に図１１に示すように、フォトリソグラ
フィ工程によってパターニングされたフォトレジスト２
０を上層金属膜２２上に形成する。
フィ工程によってパターニングされたフォトレジスト２
０を上層金属膜２２上に形成する。
【００５０】次に図１２に示すように、フォトレジスト
２０をマスクとして基板１８の上層金属膜２２に対して
塩素系ガスを用いたドライエッチングを行い、その後レ
ジスト２０を剥離し、基板１８を洗浄して、図１２に示
す薄膜トランジスタのソース電極７，ドレインバスライ
ン８，図１に示すドレインライン端子９を形成する。さ
らに、ドレインバスライン８，ソース電極７をマスクと
して、ｎ+−ａ−Ｓｉ２１をエッチングして薄膜トラン
ジスタを形成する。
２０をマスクとして基板１８の上層金属膜２２に対して
塩素系ガスを用いたドライエッチングを行い、その後レ
ジスト２０を剥離し、基板１８を洗浄して、図１２に示
す薄膜トランジスタのソース電極７，ドレインバスライ
ン８，図１に示すドレインライン端子９を形成する。さ
らに、ドレインバスライン８，ソース電極７をマスクと
して、ｎ+−ａ−Ｓｉ２１をエッチングして薄膜トラン
ジスタを形成する。
【００５１】次に図１３に示すように、基板１８の全面
にプラズマＣＶＤ法により窒化シリコンからなる保護膜
１３を成膜する。
にプラズマＣＶＤ法により窒化シリコンからなる保護膜
１３を成膜する。
【００５２】次にフォトリソグラフィ工程によって図１
及び図１４に示すようなソース電極７，ゲートライン端
子３，ドレインライン端子９上にスルーホール１０を開
口するためのマスクとなるフォトレジスト２０を形成す
る。
及び図１４に示すようなソース電極７，ゲートライン端
子３，ドレインライン端子９上にスルーホール１０を開
口するためのマスクとなるフォトレジスト２０を形成す
る。
【００５３】次に図１５に示すように、フォトレジスト
２０をマスクとしてＢＨＦ（緩衝フッ酸）のエッチング
液で基板１８に対してウェットエッチングを行い、保護
膜１３と窒化シリコン膜１５を除去し、ソース電極７，
ゲートライン端子３，ドレインライン端子９上にスルー
ホール１０を開口する。このとき、図１に示すソース電
極７及びドレインライン電極９の部分では、上層金属膜
２２がエッチングストッパとなり、保護膜１３のみがエ
ッチングされ、窒化シリコン膜１５は、エッチングされ
ることはない。また、ゲートライン端子３及び補助容量
端子５の部分では、上層金属２２によるストッパ機能が
ないため、窒化シリコン１５がエッチングされる。但
し、窒化シリコン膜１５は、保護膜１３と比較してエッ
チングレートが低下するためにエッチングストッパとな
り、全て除去されることはない。
２０をマスクとしてＢＨＦ（緩衝フッ酸）のエッチング
液で基板１８に対してウェットエッチングを行い、保護
膜１３と窒化シリコン膜１５を除去し、ソース電極７，
ゲートライン端子３，ドレインライン端子９上にスルー
ホール１０を開口する。このとき、図１に示すソース電
極７及びドレインライン電極９の部分では、上層金属膜
２２がエッチングストッパとなり、保護膜１３のみがエ
ッチングされ、窒化シリコン膜１５は、エッチングされ
ることはない。また、ゲートライン端子３及び補助容量
端子５の部分では、上層金属２２によるストッパ機能が
ないため、窒化シリコン１５がエッチングされる。但
し、窒化シリコン膜１５は、保護膜１３と比較してエッ
チングレートが低下するためにエッチングストッパとな
り、全て除去されることはない。
【００５４】そこで、基板１８のフォトレジスト２０を
そのままにしてドライエッチング法により窒化シリコン
膜１５及び酸化シリコン膜１４を除去する。この過程に
おいても、ソース電極７及びドレインライン端子９の部
分では、上層金属膜２２がエッチングストッパとなる。
その後、フォトレジスト２０を剥離し、基板１８を洗浄
し、図１５の構造のものを得る。
そのままにしてドライエッチング法により窒化シリコン
膜１５及び酸化シリコン膜１４を除去する。この過程に
おいても、ソース電極７及びドレインライン端子９の部
分では、上層金属膜２２がエッチングストッパとなる。
その後、フォトレジスト２０を剥離し、基板１８を洗浄
し、図１５の構造のものを得る。
【００５５】次に図１６に示すように、基板１８の全面
にインジウム，錫の酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔ
ｉｎ Ｏｘｉｄｅ）２３をスパッタ法を用いて成膜し、
フォトリソグラフィ工程によりフォトレジスト２０をＩ
ＴＯ２３上に形成する。その後、フォトレジスト２０を
マスクとしてＩＴＯ２３に対してウェットエッチングを
行い、その後フォトレジスト２０を剥離し、基板１８を
洗浄して、図１及び図１７に示す画素電極１１，端子部
透明電極１２を形成する。これにより、薄膜トランジス
タアレイ基板は完成する。
にインジウム，錫の酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔ
ｉｎ Ｏｘｉｄｅ）２３をスパッタ法を用いて成膜し、
フォトリソグラフィ工程によりフォトレジスト２０をＩ
ＴＯ２３上に形成する。その後、フォトレジスト２０を
マスクとしてＩＴＯ２３に対してウェットエッチングを
行い、その後フォトレジスト２０を剥離し、基板１８を
洗浄して、図１及び図１７に示す画素電極１１，端子部
透明電極１２を形成する。これにより、薄膜トランジス
タアレイ基板は完成する。
【００５６】以上のように、本発明の実施形態１では、
不要なゲート絶縁膜を除去する工程と、不要な保護膜を
除去する工程を同じパターニング工程で行うことによ
り、従来にくらべてパターニング工程が１つ少ない５つ
のパターニング工程によりチャネルエッチ型薄膜トラン
ジスタ基板の形成を可能としている。
不要なゲート絶縁膜を除去する工程と、不要な保護膜を
除去する工程を同じパターニング工程で行うことによ
り、従来にくらべてパターニング工程が１つ少ない５つ
のパターニング工程によりチャネルエッチ型薄膜トラン
ジスタ基板の形成を可能としている。
【００５７】前述の通り、ゲート絶縁膜・保護膜を除去
する工程は、同一のパターニング工程にて行い、ソース
電極およびドレイン電極上などの開口部では、上層金属
膜２２がエッチングストッパとなる。しかし、上層金属
膜２２はＳＦ6，ＣＦ4，ＣＨＦ3などのフッ素系ガスの
プラズマに長時間晒されるため、プラズマの条件によっ
ては上層金属表面に２００〜４００Å程度のフッ素が注
入された金属の変質層ができる。上層金属の表面に変質
層が生じ、ドレイン電極のコンタクト抵抗が高くなった
り、画素内コンタクトのコンタクト抵抗が高くなると、
表示不良が生じる。
する工程は、同一のパターニング工程にて行い、ソース
電極およびドレイン電極上などの開口部では、上層金属
膜２２がエッチングストッパとなる。しかし、上層金属
膜２２はＳＦ6，ＣＦ4，ＣＨＦ3などのフッ素系ガスの
プラズマに長時間晒されるため、プラズマの条件によっ
ては上層金属表面に２００〜４００Å程度のフッ素が注
入された金属の変質層ができる。上層金属の表面に変質
層が生じ、ドレイン電極のコンタクト抵抗が高くなった
り、画素内コンタクトのコンタクト抵抗が高くなると、
表示不良が生じる。
【００５８】実験の結果、ドレイン端子コンタクト抵抗
が５ｋΩ以上で、データ信号に不要ななまりが生じ、薄
明Ｄライン不良が発生することがわかった。図２１は、
画素内コンタクトのコンタクト抵抗と表示ムラとの関係
を示す図である。図２１から明らかなように、コンタク
ト抵抗は１ＭΩ以内さらに、そのばらつきは１ｃｍあた
り１００ｋΩ以下にする必要がある。
が５ｋΩ以上で、データ信号に不要ななまりが生じ、薄
明Ｄライン不良が発生することがわかった。図２１は、
画素内コンタクトのコンタクト抵抗と表示ムラとの関係
を示す図である。図２１から明らかなように、コンタク
ト抵抗は１ＭΩ以内さらに、そのばらつきは１ｃｍあた
り１００ｋΩ以下にする必要がある。
【００５９】図２２は、様々なドライエッチング条件に
より形成したドレイン電極の開口部分を４００Å／ｍｉ
ｎでＡｒスパッタを行い、そのデプスプロファイルをオ
ージェ分析したものを示す図である。図２２から明らか
なように、１〜１５Ｐａ程度の低圧力のドライエッチン
グ条件では、上層金属表面に２００〜４００Å程度の変
質層ができるのに対し、２０〜４０Ｐａ程度の高圧力の
ドライエッチング条件では変質量が抑制されていること
がわかる。
より形成したドレイン電極の開口部分を４００Å／ｍｉ
ｎでＡｒスパッタを行い、そのデプスプロファイルをオ
ージェ分析したものを示す図である。図２２から明らか
なように、１〜１５Ｐａ程度の低圧力のドライエッチン
グ条件では、上層金属表面に２００〜４００Å程度の変
質層ができるのに対し、２０〜４０Ｐａ程度の高圧力の
ドライエッチング条件では変質量が抑制されていること
がわかる。
【００６０】ただし、ドライエッチングを高圧力にする
ことにより、上層金属表面の変質層を抑制することがで
きるが、高圧力にすると、エッチング能力は低下し、ゲ
ート絶縁膜の一部に酸化シリコンなどを用いた場合に
は、酸化シリコンの膜質等によっては完全に除去できな
いことがある。これを回避するために、ドライエッチン
グを２段階に分け、第１段階では、高圧力のプラズマを
用いて保護膜及びゲート絶縁膜の一部を除去し、第２段
階では、低圧力のプラズマを用いて残りのゲート絶縁膜
を除去するようにしてもよい。
ことにより、上層金属表面の変質層を抑制することがで
きるが、高圧力にすると、エッチング能力は低下し、ゲ
ート絶縁膜の一部に酸化シリコンなどを用いた場合に
は、酸化シリコンの膜質等によっては完全に除去できな
いことがある。これを回避するために、ドライエッチン
グを２段階に分け、第１段階では、高圧力のプラズマを
用いて保護膜及びゲート絶縁膜の一部を除去し、第２段
階では、低圧力のプラズマを用いて残りのゲート絶縁膜
を除去するようにしてもよい。
【００６１】また、ドライエッチングによりドレイン電
極上を開口した後、ドライエッチングによりＡｒ，Ｈ
ｅ，Ｏ2，ＨＣｌなどのガスのプラズマを用いて逆スパ
ッタを行い、金属表面の変質量を除去することによって
も、良好なコンタクトが得られる。以上の処理を行うこ
とにより、ドレイン電極および画素内コンタクトホール
のコンタクト抵抗を軽減することが可能となる。
極上を開口した後、ドライエッチングによりＡｒ，Ｈ
ｅ，Ｏ2，ＨＣｌなどのガスのプラズマを用いて逆スパ
ッタを行い、金属表面の変質量を除去することによって
も、良好なコンタクトが得られる。以上の処理を行うこ
とにより、ドレイン電極および画素内コンタクトホール
のコンタクト抵抗を軽減することが可能となる。
【００６２】（実施形態２）次に本発明の実施形態２に
ついて説明する。図１８は、本発明の実施形態２に係る
薄膜トランジスタアレイ基板であって、透明絶縁性基板
に水平な電界（横方向の電界）を印加して液晶を動作さ
せる方式である薄膜トランジスタアレイ基板を示す平面
図である。図１９は、ゲートライン端子３と薄膜トラン
ジスタ部を示す図１８のＣ−Ｃ’線断面図である。図２
０は、ドレインライン端子９及び補助容量端子５を示す
図１８のＤ−Ｄ’線断面図である。
ついて説明する。図１８は、本発明の実施形態２に係る
薄膜トランジスタアレイ基板であって、透明絶縁性基板
に水平な電界（横方向の電界）を印加して液晶を動作さ
せる方式である薄膜トランジスタアレイ基板を示す平面
図である。図１９は、ゲートライン端子３と薄膜トラン
ジスタ部を示す図１８のＣ−Ｃ’線断面図である。図２
０は、ドレインライン端子９及び補助容量端子５を示す
図１８のＤ−Ｄ’線断面図である。
【００６３】図において、本発明の実施形態２に係る薄
膜トランジスタアレイ基板は、対向基板の対向電極を用
いずに、ＴＦＴ基板内に対向電極を設け、そこで基板に
水平な電界（横方向の電界）で液晶を制御する方式と呼
ばれる横電界を利用する方式であり、しかも画素電極１
１は、櫛歯電極形状をなすものであり、図１８における
補助容量バスライン４と画素電極１１の間に発生する横
電界を利用するため、ＴＮ方式のような透明電極は必要
ない。
膜トランジスタアレイ基板は、対向基板の対向電極を用
いずに、ＴＦＴ基板内に対向電極を設け、そこで基板に
水平な電界（横方向の電界）で液晶を制御する方式と呼
ばれる横電界を利用する方式であり、しかも画素電極１
１は、櫛歯電極形状をなすものであり、図１８における
補助容量バスライン４と画素電極１１の間に発生する横
電界を利用するため、ＴＮ方式のような透明電極は必要
ない。
【００６４】本発明の実施形態２に係る薄膜トランジス
タアレイ基板の製造方法においては、機能素子・バス・
画素電極形成工程と、開孔部形成工程とを有する薄膜ト
ランジスタアレイ基板の製造方法であって、 薄膜トラ
ンジスタアレイ基板は、透明絶縁性基板上に、マトリッ
クス状に配置された薄膜トランジスタと、前記薄膜トラ
ンジスタのゲート電極１及びドレイン電極９に接続され
るゲートバスライン２及びドレインバスライン８と、補
助容量バスライン４と、前記薄膜トランジスタにより駆
動される画素電極１１とを少なくとも含むものであっ
て、画素電極１１と補助容量バスライン４との間に発生
する横電界を利用して液晶の制御を行なうものであり、
下層電極・バス形成工程にて、透明絶縁性基板１８上に
ゲート電極１及びゲート電極１に接続するゲートバスラ
イン２と、補助容量バスライン４とを形成し、さらにゲ
ート電極１及び補助容量バスライン４の補助容量端子５
上に下層電極上透明金属（電極）１６を積層形成する処
理を行ない、動作半導体形成工程にて多層構造のゲート
絶縁膜１４，１５のトランジスタとして動作する部分に
動作半導体２１を形成する処理を行ない、機能素子・バ
ス・画素電極形成工程にて、ゲート絶縁膜１４，１５及
び動作半導体２１上に薄膜トランジスタのドレイン電極
と、ドレイン電極に接続されるドレインバスライン８を
形成し、かつドレイン電極及びドレインバスライン８を
形成する金属により画素電極１１を形成し、さらにドレ
イン電極，ドレインバスライン８のドレイン端子９及び
画素電極１１上に上層電極上透明電極１７を積層形成す
る処理を行ない、開孔部形成工程にて、基板１８の全面
に保護膜１３を形成した後、不要な保護膜１３を除去し
て、ゲート電極１及び補助容量バスライン４の補助容量
端子５上の下層電極上透明金属（電極）１６と、ドレイ
ンバスライン８のドレイン端子９上の上層電極上透明金
属（電極）１７とを露出させる処理を行なう。
タアレイ基板の製造方法においては、機能素子・バス・
画素電極形成工程と、開孔部形成工程とを有する薄膜ト
ランジスタアレイ基板の製造方法であって、 薄膜トラ
ンジスタアレイ基板は、透明絶縁性基板上に、マトリッ
クス状に配置された薄膜トランジスタと、前記薄膜トラ
ンジスタのゲート電極１及びドレイン電極９に接続され
るゲートバスライン２及びドレインバスライン８と、補
助容量バスライン４と、前記薄膜トランジスタにより駆
動される画素電極１１とを少なくとも含むものであっ
て、画素電極１１と補助容量バスライン４との間に発生
する横電界を利用して液晶の制御を行なうものであり、
下層電極・バス形成工程にて、透明絶縁性基板１８上に
ゲート電極１及びゲート電極１に接続するゲートバスラ
イン２と、補助容量バスライン４とを形成し、さらにゲ
ート電極１及び補助容量バスライン４の補助容量端子５
上に下層電極上透明金属（電極）１６を積層形成する処
理を行ない、動作半導体形成工程にて多層構造のゲート
絶縁膜１４，１５のトランジスタとして動作する部分に
動作半導体２１を形成する処理を行ない、機能素子・バ
ス・画素電極形成工程にて、ゲート絶縁膜１４，１５及
び動作半導体２１上に薄膜トランジスタのドレイン電極
と、ドレイン電極に接続されるドレインバスライン８を
形成し、かつドレイン電極及びドレインバスライン８を
形成する金属により画素電極１１を形成し、さらにドレ
イン電極，ドレインバスライン８のドレイン端子９及び
画素電極１１上に上層電極上透明電極１７を積層形成す
る処理を行ない、開孔部形成工程にて、基板１８の全面
に保護膜１３を形成した後、不要な保護膜１３を除去し
て、ゲート電極１及び補助容量バスライン４の補助容量
端子５上の下層電極上透明金属（電極）１６と、ドレイ
ンバスライン８のドレイン端子９上の上層電極上透明金
属（電極）１７とを露出させる処理を行なう。
【００６５】したがって、本発明の実施形態２によれ
ば、実施形態１の図１６における工程での透明電極の成
膜及びフォトリソグラフィ工程を不要とすることができ
るという利点を有している。但し、ゲートバスライン
１，ドレインバスライン８，補助容量端子５と駆動回路
との接続信頼性の面からして、配線金属材料よりもＩＴ
Ｏを用いることが望ましい。これは、従来の技術が単純
マトリクス用に開発された異方性導電フィルムを利用し
ているために、透明電極（ＩＴＯ）での接続性を最優先
して設計されていることによる。
ば、実施形態１の図１６における工程での透明電極の成
膜及びフォトリソグラフィ工程を不要とすることができ
るという利点を有している。但し、ゲートバスライン
１，ドレインバスライン８，補助容量端子５と駆動回路
との接続信頼性の面からして、配線金属材料よりもＩＴ
Ｏを用いることが望ましい。これは、従来の技術が単純
マトリクス用に開発された異方性導電フィルムを利用し
ているために、透明電極（ＩＴＯ）での接続性を最優先
して設計されていることによる。
【００６６】また、本発明の実施形態２では、図１９及
び図２０に示すように、下層電極上透明金属１６及び上
層電極上透明金属１７を形成する場合に、配線金属（ゲ
ート電極，ゲート電極，ドレイン端子，補助容量端子
等）の形成、透明金属（ＩＴＯ）の成膜、フォトリソグ
ラフィ工程を通して、透明電極のエッチング、配線金属
のエッチングの順に行なう。
び図２０に示すように、下層電極上透明金属１６及び上
層電極上透明金属１７を形成する場合に、配線金属（ゲ
ート電極，ゲート電極，ドレイン端子，補助容量端子
等）の形成、透明金属（ＩＴＯ）の成膜、フォトリソグ
ラフィ工程を通して、透明電極のエッチング、配線金属
のエッチングの順に行なう。
【００６７】以上のように本発明の実施形態２によれ
ば、実施形態１と比較して、さらにフォトリソグラフィ
工程を１工程分短縮することができるという利点があ
る。
ば、実施形態１と比較して、さらにフォトリソグラフィ
工程を１工程分短縮することができるという利点があ
る。
【００６８】
【発明の効果】 以上説明したように本発明によれば、
ゲートライン，ドレインライン，補助容量端子を露出さ
せる処理を１回のフォトリソグラフィ工程により確実に
行うことができる。
ゲートライン，ドレインライン，補助容量端子を露出さ
せる処理を１回のフォトリソグラフィ工程により確実に
行うことができる。
【００６９】より具体的には、従来技術では６回のフォ
トリソグラフィ工程（ＰＲ工程）が必要であったが、実
施形態１に記載の発明では、５回のＰＲＴ工程をもっ
て、薄膜トランジスタアレイ基板を製造することができ
る。
トリソグラフィ工程（ＰＲ工程）が必要であったが、実
施形態１に記載の発明では、５回のＰＲＴ工程をもっ
て、薄膜トランジスタアレイ基板を製造することができ
る。
【００７０】また従来技術のようにリフトオフ法を用い
ていないため、リフトオフ法を実施することによるゴミ
が発生することがない。また従来技術では、端子部のメ
タルマスク方式等で成膜制限を行うこと、及び下層端子
部にポリイミドを塗布してエッチングストッパに利用す
ることによる生産性が低下するが、本発明によれば、生
産性を低下させる要因がなく、しかも工程を短縮するこ
とができる。
ていないため、リフトオフ法を実施することによるゴミ
が発生することがない。また従来技術では、端子部のメ
タルマスク方式等で成膜制限を行うこと、及び下層端子
部にポリイミドを塗布してエッチングストッパに利用す
ることによる生産性が低下するが、本発明によれば、生
産性を低下させる要因がなく、しかも工程を短縮するこ
とができる。
【図１】 本発明の実施形態１に係る薄膜トランジスタ
アレイ基板を示す平面図である。
アレイ基板を示す平面図である。
【図２】 図１のＡ−Ａ’線断面図である。
【図３】 図１のＢ−Ｂ’線断面図である。
【図４】 本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。
アレイ基板の製造方法を工程順に示す断面図である。
【図５】 本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。
アレイ基板の製造方法を工程順に示す断面図である。
【図６】 本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。
アレイ基板の製造方法を工程順に示す断面図である。
【図７】 本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。
アレイ基板の製造方法を工程順に示す断面図である。
【図８】 本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。
アレイ基板の製造方法を工程順に示す断面図である。
【図９】 本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。
アレイ基板の製造方法を工程順に示す断面図である。
【図１０】 本発明の実施形態１に係る薄膜トランジス
タアレイ基板の製造方法を工程順に示す断面図である。
タアレイ基板の製造方法を工程順に示す断面図である。
【図１１】 本発明の実施形態１に係る薄膜トランジス
タアレイ基板の製造方法を工程順に示す断面図である。
タアレイ基板の製造方法を工程順に示す断面図である。
【図１２】 本発明の実施形態１に係る薄膜トランジス
タアレイ基板の製造方法を工程順に示す断面図である。
タアレイ基板の製造方法を工程順に示す断面図である。
【図１３】 本発明の実施形態１に係る薄膜トランジス
タアレイ基板の製造方法を工程順に示す断面図である。
タアレイ基板の製造方法を工程順に示す断面図である。
【図１４】 本発明の実施形態１に係る薄膜トランジス
タアレイ基板の製造方法を工程順に示す断面図である。
タアレイ基板の製造方法を工程順に示す断面図である。
【図１５】 本発明の実施形態１に係る薄膜トランジス
タアレイ基板の製造方法を工程順に示す断面図である。
タアレイ基板の製造方法を工程順に示す断面図である。
【図１６】 本発明の実施形態１に係る薄膜トランジス
タアレイ基板の製造方法を工程順に示す断面図である。
タアレイ基板の製造方法を工程順に示す断面図である。
【図１７】 本発明の実施形態１に係る薄膜トランジス
タアレイ基板の製造方法を工程順に示す断面図である。
タアレイ基板の製造方法を工程順に示す断面図である。
【図１８】 本発明の実施形態２に係る薄膜トランジス
タアレイ基板を示す平面図である。
タアレイ基板を示す平面図である。
【図１９】 図１８のＣ−Ｃ’線断面図である。
【図２０】 図１８のＤ−Ｄ’線断面図である。
【図２１】 画素内コンタクトのコンタクト抵抗と表示
ムラとの関係を示す図である。
ムラとの関係を示す図である。
【図２２】 様々なドライエッチング条件により形成し
たドレイン端子（電極）の開口部分を４００Å／ｍｉｎ
でＡｒスパッタを行い、そのデプスプロファイルをオー
ジェ分析したものを示す図である。
たドレイン端子（電極）の開口部分を４００Å／ｍｉｎ
でＡｒスパッタを行い、そのデプスプロファイルをオー
ジェ分析したものを示す図である。
【図２３】 従来のチャネルエッチ型薄膜トランジスタ
を有するアクティブマトリクス液晶表示装置を示すもの
であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線断
面図、（ｃ）は（ａ）のＢ−Ｂ線断面図である。
を有するアクティブマトリクス液晶表示装置を示すもの
であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線断
面図、（ｃ）は（ａ）のＢ−Ｂ線断面図である。
【図２４】 図２３に示すチャネルエッチ型薄膜トラン
ジスタを有するアクティブマトリクス液晶表示装置の製
造方法を工程順に示す断面図である。
ジスタを有するアクティブマトリクス液晶表示装置の製
造方法を工程順に示す断面図である。
【図２５】 従来例の薄膜トランジスタアレイ基板を示
す断面図である。
す断面図である。
【図２６】 従来例の薄膜トランジスタアレイ基板を示
す平面図である。
す平面図である。
【図２７】 従来例の薄膜トランジスタアレイ基板を示
す平面図である。
す平面図である。
【図２８】 （ａ）は、図２６のＥ−Ｅ’線，Ｆ−Ｆ’
線，Ｈ−Ｈ’線断面図、（ｂ）は、図２６のＧ−Ｇ’
線，Ｊ−Ｊ’線断面図である。
線，Ｈ−Ｈ’線断面図、（ｂ）は、図２６のＧ−Ｇ’
線，Ｊ−Ｊ’線断面図である。
１ ゲート電極 ２ ゲートバスライン ３ ゲートライン端子 ４ 補助容量バスライン ５ 補助容量端子 ６ アモルファスシリコン ７ ソース電極 ８ ドレインバスライン ９ ドレインライン端子 １０ スルーホール １１ 画素電極 １２ 端子部透明電極 １３ 保護膜 １４ 酸化シリコン膜 １５ 窒化シリコン膜 １６ 下層電極上透明金属 １７ 上層電極上透明金属 １８ ガラス基板 １９ 下層金属膜 ２０ フォトレジスト ２１ アモルファスシリコン膜 ２２ 上層金属膜 ２３ ＩＴＯ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/306 Ｄ 21/306 Ｓ 29/78 ６１２Ｄ ６１７Ｕ
Claims (12)
- 【請求項１】 透明基板上に下層金属層を選択的に形成
する工程と、前記透明基板および前記下層金属層をゲー
ト絶縁膜で覆う工程と、前記ゲート絶縁膜上に動作半導
体膜および上層金属層を選択的に形成する工程と、前記
ゲート絶縁膜、前記動作半導体膜および前記上層金属層
を保護膜で覆う工程と、同一のマスクを用いたウエット
エッチング及びその後のドライエッチングにより、前記
保護膜および前記ゲート絶縁膜を選択的に除去して、前
記下層金属層および前記上層金属層のそれぞれの一部を
露出する工程とを有することを特徴とする薄膜トランジ
スタアレイ基板の製造方法。 - 【請求項２】 前記ドライエッチングはＳＦ6、ＣＦ4、
ＣＨＦ3の少なくとも１つを含むガスを用いて行い、そ
の圧力は２０Pａ以上４０Pａ以下であることを特徴とす
る請求項１記載の薄膜トランジスタアレイ基板の製造方
法。 - 【請求項３】 透明基板上に下層金属層を選択的に形成
する工程と、前記透明基板および前記下層金属層をゲー
ト絶縁膜で覆う工程と、前記ゲート絶縁膜上に動作半導
体膜および上層金属層を選択的に形成する工程と、前記
ゲート絶縁膜、前記動作半導体膜および前記上層金属層
を保護膜で覆う工程と、２段階のドライエッチングを行
うことにより、前記保護膜および前記ゲート絶縁膜を選
択的に除去して、前記下層金属層および前記上層金属層
のそれぞれの一部を露出する工程とを有することを特徴
とする薄膜トランジスタアレイ基板の製造方法。 - 【請求項４】 前記ドライエッチングの１段階目は、Ｓ
Ｆ6、ＣＦ4、ＣＨＦ3の少なくとも１つを含むガスを用
いて行い、その圧力は２０Pａ以上４０Pａ以下であるこ
とを特徴とする請求項３記載の薄膜トランジスタアレイ
基板の製造方法。 - 【請求項５】 透明基板上に下層金属層を選択的に形成
する工程と、前記透明基板および前記下層金属層をゲー
ト絶縁膜で覆う工程と、前記ゲート絶縁膜上に動作半導
体膜および上層金属層を選択的に形成する工程と、前記
ゲート絶縁膜、前記動作半導体膜および前記上層金属層
を保護膜で覆う工程と、ＳＦ6、ＣＦ4、ＣＨＦ3の少な
くとも１つを含むガスを用い、２０Pａ以上４０Pａ以下
の圧力下でドライエッチングを行うことにより、前記保
護膜および前記ゲート絶縁膜を選択的に除去して、前記
下層金属層および前記上層金属層のそれぞれの一部を露
出する工程とを有することを特徴とする薄膜トランジス
タアレイ基板の製造方法。 - 【請求項６】 前記露出した下層金属層および上層金属
層のそれぞれの一部を透明電極で覆う工程をさらに有す
ることを特徴とする請求項１，３または５記載の薄膜ト
ランジスタアレイ基板の製造方法。 - 【請求項７】 前記ゲート絶縁膜は多層構造であること
を特徴とする請求項１，３または５記載の薄膜トランジ
スタアレイ基板の製造方法。 - 【請求項８】 前記露出した上層金属層に形成される変
質層を除去する工程をさらに有することを特徴とする請
求項１，３または５記載の薄膜トランジスタアレイ基板
の製造方法。 - 【請求項９】 前記露出した上層金属層に形成される変
質層を除去する工程は、Ａｒ、Ｈｅ、Ｎ2、Ｏ2、ＨＣｌ
の少なくとも１つを含むガスを用いたドライエッチング
により行われることを特徴とする請求項８記載の薄膜ト
ランジスタアレイ基板の製造方法。 - 【請求項１０】 透明絶縁基板に対して横方向の電界に
より液晶を動作させる方式の薄膜トランジスタアレイ基
板において、前記基板上に選択的に形成されたゲートバ
スラインと、このゲートバスラインを覆うゲート絶縁膜
と、このゲート絶縁膜上に選択的に形成されたドライン
バスラインと、このドレインバスラインおよび前記ゲー
ト絶縁膜を覆う保護膜、前記保護膜および前記ゲート絶
縁膜の両方を貫通して形成され前記ゲートバスラインの
一部を露出する第１のコンタクトホールと、前記保護膜
を貫通して形成され前記ドレインバスラインの一部を露
出する第２のコンタクトホールと、これら露出されたゲ
ートバスラインおよびドレインバスラインのそれぞれの
一部を覆う透明電極とを有することを特徴とする薄膜ト
ランジスタアレイ基板。 - 【請求項１１】前記露出されたゲートバスラインの一部
を覆う透明電極は前記ゲート絶縁膜と前記ゲートバスラ
インとの間に介在するはみだし部を有し、前記露出され
たドレインバスラインの一部を覆う透明電極は前記保護
膜と前記ドレインバスラインとの間に介在するはみ出し
部を有することを特徴とする請求項１０記載の薄膜トラ
ンジスタアレイ基板。 - 【請求項１２】前記ゲートバスラインの他の一部は薄膜
トランジスタのゲート電極として作用し、当該ゲート電
極上に前記透明電極と同一の材料の層が形成されている
ことを特徴とする請求項１１記載の薄膜トランジスタア
レイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000241078A JP2001127303A (ja) | 1996-12-18 | 2000-08-09 | 薄膜トランジスタアレイ基板およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-338375 | 1996-12-18 | ||
| JP33837596 | 1996-12-18 | ||
| JP2000241078A JP2001127303A (ja) | 1996-12-18 | 2000-08-09 | 薄膜トランジスタアレイ基板およびその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34801697A Division JP3152193B2 (ja) | 1996-12-18 | 1997-12-17 | 薄膜トランジスタアレイ基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127303A true JP2001127303A (ja) | 2001-05-11 |
Family
ID=26576075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000241078A Pending JP2001127303A (ja) | 1996-12-18 | 2000-08-09 | 薄膜トランジスタアレイ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127303A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459126B1 (en) * | 2000-11-30 | 2002-10-01 | Nec Corporation | Semiconductor device including a MIS transistor |
| JP2005043804A (ja) * | 2003-07-25 | 2005-02-17 | Seiko Epson Corp | 表示装置、アクティブマトリクス基板、及び電子機器 |
| KR100850613B1 (ko) * | 2004-08-24 | 2008-08-05 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판 및 그것을 구비한 표시 장치 |
| JP2008304830A (ja) * | 2007-06-11 | 2008-12-18 | Kobe Steel Ltd | 表示デバイスの製造方法 |
| JP2011119437A (ja) * | 2009-12-03 | 2011-06-16 | Casio Computer Co Ltd | モリブデン系金属膜上の絶縁膜のドライエッチング方法および薄膜トランジスタパネルの製造方法 |
| JP2013021305A (ja) * | 2011-06-17 | 2013-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN111554696A (zh) * | 2020-05-13 | 2020-08-18 | 京东方科技集团股份有限公司 | 全反射型显示基板及其制作方法、全发射型显示装置 |
-
2000
- 2000-08-09 JP JP2000241078A patent/JP2001127303A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459126B1 (en) * | 2000-11-30 | 2002-10-01 | Nec Corporation | Semiconductor device including a MIS transistor |
| JP2005043804A (ja) * | 2003-07-25 | 2005-02-17 | Seiko Epson Corp | 表示装置、アクティブマトリクス基板、及び電子機器 |
| KR100850613B1 (ko) * | 2004-08-24 | 2008-08-05 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판 및 그것을 구비한 표시 장치 |
| JP2008304830A (ja) * | 2007-06-11 | 2008-12-18 | Kobe Steel Ltd | 表示デバイスの製造方法 |
| JP2011119437A (ja) * | 2009-12-03 | 2011-06-16 | Casio Computer Co Ltd | モリブデン系金属膜上の絶縁膜のドライエッチング方法および薄膜トランジスタパネルの製造方法 |
| JP2013021305A (ja) * | 2011-06-17 | 2013-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9818849B2 (en) | 2011-06-17 | 2017-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device with conductive film in opening through multiple insulating films |
| CN111554696A (zh) * | 2020-05-13 | 2020-08-18 | 京东方科技集团股份有限公司 | 全反射型显示基板及其制作方法、全发射型显示装置 |
| WO2021227765A1 (zh) * | 2020-05-13 | 2021-11-18 | 京东方科技集团股份有限公司 | 全反射型显示基板及其制作方法、全反射型显示装置 |
| CN111554696B (zh) * | 2020-05-13 | 2024-03-29 | 京东方科技集团股份有限公司 | 全反射型显示基板及其制作方法、全发射型显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3152193B2 (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US7768621B2 (en) | Manufacturing method for a liquid crystal display | |
| US7894032B2 (en) | Liquid crystal display device having particular structure for data line, source electrode, drain electrode and pixel electrode | |
| US6927815B2 (en) | Thin film transistor liquid crystal display and method for manufacturing the same | |
| JP2000267140A (ja) | 液晶表示装置の製造方法 | |
| JP2005122182A (ja) | 表示素子用の薄膜トランジスタ基板及び製造方法 | |
| JP2000199917A (ja) | 液晶表示装置の製造方法および液晶表示装置 | |
| US7078279B2 (en) | Manufacturing method of a thin film transistor array substrate | |
| US8179510B2 (en) | Liquid crystal display device and fabricating method thereof | |
| US7932963B2 (en) | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same | |
| JP3868649B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH10111518A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP2001127303A (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| JPH11242241A (ja) | 液晶表示装置とその製造方法及び液晶表示装置に用いられるｔｆｔアレイ基板とその製造方法 | |
| JPH11352515A (ja) | 液晶表示装置およびその製造方法 | |
| JP2001264810A (ja) | アクティブマトリクス基板及びその製造方法 | |
| US7705947B2 (en) | Method of fabricating an LCD with second mask process for making common electrode at a portion consist of one conductive layer, and with pixel electrode having a single layer structure | |
| JP3169322B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH0862629A (ja) | 液晶表示装置 | |
| US6842201B2 (en) | Active matrix substrate for a liquid crystal display and method of forming the same | |
| JPH04278928A (ja) | アクティブマトリクス基板 | |
| JPH04253031A (ja) | 液晶表示装置の製造方法 | |
| KR20050067308A (ko) | 배선 형성공정을 개선한 액정표시패널의 제조방법 | |
| JPH0643487A (ja) | 液晶表示装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040407 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040816 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041001 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050317 |