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JP4200545B2 - 固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents

固体撮像素子およびその駆動方法、並びにカメラシステム Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびその駆動方法、並びにカメラシステムに関し、特に行列状に配置された単位画素ごとに増幅機能を持つＣＭＯＳイメージセンサなどの増幅型固体撮像素子およびその駆動方法、並びに撮像デバイスとして増幅型固体撮像素子を用いたカメラシステムに関する。
【０００２】
【従来の技術】
増幅型固体撮像素子、例えばＣＭＯＳイメージセンサには、種々の画素構造のものが存在する。その一例として、画素内部にフローティングディフュージョン（Floating Diffusion；ＦＤ）を持った画素構造が知られている。この画素構造では、フローティングディフュージョンで信号が増幅されるため、感度を大きくとれる利点がある。この種の画素構造の従来例を図１８に示す。
【０００３】
同図において、行列状に配置される単位画素１００の各々は、フォトゲート１０１、転送スイッチ１０２、フローティングディフュージョン１０３、リセットトランジスタ１０４、増幅トランジスタ１０５および垂直選択トランジスタ１０６を有している。そして、垂直選択トランジスタ１０６が垂直選択線１１１を介して与えられる垂直選択パルスに応答して単位画素１００を行単位で選択することにより、増幅トランジスタ１０５で増幅された信号を垂直信号線１１２に出力する構成となっている。
【０００４】
【発明が解決しようとする課題】
ところで、画素サイズの縮小化を図るためには、単位画素１００を構成する素子数を少なくする必要がある。しかしながら、上述した従来例に係るＣＭＯＳイメージセンサの画素構造では、フローティングディフュージョン１０３の電位を行単位で選択して垂直信号線１１２に出力するのに、リセットトランジスタ１０４、増幅トランジスタ１０５および垂直選択トランジスタ１０６の３個のトランジスタを各画素ごとに用いた構成となっているため、素子数が多く、画素サイズを縮小化するのに限界があった。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、増幅機能を持つ単位画素の構成素子数を削減し、画素サイズの縮小化を可能とした固体撮像素子およびその駆動方法、並びにカメラシステムを提供することにある。
【０００６】
【課題を解決するための手段】
本発明による固体撮像素子は、
光電変換素子と、この光電変換素子に蓄積された電荷を転送する転送スイッチと、この転送スイッチによって転送された電荷を蓄積する電荷蓄積部と、この電荷蓄積部と垂直選択線との間に接続され、当該電荷蓄積部をリセットするデプレッション型トランジスタからなるリセットスイッチと、電荷蓄積部の電位に応じた信号を垂直信号線に出力する増幅素子とを具備し、行列状に配置された単位画素と、
垂直選択線およびリセットスイッチを通して電荷蓄積部の電位を増幅素子がオンする電位にコントロールすることによって行単位で画素の選択を行う垂直走査回路と、
垂直信号線に出力された信号を列単位で順次選択する水平走査回路と、
この水平走査回路によって選択された信号を水平信号線を経由して出力する出力回路とを備え、
前記垂直走査回路は、前記リセットスイッチを介して前記垂直選択線の電位と前記電荷蓄積部の電位とを同電位にすることによって画素を非選択状態にする
構成となっている。
【０００７】
上記構成の固体撮像素子において、単位画素におけるリセットスイッチに与えるリセット電位を、画素の非選択時に例えば０Ｖとすることにより、電荷蓄積部の電位は“Ｌ”レベルとなる。そして、リセットスイッチに与えるリセット電位を例えば画素電源電圧にすることによって画素の選択が行われ、次いでリセットパルスが発生することによって電荷蓄積部の電位が画素電源電圧にリセットされる。すなわち、リセット電位をコントロールすることによって電荷蓄積部の電位がコントロールされる。その後、光電変換素子に蓄積された信号電荷が転送スイッチによって電荷蓄積部に転送され、この転送に伴って変化する電荷蓄積部の電位が増幅素子によって垂直信号線に読み出される。
【０００８】
本発明による固体撮像素子の駆動方法は、行列状に配置された単位画素が、光電変換素子と、この光電変換素子に蓄積された電荷を転送する転送スイッチと、この転送スイッチによって転送された電荷を蓄積する電荷蓄積部と、この電荷蓄積部と垂直選択線との間に接続され、当該電荷蓄積部をリセットするデプレッション型トランジスタからなるリセットスイッチと、電荷蓄積部の電位に応じた信号を垂直信号線に出力する増幅素子とを具備してなる固体撮像素子において、垂直選択線およびリセットスイッチを通して電荷蓄積部の電位を増幅素子がオンする電位にコントロールすることによって行単位で画素の選択を行い、リセットスイッチを介して垂直選択線の電位と電荷蓄積部の電位とを同電位にすることによって画素を非選択状態にするようにする。
【０００９】
画素ごとに増幅機能を持つ固体撮像素子において、電荷蓄積部をリセットするリセットスイッチに与えるリセット電位をコントロールすることで、電荷蓄積部の電位がコントロールされる。これにより、垂直（行）選択のための素子が存在しなくても画素が行単位で選択される。すなわち、リセットスイッチが画素を行単位で選択する作用をもなす。したがって、単位画素内から垂直選択のための素子を削減できる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサを示す概略構成図である。図１において、単位画素１０が２次元配置されて画素部を構成しており、ここでは簡略化のために、ｎ行ｍ列の単位画素１０ｎ，ｍおよびｎ＋１行ｍ列の単位画素１０ｎ＋１，ｍの２画素のみを示す。単位画素１０の画素構造は全ての画素について同じであり、以下、ｎ行ｍ列の単位画素１０ｎ，ｍの画素構造を例にとって説明するものとする。
【００１２】
単位画素１０ｎ，ｍは、光電変換素子である例えばフォトダイオード１１、転送スイッチ１２、電荷蓄積部であるフローティングディフュージョン（ＦＤ）１３、リセットスイッチ１４および増幅トランジスタ１５を有する構成となっている。なお、光電変換素子としては、フォトダイオード１１に代えてフォトゲートや埋め込みフォトダイオードなどを用いることも可能である。
【００１３】
また、本例では、転送スイッチ１２としてＮｃｈエンハンスメント型トランジスタが、リセットスイッチ１４としてＮｃｈデプレッション型トランジスタが、増幅トランジスタ１５としてＮｃｈエンハンスメント型トランジスタがそれぞれ用いられる。ただし、これらトランジスタの全てもしくは一部をＰｃｈトランジスタで置き換えた回路構成とすることも可能である。
【００１４】
この単位画素１０ｎ，ｍにおいて、フォトダイオード１１はＰＮ接合ダイオードであり、入射光をその光量に応じた電荷量の信号電荷に光電変換し、これを蓄積する。転送スイッチ１２は、フォトダイオード１１とフローティングディフュージョン１３の間に接続され、フォトダイオード１１に蓄積された信号電荷をフローティングディフュージョン１３へ転送する。フローティングディフュージョン１３は、転送された信号電荷を信号電圧に変換し、増幅トランジスタ１５のゲートに与える。
【００１５】
リセットスイッチ１４は、フローティングディフュージョン１３と垂直選択線２１の間に接続され、フローティングディフュージョン１３の電位を画素電源の電位にリセットする機能を持つ。増幅トランジスタ１５は、電源ライン２２と垂直信号線２３の間に接続され、フローティングディフュージョン１３の電位を増幅して垂直信号線２３に出力する。なお、本例では、画素電源として例えば３．３Ｖの電源を用いるが、これに限定されるものではない。
【００１６】
図２に、第１実施形態に係る単位画素１０および垂直信号線２３のポテンシャル分布を示す。同図において、ＰＤはフォトダイオード１１を、ＴＳは転送スイッチ１２を、ＦＤはフローティングディフュージョン１３を、ＲＳはリセットスイッチ１４を、ＡＴは増幅トランジスタ１５をそれぞれ表している。そして、フローティングディフュージョン１３および増幅トランジスタ１５のポテンシャルについては、選択時のポテンシャル動作範囲を実線で、非選択時も含めたポテンシャル動作範囲を破線でそれぞれ示している。
【００１７】
垂直走査回路２４は、単位画素１０を行単位で選択するために設けられたものであり、例えばシフトレジスタによって構成されている。この垂直走査回路２４からは、垂直選択パルスφＶ（…，φＶｎ，φＶｎ＋１，…）、転送パルスφＴ（…，φＴｎ，φＴｎ＋１，…）およびリセットパルスφＲ（…，φＲｎ，φＲｎ＋１，…）が出力される。
【００１８】
そして、垂直選択パルスφＶ（…，φＶｎ，φＶｎ＋１，…）は垂直選択線２１を介してリセットスイッチ１４のドレインに、転送パルスφＴ（…，φＴｎ，φＴｎ＋１，…）は転送線２５を介して転送スイッチ１２のゲートに、リセットパルスφＲ（…，φＲｎ，φＲｎ＋１，…）はリセット線２６を介してリセットスイッチ１４のゲートにそれぞれ印加される。
【００１９】
垂直信号線２３の端部には、垂直信号線出力回路２７が各列ごとに接続されている。この垂直信号線出力回路２７としては、例えば電圧モード型の出力回路が用いられる。垂直信号線出力回路２７には、水平走査回路２８から水平選択パルスφＨ（…，φＨｍ，…）が与えられる。この水平走査回路２８は、単位画素１０を列単位で選択するために設けられたものであり、例えばシフトレジスタによって構成されている。
【００２０】
垂直信号線出力回路２７の出力端は、水平信号線２９に接続されている。この水平信号線２９には、単位画素１０から垂直信号線２３を介して垂直信号線出力回路２７に読み出された１行分の信号が、水平走査回路２８の水平走査によって垂直信号線出力回路２７から順次出力される。水平信号線２９の端部には水平信号線出力回路３０の入力端が接続されている。
【００２１】
次に、上記構成の第１実施形態に係るＣＭＯＳイメージセンサにおける画素動作について、ｎライン（ｎ行）の画素の選択時を例にとって図３のタイミングチャートを用いて図４および図５のポテンシャル図を参照しつつ説明する。
【００２２】
時刻ｔ１までの期間（ｔ＜ｔ１）は非選択状態である。この非選択状態においては、垂直選択パルスφＶｎは“Ｌ”レベル（０Ｖ）にあり、またリセットスイッチ（ＲＳ）１４がオフ状態にあるため、フローティングディフュージョン（ＦＤ）１３の電位は０Ｖとなる。
【００２３】
時刻ｔ１になると、垂直選択パルスφＶｎが“Ｌ”レベルから“Ｈ”レベル（３．３Ｖ）に遷移し、同時に、リセットパルスφＲｎが発生すると、これに応答してリセットスイッチ１４がオン状態となり、０Ｖであったｎライン目のフローティングディフュージョン１３の電位を３．３Ｖにリセットする。この結果、増幅トランジスタ（ＡＴ）１５がターンオンするため、ｎライン目の画素が選択状態となる（ｔ１＜ｔ＜ｔ２）。
【００２４】
時刻ｔ２になり、リセットパルスφＲｎが消滅すると、このリセットされた状態のフローティングディフュージョン１３の読み出しが行われる。これにより、画素ごとに異なっているオフセットレベル（以下、これをノイズレベルと呼ぶ）が、増幅トランジスタ１５によって垂直信号線２３に読み出され、かつ垂直信号線出力回路２７に出力される（ｔ２＜ｔ＜ｔ３）。この読み出されたノイズレベルは、垂直信号線出力回路２７内に保持（サンプルホールド）される。
【００２５】
時刻ｔ３になり、転送パルスφＴｎが発生すると、転送スイッチ（ＴＳ）１２は、そのゲートに転送パルスφＴｎが印加されることによってゲート下のポテンシャルが深くなることにより、フォトダイオード（ＰＤ）１１に蓄積された信号電荷をフローティングディフュージョン１３に転送する（ｔ３＜ｔ＜ｔ４）。この信号電荷の転送により、フローティングディフュージョン１３の電位がその電荷量に応じて変化する。
【００２６】
時刻ｔ４になり、転送パルスφＴｎが消滅すると、フローティングディフュージョン１３の信号電荷に応じた電位が、増幅トランジスタ１５によって垂直信号線２３に読み出され、かつ垂直信号線出力回路２７に出力される（ｔ４＜ｔ＜ｔ５）。この読み出された信号レベルは、垂直信号線出力回路２７内に保持（サンプルホールド）される。
【００２７】
水平有効期間に入ると、各列ごとに垂直信号線出力回路２７に画素１０から読み出された信号は、水平走査回路２８による水平走査によって順次水平信号線２９を介して水平信号線出力回路３０に出力される。このとき、これら出力回路２７，３０においては、単位画素１０の信号レベルからノイズレベルを減算することにより、単位画素１０の特性のばらつきに起因する固定パターンノイズを抑圧する動作が行われるとともに、垂直信号線出力回路２７の特性のばらつきに起因する固定パターンノイズを抑圧する動作が行われる。
【００２８】
そして、時刻ｔ６になると、垂直選択パルスφＶｎが“Ｈ”レベルから“Ｌ”レベルに遷移し、これによりｎライン目の画素が非選択状態となり、同時に次のｎ＋１ライン目の画素が選択状態となり、このｎ＋１ライン目について上述した動作が繰り返される。
【００２９】
ここで、非選択ラインの画素について説明する。垂直選択パルスφＶを“Ｌ”レベル（０Ｖ）とすることにより、画素１０を非選択状態にできる。なぜなら、リセットスイッチ１４としてデプレッション型トランジスタを用いているため、垂直選択パルスφＶが０Ｖの場合、フローティングディフュージョン１３は常に０Ｖになっており、そのため増幅トランジスタ１５は常にカットオフ状態となるからである。
【００３０】
上述したように、単位画素１０をフォトダイオード１１、転送スイッチ１２、フローティングディフュージョン１３、リセットスイッチ１４および増幅トランジスタ１５で構成し、リセットスイッチ１４を通してフローティングディフュージョン１３の電位をコントロールするようにしたことにより、従来の画素構造のように、垂直選択スイッチを設けなくても垂直選択の機能を持たせることができるため、トランジスタを１個削減することができる。
【００３１】
なお、チャージポンプ回路を内蔵するなどして、垂直選択パルスφＶを“Ｌ”レベルで駆動した場合、ｔ３＜ｔ＜ｔ４の期間以外の長い期間、転送スイッチ１２のゲートを負電位にすることができる。このようにした場合、フォトダイオード１１に隣接している転送スイッチのシリコン界面に長い期間正孔を注入することができるため、暗電流を抑圧することができる。これは、特にフォトダイオード１１として埋め込み型センサ構造を採用した場合に効果が大きい。
【００３２】
また、上述した動作説明では、簡単化のため、全ラインの画素の信号を独立に読み出す全画素独立読み出し動作モードで説明を行ったが、これに限定されるものではなく、第１フィールドでは奇数（偶数）ラインの信号を読み出し、第２フィールドでは偶数（奇数）ラインの信号を読み出すフレーム読み出し動作モードや、隣り合う２ラインの信号を同時に読み出して電圧加算するとともに、フィールドごとに加算する２ラインの組合せを変えるフィールド読み出し動作モードでも勿論可能である。
【００３３】
ここで、単位画素１０の具体的な構成について説明する。フォトダイオード１１での信号電荷の蓄積時には、図４（ａ）から明らかなように、フローティングディフュージョン１３が０Ｖとなる。そのため、蓄積時には転送スイッチ１２の表面ポテンシャルは０Ｖ以下である必要がある。しかしながら、このままでは、フォトダイオード１１でオーバーフローした電荷を掃き捨てるためのパスが存在しないことになる。
【００３４】
そこで、本発明に係る画素構造では、例えば電源に接続された拡散層、例えば増幅トランジスタ１５のドレインなどをフォトダイオード１１に隣接してレイアウトし、両者間の素子分離を不完全とすることによってオーバーフローパスを形成し、当該パスを経由してフォトダイオード１１で過剰電荷を掃き捨てる（オーバーフローさせる）構成を採るようにする。これにより、単位画素１０の面積を増加させることなく、オーバーフローパスを形成することができる。
【００３５】
その具体的な構成例として、以下に説明するような種々の構造が考えられる。すなわち、図６において、素子分離領域の幅（距離）を縮めることによってオーバーフローパスを形成する構造（ａ）、チャネルストップのＰ領域の濃度を下げることによってオーバーフローパスを形成する構造（ｂ）、チャネルストップのＰ領域の下にＮ- 領域を積極的に形成してこれをオーバーフローパスとする構造（ｃ）などである。
【００３６】
また、フォトダイオード１１として埋め込み型センサ構造を用いた場合において、オーバーフローパスの横方向の距離を制御良く形成するために、センサ用Ｎ+ （ＳＮ用Ｎ+ ）領域を画素電源側にも形成し、すかしを入れてソース／ドレイン用Ｎ+ 領域を形成する構造（ｄ）、さらに（ｄ）の構造において、オーバーフローパス用にＮ- 領域を形成する構造（ｅ）などがある。
【００３７】
（ａ）〜（ｃ）の各構造では、ＬＯＣＯＳ(Local Oxidation of Silicon)酸化膜を図示してあるが、これは必ずしも必要ではない。ただし、この場合、オーバーフローパスの横方向の距離を制御良く形成するために、（ｄ）の構造の例のように、フォトダイオード１１側のＮ+ とオーバーフローパルスに隣接する画素電源側のＮ+ は、同一マスクでイオン注入することが好ましい。
【００３８】
また、（ａ），（ｃ）〜（ｅ）の各構造のように、オーバーフローパスをバーチャルゲートで形成することにより、オーバーフロー部のシリコン界面が空乏化しない。したがって、従来例のような、シリコン界面が空乏化する転送ゲートを利用したオーバーフロー構造に比べて、暗電流の発生が少なくなる。特に、フォトダイオード１１として埋め込み型センサ構造を用いた場合、シリコン界面が空乏化する部分を完全に無くすことができるため、その効果は大である。
【００３９】
図７は、本発明の第１実施形態の変形例を示す概略構成図である。第１実施形態では、画素からの信号を電圧モードで出力する構成を採っているのに対し、本変形例では、画素からの信号を電流モードで出力する構成を採っている。したがって、単位画素の画素構造は、第１実施形態の場合と全く同じであり、信号の出力系の構成のみが異なっている。
【００４０】
本変形例に係るＣＭＯＳイメージセンサでは、垂直信号線２３の端部と水平信号線２９の間に水平選択スイッチ３１を接続するとともに、水平信号線２９の端部には抵抗３２で帰還したオペアンプ３３を配置した構成となっている。すなわち、画素からの信号を電流モードで出力させるために、垂直信号線２３および水平信号線２９を抵抗３２で帰還したオペアンプ３３で一定電位（Ｖｂｉａｓ）に固定し、かつ例えば電源回路３４を内蔵し、画素に与える電源電圧を下げることによって単位画素１０ｎ，ｍ内の増幅トランジスタ１５を線形動作させるようにしている。
【００４１】
なお、本変形例では、電源回路３４を内蔵し、画素に与える電源電圧を下げる構成を採ったが、これに限定されるものではなく、例えば単位画素１０ｎ，ｍ内の増幅トランジスタ１５のしきい値電圧Ｖｔｈを下げることによっても、当該増幅トランジスタ１５を線形動作させることが可能である。
【００４２】
図８に、本変形例に係る単位画素１０および垂直信号線２３のポテンシャル分布を示す。同図において、ＰＤはフォトダイオード１１を、ＴＳは転送スイッチ１２を、ＦＤはフローティングディフュージョン１３を、ＲＳはリセットスイッチ１４を、ＡＴは増幅トランジスタ１５をそれぞれ表している。そして、フローティングディフュージョン１３および増幅トランジスタ１５のポテンシャルについては、選択時のポテンシャル動作範囲を実線で、非選択時も含めたポテンシャル動作範囲を破線でそれぞれ示している。
【００４３】
図９は、本変形例に係るＣＭＯＳイメージセンサの動作を説明するためのタイミングチャートである。単位画素１０ｎ，ｍの動作の本質的な部分は、第１実施形態の場合と同じであり、ここでは重複するのでその説明を省略し、異なる部分についてのみ説明する。
【００４４】
画素からの信号の読み出し動作は水平有効期間中に行う。また、ノイズレベルの読み出しは行わず、信号レベルの読み出しのみ行う。電流モードでは、電圧モードのように、信号出力系においてサンプルホールド動作を行うことができないため、信号レベルの画素の特性に起因する固定パターンノイズについては、外部の信号処理系においてフレームメモリを用いてその抑圧を行うようにすることになる。
【００４５】
なお、図９のタイミングチャートは、全ラインの画素の信号を独立に読み出す全画素独立読み出し動作モードの場合を示しているが、これに限定されるものではなく、第１フィールドでは奇数（偶数）ラインの信号を読み出し、第２フィールドでは偶数（奇数）ラインの信号を読み出すフレーム読み出し動作モードや、隣り合う２ラインの信号を同時に読み出して電流加算を行うとともに、フィールドごとに加算する２ラインの組合せを変えるフィールド読み出し動作モードの場合も勿論可能である。
【００４６】
図１０は、本発明の第２実施形態に係るＣＭＯＳイメージセンサを示す概略構成図である。図１０において、単位画素４０が２次元配置されて画素部を構成しており、ここでは簡略化のために、ｎ行ｍ列の単位画素４０ｎ，ｍおよびｎ＋１行ｍ列の単位画素４０ｎ＋１，ｍの２画素のみを示す。単位画素４０の画素構造は全ての画素について同じであり、以下、ｎ行ｍ列の単位画素４０ｎ，ｍの画素構造を例にとって説明するものとする。
【００４７】
単位画素４０ｎ，ｍは、光電変換素子であるフォトダイオード４１、転送スイッチ４２、電荷蓄積部であるフローティングディフュージョン（ＦＤ）４３、リセットスイッチ４４、増幅トランジスタ４５および転送選択スイッチ４６を有する構成となっている。なお、光電変換素子としては、フォトダイオード４１に代えてフォトゲートなどを用いることも可能である。
【００４８】
また、本例では、転送スイッチ４２としてＮｃｈエンハンスメント型トランジスタが、リセットスイッチ４４としてＮｃｈデプレッション型トランジスタが、増幅トランジスタ４５としてＮｃｈエンハンスメント型トランジスタが、転送選択スイッチ４５としてＮｃｈエンハンスメント型トランジスタがそれぞれ用いられる。ただし、これらトランジスタの全てもしくは一部をＰｃｈトランジスタで置き換えた回路構成とすることも可能である。
【００４９】
この単位画素４０ｎ，ｍにおいて、フォトダイオード４１は、例えば埋め込みセンサ構造のＰＮ接合ダイオードであり、入射光をその光量に応じた電荷量の信号電荷に光電変換し、これを蓄積する。転送スイッチ４２は、フォトダイオード４１とフローティングディフュージョン４３の間に接続され、フォトダイオード４１に蓄積された信号電荷をフローティングディフュージョン４３へ転送する。フローティングディフュージョン４３は、転送された信号電荷を信号電圧に変換し、増幅トランジスタ４５のゲートに与える。
【００５０】
リセットスイッチ４４は、フローティングディフュージョン４３と垂直選択線５１の間に接続され、フローティングディフュージョン４３の電位を画素電源の電位にリセットする機能を持つ。増幅トランジスタ４５は、電源ライン５２と垂直信号線５３の間に接続され、フローティングディフュージョン４３の電位を増幅して垂直信号線５３に出力する。
【００５１】
電源ライン５２には、電源回路５４から例えば３．３Ｖの電圧が与えられる。ただし、電源電圧は３．３Ｖに限定されるものではない。転送選択スイッチ４６は、転送線５５と転送スイッチ４２のゲートの間に接続され、転送スイッチ４２の転送制御を行う。
【００５２】
図１１に、第２実施形態に係る単位画素４０および垂直信号線５３のポテンシャル分布を示す。同図において、ＰＤはフォトダイオード４１を、ＴＳは転送スイッチ４２を、ＦＤはフローティングディフュージョン４３を、ＲＳはリセットスイッチ４４を、ＡＴは増幅トランジスタ４５を、ＳＳは転送選択スイッチ４６をそれぞれ表している。フローティングディフュージョン４３および増幅トランジスタ４５のポテンシャルについては、選択時のポテンシャル動作範囲を実線で、非選択時も含めたポテンシャル動作範囲を破線でそれぞれ示している。
【００５３】
図１１から明らかなように、本例では、フォトダイオード４１として埋め込みセンサ構造のフォトダイオードが用いられている。すなわち、ＰＮ接合ダイオードの基板表面側に、Ｐ+ の正孔蓄積層４７を有するセンサ構造となっている。また、単位画素４０のオーバーフローパスに関しては、第１実施形態の場合と同様に、図６（ａ）〜（ｅ）の画素構造が採られているものとする。
【００５４】
垂直走査回路５６は、単位画素４０を行単位で選択するために設けられたものであり、例えばシフトレジスタによって構成されている。この垂直走査回路５６からは、垂直選択パルスφＶ（…，φＶｎ，φＶｎ＋１，…）が出力される。そして、垂直選択パルスφＶ（…，φＶｎ，φＶｎ＋１，…）は垂直選択線５１を介してリセットスイッチ１４のドレインに印加される。
【００５５】
水平走査回路５７は、単位画素４０を列単位で選択するために設けられたものであり、例えばシフトレジスタによって構成されている。この水平走査回路５７からは、リセットパルスφＲ（…，φＲｍ，…）、転送パルスφＴ（…，φＴｍ，…）および水平選択パルスφＨ（…，φＨｍ，…）がそれぞれ出力される。そして、転送パルスφＴ（…，φＴｍ，…）は転送線５５を介して転送選択スイッチ４６のドレインに、リセットパルスφＲ（…，φＲｍ，…）はリセット線５８を介してリセットスイッチ４４のゲートにそれぞれ印加される。
【００５６】
垂直信号線５３の端部と水平信号線５９の間には、水平選択スイッチ６０が接続されている。水平選択トランジスタ６０としては、例えばＮｃｈトランジスタが用いられる。この水平選択トランジスタ６０のゲートには、水平走査回路５７から出力される水平選択パルスφＨ（…，φＨｍ，…）が与えられる。水平信号線５９の端部には、抵抗６１で帰還したオペアンプ６２が配置されている。
【００５７】
上記構成の第２実施形態に係るＣＭＯＳイメージセンサでは、画素からの信号を電流モードで出力する形態を採っている。すなわち、垂直信号線５３および水平信号線５９を抵抗６１で帰還したオペアンプ６２で一定電位（Ｖｂｉａｓ）に固定し、かつ電源回路５４を内蔵し、画素に与える電源電圧を下げることによって単位画素４０ｎ，ｍ内の増幅トランジスタ４５を線形動作させるようにしている。
【００５８】
なお、本実施形態では、電源回路５４を内蔵し、画素に与える電源電圧を下げることによって増幅トランジスタ４５を線形動作させる構成としたが、これに限られるものではなく、第１実施形態の変形例の場合と同様に、例えば単位画素４０ｎ，ｍ内の増幅トランジスタ４５のしきい値電圧Ｖｔｈを下げることによっても、当該増幅トランジスタ４５を線形動作させることが可能である。
【００５９】
次に、上記構成の第２実施形態に係るＣＭＯＳイメージセンサにおける画素動作について、ｎラインの画素の選択時を例にとって図１２のタイミングチャートを用いて図１３および図１４のポテンシャル図を参照しつつ説明する。
【００６０】
時刻ｔ１までの期間（ｔ＜ｔ１）は非選択状態である。この非選択状態においては、垂直選択パルスφＶｎは“Ｌ”レベル（０Ｖ）にあり、またリセットスイッチ（ＲＳ）４４がオフ状態にあるため、フローティングディフュージョン（ＦＤ）４３の電位は０Ｖとなる。
【００６１】
時刻ｔ１になると、垂直選択パルスφＶｎが“Ｌ”レベルから“Ｈ”レベル（３．３Ｖ）に遷移する。すると、リセットトランジスタ４４としてデプレッション型トランジスタを用いているため、増幅トランジスタ（ＡＴ）４５のゲート電位が上昇する（ｔ１＜ｔ＜ｔ２）。
【００６２】
このとき、増幅トランジスタ４５のポテンシャルの設定や、垂直信号線５３の電位により、増幅トランジスタ４５がオンする場合もある。本例では、カットオフしているものとする。ただし、この時点では、水平選択スイッチ６０がオフしており、水平信号線５９に何ら影響を与えることはないため、増幅トランジスタ４５の状態はどうであっても構わない。
【００６３】
時刻ｔ２になり、リセットパルスφＲｍが発生すると、これに応答してリセットスイッチ４４がオン状態となって、０Ｖであったｎライン目のｍ列のフローティングディフュージョン４３の電位を３．３Ｖにリセットする。この結果、増幅トランジスタ（ＡＴ）１５がターンオンするため、ｎライン目のｍ列の単位画素４０ｎ，ｍが選択状態となる（ｔ２＜ｔ＜ｔ３）。
【００６４】
時刻ｔ３になり、リセットパルスφＲｍが消滅すると、このリセットされた状態のフローティングディフュージョン４３の読み出しが行われる。これにより、画素ごとに異なっているオフセットレベル（以下、これをノイズレベルと呼ぶ）が、垂直信号線５３へ読み出される（ｔ３＜ｔ＜ｔ４）。この読み出されたノイズレベルは、時刻ｔ２で発生した水平選択パルスφＨｍに応答してオン状態にある水平選択スイッチ６０によって水平信号線５９へ出力される。
【００６５】
時刻ｔ４になり、転送パルスφＴｍが発生すると、転送スイッチ（ＴＳ）４２は、そのゲートに転送パルスφＴｍが印加されることによってゲート下のポテンシャルが深くなることにより、フォトダイオード（ＰＤ）４１に蓄積された信号電荷をフローティングディフュージョン４３に転送する（ｔ４＜ｔ＜ｔ５）。この信号電荷の転送により、フローティングディフュージョン４３の電位がその電荷量に応じて変化する。
【００６６】
時刻ｔ５になり、転送パルスφＴｍが消滅すると、フローティングディフュージョン４３の信号電荷に応じた電位が、増幅トランジスタ４５によって垂直信号線５３へ読み出される（ｔ５＜ｔ＜ｔ６）。この読み出された信号レベルは、水平選択スイッチ６０によって水平信号線５９へ出力される。
【００６７】
そして、時刻ｔ７になると、垂直選択パルスφＶｎが“Ｈ”レベルから“Ｌ”レベルに遷移し、これによりｎライン目の画素が非選択状態となり、同時に次のｎ＋１ライン目の画素が選択状態となり、このｎ＋１ライン目について上述した動作が繰り返される。
【００６８】
上述したように、１つの画素に対して、ノイズレベル出力→信号レベル出力という順序で（信号レベル出力→ノイズレベル出力の順序であっても良い）、ノイズレベル、信号レベルを順次得る動作のことを画素点順次リセット動作というものとする。
【００６９】
この画素点順次リセット動作には、次のような利点がある。
▲１▼ノイズ出力と信号出力が水平選択スイッチ６０を含む同一経路をとるため、原理的に、経路間のばらつきに起因する固定パターンノイズが発生しない。
▲２▼ノイズレベル、信号レベルが順次出力されるため、外部の信号処理系において、フレームメモリやラインメモリを用いることなく、相関二重サンプリング回路（ＣＤＳ回路）などの差分回路により、ノイズレベルと信号レベルの差分をとることが可能となり、システムが簡略化できる。
【００７０】
上述した一連の画素点順次リセット動作を行うためには、高速動作が要求される。そのため、動作速度的に有利な電流モードで画素からの信号を出力させる。ただし、電流モード出力の形態に限られるものではなく、速度的要求を満足するならば、第１実施形態に係るＣＭＯＳイメージセンサのような電圧モード出力の形態を採ることも可能である。
【００７１】
非選択画素の動作についても、図１５および図１６のポテンシャル図から明らかなように、列方向に転送パルスφＴｍおよびリセットパルスφＲｍを共有していても、特に問題はないことがわかる。
【００７２】
上述した動作説明では、簡単化のため、全ラインの画素の信号を独立に読み出す全画素独立読み出し動作モードで説明を行ったが、これに限定されるものではなく、第１フィールドでは奇数（偶数）ラインの信号を読み出し、第２フィールドでは偶数（奇数）ラインの信号を読み出すフレーム読み出し動作モードや、隣り合う２ラインの信号を同時に読み出して電流加算を行うとともに、フィールドごとに加算する２ラインの組合せを変えるフィールド読み出し動作モードでも勿論可能である。
【００７３】
なお、上記第２実施形態に係るＣＭＯＳイメージセンサにおいて、隣接したφＴｍ−１とリセットパルスφＲｍを兼用することも可能である。これにより、配線の削減が可能となる。
【００７４】
また、転送選択スイッチ４６のゲートと転送スイッチ４２のゲートにつながるノードに積極的に容量をもたせることにより、ｔ７＜ｔにおいて、垂直選択パルスφＶｎが“Ｈ”レベルから“Ｌ”レベルに遷移したとき、転送スイッチ４２のゲート電位を負電位とすることができる。これにより、フォトダイオード４１に隣接している転送スイッチ４２のシリコン界面に長い期間正孔を注入することができるため、暗電流を抑圧することができる。
【００７５】
さらに、垂直信号線５３の電位（Ｖｂｉａｓ）、増幅トランジスタ４５のポテンシャルおよび電源電圧全体をシフト（本例の場合、例えば１．５Ｖシフト）させることにより、電源回路５４を削減することができる。
【００７６】
第２実施形態の変形例としては、増幅トランジスタ４５のソースフォロアの抵抗負荷としての役割を水平選択スイッチ６０に移して電流出力を行う構成を採ることも可能である。すなわち、次のようにして電流出力動作を行う。
【００７７】
先ず、水平選択スイッチ６０は、線形領域で動作するようにしてあるものとする。また、抵抗で帰還したオペアンプを使用するなどして、水平信号線５９の電位を一定電位にあるようにする。すると、増幅トランジスタ４５と水平選択スイッチ６０で抵抗を負荷としたソースフォロアを形成し、水平信号線５９にはフローティングディフュージョン４３の電位に応じた電流が流れ、オペアンプの出力端にはフローティングディフュージョン４３の電位に応じた電圧が現れる。
【００７８】
図１７は、本発明が適用されるカメラシステムの一例を示す概略構成図である。図１７において、被写体（図示せず）からの入射光（像光）は、レンズ７１等を含む光学系によって撮像素子７２の撮像面上に結像される。撮像素子７２としては、先述した第１実施形態若しくはその変形例、又は第２実施形態に係るＣＭＯＳイメージセンサが用いられる。
【００７９】
撮像素子７２は、タイミングジェネレータ等を含む駆動回路７３から出力される各種のタイミングに基づいてその駆動が行われる。撮像素子７２から出力される撮像信号は、信号処理回路７４において種々の信号処理が施された後、映像信号として出力される。
【００８０】
【発明の効果】
以上説明したように、本発明によれば、行列状に配置された単位画素を、光電変換素子、転送スイッチ、電荷蓄積部、リセットスイッチおよび増幅素子によって構成し、垂直選択線およびデプレッション型トランジスタからなるリセットスイッチを通して電荷蓄積部の電位を増幅素子がオンする電位にコントロールすることによって行単位で画素の選択を行い、リセットスイッチを介して垂直選択線の電位と電荷蓄積部の電位とを同電位にすることによって画素を非選択状態にするようにしたことにより、垂直選択のための素子を削減できるため、画素サイズを縮小することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す概略構成図である。
【図２】第１実施形態に係る単位画素および垂直信号線のポテンシャル図である。
【図３】第１実施形態に係る画素選択時のタイミングチャートである。
【図４】第１実施形態に係る選択ラインの画素のポテンシャル図（その１）である。
【図５】第１実施形態に係る選択ラインの画素のポテンシャル図（その２）である。
【図６】オーバーフローパスの具体的な構成例を示す断面構造図である。
【図７】本発明の第１実施形態の変形例を示す概略構成図である。
【図８】第１実施形態の変形例に係る単位画素および垂直信号線のポテンシャル図である。
【図９】第１実施形態の変形例に係る画素選択時のタイミングチャートである。
【図１０】本発明の第２実施形態を示す概略構成図である。
【図１１】第２実施形態に係る単位画素および垂直信号線のポテンシャル図である。
【図１２】第２実施形態に係る画素選択時のタイミングチャートである。
【図１３】第２実施形態に係る選択ラインの画素のポテンシャル図（その１）である。
【図１４】第２実施形態に係る選択ラインの画素のポテンシャル図（その２）である。
【図１５】第２実施形態に係る非選択ラインの画素のポテンシャル図（その１）である。
【図１６】第２実施形態に係る非選択ラインの画素のポテンシャル図（その２）である。
【図１７】本発明が適用されるカメラシステムの一例を示す概略構成図である。
【図１８】従来例に係る単位画素の構成を示す回路図である。
【符号の説明】
１０，４０…単位画素、１１，４１…フォトダイオード、１２，４２…転送スイッチ、１３，４３…フローティングディフュージョン、１４，４４…リセットスイッチ、１５，４５…増幅トランジスタ、２１，５１…垂直選択線、２３，５３…垂直信号線、２４，５６…垂直走査回路、２７…垂直信号線出力回路、２８，５７…水平走査回路、２９，５９…水平信号線、３０…水平信号線出力回路、３１，６０…水平選択スイッチ、３３，６２…オペアンプ、３４，５４…電源回路、４６…転送選択スイッチ

Claims (11)

  1. 光電変換素子と、前記光電変換素子に蓄積された電荷を転送する転送スイッチと、前記転送スイッチによって転送された電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と垂直選択線との間に接続され、当該電荷蓄積部をリセットするデプレッション型トランジスタからなるリセットスイッチと、前記電荷蓄積部の電位に応じた信号を垂直信号線に出力する増幅素子とを具備し、行列状に配置された単位画素と、
    前記垂直選択線および前記リセットスイッチを通して前記電荷蓄積部の電位を前記増幅素子がオンする電位にコントロールすることによって行単位で画素の選択を行う垂直走査回路と、
    前記垂直信号線に出力された信号を列単位で順次選択する水平走査回路と、
    前記水平走査回路によって選択された信号を水平信号線を経由して出力する出力回路とを備え、
    前記垂直走査回路は、前記リセットスイッチを介して前記垂直選択線の電位と前記電荷蓄積部の電位とを同電位にすることによって画素を非選択状態にする
    ことを特徴とする固体撮像素子。
  2. 前記垂直走査回路は、垂直走査時に順次出力する垂直選択パルスを前記リセットスイッチに対してそのリセット電位として与える
    ことを特徴とする請求項１記載の固体撮像素子。
  3. 前記電荷蓄積部は、フローティングディフュージョンである
    ことを特徴とする請求項１記載の固体撮像素子。
  4. 前記出力回路は、前記垂直信号線に読み出された信号を電圧モードで出力する
    ことを特徴とする請求項１記載の固体撮像素子。
  5. 前記出力回路は、前記垂直信号線に読み出された信号を電流モードで出力する
    ことを特徴とする請求項１記載の固体撮像素子。
  6. 前記単位画素は、前記光電変換素子と画素電源電圧が与えられる領域の間に、前記光電変換素子の過剰電荷を排出するオーバーフローパスを形成してなる
    ことを特徴とする請求項１記載の固体撮像素子。
  7. 前記転送スイッチは前記光電変換素子に隣接して設けられており、
    前記転送スイッチの制御電極に負電位を印加することで、当該転送スイッチのシリコン界面に正孔を注入する
    ことを特徴とする請求項１記載の固体撮像素子。
  8. 行列状に配置された単位画素が、光電変換素子と、前記光電変換素子に蓄積された電荷を転送する転送スイッチと、前記転送スイッチによって転送された電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と垂直選択線との間に接続され、当該電荷蓄積部をリセットするデプレッション型トランジスタからなるリセットスイッチと、前記電荷蓄積部の電位に応じた信号を垂直信号線に出力する増幅素子とを具備してなる固体撮像素子において、
    前記垂直選択線および前記リセットスイッチを通して前記電荷蓄積部の電位を前記増幅素子がオンする電位にコントロールすることによって行単位で画素の選択を行い、
    前記リセットスイッチを介して前記垂直選択線の電位と前記電荷蓄積部の電位とを同電位にすることによって画素を非選択状態にする
    ことを特徴とする固体撮像素子の駆動方法。
  9. 前記垂直信号線に読み出された信号を電圧モードで出力する
    ことを特徴とする請求項８記載の固体撮像素子の駆動方法。
  10. 前記垂直信号線に読み出された信号を電流モードで出力する
    ことを特徴とする請求項８記載の固体撮像素子の駆動方法。
  11. 光電変換素子と、前記光電変換素子に蓄積された電荷を転送する転送スイッチと、前記転送スイッチによって転送された電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と垂直選択線との間に接続され、当該電荷蓄積部をリセットするデプレッション型トランジスタからなるリセットスイッチと、前記電荷蓄積部の電位に応じた信号を垂直信号線に出力する増幅素子とを具備し、行列状に配置された単位画素と、
    前記垂直選択線および前記リセットスイッチを通して前記電荷蓄積部の電位を前記増幅素子がオンする電位にコントロールすることによって行単位で画素の選択を行う垂直走査回路と、
    前記垂直信号線に出力された信号を列単位で順次選択する水平走査回路と、
    前記水平走査回路によって選択された信号を水平信号線を経由して出力する出力回路と
    を備えた固体撮像素子を撮像デバイスとして用い、
    前記垂直走査回路は、前記リセットスイッチを介して前記垂直選択線の電位と前記電荷蓄積部の電位とを同電位にすることによって画素を非選択状態にする
    ことを特徴とするカメラシステム。
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