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JP3310164B2 - 固体撮像装置 - Google Patents

固体撮像装置

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JP3310164B2
JP3310164B2 JP13675096A JP13675096A JP3310164B2 JP 3310164 B2 JP3310164 B2 JP 3310164B2 JP 13675096 A JP13675096 A JP 13675096A JP 13675096 A JP13675096 A JP 13675096A JP 3310164 B2 JP3310164 B2 JP 3310164B2
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JP
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reset
voltage
resistance element
transistor
reset gate
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川 賢 一 荒
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Toshiba Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
    • G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/73—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors using interline transfer [IT]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は固体撮像装置に係わ
り、特に信号電荷を検出する信号電荷検出部のリセット
時に印加するリセット電圧を設定するリセット電圧設定
回路を有するものに関する。
【０００２】
【従来の技術】従来の固体撮像装置における電荷検出部
のリセット電圧設定回路の構成を、図５に示す。図示さ
れていない画素により信号電荷が発生し、ＣＣＤレジス
タによって順次転送されてきて、所定の電圧に設定され
た出力ゲートＯＧを介しフローティング拡散層１に転送
され、一時的に蓄積される。フローティング拡散層１
は、半導体基板と反対導電型の拡散層で形成されてお
り、予め拡散層１と同一導電型の不純物が所定濃度で注
入されたチャネル領域を介して、拡散層１と同一導電型
のリセットドレイン拡散層２と一定間隔を空けて形成さ
れている。チャネル領域上には、図示されていない絶縁
膜を介してリセットゲート電極が形成されている。この
フローティング拡散層１、チャネル領域、リセットドレ
イン拡散層２及びリセットゲート電極で、ディプレッシ
ョン型（以下、Ｄ型と略す）のＭＯＳトランジスタが構
成され、リセットトランジスタ３として動作する。
【０００３】フローティング拡散層１にはソースフォロ
ワ回路９が接続されている。ソースフォロワ回路９は、
電源電圧Ｖcc端子と接地端子との間にＮチャネルトラン
ジスタ１０と、抵抗素子としてのＤ型トランジスタ１１
とが直列に接続され、トランジスタ１０のゲートはフロ
ーティング拡散層１に接続されている。トランジスタ１
０の一端とトランジスタ１１の一端とを接続するノード
が出力端子１２に接続されている。
【０００４】フローティング拡散層１に蓄積された信号
電荷は、ソースフォロワ回路９によって電圧信号に変換
されて出力端子１２より出力される。
【０００５】リセットゲート電極には外部コンデンサ４
が接続されており、外部コンデンサ４を介してリセット
端子５よりリセットパルスが印加される。また、リセッ
トドレイン２には電源８が接続され、リセットドレイン
電圧ＶRDが印加されている。このリセットドレイン電圧
ＶRDの設定ばらつきを解消してリセット動作が正常に行
えるように、リセットドレイン２とリセットゲート電極
との間に電圧分割回路７が接続されている。電圧分割回
路７は、リセットドレイン２と接地端子との間に抵抗Ｒ
１及びＲ２が直列に接続され、抵抗Ｒ１と抵抗Ｒ２との
接続点がリセットゲート電極に接続されている。ここ
で、抵抗Ｒ１及びＲ２は拡散抵抗によって形成されてい
る。このような電圧分割回路７を設けたことで、リセッ
トゲート電極には、電源８の電圧ＶRDを抵抗分割した電
圧ＶRSが印加される。
【０００６】次に、リセット動作を正常に行うためのリ
セットパルスのレベルについて述べる。リセットパルス
のハイレベルを印加したときのリセットトランジスタ３
のゲート電極下の電位は、電源８の電圧ＶRDよりも高い
必要がある。
【０００７】このとき、電圧ＶRDよりもハイレベル印加
時のゲート電極下の電位がリセット振込マージンΦ２だ
け高いものとする。一方、電荷検出部９から約１．５Ｖ
以上の検出電圧を出力できるようにするためには、フロ
ーティング拡散層１において一定量以上の信号電荷を貯
める必要があり、このためには電圧ＶRDよりもリセット
障壁マージンΦ１だけ低い電圧をゲート電極下において
生じさせる必要がある。このように、ゲート電極下の電
位は、ハイレベルのリセットパルス印加時には電圧ＶRD
よりもリセット振込マージンΦ２だけ高く、ロウレベル
のリセットパルス印加時には電圧ＶRDよりもリセット障
壁マージンΦ１だけ低くなければならない。
【０００８】図６に、電圧分割回路７において、リセッ
トゲート電圧ＶRSと、抵抗Ｒ１及びＲ２にそれぞれ流れ
る電流との関係を示す。線Ｌ１１は、電圧ＶRSに対する
抵抗Ｒ１に流れる電流の変化を示しており、抵抗Ｒ１に
流れる電流が小さいほどリセットゲート電圧ＶRSは高
い。また、線Ｌ１２は、電圧ＶRSに対する抵抗Ｒ２に流
れる電流の変化を示し、抵抗Ｒ２に流れる電流が大きい
ほどリセットゲート電圧ＶRSは高い。線Ｌ１１と線Ｌ１
２との交点が、この回路における電圧ＶRSの値に相当す
る。
【０００９】線Ｌ１３は、電源８の電圧ＶRDがΔＶRDだ
け増加したときの抵抗Ｒ１に流れる電流と、リセットゲ
ート電圧ＶRSとの関係を示している。電圧ＶRDが増加す
ると、抵抗Ｒ１に流れる電流が同じ場合に電圧ＶRSは高
くなる。このとき、線Ｌ１２と線Ｌ１３との交点は、電
圧ＶRDがΔＶRDだけ増加したときの電圧ＶRSの値を示し
ており、ΔＶRSだけ増加する。
【００１０】このΔＶRSは、ΔＶRDよりも小さく、ΔＶ
RS／ΔＶRDの値は約０．８になる。これは、電圧ＶRDの
変動に伴って抵抗Ｒ２に流れる電流値も変化することに
原因がある。そして、変動分ΔＶRDに対するリセットゲ
ート電極下の電位の変動分となると更にその割合は低下
し、約０．７となる。
【００１１】また、リセット振込マージンΦ２は、電源
８の電圧ＶRDの変動分ΔＶRDと、リセットゲート電極下
の電位のばらつき分を吸収することのできる大きさを持
つ電圧、例えば１．５Ｖを持つ必要がある。さらに、リ
セットゲート下の電位は、不純物濃度のばらつきが原因
で変動するが、この変動はリセットゲート電圧ＶRSには
フィードバックしない。これは、リセットゲート下の不
純物濃度が変動しても、抵抗Ｒ１及びＲ２の抵抗値は同
様には変動しないからである。よって、このようなリセ
ットゲート下の電位のばらつきも振込マージンΦ２に含
める必要がある。
【００１２】また、リセット障壁マージンΦ１は、振込
マージンΦ２と同様にリセットドレインの電圧ＶRDが変
動すると、電圧分割回路７を介して連動して変動する。
しかし、リセットゲート電位のばらつきは、リセットゲ
ート電圧ＶRSのばらつきに連動しないので、リセット障
壁マージンΦ１にもこのリセットゲート電位のばらつき
分を含める必要がある。この結果、リセット障壁マージ
ンΦ１は、信号電荷の検出に必要な電圧にリセットゲー
ト下電位のばらつき分を含めた、例えば２．５Ｖという
高い電圧が必要となる。
【００１３】従って、リセットゲート下の電位幅として
は、リセット障壁マージンΦ１とΦ２とを合計した値と
して３．５Ｖ以上は必要となり、リセットゲートに印加
する電圧ＶRSに換算すると約４Ｖは必要となる。
【００１４】
【発明が解決しようとする課題】上述したように、従来
の電荷検出部では、リセットゲート下の不純物濃度の製
造プロセス時のばらつきによりリセットゲート下の電位
が変動した場合に、リセットゲートに印加する電圧を発
生する回路には同様な変動はフィードバックされず、リ
セットゲートに印加するパルスの振幅を大きくせざるを
得なかった。このため、消費電力が増大し、また周辺回
路で用いられる３．３Ｖ等の低電力電圧を用いることが
できなかった。
【００１５】本発明は上記事情に鑑みてなされたもの
で、リセットゲートに入力するパルス幅を小さくし、低
消費電力化及び低電源電圧化を達成することが可能な固
体撮像装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の固体撮像装置
は、半導体基板の表面部分に形成され、隣接するＣＣＤ
から転送されてきた信号電荷を与えられて蓄積する蓄積
部と、前記蓄積部に蓄積された信号電荷を検出して外部
へ検出信号を出力する電荷検出部と、前記半導体基板の
表面部分に、前記蓄積部と所定距離を隔てて形成された
排出部と、前記蓄積部と前記排出部との間に設けられた
デプレッション型ＭＯＳトランジスタで構成されるリセ
ット部と、前記リセット部に印加するリセット電圧を設
定するリセット電圧設定手段とを備え、前記リセット電
圧設定手段は、所定電圧を供給される一端と接地された
他端との間に、第１、第２の抵抗素子が直列に接続さ
れ、前記第１の抵抗素子と前記第２の抵抗素子とを接続
するノードが前記リセット電圧印加電極に接続され、前
記第２の抵抗素子はデプレッション型ＭＯＳトランジス
タで構成され、このデプレッション型ＭＯＳトランジス
タのデプレッション型不純物層が前記リセット部のデプ
レッション型不純物層と同じプロセスにより形成される
ことを特徴としている。
【００１７】あるいは本発明の固体撮像装置は、半導体
基板の表面部分に形成され、隣接するＣＣＤから転送さ
れてきた信号電荷を与えられて蓄積するフローティング
拡散層と、前記フローティング拡散層に蓄積された信号
電荷を検出して外部へ検出信号を出力する電荷検出部
と、前記半導体基板の表面部分において、前記フローテ
ィング拡散層とチャネル領域を間に対向するように形成
されたリセットドレインと、前記チャネル領域の上部に
絶縁膜を介して形成され、リセット電圧を印加されると
前記フローティング拡散層と前記リセットドレインとを
前記チャネル領域を介して導通させて、前記フローティ
ング拡散層が蓄積した信号電荷を前記リセットドレイン
に転送させるリセットゲート電極と、出力端子が前記リ
セットドレインに接続され、所定電圧を出力して前記リ
セットドレインに印加する電圧印加手段と、前記電圧印
加手段の出力端子に一端が接続され、他端が接地され、
前記一端と前記他端との間に少なくとも第１、第２の抵
抗素子を含む抵抗素子が直列に接続され、前記第１の抵
抗素子と前記第２の抵抗素子とを接続するノードが前記
リセットゲート電極に接続された抵抗分割器とを備え、
前記第２の抵抗素子はデプレッション型ＭＯＳトランジ
スタで構成され、このデプレッション型ＭＯＳトランジ
スタのデプレッション型不純物層が前記リセット部のデ
プレッション型不純物層と同じプロセスにより形成され
ることを特徴としている。
【００１８】ここで、前記第１の抵抗素子は、エンハン
スメント型ＭＯＳトランジスタで構成されていてもよ
い。
【００１９】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
【００２０】図１に、第１の実施の形態による固体撮像
装置の構成を示す。本実施の形態は、上述した図５に示
された従来の装置と比較し、電圧分割回路１７の構成が
相違する。即ち、従来の電圧分割回路７は、拡散抵抗に
より形成された抵抗Ｒ１及びＲ２が電源８の出力端子と
接地端子との間に直列に接続されているが、本実施の形
態による電圧分割回路１７は、抵抗Ｒ２に替えてＤ型Ｍ
ＯＳトランジスタＴ１が抵抗素子として用いられてい
る。他の構成は、図５に示された回路と同様であり、同
一の要素には同一の番号を付して説明を省略する。
【００２１】Ｄ型トランジスタＴ１は、リセットトラン
ジスタ３として形成されたＤ型トランジスタと同一のプ
ロセスにより、同一の不純物を注入することで形成され
る。
【００２２】図２に、リセットゲート電圧ＶRSと、抵抗
Ｒ１及びＤ型トランジスタＴ１にそれぞれ流れる電流と
の関係を示す。線Ｌ２１は、抵抗Ｒ１に流れる電流の変
化とリセットゲート電圧ＶRSとの関係を示し、線Ｌ２２
はトランジスタＴ１に流れる電流とリセットゲート電圧
ＶRSとの関係を示す。さらに、線Ｌ２３は電源電圧ＶRD
がΔＶRDだけ増加したときの抵抗Ｒ１に流れる電流とリ
セットゲート電圧ＶRSとの関係を示す。線Ｌ２４は、リ
セットトランジスタ３と同様に、トランジスタＴ１のチ
ャネル領域の不純物濃度が増加したときのトランジスタ
Ｔ１に流れる電流とリセットゲート電圧ＶRSとの関係を
示す。
【００２３】この回路におけるリセットゲート電圧ＶRS
の値、即ち線Ｌ２１とＬ２２との交点を、Ｄ型トランジ
スタＴ１の飽和領域に設定することで、トランジスタＴ
１に流れる電流はリセットゲート電圧ＶRSが変化しても
ほぼ一定となる。これにより、電流分割回路１７を定電
流化することができ、リセットドレインに印加する電源
８の電圧ＶRDの変動分ΔＶRDに対するリセットゲート電
圧ＶRSの変動分ΔＶRSの割合を、ほぼ１にすることがで
きる。
【００２４】さらに、リセットゲート電極下の不純物濃
度のばらつきが原因でその領域の抵抗値が変動した場合
にも、電圧分割回路１７のＤ型トランジスタＴ１の抵抗
値もこれに連動して同様に変動する。この結果、リセッ
トゲート電極下の電位変動分が抵抗分割回路１７の抵抗
分割にもフィードバックされる。よって、リセットゲー
ト電極下の不純物濃度が変動した場合にも、リセットゲ
ート電極下の電位の変動を相殺する方向にリセットゲー
ト電圧ＶRSが変動するように、電圧分割回路１７のトラ
ンジスタＴ１の電流量が変動することになる。例えば、
リセットゲート電極下の領域の不純物濃度が設計値より
も高くなったとすると、ハイレベルのリセットパルスを
印加されたときのリセットゲート電極下のポテンシャル
は設計値よりも深くなる。しかし、電源分割回路１７の
トランジスタＴ１の不純物濃度も同様に設計値よりも高
いので、導通抵抗が小さくなりこのトランジスタＴ１に
流れる電流も、線Ｌ２４に示されるように増加する。こ
れにより、抵抗Ｒ１とトランジスタＴ１により分割され
たリセットゲート電圧ＶRSは設計値よりもΔＶRS’だけ
小さくなり、結果的にリセットゲート電極下のポテンシ
ャルが浅くなるように作用する。このようにして、リセ
ットゲート電極下の不純物濃度のばらつきに連動してこ
の変動分を相殺するようにリセットゲート電圧ＶRSが変
動する。
【００２５】ここで、リセットゲート電圧ＶRSの変動分
ΔＶRSと、トランジスタＴ１の電流の変動分とが、リセ
ットゲート下電位の変動が相殺されるように、適切な比
率に設定する必要がある。そのための手段としては、例
えばリセットトランジスタ３を複数個並列に設けてお
き、このうちの幾つかを必要に応じて使用したり、或い
はトランジスタＴ１の寸法Ｗ／Ｌを調整する等の手法が
ある。
【００２６】次に、本発明の第２の実施の形態について
図３を用いて説明する。本実施の形態は、第１の実施の
形態と比較し、電圧分割回路２７を抵抗Ｒ１の替わりに
ゲートがドレインに接続されたエンハンスメント型（以
下、Ｅ型という）トランジスタＴ２に置き換えた点が相
違する。
【００２７】図４に、第２の実施の形態におけるリセッ
トゲート電圧ＶRSと、Ｅ型トランジスタＴ２及びＤ型ト
ランジスタＴ１にそれぞれ流れる電流との関係を示す。
【００２８】線Ｌ３１は、Ｅ型トランジスタＴ２に流れ
る電流の変化とリセットゲート電圧ＶRSとの関係を示
し、線Ｌ３２はＤ型トランジスタＴ１に流れる電流とリ
セットゲート電圧ＶRSとの関係を示す。線Ｌ３３は電源
電圧ＶRDがΔＶRDだけ増加したときのトランジスタＴ２
に流れる電流とリセットゲート電圧ＶRSとの関係を示
す。線Ｌ３４は、トランジスタＴ１のチャネル領域の不
純物濃度が増加したときのトランジスタＴ１に流れる電
流とリセットゲート電圧ＶRSとの関係を示す。
【００２９】上述した第１の実施の形態と同様に、線Ｌ
３１と線Ｌ３２との交点であるリセットゲート電圧ＶRS
をＤ型トランジスタＴ１の飽和領域に設定することで、
トランジスタＴ１に流れる電流はリセットゲート電圧Ｖ
RSが変化してもほぼ一定となる。これにより、電流分割
回路２７が定電流化され、リセットドレインに印加する
電源電圧ＶRDの変動分ΔＶRDに対するリセットゲート電
圧ＶRSの変動分ΔＶRSの割合をほぼ１にすることができ
る。
【００３０】さらに、リセットゲート電極下の不純物濃
度のばらつきによりこの領域の抵抗値が変動した場合に
も、同じＤ型トランジスタで構成された電圧分割回路２
７のトランジスタＴ１の抵抗値もこれに連動して同様に
変動する。このため、リセットゲート電極下の電位変動
分が抵抗分割回路２８の抵抗分割にもフィードバックさ
れ、リセットゲート電極下の不純物濃度が変動してもリ
セットゲート電極下の電位の変動を相殺する方向に電圧
分割回路２７のトランジスタＴ１の電流量が変動する。
【００３１】第１の実施の形態における抵抗Ｒ１は上述
したように拡散抵抗を用いているが、この替わりにトラ
ンジスタＴ２を抵抗素子として用いることで、拡散抵抗
よりも不純物濃度のばらつきによる導通抵抗の変動分を
抑制することができる。よって、第２の実施の形態の方
が第１の実施の形態よりもより不純物濃度の変動に対す
るリセットゲート電極下の電位変動を小さく抑制するこ
とが可能である。
【００３２】以上のように、第１、第２の実施の形態に
よれば、リセットドレインに印加する電源８の電圧ＶRD
がΔＶRD上昇した場合にも、リセットゲート電極に印加
する電圧ＶRSもほぼ同じ変動分ΔＶRSだけ変化する。こ
れにより、リセットゲート電極にハイレベルのパルスを
印加するときのリセット振込マージンΦ２を小さく抑え
ることができる。また、リセットゲート電極下の不純物
濃度が変動して設計値よりも高くなった場合にも、Ｄ型
トランジスタＴ１の導通抵抗が減少して流れる電流が増
大し、リセットゲート電圧ＶRSを小さくするように作用
するため、リセット障壁マージンΦ１を小さく抑制する
ことができる。
【００３３】このように、本実施の形態によればリセッ
ト障壁マージンΦ１及びΦ２をともに小さく設定するこ
とが可能である。例えば、具体的には図５に示された従
来の回路ではΦ１とΦ２とを合計したリセットゲート電
極下領域の電圧振幅は約３．５Ｖ必要で、リセットゲー
ト電極に入力すべき電圧ＶRSの振幅としては約４Ｖが必
要であった。これに対し、上述した第１、又は第２の実
施の形態によれば、リセットゲート電極下の電圧振幅は
約２．５Ｖ、リセットゲート電圧ＶRSは３Ｖまで低減す
ることが可能である。この結果、パルス振幅が小さくな
り低消費電力化が達成され、また周辺回路と同様に３．
３Ｖ等の低電源電圧を用いることができるようになり、
５．５Ｖ等の高電源電圧を用いていたときに必要であっ
たドライバ回路等を削減することができる。
【００３４】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、実施の形
態では電圧分割回路１７、２７を二つの抵抗素子で形成
しているが、３つ以上の抵抗素子を用いてリセットドレ
イン電圧ＶRDを分割してリセットゲート電圧ＶRSを発生
させるものであってもよく、この場合リセットゲート電
極に接続されたノード６と接地端子との間の抵抗素子が
Ｄ型トランジスタで構成されていればよい。
【００３５】
【発明の効果】以上説明したように、本発明の固体撮像
装置によれば、リセットドレインに印加する電圧を抵抗
分割してリセットゲート電極に印加するリセットゲート
電圧を発生する回路を、リセットトランジスタと同様に
Ｄ型トランジスタを用いて構成することで、リセットド
レイン電圧の変動分とリセットゲート電圧の変動分との
比率をほぼ１に改善するとともに、リセットゲート電極
下の不純物濃度のばらつきが原因となるこの領域の電位
変動を抑制するようにリセットゲート電圧を連動させる
ことができ、リセットゲート電極に入力すべきパルスの
振幅を小さくして、低消費電力、低電源電圧化を達成す
ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による固体撮像装置
の構成を示した回路図。
【図２】同第１の実施の形態におけるリセットゲート電
圧ＶRSと、抵抗Ｒ１及びＤ型トランジスタＴ１に流れる
電流との関係を示したグラフ。
【図３】本発明の第２の実施の形態による固体撮像装置
の構成を示した回路図。
【図４】同第２の実施の形態におけるリセットゲート電
圧ＶRSと、Ｅ型トランジスタＴ２及びＤ型トランジスタ
Ｔ１に流れる電流との関係を示したグラフ。
【図５】従来の固体撮像装置の構成を示した回路図。
【図６】同固体撮像装置におけるリセットゲート電圧Ｖ
RSと、抵抗Ｒ１及びＲ２に流れる電流との関係を示した
グラフ。
【符号の説明】
１ フローティング拡散層 ２ リセットドレイン ３ リセットトランジスタ ４ 外部コンデンサ ５ リセットパルス入力端子 ６ ノード ８ 電源 ９ ソースフォロワ回路 １０ Ｎチャネルトランジスタ １１、Ｔ１ Ｄ型トランジスタ １２ 外部出力端子 １７、２７ 電圧分割回路 Ｒ１ 抵抗 Ｔ２ Ｅ型トランジスタ ＯＧ 出力ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/148 H01L 21/339 H01L 29/762 H04N 5/335

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板の表面部分に形成され、隣接す
    るＣＣＤから転送されてきた信号電荷を与えられて蓄積
    する蓄積部と、 前記蓄積部に蓄積された信号電荷を検出して外部へ検出
    信号を出力する電荷検出部と、 前記半導体基板の表面部分に、前記蓄積部と所定距離を
    隔てて形成された排出部と、 前記蓄積部と前記排出部との間に設けられたデプレッシ
    ョン型ＭＯＳトランジスタで構成されるリセット部と、 前記リセット部に印加するリセット電圧を設定するリセ
    ット電圧設定手段とを備え、 前記リセット電圧設定手段は、所定電圧を供給される一
    端と接地された他端との間に、第１、第２の抵抗素子が
    直列に接続され、前記第１の抵抗素子と前記第２の抵抗
    素子とを接続するノードが前記リセット電圧印加電極に
    接続され、前記第２の抵抗素子はデプレッション型ＭＯ
    Ｓトランジスタで構成され、このデプレッション型ＭＯ
    Ｓトランジスタのデプレッション型不純物層が前記リセ
    ット部のデプレッション型不純物層と同じプロセスによ
    り形成されることを特徴とする固体撮像装置。
  2. 【請求項２】半導体基板の表面部分に形成され、隣接す
    るＣＣＤから転送されてきた信号電荷を与えられて蓄積
    するフローティング拡散層と、 前記フローティング拡散層に蓄積された信号電荷を検出
    して外部へ検出信号を出力する電荷検出部と、 前記半導体基板の表面部分において、前記フローティン
    グ拡散層とチャネル領域を間に対向するように形成され
    たリセットドレインと、 前記チャネル領域の上部に絶縁膜を介して形成され、リ
    セット電圧を印加されると前記フローティング拡散層と
    前記リセットドレインとを前記チャネル領域を介して導
    通させて、前記フローティング拡散層が蓄積した信号電
    荷を前記リセットドレインに転送させるリセットゲート
    電極と、 出力端子が前記リセットドレインに接続され、所定電圧
    を出力して前記リセットドレインに印加する電圧印加手
    段と、 前記電圧印加手段の出力端子に一端が接続され、他端が
    接地され、前記一端と前記他端との間に少なくとも第
    １、第２の抵抗素子を含む抵抗素子が直列に接続され、
    前記第１の抵抗素子と前記第２の抵抗素子とを接続する
    ノードが前記リセットゲート電極に接続された抵抗分割
    器とを備え、 前記第２の抵抗素子はデプレッション型ＭＯＳトランジ
    スタで構成され、このデプレッション型ＭＯＳトランジ
    スタのデプレッション型不純物層が前記リセット部のデ
    プレッション型不純物層と同じプロセスにより形成され
    ることを特徴とする固体撮像装置。
  3. 【請求項３】前記第１の抵抗素子はエンハンスメント型
    ＭＯＳトランジスタで構成されていることを特徴とする
    請求項１又は２記載の固体撮像装置。
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