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JP3021971B2 - イメージセンサ - Google Patents

イメージセンサ

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JP3021971B2
JP3021971B2 JP4154072A JP15407292A JP3021971B2 JP 3021971 B2 JP3021971 B2 JP 3021971B2 JP 4154072 A JP4154072 A JP 4154072A JP 15407292 A JP15407292 A JP 15407292A JP 3021971 B2 JP3021971 B2 JP 3021971B2
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JP
Japan
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switching element
output
voltage
thin film
image sensor
Prior art date
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JP4154072A
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弘之 三宅
勉 安部
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Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
Fujifilm Business Innovation Corp
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Publication date
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、イメージスキャナーや
ファクシミリ等に用いられるイメージセンサに係り、特
に画像の読取信号の出力を安定化させ、正確な画像読取
りを行うことができるイメージセンサに関する。
【０００２】
【従来の技術】従来のイメージセンサで、特に密着型イ
メージセンサは、原稿等の画像情報を１対１に投影し、
電気信号に交換するものがある。この場合、投影した画
像を多数の画素（受光素子）に分割し、各受光素子で発
生した電荷を薄膜トランジスタスイッチング素子（ＴＦ
Ｔ）を使って特定のブロック単位で配線間の容量に一次
蓄積して、電気信号として数百ＫＨｚから数百ＭＨｚま
での速度で時系列的に順次読み出すＴＦＴ駆動型イメー
ジセンサがある。このＴＦＴ駆動型イメージセンサは、
ＴＦＴの動作により単一の駆動用ＩＣで読取りが可能と
なるので、イメージセンサを駆動する駆動用ＩＣの個数
を少なくすることができるものである。
【０００３】ＴＦＴ駆動型イメージセンサは、例えば、
その等価回路図を図１１に示すように、原稿幅とほぼ同
じ長さに複数の受光素子１１″をライン状に配列した受
光素子アレイ１１と、各受光素子１１″に１：１に対応
する複数個の第１の薄膜トランジスタＴＴi,j (i=1〜N,
j=1〜n)と各受光素子１１″に１：１に対応する複数個
の第２の薄膜トランジスタＴＲi,j (i=1〜N, j=1〜n)か
ら成る電荷転送部１２と、マトリックス状の多層配線１
３とから構成されている。尚、第１の薄膜トランジスタ
ＴＴi,j は電荷転送用の薄膜トランジスタであり、第２
の薄膜トランジスタＴＲi,j は受光素子１１″に残留す
る電荷をリセットするリセット用の薄膜トランジスタで
ある。
【０００４】そして、受光素子アレイ１１は、Ｎ個のブ
ロックの受光素子群に分割され、一つの受光素子群を形
成するｎ個の受光素子１１″はフォトダイオードＰi,j
(i=1〜N, j=1〜n)により等価的に表すことができる。各
受光素子１１″は各第１の薄膜トランジスタＴＴi,j の
ドレイン電極にそれぞれ接続され、更に各第２の薄膜ト
ランジスタＴＲi,j のドレイン電極にもそれぞれ接続さ
れている。また第２の薄膜トランジスタＴＲi,j のソー
ス電極は接地されており、第１の薄膜トランジスタＴＴ
i,j のソース電極はマトリックス状に接続された多層配
線のマトリックス配線１３を介して受光素子毎にｎ本の
共通信号線１４にそれぞれ接続され、更に共通信号線１
４は駆動用ＩＣ１５に接続されている。
【０００５】また、各第１の薄膜トランジスタＴＴi,j
のゲ−ト電極及び各第２の薄膜トランジスタＴＲi,j の
ゲ−ト電極は、ブロック毎に導通するようにゲ−トパル
ス発生回路１６に接続されている。各受光素子１１″で
発生する光電荷は一定時間受光素子の寄生容量と薄膜ト
ランジスタのドレイン・ゲ−ト間のオーバーラップ容量
に蓄積された後、薄膜トランジスタＴＴi,j を電荷転送
用のスイッチとして用いてブロック毎に順次マトリック
ス配線１３の配線容量ＣLi(i=1〜n)に転送蓄積される。
【０００６】すなわち、ゲートパルス発生回路１６から
ゲ−ト線ＧＴi (i=1〜n)を経由して先ずはゲートパルス
φＧＴ1 が伝達され、第１ブロック内の第１の薄膜トラ
ンジスタＴＴ1,1 〜ＴＴ1,n をオンにし、第１ブロック
の各受光素子１１″で発生した電荷が各配線容量ＣLiに
転送蓄積される。そして、各配線容量ＣLiに蓄積された
電荷により各共通信号線１４の電位が変化し、この電位
値を駆動用ＩＣ１５内のアナログスイッチＳＷi (i=1〜
n)（図示せず）を順次オンして時系列的に出力線１７に
抽出する。
【０００７】さらに、ゲートパルス発生回路１６からゲ
−ト線ＧＲi (i=1〜n)を経由してゲートパルスφＧＲ1
が伝達され、第１ブロック内の第２の薄膜トランジスタ
ＴＲ1,1 〜ＴＲ1,n をオンにし、各受光素子の寄生容量
と薄膜トランジスタのドレイン・ゲ−ト間のオーバーラ
ップ容量に残留された未転送電荷（残留電荷）をリセッ
トする。
【０００８】そして、ゲートパルスφＧＴ2 〜φＧＴn
により第２〜第Ｎブロックの第１の薄膜トランジスタＴ
Ｔ2,1 〜ＴＴ2,n からＴＴN,1 〜ＴＴN,n までがそれぞ
れオンして、ブロック毎に受光素子側の電荷が転送さ
れ、ゲートパルスφＧＲ2 〜φＧＲn により第２〜第Ｎ
ブロックの第２の薄膜トランジスタＴＲ2,1 〜ＴＲ2,n
からＴＲN,1 〜ＴＲN,n までがそれぞれオンして、ブロ
ック毎に受光素子側の残留電荷がリセットされ、更に共
通信号線１４に転送された電荷によって変化した電位を
順次読み出すことにより原稿の主走査方向の１ラインの
画像信号を得、ローラ等の原稿送り手段（図示せず）に
より原稿を移動させて前記動作を繰り返し、原稿全体の
画像信号を得るものである（特開平２−２６５３６２号
公報参照）。
【０００９】また、受光素子と第１及び第２の薄膜トラ
ンジスタの具体的な構成について図１２の平面説明図を
使って説明する。受光素子１１″から引き出された配線
３０ａは、第１の薄膜トランジスタＴＴ及び第２の薄膜
トランジスタＴＲのドレイン電極４１に接続されてい
る。つまり、ドレイン電極４１は第１及び第２の薄膜ト
ランジスタの共通の電極となっており、これはイメージ
センサの副走査方向の面積を小さくするためである。そ
して、第１の薄膜トランジスタＴＴにおいてはソース電
極４２Ｔがマトリックス配線１３に引き出されて共通信
号線１４に接続しており、ゲート電極２５Ｔにオーバー
ラップするようにドレイン電極４１とソース電極４２Ｔ
が形成されている。また、第２の薄膜トランジスタＴＲ
においてはソース電極４２Ｒが第１及び第２の薄膜トラ
ンジスタを遮光する遮光層３０に接続し、この遮光層３
０がグランドレベルの電位（グランド電位）等の一定電
位に接続されており、ゲート電極２５Ｒにオーバーラッ
プするようにドレイン電極４１とソース電極４２Ｒが形
成されている。
【００１０】次に、上記従来のイメージセンサにおける
画像信号の読取り方法について、図１３のタイミングチ
ャート図を使って説明する。図１３（ａ）に示すよう
に、第１の薄膜トランジスタＴＴのドレイン電極では、
光電荷蓄積時に暗状態では電位は徐々に上昇し、また明
状態では大きく上昇し、第１の薄膜トランジスタＴＴが
オンすると、フィードスルー電圧分急峻に上昇する。フ
ィードスルー電圧分とは、ソース及びドレイン電極がゲ
ート電極にオーバーラップしているためにオーバーラッ
プ容量を保有し、この容量によって大きなゲートパルス
がゲート電極に与えられると瞬間的に全体の電位が上昇
し、またゲートパルスがオフになると瞬間的に全体の電
位が下降する電圧分のことであり、フィードスルー電圧
の大きさは、ゲートパルスのオン・オフの差であるゲー
ト電圧スイングにソース又はドレイン電極に接続される
容量に対するオーバーラップ容量の割合を掛けた値とし
て表される。
【００１１】そして、第１の薄膜トランジスタＴＴのソ
ース電極の電位に対して平衡状態となるようにドレイン
電極から電荷が転送され、ドレイン電極の電位は下降
し、第１の薄膜トランジスタＴＴがオフになるとフィー
ドスルー電圧分急峻に下降する。この時の電位が残留電
荷分となる。更に、第２の薄膜トランジスタＴＲがオン
すると再びフィードスルー電圧分急峻に上昇し、グラン
ド電位になるまで電荷が転送されて電位は下降し、第２
の薄膜トランジスタＴＲがオフするとフィードスルー電
圧分急峻に下降する。この時の電位が新たな光電荷蓄積
の始まりとなるものである。
【００１２】一方、図１３（ｂ）に示すように、第１の
薄膜トランジスタＴＴのソース電極では、光電荷蓄積時
に電位は一定で、電荷転送用の第１の薄膜トランジスタ
ＴＴがオンするとフィードスルー電圧分急峻に上昇す
る。この時、ドレイン電極の電位に対して平衡状態にな
るように電荷が転送されて電位は上昇し、第１の薄膜ト
ランジスタＴＴがオフするとフィードスルー電圧分急峻
に下降する。この時の電位は転送された電荷量を反映し
ており、この電位を検出するものである。
【００１３】そして、ＭＯＳトランジスタが負電圧によ
りオンになり、フィードスルー電圧分急峻に下降し、グ
ランド電位になるまで電荷が転送され電位は下降する。
この時のリセットはＭＯＳトランジスタのオン抵抗が薄
膜トランジスタの場合と比べて小さいのでフィードスル
ー電圧による下降と重なる。そして、ＭＯＳトランジス
タがオフとなり、フィードスルー電圧分急峻に上昇す
る。この時の電位が最初の段階の電位で、この電位を基
準電位として検知し、前記検出電位との差がセンサ出力
となるものである。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来のイメージセンサでは、製造過程におけるアライメン
トのずれが発生すると、電荷転送用の第１の薄膜トラン
ジスタＴＴのドレイン電極側の光電荷蓄積の始まり電位
（光電荷蓄積の開始電位）に対して正又は負方向に大き
くオフセットができてしまい、従って第１の薄膜トラン
ジスタＴＴのソース電極側の出力についてもオフセット
が正又は負方向に大きくできることになり、暗状態（Da
rk）時の出力が０（ゼロ）に近付かず、また出力を増幅
するアンプのレンジが大きくなるため、出力のバラツキ
が大きくなってセンサ出力が不安定になるという問題点
があった。
【００１５】具体的には、図１２に示す構成のイメージ
センサの場合、第１及び第２の薄膜トランジスタにおけ
るゲート電極に対するソース電極とドレイン電極とのオ
ーバーラップの状態がアライメントのずれによって変化
すると各オーバーラップ容量が変化し、そのため第１の
薄膜トランジスタＴＴでのフィードスルー電圧分と第２
の薄膜トランジスタＴＲでのフィードスルー電圧分とが
異なったものとなり、正又は負方向に大きくオフセット
ができてしまうことになっていた。
【００１６】例えば、図１２のイメージセンサにおい
て、第１の薄膜トランジスタＴＴのゲート電極２５Ｔと
第２の薄膜トランジスタＴＲのゲート電極２５Ｒは同一
のクロム層（Ｃｒ1 ）で形成されるものであり、また両
薄膜トランジスタのドレイン電極４１とソース電極４２
Ｔ，４２Ｒは同一のクロム層（Ｃｒ2 ）で形成されるも
のであるから、図中において、ゲート電極２５Ｔ，２５
Ｒに対してドレイン電極４１とソース電極４２Ｔ，４２
Ｒのオーバーラップ状態が左側にずれたとした場合、つ
まり、第１の薄膜トランジスタＴＴにおいてゲート電極
２５Ｔとドレイン電極４１とのオーバーラップ部分が大
きくなり、ゲート電極２５Ｔとソース電極４２Ｔとのオ
ーバーラップ部分が小さくなり、同時に第２の薄膜トラ
ンジスタＴＲにおいてゲート電極２５Ｒとドレイン電極
４１とのオーバーラップ部分が小さくなり、ゲート電極
２５Ｒとソース電極４２Ｒとのオーバーラップ部分が大
きくなった場合について以下具体的に説明する。
【００１７】上記のような場合、両薄膜トランジスタの
ドレイン電極側におけるフィードスルー電圧分は、図１
３（ｃ）に示すように、ドレイン電極４１とのオーバー
ラップ部分が大きい第１の薄膜トランジスタＴＴで大き
くなり、ドレイン電極４１とのオーバーラップ部分が小
さい第２の薄膜トランジスタＴＲで小さくなり、従っ
て、第２の薄膜トランジスタＴＲによるリセット後の電
位が図１３（ａ）と比較して低くならず、ドレイン電極
側の光電荷蓄積の開始電位に対して正方向に大きくオフ
セットができることになり、図１３（ｄ）に示すよう
に、第１の薄膜トランジスタＴＴのソース電極側での出
力も正方向に大きくオフセットを有するものとなってい
た。つまり、暗状態での暗出力が大きくなっていた。
【００１８】逆に、図１２中において、ゲート電極２５
Ｔ，２５Ｒに対してドレイン電極４１とソース電極４２
Ｔ，４２Ｒのオーバーラップ状態が右側にずれたとした
場合には、第２の薄膜トランジスタＴＲにおけるフィー
ドスルー電圧分が大きくなり、今度は第１の薄膜トラン
ジスタＴＴのソース電極側での出力が負方向に大きくオ
フセットを有するようになっていた。従って、上記のよ
うなアライメントのずれが出力のバラツキを引き起こ
し、出力を不安定なものにするという問題があった。
【００１９】本発明は上記実情に鑑みて為されたもの
で、出力オフセットを小さくし、かつ出力のバラツキを
小さくして出力を安定化できるイメージセンサを提供す
ることを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
請求項１に記載のイメージセンサは、光電変換を行う受
光素子と、前記受光素子に蓄積された光電荷を転送する
第１のスイッチング素子と、転送された電荷による電位
変化を出力として読み取る読取手段と、前記転送後に前
記受光素子に残留する電荷をリセットする第２のスイッ
チング素子と、前記第１のスイッチング素子にパルスを
出力する第１のパルス発生回路と、前記第２のスイッチ
ング素子にパルスを出力する第２のパルス発生回路とを
有し、アライメントずれによって生じる前記第１のスイ
ッチング素子における電荷転送時のフィードスルー電圧
及び前記第２のスイッチング素子におけるリセット時の
フィードスルー電圧による前記出力のオフセットに対し
て、前記オフセットを補償するように、前記第１のパル
ス発生回路から出力されるパルスの電圧値と第２のパル
ス発生回路から出力されるパルスの電圧値の大小関係を
定めたことを特徴としている。
【００２１】請求項２に記載のイメージセンサは、請求
項１において、前記第１のスイッチング素子における電
荷転送時のフィードスルー電圧分がアライメントずれが
ゼロである場合、すなわち、アライメントずれがない場
合に比較して大きく、前記第２のスイッチング素子にお
けるリセット時のフィードスルー電圧分がアライメント
ずれがない場合に比較して小さくなる場合、前記第１の
スイッチング素子に出力されるパルスの電圧値に対して
第２のスイッチング素子に出力されるパルスの電圧値を
高くしたことを特徴としている。
【００２２】請求項３に記載のイメージセンサは、請求
項１において、前記第１のスイッチング素子における電
荷転送時のフィードスルー電圧分がアライメントずれが
ゼロである場合、すなわち、アライメントずれがない場
合に比較して小さく、前記第２のスイッチング素子にお
けるリセット時のフィードスルー電圧分がアライメント
ずれがない場合に比較して大きくなる場合、前記第１の
スイッチング素子に出力されるパルスの電圧値に対して
第２のスイッチング素子に出力されるパルスの電圧値を
低くしたことを特徴としている。
【００２３】請求項４に記載のイメージセンサは、光電
変換を行う受光素子と、前記受光素子に蓄積された光電
荷を転送する第１のスイッチング素子と、前記転送後に
前記受光素子に残留する電荷をリセットする第２のスイ
ッチング素子とを有し、前記第１のスイッチング素子及
び前記第２のスイッチング素子がゲート電極、ソース電
極及びドレイン電極を具備し、前記各々のスイッチング
素子を副走査方向にソース電極とドレイン電極の配置方
向が同じになるように配置したことを特徴としている。
【００２４】請求項５に記載のイメージセンサは、主走
査方向に並設された光電変換を行う受光素子と、前記受
光素子に対応し受光素子に蓄積された光電荷を転送する
第１のスイッチング素子と、前記転送後に前記受光素子
に残留する電荷をリセットする第２のスイッチング素子
とを有し、前記第１のスイッチング素子及び前記第２の
スイッチング素子がゲート電極、ソース電極及びドレイ
ン電極を具備し、前記各々のスイッチング素子のソース
電極及びドレイン電極がゲート電極にオーバーラップす
る構成でオーバーラップ容量が形成され、ゲート電極に
対するソース電極及びドレイン電極のパターンのアライ
メントずれが、主走査方向の一方向にのみ生じるように
設定されている場合に、アライメントずれによりオーバ
ーラップ容量が増加する側のスイッチング素子における
オーバーラップ面積の副走査方向の長さに対して、アラ
イメントずれによりオーバーラップ容量が減少する側の
スイッチング素子におけるオーバーラップ面積の副走査
方向の長さを長く形成したことを特徴としている。
【００２５】請求項６に記載のイメージセンサは、請求
項５において、第１のスイッチング素子におけるオーバ
ーラップ容量より第２のスイッチング素子におけるオー
バーラップ容量を大きく形成し、ゲート電極の主走査方
向の長さをＬとし、ソース電極及びドレイン電極の副走
査方向の長さをＷとしたとき、第１のスイッチング素子
におけるＷ／Ｌを９とすると、第２のスイッチング素子
におけるＷ／Ｌを１２〜１５としたことを特徴としてい
る。
【００２６】請求項７に記載のイメージセンサは、光電
変換を行う受光素子と、前記受光素子に蓄積された光電
荷を転送する第１のスイッチング素子と、転送された電
荷による電位変化を出力として読み取る読取手段と、前
記転送後に前記受光素子に残留する電荷をリセットする
第２のスイッチング素子とを有し、前記第１のスイッチ
ング素子及び前記第２のスイッチング素子がゲート電
極，ソース電極，ドレイン電極を具備し、アライメント
ずれによって生じる前記第１のスイッチング素子におけ
る電荷転送時のフィードスルー電圧及び前記第２のスイ
ッチング素子におけるリセット時のフィードスルー電圧
による前記出力のオフセットに対して、前記第２のスイ
ッチング素子のソース電極に前記オフセットを補償する
電位を供給することを特徴としている。
【００２７】請求項８に記載のイメージセンサは、請求
項７において、前記第２のスイッチング素子におけるリ
セット時のフィードスルー電圧が前記第１のスイッチン
グ素子における電荷転送時のフィードスルー電圧に対し
て小さくなっている場合、前記第２のスイッチング素子
のソース電極に供給される電位をグランド電位より低く
したことを特徴としている。
【００２８】請求項９に記載のイメージセンサは、請求
項７において、前記第２のスイッチング素子におけるリ
セット時のフィードスルー電圧が前記第１のスイッチン
グ素子における電荷転送時のフィードスルー電圧に対し
て大きくなっている場合、前記第２のスイッチング素子
のソース電極に供給される電位をグランド電位より高く
したことを特徴としている。
【００２９】
【作用】請求項１記載の発明によれば、第１のパルス発
生回路から光電荷転送用の第１のスイッチング素子に出
力されるパルスの電圧値と第２のパルス発生回路からリ
セット用の第２のスイッチング素子に出力されるパルス
の電圧値とが異なるイメージセンサとしているので、第
１のスイッチング素子又は第２のスイッチング素子での
フィードスルー電圧分を制御でき、画像信号の出力の正
又は負方向のオフセットを調整できる。
【００３０】請求項２記載の発明によれば、第２のスイ
ッチング素子に出力されるパルスの電圧値を第１のスイ
ッチング素子に出力されるパルスの電圧値より高くした
請求項１記載のイメージセンサとしているので、アライ
メントのずれによる第２のスイッチング素子でのフィー
ドスルー電圧分が小さくなる場合に該フィードスルー電
圧分を大きくでき、画像信号の出力の正方向のオフセッ
トを調整できる。
【００３１】請求項３記載の発明によれば、第２のスイ
ッチング素子に出力されるパルスの電圧値を第１のスイ
ッチング素子に出力されるパルスの電圧値より低くした
請求項１記載のイメージセンサとしているので、アライ
メントのずれによる第２のスイッチング素子でのフィー
ドスルー電圧分が大きくなる場合に該フィードスルー電
圧分を小さくでき、画像信号の出力の負方向のオフセッ
トを調整できる。
【００３２】請求項４記載の発明によれば、第１のスイ
ッチング素子及び第２のスイッチング素子を副走査方向
にソース電極とドレイン電極の配置方向が同じになるよ
う配置したイメージセンサとしているので、アライメン
トのずれがあっても両スイッチング素子が同様のずれと
なるため、フィードスルー電圧分の変化分も同程度とな
り、アライメントのずれによる画像信号の出力のバラツ
キを最小にできる。
【００３３】請求項５記載の発明によれば、ゲート電極
に対するソース電極及びドレイン電極のパターンのアラ
イメントずれが、主走査方向の一方向にのみ生じるよう
に設定した場合に、アライメントずれによりオーバーラ
ップ容量が増加する側のスイッチング素子におけるオー
バーラップ面積の副走査方向の長さに対して、アライメ
ントずれによりオーバーラップ容量が減少する側のスイ
ッチング素子におけるオーバーラップ面積の副走査方向
の長さを長く形成したので、アライメントずれによりフ
ィードスルー電圧分が本来小さくなる側のオーバーラッ
プ面積を大きくしているので、出力信号のバラツキを抑
制することができる。
【００３４】請求項６記載の発明によれば、ゲート電極
の主走査方向の長さをＬとし、ソース電極及びドレイン
電極の副走査方向の長さをＷとしたとき、第１のスイッ
チング素子におけるＷ／Ｌを９とすると、第２のスイッ
チング素子におけるＷ／Ｌを１２〜１５とした請求項５
記載のイメージセンサとしているので、アライメントの
ずれによる第２のスイッチング素子でのフィードスルー
電圧分が本来小さくなる場合に、第２のスイッチング素
子のオーバーラップ容量が大きくなるため、該フィード
スルー電圧分を大きくでき、画像信号の出力の正方向の
オフセットを調整できる。
【００３５】請求項７記載の発明によれば、第２のスイ
ッチング素子のソース電極に供給されるリセット用の電
位をグランド電位以外の電位としたイメージセンサとし
ているので、第２のスイッチング素子のフィードスルー
電圧分が小さい場合にはグランド電位よりリセット用の
電位を低くし、該フィードスルー電圧分が大きい場合に
はグランド電位よりリセット用の電位を高くすることに
より、画像信号の出力の正又は負方向のオフセットを調
整できる。
【００３６】請求項８記載の発明によれば、第２のスイ
ッチング素子のソース電極に供給されるリセット用の電
位をグランド電位より低くした請求項７記載のイメージ
センサとしているので、第２のスイッチング素子のフィ
ードスルー電圧分が小さい場合には画像信号の出力の正
方向のオフセットを調整できる。
【００３７】請求項９記載の発明によれば、第２のスイ
ッチング素子のソース電極に供給されるリセット用の電
位をグランド電位より高くした請求項７記載のイメージ
センサとしているので、第２のスイッチング素子のフィ
ードスルー電圧分が大きい場合には画像信号の出力の負
方向のオフセットを調整できる。
【００３８】
【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係るイメージ
センサの一画素分の等価回路図であり、図２は、本実施
例のイメージセンサ全体の等価回路図であり、図３は、
図１の各節点のタイミングチャート図であり、図４は、
受光素子、電荷転送部及び配線部の一部の平面説明図で
あり、図５は、図４のＡ−Ａ′部分の断面説明図であ
り、図６は、図４のＢ−Ｂ′部分の断面説明図である。
【００３９】本実施例（実施例１）のイメージセンサの
一画素分の回路構成は、図１に示すように、受光素子で
あるフォトダイオードＰと、その寄生容量Ｃｐと、電荷
転送用の第１の薄膜トランジスタ（ＴＦＴ）ＴＴと、リ
セット用の第２の薄膜トランジスタ（ＴＦＴ）ＴＲと、
配線容量ＣL と、電位検出用のアンプ１８と、配線のリ
セットを行うＭＯＳトランジスタ１９とから構成されて
いる。尚、アンプ１８とＭＯＳトランジスタ１９とは駆
動用ＩＣ１５内に設けられている。そして、第１の薄膜
トランジスタＴＴのゲート電極とドレイン電極との間に
はオーバーラップ容量ＣGD(TT)が、ゲート電極とソース
電極との間にはオーバーラップ容量ＣGS(TT)が形成さ
れ、第２の薄膜トランジスタＴＲのゲート電極とドレイ
ン電極との間にはオーバーラップ容量ＣGD(TR)が、ゲー
ト電極とソース電極との間にはオーバーラップ容量ＣGS
(TR)が形成され、第１の薄膜トランジスタＴＴのゲート
電極にはゲートパルスφＧＴが与えられ、第２の薄膜ト
ランジスタＴＲのゲート電極にはゲートパルスφＧＲが
与えられるようになっている。
【００４０】また、図１及び図２に示すように、フォト
ダイオードＰの受光素子１１″は、ｎ個を１つのブロッ
クとし、Ｎブロックで受光素子アレイ１１を形成してい
る。そして、受光素子１１″のフォトダイオードＰは第
１の薄膜トランジスタＴＴのドレイン電極にそれぞれ接
続され、更に第２の薄膜トランジスタＴＲのドレイン電
極にもそれぞれ接続されている。そして、第２の薄膜ト
ランジスタＴＲのソース電極は接地され、第１の薄膜ト
ランジスタＴＴのソース電極はマトリックス配線１３を
介して共通信号線１４に接続し、更に駆動用ＩＣ１５内
の電荷検出用のアンプ１８と配線リセット用のＭＯＳト
ランジスタ１９に接続されている。
【００４１】そして、第１の薄膜トランジスタＴＴのゲ
−ト電極はブロック単位に転送用ゲート信号線ＧＴを介
して第１のゲートパルス発生回路１６に接続され、第２
の薄膜トランジスタＴＲのゲ−ト電極はブロック単位に
リセット用ゲート信号線ＧＲを介して第２のゲートパル
ス発生回路１６′に接続されている。ここでは、第１の
ゲートパルス発生回路１６から発生するゲートパルスφ
ＧＴの電圧値と第２のゲートパルス発生回路１６′から
発生するゲートパルスφＧＲの電圧値とを異なる電圧値
に設定することができ、異なる電圧値でイメージセンサ
を駆動できるようになっている。
【００４２】実施例１の受光素子１１″の構成は、図４
及び図５に示すように、ガラスまたはセラミック等の絶
縁性の基板２１上に受光素子１１″の下部の共通電極と
なるクロム（Ｃｒ）等による帯状の金属電極２２と、各
受光素子１１″毎（ビット毎）に分割形成された水素化
アモルファスシリコン（ａ−Ｓｉ：Ｈ）から成る光導電
層２３と、同様に分割形成された酸化インジウム・スズ
（ＩＴＯ）から成る上部の透明電極２４とが順次積層す
るサンドイッチ型を構成している。尚、ここでは下部の
金属電極２２は主走査方向に帯状に形成され、金属電極
２２上の光導電層２３及び透明電極２４が離散的に分割
して個別電極となるよう形成されることにより、光導電
層２３を金属電極２２と透明電極２４とで挟んだ部分が
各受光素子１１″を構成し、その集まりが受光素子アレ
イ１１を形成している。そして、金属電極２２には、一
定の電圧ＶB が印加されている。
【００４３】また、離散的に分離形成されたそれぞれの
透明電極２４の一端にはアルミニウム（Ａｌ）等の配線
３０ａの一方が接続され、その配線３０ａの他方が電荷
転送部１２の第１の薄膜トランジスタＴＴi,j (i=1〜N,
j=1〜n)及び第２の薄膜トランジスタＴＲi,j (i=1〜N,
j=1〜n)のドレイン電極４１Ｔ及び４１Ｒに接続されて
いる。また、受光素子１１″において、水素化アモルフ
ァスシリコンの代わりに、ＣｄＳｅ（カドミウムセレ
ン）等を光導電層とすることも可能である。このよう
に、光導電層２３と透明電極２４を個別化したのは、ａ
−Ｓｉ：Ｈの光導電層２３が共通層であると、特定の受
光素子１１″で起こる光電変換作用が隣接する受光素子
１１″に対して干渉を引き起こすことがあるので、この
干渉を少なくするためである。
【００４４】また、電荷転送部１２を構成する第１及び
第２の薄膜トランジスタの構成は、図４及び図６に示す
ように、前記基板２１上にゲ−ト電極２５としてのクロ
ム（Ｃｒ1 ）層、ゲ−ト絶縁層２６としてのシリコン窒
化膜（ＳｉＮx ）、半導体活性層２７としての水素化ア
モルファスシリコン（ａ−Ｓｉ：Ｈ）層、ゲ−ト電極２
５に対向するよう設けられたチャネル保護層２９として
のシリコン窒化膜（ＳｉＮx ）、オ−ミックコンタクト
層２８としてのｎ+ 水素化アモルファスシリコン（ｎ+
ａ−Ｓｉ：Ｈ）層、ドレイン電極４１とソース電極４２
としてのクロム（Ｃｒ2 ）層、その上に層間絶縁層とし
ポリイミド層、更にその上に配線層３０ａ又はチャネル
保護層２９の上部においてはａ−Ｓｉ：Ｈ層の遮光用と
してのアルミニウム層３０とを順次積層した逆スタガ構
造のトランジスタである。
【００４５】遮光用のアルミニウム層３０は、チャネル
保護層２９を透過してａ−Ｓｉ：Ｈ層に光が入り込んで
光電変換作用を引き起こすのを防ぐために設けられてい
る。そして、ドレイン電極４１には受光素子１１″の透
明電極２４からの配線３０ａが接続されている。ここで
オ−ミックコンタクト層２８はドレイン電極４１に接触
する部分の層２８ａとソース電極４２に接触する部分の
層２８ｂとに分割して形成されている。また、ドレイン
電極４１とソース電極４２としてのクロム（Ｃｒ2 ）層
はそのオ−ミックコンタクト層２８の２８ａ部分と２８
ｂ部分をそれぞれ覆うように形成されている。このＣｒ
2 層は、配線層のアルミニウムの蒸着又はスパッタ法に
よる着膜時のダメージを防ぎ、オ−ミックコンタクト層
２８のｎ+ ａ−Ｓｉ：Ｈの特性を保持する役割を果たし
ている。
【００４６】そして、ソース電極４２からアルミニウム
層の配線４３を介して、マトリックス配線１３のクロム
（Ｃｒ1 ）層の個別配線４４に接続され、さらにアルミ
ニウム層の共通信号線１４に接続される。共通信号線１
４は駆動用ＩＣ（図示せず）に接続される構成となって
いる。
【００４７】次に、実施例１のイメージセンサにおける
動作について説明する。受光素子１１″で発生する光電
荷は一定時間受光素子の寄生容量Ｃｐと第１及び第２の
薄膜トランジスタのドレイン・ゲ−ト間のオーバーラッ
プ容量ＣGD(TT)及びＣGD(TR)に蓄積された後、第１の薄
膜トランジスタＴＴを電荷転送用のスイッチとして用い
て第１のゲートパルス発生回路１６からのゲートパルス
φＧＴによりオン状態になり配線容量ＣL に転送蓄積さ
れる。そして、配線容量ＣL に蓄積された電荷により共
通信号線１４の電位が変化し、第１の薄膜トランジスタ
ＴＴがオフ状態になった後に、この電圧値を駆動用ＩＣ
１５内のアンプ１８により増幅して出力する。電圧検知
後、ＭＯＳトランジスタ１９により、配線容量ＣLはリ
セットされ、リセット終了後の電位を基準電圧として検
知する。
【００４８】さらに、ゲートパルスφＧＲが第２のゲー
トパルス発生回路１６′から与えられて第２の薄膜トラ
ンジスタＴＲがオンし、第１及び第２の薄膜トランジス
タのドレイン電極における電位がグランド電位になるた
め、受光素子１１″の寄生容量Ｃｐと第１及び第２の薄
膜トランジスタのドレイン・ゲ−ト間のオーバーラップ
容量ＣGD(TT)及びＣGD(TR)に残された未転送電荷（残留
電荷）がリセットされる。
【００４９】上記動作時における各接点の電位変化を図
３のタイミングチャート図を使って説明する。製造プロ
セス上のアライメントのずれがない場合には、本来、第
１の薄膜トランジスタＴＴのドレイン電極側の電位変化
は、図３（ａ）に示すようになり、また第２の薄膜トラ
ンジスタＴＲのソース電極側の電位変化は、図３（ｂ）
に示すようになるものであるが、アライメントずれが発
生した場合、例えば、第１の薄膜トランジスタＴＴにお
けるゲート電極に対するドレイン電極のオーバーラップ
面積が大きく、第２の薄膜トランジスタＴＲにおけるゲ
ート電極に対するドレイン電極のオーバーラップ面積が
小さいような場合、図３（ｃ）に示すように、第１の薄
膜トランジスタＴＴのドレイン電極側の電位は、電荷転
送時にフィードスルー電圧分が大きくなるものの、リセ
ット時にはフィードスルー電圧分が小さくなり、従っ
て、図３（ｄ）に示すように、第１の薄膜トランジスタ
ＴＴのソース電極側で出力の正方向のオフセットが大き
くなるものである。
【００５０】そこで、図２に示す実施例１のイメージセ
ンサにおいて、第１のゲートパルス発生回路１６の電圧
値より第２のゲートパルス発生回路１６′の電圧値を大
きくして、図３（ｅ）に示すように、第２の薄膜トラン
ジスタＴＲにおけるフィードスルー電圧分を大きくし、
電荷蓄積の開始電位を低くすることにより、図３（ｆ）
に示すように、第１の薄膜トランジスタＴＴのソース電
極側の出力の正方向のオフセットを抑えるよう調整する
ものである。従って、暗状態においては、図３（ｆ）に
示すように、出力がほぼゼロとなってオフセットがなく
なっている。
【００５１】上記では、出力の正方向に現れるオフセッ
トを調整する方法を説明したが、負方向のオフセットが
現れる場合、つまり、アライメントずれが発生した場合
で、例えば、第１の薄膜トランジスタＴＴにおけるゲー
ト電極に対するドレイン電極のオーバーラップ面積が小
さく、第２の薄膜トランジスタＴＲにおけるゲート電極
に対するドレイン電極のオーバーラップ面積が大きいよ
うな場合には、電荷転送時におけるフィードスルー電圧
分は小さくなり、リセット時のフィードスルー電圧分は
大きくなるため、負方向のオフセットが現れる。この場
合は、第２のゲートパルス発生回路１６′の電圧値より
第１のゲートパルス発生回路１６の電圧値を大きくし
て、第１の薄膜トランジスタＴＴにおけるフィードスル
ー電圧分を大きくすることにより、第１の薄膜トランジ
スタＴＴのソース電極側の出力の負方向のオフセットを
抑えるよう調整するものである。
【００５２】上記実施例１では、第１の薄膜トランジス
タＴＴと第２の薄膜トランジスタＴＲのサイズ・特性は
出力オフセットが小さくなるよう同一のものとしている
が、異なるサイズ・特性の２つの薄膜トランジスタを用
いることもできる。要するに、電荷転送時の第１の薄膜
トランジスタＴＴのフィードスルー電圧分とリセット時
の第２の薄膜トランジスタＴＲのフィードスルー電圧分
とを可変にして調整できるものであればよい。尚、両薄
膜トランジスタのサイズ・特性が同一である場合のイメ
ージセンサの各値は、薄膜トランジスタのＷ（ソース・
ドレイン電極の副走査方向の長さ）／Ｌ（ゲート電極の
主走査方向の長さ）が８〜１８程度、寄生容量Ｃｐが約
１ｐＦ、配線容量ＣL が１０〜１００ｐＦ程度である。
【００５３】実施例１のイメージセンサ及びその駆動方
法によれば、電荷転送用の第１の薄膜トランジスタＴＴ
又はリセット用の第２の薄膜トランジスタＴＲにおける
フィードスルー電圧分を第１又は第２のゲートパルス発
生回路１６，１６′から各ゲート電極に与えられるゲー
トパルスの大きさを可変にすることで調整して画像信号
の出力の正又は負方向のオフセットを抑えることができ
るので、暗状態での出力をゼロに近付けることができ、
更に出力のバラツキを小さくしてセンサ出力を安定化さ
せることができる効果がある。
【００５４】また、フィードスルー電圧分を調整するの
に、ゲートパルスの大きさを可変にするのではなく、意
図的に設計段階からゲート電極に対するドレイン電極又
はソース電極のオーバーラップ面積を同一にせず、どち
らかのオーバーラップ面積を大きく又は小さくすること
で、出力のオフセットを抑えるようにすることもでき
る。これは、ゲート電極に対するソース電極及びドレイ
ン電極のパターンのアライメントずれを、主走査方向の
一方向にのみ生じるように意図的に設定することを伴っ
て実現できる。例えば、アライメントずれが発生して何
の調整も行わないない場合に、図３（ｃ）（ｄ）に示す
ような電位変化になる場合、図７（ａ）の平面概略図に
示すように、第１の薄膜トランジスタＴＴのＷ（ソース
・ドレイン電極の副走査方向の長さ）を９０〜１３５μ
ｍとし、Ｌ（ゲート電極の主走査方向の長さ）を１０〜
１５μｍとすると、図７（ｂ）の平面概略図に示すよう
に、第２の薄膜トランジスタＴＲのＬは１０〜１５μｍ
と第１の薄膜トランジスタＴＴのＬと同じとして、第２
の薄膜トランジスタＴＲのＷは１２０〜１５０μｍにす
れば、第２の薄膜トランジスタＴＲのオーバーラップ面
積が小さくなる方向にアライメントずれを意図的に発生
させ、図３（ｅ）（ｆ）に示すような出力とすることが
できる。そして、更に、実施例１と組み合わせれば、出
力のオフセットを有効に抑えることができる。
【００５５】尚、実施例１のイメージセンサは、図４の
平面説明図に示したように、図１１の平面説明図に示し
た従来のイメージセンサと比較して、第１及び第２の薄
膜トランジスタのドレイン電極を両薄膜トランジスタで
共通として２つの薄膜トランジスタを主走査方向に並設
した構成とするのではなく、イメージセンサの副走査方
向に２つの薄膜トランジスタを個別に配置し、具体的に
は受光素子アレイ１１側にリセット用の第２の薄膜トラ
ンジスタＴＲを設け、マトリックス配線１３側に電荷転
送用の第１の薄膜トランジスタＴＴを設けた構成として
いる。
【００５６】上記のようなイメージセンサの構成とする
ことで、第１及び第２の薄膜トランジスタのドレイン電
極４１Ｔ，４１Ｒがゲート電極２５Ｔ，２５Ｒに対して
同一方向に位置することになり、またソース電極４２
Ｔ，４２Ｒがゲート電極２５Ｔ，２５Ｒに対して同一方
向に位置することになるので、製造プロセスにおいてア
ライメントのずれが発生しても、両薄膜トランジスタで
ゲート電極に対するソース・ドレイン電極が同じ程度の
オーバーラップ状態となるため、第１及び第２の薄膜ト
ランジスタで起こるフィードスルー電圧分は等しくな
り、従ってアライメントずれによる出力のバラツキの影
響を最小にすることができる効果がある。
【００５７】次に、別の実施例（実施例２）について、
図８〜図１０を使って説明する。図８は、実施例２のイ
メージセンサの一画素分の等価回路図であり、図９は、
実施例２のイメージセンサ全体の等価回路図であり、図
１０は、図８の各節点のタイミングチャート図である。
尚、図１〜図３と同様の構成をとる部分については同一
の符号を付して説明する。
【００５８】実施例２のイメージセンサの構成は、基本
的には実施例１のイメージセンサと同様であるが、相違
する点は、図８において、電荷転送用の第１の薄膜トラ
ンジスタＴＴ又はリセット用の第２の薄膜トランジスタ
ＴＲに与えられるゲートパルスは可変ではなく、両者同
一のゲートパルスとなっている点である。従って、図９
においても、ゲートパルス発生回路１６は１つあれば足
りる。
【００５９】更に、実施例２のイメージセンサの特徴的
な構成は、第２の薄膜トランジスタＴＲのソース電極が
グランド電位に接続されているのではなく、外部の可変
電圧源（図示せず）に接続され、特定の一定電位ＶR
（リセット電位ＶR ）に接続されている点である。つま
り、第２の薄膜トランジスタＴＲがオンすると、ドレイ
ン電極の電位はリセット電位ＶR と平衡になるように残
留電荷を転送させるようになっている。このリセット電
位ＶR は外部の可変電圧源により任意の電位に設定でき
るものである。
【００６０】次に、リセット電位ＶR の設定の仕方につ
いて図１０を使って説明する。図１０（ａ）は、製造プ
ロセス上のアレイメントのバラツキにより、リセット用
の第２の薄膜トランジスタＴＲのフィードスルー電圧が
電荷転送用の第１の薄膜トランジスタＴＴのフードスル
ー電圧に対して小さくなっている場合に、リセット電位
ＶR の設定を可変にすることで出力のオフセットを小さ
くし、出力の安定化を図るようにしたタイミングチャー
ト図である。
【００６１】この場合、リセット電位ＶR をグランド電
位（ＧＮＤ）に比べて負方向に設定しているので、第２
の薄膜トランジスタＴＲがオンしてリセットが為される
と、第２の薄膜トランジスタＴＲのドレイン電極（第１
の薄膜トランジスタＴＴのドレイン電極でもある）側の
電位が、図１０（ａ）に示すように、電位ＶR まで下が
り、そして第２の薄膜トランジスタＴＲがオフすると、
フィードスルー電圧分急峻に下降して電荷蓄積開始の電
位となる。もし、リセット電位ＶR がグランド電位と等
しくなっていれば、電荷蓄積開始の電位はかなり高いも
のとなってしまい、ドレイン電極における出力の正方向
のオフセットが大きくなり、更に第１の薄膜トランジス
タＴＴのソース電極での暗状態のオフセットも正方向に
大きくなってしまうことになる。従って、グランド電位
＞リセット電位ＶR とすることで、図１０（ｂ）のタイ
ミングチャート図に示すように、第１の薄膜トランジス
タＴＴのソース電極での出力のオフセットは小さくな
り、更に暗状態での出力をゼロに近付けることができ
る。
【００６２】また、図１０（ｃ）は、製造プロセス上の
アレイメントのバラツキにより、リセット用の第２の薄
膜トランジスタＴＲのフィードスルー電圧が電荷転送用
の第１の薄膜トランジスタＴＴのフードスルー電圧に対
して大きくなっている場合に、リセット電位ＶR の設定
を可変にすることで出力のオフセットを小さくし、出力
の安定化を図るようにしたタイミングチャート図であ
る。
【００６３】この場合、リセット電位ＶR をグランド電
位（ＧＮＤ）に比べて正方向に設定しているので、第２
の薄膜トランジスタＴＲがオンしてリセットが為される
と、第２の薄膜トランジスタＴＲのドレイン電極側の電
位が、図１０（ｃ）に示すように、電位ＶR までしか下
がらず、そして第２の薄膜トランジスタＴＲがオフする
と、フィードスルー電圧分急峻に下降して電荷蓄積開始
の電位となる。もし、リセット電位ＶR がグランド電位
と等しくなっていれば、電荷蓄積開始の電位はかなり低
いものとなってしまい、ドレイン電極における出力の負
方向のオフセットが大きくなり、更に第１の薄膜トラン
ジスタＴＴのソース電極での暗状態のオフセットも負方
向に大きくなってしまうことになる。従って、グランド
電位＜リセット電位ＶR とすることで、図１０（ｄ）の
タイミングチャート図に示すように、第１の薄膜トラン
ジスタＴＴのソース電極での出力のオフセットは小さく
なり、更に暗状態での出力をゼロに近付けることができ
る。
【００６４】上記のようなリセット電位ＶR を可変とす
る調整は、設計上又は実験上予め設定しておくこともで
きるし、またリセット電位ＶR を可変にするボリューム
等を設けておいて、出力のオフセットが最小になるよう
に調整可能としておくこともできる。
【００６５】実施例２のイメージセンサ及びその駆動方
法によれば、リセット用の第２の薄膜トランジスタＴＲ
におけるリセット電位ＶR を可変にすることで電荷蓄積
開始の電位を調整して画像信号の出力の正又は負方向の
オフセットを抑えることができるので、暗状態での出力
をゼロに近付けることができ、更に出力のバラツキを小
さくしてセンサ出力を安定化させることができる効果が
ある。
【００６６】
【発明の効果】請求項１記載の発明によれば、第１のパ
ルス発生回路から光電荷転送用の第１のスイッチング素
子に出力されるパルスの電圧値と第２のパルス発生回路
からリセット用の第２のスイッチング素子に出力される
パルスの電圧値とが異なるイメージセンサとしているの
で、第１のスイッチング素子又は第２のスイッチング素
子でのフィードスルー電圧分を制御でき、画像信号の出
力の正又は負方向のオフセットを調整して、出力を安定
化させることができる効果がある。
【００６７】請求項２記載の発明によれば、第２のスイ
ッチング素子に出力されるパルスの電圧値を第１のスイ
ッチング素子に出力されるパルスの電圧値より高くした
請求項１記載のイメージセンサとしているので、アライ
メントのずれによる第２のスイッチング素子でのフィー
ドスルー電圧分が小さくなる場合に該フィードスルー電
圧分を大きくでき、画像信号の出力の正方向のオフセッ
トを調整して、出力を安定化させることができる効果が
ある。
【００６８】請求項３記載の発明によれば、第２のスイ
ッチング素子に出力されるパルスの電圧値を第１のスイ
ッチング素子に出力されるパルスの電圧値より低くした
請求項１記載のイメージセンサとしているので、アライ
メントのずれによる第２のスイッチング素子でのフィー
ドスルー電圧分が大きくなる場合に該フィードスルー電
圧分を小さくでき、画像信号の出力の負方向のオフセッ
トを調整して、出力を安定化させることができる効果が
ある。
【００６９】請求項４記載の発明によれば、第１のスイ
ッチング素子及び第２のスイッチング素子を副走査方向
にソース電極とドレイン電極の配置方向が同じになるよ
う配置したイメージセンサとしているので、アライメン
トのずれがあっても両スイッチング素子が同様のずれと
なるため、フィードスルー電圧分の変化分も同程度とな
り、アライメントのずれによる画像信号の出力のバラツ
キを最小にでき、出力を安定化させることができる効果
がある。
【００７０】請求項５記載の発明によれば、ゲート電極
に対するソース電極及びドレイン電極のパターンのアラ
イメントずれが、主走査方向の一方向にのみ生じるよう
に設定した場合に、アライメントずれによりオーバーラ
ップ容量が増加する側のスイッチング素子におけるオー
バーラップ面積の副走査方向の長さに対して、アライメ
ントずれによりオーバーラップ容量が減少する側のスイ
ッチング素子におけるオーバーラップ面積の副走査方向
の長さを長く形成したので、アライメントずれによりフ
ィードスルー電圧分が本来小さくなる側のオーバーラッ
プ面積を大きくしてフィードスルー電圧分を大きくで
き、出力信号のバラツキを抑制して出力を安定化させる
ことができる効果がある。
【００７１】請求項６記載の発明によれば、ゲート電極
の主走査方向の長さをＬとし、ソース電極及びドレイン
電極の副走査方向の長さをＷとしたとき、第１のスイッ
チング素子におけるＷ／Ｌを９とすると、第２のスイッ
チング素子におけるＷ／Ｌを１２〜１５とした請求項５
記載のイメージセンサとしているので、アライメントの
ずれによる第２のスイッチング素子でのフィードスルー
電圧分が本来小さくなる場合に、第２のスイッチング素
子のオーバーラップ容量が大きくなるため、該フィード
スルー電圧分を大きくでき、画像信号の出力の正方向の
オフセットを調整して、出力を安定化させることができ
る効果がある。
【００７２】請求項７記載の発明によれば、第２のスイ
ッチング素子のソース電極に供給されるリセット用の電
位をグランド電位以外の電位としたイメージセンサとし
ているので、第２のスイッチング素子のフィードスルー
電圧分が小さい場合にはグランド電位よりリセット用の
電位を低くし、該フィードスルー電圧分が大きい場合に
はグランド電位よりリセット用の電位を高くすることに
より、画像信号の出力の正又は負方向のオフセットを調
整でき、出力を安定化させることができる効果がある。
【００７３】請求項８記載の発明によれば、第２のスイ
ッチング素子のソース電極に供給されるリセット用の電
位をグランド電位より低くした請求項７記載のイメージ
センサとしているので、第２のスイッチング素子のフィ
ードスルー電圧分が小さい場合には画像信号の出力の正
方向のオフセットを調整でき、出力を安定化させること
ができる効果がある。
【００７４】請求項９記載の発明によれば、第２のスイ
ッチング素子のソース電極に供給されるリセット用の電
位をグランド電位より高くした請求項７記載のイメージ
センサとしているので、第２のスイッチング素子のフィ
ードスルー電圧分が大きい場合には画像信号の出力の負
方向のオフセットを調整でき、出力を安定化させること
ができる効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施例に係るイメージセンサの一
画素分の等価回路図である。
【図２】 本実施例（実施例１）のイメージセンサ全体
の等価回路図である。
【図３】 図１の各節点のタイミングチャート図であ
る。
【図４】 実施例１のイメージセンサの受光素子、電荷
転送部及び配線部の一部の平面説明図である。
【図５】 図４のＡ−Ａ′部分の断面説明図である。
【図６】 図４のＢ−Ｂ′部分の断面説明図である。
【図７】 別の実施例の薄膜トランジスタの平面概略図
である。
【図８】 実施例２のイメージセンサの一画素分の等価
回路図である。
【図９】 実施例２のイメージセンサ全体の等価回路図
である。
【図１０】 図８の各節点のタイミングチャート図であ
る。
【図１１】 従来のイメージセンサ全体の等価回路図で
ある。
【図１２】 従来のイメージセンサの受光素子、電荷転
送部及び配線部の一部の平面説明図である。
【図１３】 従来の電荷転送のタイミングチャート図で
ある。
【符号の説明】
１１…受光素子、 １２…電荷転送部、 １３…マトリ
ックス配線、 １４…共通信号線、 １５…駆動用Ｉ
Ｃ、 １６，１６′…ゲートパルス発生回路、１７…出
力線、 １８…アンプ、 １９…リセット用ＭＯＳトラ
ンジスタ、 ２１…絶縁性基板、 ２２…金属電極、
２３…光導電層、 ２４…透明電極、２５…ゲ−ト電
極、 ２６…ゲ−ト絶縁層、 ２７…半導体活性層、
２８…オ−ミックコンタクト層、 ２９…チャネル保護
層、 ３０…アルミニウム層、４１…ドレイン電極、
４２…ソース電極、 ４３…アルミニウム配線層、 ４
４…個別配線、 Ｐ…フォトダイオード、 Ｃｐ…寄生
容量、 ＴＴ…転送用の第１の薄膜トランジスタ、 Ｔ
Ｒ…リセット用の第２の薄膜トランジスタ、 ＣL …配
線容量、 ＧＴ…転送用ゲ−ト信号線、 ＧＲ…リセッ
ト用ゲ−ト信号線

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】光電変換を行う受光素子と、前記受光素子
    に蓄積された光電荷を転送する第１のスイッチング素子
    と、転送された電荷による電位変化を出力として読み取
    る読取手段と、前記転送後に前記受光素子に残留する電
    荷をリセットする第２のスイッチング素子と、前記第１
    のスイッチング素子にパルスを出力する第１のパルス発
    生回路と、前記第２のスイッチング素子にパルスを出力
    する第２のパルス発生回路とを有し、アライメントずれによって生じる前記第１のスイッチン
    グ素子における電荷転送時のフィードスルー電圧及び前
    記第２のスイッチング素子におけるリセット時のフィー
    ドスルー電圧による前記出力のオフセットに対して、 前記オフセットを補償するように、前記第１のパルス発
    生回路から出力されるパルスの電圧値と第２のパルス発
    生回路から出力されるパルスの電圧値の大小関係を定め
    た ことを特徴とするイメージセンサ。
  2. 【請求項２】前記第１のスイッチング素子における電荷
    転送時のフィードスルー電圧分がアライメントずれがゼ
    ロである場合に比較して大きく、前記第２のスイッチン
    グ素子におけるリセット時のフィードスルー電圧分がア
    ライメントずれがゼロである場合に比較して小さくなる
    場合、 前記 第１のスイッチング素子に出力されるパルスの電圧
    値に対して第２のスイッチング素子に出力されるパルス
    の電圧値を高くしたことを特徴とする請求項１記載のイ
    メージセンサ。
  3. 【請求項３】前記第１のスイッチング素子における電荷
    転送時のフィードスルー電圧分がアライメントずれがゼ
    ロである場合に比較して小さく、前記第２のスイッチン
    グ素子におけるリセット時のフィードスルー電圧分がア
    ライメントずれがゼロである場合に比較して大きくなる
    場合、 前記 第１のスイッチング素子に出力されるパルスの電圧
    値に対して第２のスイッチング素子に出力されるパルス
    の電圧値を低くしたことを特徴とする請求項１記載のイ
    メージセンサ。
  4. 【請求項４】光電変換を行う受光素子と、前記受光素子
    に蓄積された光電荷を転送する第１のスイッチング素子
    と、前記転送後に前記受光素子に残留する電荷をリセッ
    トする第２のスイッチング素子とを有し、前記第１のス
    イッチング素子及び前記第２のスイッチング素子がゲー
    ト電極、ソース電極及びドレイン電極を具備し、前記各
    々のスイッチング素子を副走査方向にソース電極とドレ
    イン電極の配置方向が同じになるように配置したことを
    特徴とするイメージセンサ。
  5. 【請求項５】主走査方向に並設された光電変換を行う受
    光素子と、前記受光素子に対応し受光素子に蓄積された
    光電荷を転送する第１のスイッチング素子と、前記転送
    後に前記受光素子に残留する電荷をリセットする第２の
    スイッチング素子とを有し、前記第１のスイッチング素
    子及び前記第２のスイッチング素子がゲート電極、ソー
    ス電極及びドレイン電極を具備し、前記各々のスイッチ
    ング素子のソース電極及びドレイン電極がゲート電極に
    オーバーラップする構成でオーバーラップ容量が形成さ
    れ、ゲート電極に対するソース電極及びドレイン電極のパタ
    ーンのアライメントずれが、主走査方向の一方向にのみ
    生じるように設定されている場合に、 アライメントずれによりオーバーラップ容量が増加する
    側のスイッチング素子におけるオーバーラップ面積の副
    走査方向の長さに対して、アライメントずれによりオー
    バーラップ容量が減少する側のスイッチング素子におけ
    るオーバーラップ面積の副走査方向の長さを長く形成し
    たこと を特徴とするイメージセンサ。
  6. 【請求項６】第１のスイッチング素子におけるオーバー
    ラップ容量より第２のスイッチング素子におけるオーバ
    ーラップ容量を大きく形成し、 ゲート電極の主走査方向の長さをＬとし、ソース電極及
    びドレイン電極の副走査方向の長さをＷとしたとき、第
    １のスイッチング素子におけるＷ／Ｌを９とすると、第
    ２のスイッチング素子におけるＷ／Ｌを１２〜１５とし
    たことを特徴とする請求項５記載のイメージセンサ。
  7. 【請求項７】光電変換を行う受光素子と、前記受光素子
    に蓄積された光電荷を転送する第１のスイッチング素子
    と、転送された電荷による電位変化を出力として読み取
    る読取手段と、前記転送後に前記受光素子に残留する電
    荷をリセットする第２のスイッチング素子とを有し、 前記第１のスイッチング素子及び前記第２のスイッチン
    グ素子がゲート電極，ソース電極，ドレイン電極を具備
    し、アライメントずれによって生じる前記第１のスイッチン
    グ素子における電荷転送時のフィードスルー電圧及び前
    記第２のスイッチング素子におけるリセット時のフィー
    ドスルー電圧による前記出力のオフセットに対して、 前記第２のスイッチング素子のソース電極に前記オフセ
    ットを補償する電位を供給する ことを特徴とするイメー
    ジセンサ。
  8. 【請求項８】前記第２のスイッチング素子におけるリセ
    ット時のフィードスルー電圧が前記第１のスイッチング
    素子における電荷転送時のフィードスルー電圧に対して
    小さくなっている場合、 前記 第２のスイッチング素子のソース電極に供給される
    電位をグランド電位より低くしたことを特徴とする請求
    項７記載のイメージセンサ。
  9. 【請求項９】前記第２のスイッチング素子におけるリセ
    ット時のフィードスルー電圧が前記第１のスイッチング
    素子における電荷転送時のフィードスルー電圧に対して
    大きくなっている場合、 前記 第２のスイッチング素子のソース電極に供給される
    電位をグランド電位より高くしたことを特徴とする請求
    項７記載のイメージセンサ。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW344901B (en) * 1995-02-15 1998-11-11 Handotai Energy Kenkyusho Kk Active matrix display device
TW345654B (en) 1995-02-15 1998-11-21 Handotai Energy Kenkyusho Kk Active matrix display device
US5625210A (en) * 1995-04-13 1997-04-29 Eastman Kodak Company Active pixel sensor integrated with a pinned photodiode
US6515285B1 (en) 1995-10-24 2003-02-04 Lockheed-Martin Ir Imaging Systems, Inc. Method and apparatus for compensating a radiation sensor for ambient temperature variations
KR100234402B1 (ko) * 1996-01-19 1999-12-15 윤종용 액정 표시 장치의 구동 방법 및 장치
US6274869B1 (en) 1996-06-28 2001-08-14 Lockheed-Martin Ir Imaging Systems, Inc. Digital offset corrector
US6249002B1 (en) 1996-08-30 2001-06-19 Lockheed-Martin Ir Imaging Systems, Inc. Bolometric focal plane array
US6791610B1 (en) 1996-10-24 2004-09-14 Lockheed Martin Ir Imaging Systems, Inc. Uncooled focal plane array sensor
US6297070B1 (en) 1996-12-20 2001-10-02 Eastman Kodak Company Active pixel sensor integrated with a pinned photodiode
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
JP4200545B2 (ja) * 1998-06-08 2008-12-24 ソニー株式会社 固体撮像素子およびその駆動方法、並びにカメラシステム
WO2001084118A2 (en) 2000-05-01 2001-11-08 Bae Systems Information And Electronic Systems Integration Inc. Methods and apparatus for compensating a radiation sensor for temperature variations of the sensor
GB0020631D0 (en) * 2000-08-22 2000-10-11 Koninkl Philips Electronics Nv Liquid crystal displays
KR100383920B1 (ko) * 2000-09-01 2003-05-14 엘지.필립스 엘시디 주식회사 박막트랜지스터형 광센서
US7030378B2 (en) * 2003-08-05 2006-04-18 Bae Systems Information And Electronic Systems Integration, Inc. Real-time radiation sensor calibration
JP5771079B2 (ja) * 2010-07-01 2015-08-26 株式会社半導体エネルギー研究所 撮像装置
JP6459271B2 (ja) * 2014-07-23 2019-01-30 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサ及びその駆動方法
CN118763088A (zh) * 2019-05-22 2024-10-11 群创光电股份有限公司 放射线感测装置
CN113867062B (zh) * 2021-12-02 2022-04-01 惠科股份有限公司 阵列基板、显示面板及显示器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61255176A (ja) * 1985-05-08 1986-11-12 Fuji Photo Film Co Ltd 蓄積型イメ−ジセンサ−
JP2874131B2 (ja) * 1987-06-26 1999-03-24 キヤノン株式会社 イメージセンサの駆動方法
US5196912A (en) * 1988-10-28 1993-03-23 Casio Computer Co., Ltd. Thin film transistor having memory function and method for using thin film transistor as memory element
JP2660046B2 (ja) * 1989-03-31 1997-10-08 株式会社東芝 イメージセンサ
JPH0785568B2 (ja) * 1989-04-05 1995-09-13 富士ゼロックス株式会社 密着型イメージセンサ装置
US5196721A (en) * 1989-10-03 1993-03-23 Fuji Xerox Co., Ltd. Image reading device
JPH0423470A (ja) * 1990-05-18 1992-01-27 Fuji Xerox Co Ltd イメージセンサ

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