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JP2663402B2 - Ｃｍｏｓ集積回路デバイスの製造方法 - Google Patents

Ｃｍｏｓ集積回路デバイスの製造方法

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JP2663402B2
JP2663402B2 JP63234681A JP23468188A JP2663402B2 JP 2663402 B2 JP2663402 B2 JP 2663402B2 JP 63234681 A JP63234681 A JP 63234681A JP 23468188 A JP23468188 A JP 23468188A JP 2663402 B2 JP2663402 B2 JP 2663402B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、CMOS（Complementary metal−oxide−semi
conductor）集積回路デバイスの製造に関するものであ
る。
従来の技術 COMS集積回路デバイスの製造には多くの工程がある
が、その中で最も決定的なのは、恐らく、マスクを形成
するために使用される種々のホトリソグラフィ作業であ
る。マスクは、ドーパントとして使用されるイオンを半
導体（通常、シリコン）に導入し、基板の電子構造を決
定し、最終製品であるデバイスに所望の電子特性を付与
するための複数の打込み工程を局所化するように機能す
る。この作業は、一般にマスク工程と呼ばれる。製造の
際に一貫した目的は、マスク工程の数を減らしてプロセ
スを単純化し、これによって、製造歩留りを大きくし、
費用を少なくすることである。
発明が解決しようとする課題 本発明は、従来の方法よりマスク工程が少ない工程
で、従来と同様なデバイスを製造することのできるCMOS
集積回路デバイスの製造方法を提供するものである。
課題を解決するための手段 そのため、本発明では、マスク工程の数を減少させる
ために、基板にドーパントとしてドナー及びアクセプタ
のイオンを導入するためにマスクを付ける必要のない全
体的、すなわち、非選択的打込み工程をより多く利用す
る。そのような非選択的打込み工程は、後段の選択的打
込み工程を適切に限定することによって、ある段階で
は、選択的、すなわち、マスクのある打込みと実効的に
置き換えることができることが分かった。
実施例 第１図は、単結晶シリコンウェハを図示している。こ
のウェハ内には、後段のダイシングによって別々のチッ
プになる多数の集積回路が並列的に形成されている。そ
して、そのチップの各々は、１つもしくは複数のMOS集
積回路デバイスを含む。特に鉛直方向でサイズが小さい
ので、一定の比率で図面を示すことはできない。
基板10をその一番上の表面、すなわち、活性面に沿っ
て図示した。その基板10は、Ｎ形導電性の第１のウェル
12と、それと隣接する導電性が反対のすなわちＰ形の第
２のウェル14とを有している。また、PN接合と表面の交
差点には、その表面の上にフィールド酸化物層18があ
る。フィールド酸化物とシリコン基板との間の界面に
は、通常、局部的に強くドープされたＮ形層19とＰ形層
20があり、各々、チャネルストップとして働く。
ウェルの深さは、通常、数ミクロン、例えば、３から
４ミクロンであり、幅は広範囲に変えられる。１つのト
ランジスタだけを収容するサイズのウェルもあり、数10
個のトランジスタを含むサイズのウェルもある。図示し
た本実施例では、ウェルは、各々、１つのトランジスタ
のみを含むサイズで示されている。
このような２個のウェルを有する基板を形成する方法
として公知のものはいろいろあるが、本発明ではそのう
ちのどの１つを選んでもいい。ある技術では、シリコン
基板から出発し、その表面の１つに軽くドープされたエ
ピタキシャル層を成長させ、その後、まず、ある形のド
ーパントを選択的に注入して第１のウェルを形成し、次
いでこの注入した領域をマスクした後、再度、反対の形
のドーパントを注入して、第２のウェルを形成する。
この技術によって、最も正確に各ウェルのドーピング
の濃度を制御することができるので、この技術は一般に
現在の技術の状態では好ましい。通常、これらのウェル
のドーピング濃度は、一立方センチメートルにつき約10
16から1017イオンの範囲にある。
他には、ウェルの１つにとって望ましいドーピング濃
度の基板を用意し、次に選択的にイオン打込みを行い、
第１のウェルで局所的に限定された第２のウェルを形成
する方法がある。この方法には、マスク工程を１つ減ら
すという利点があるが、最初の基板をドープするのに使
用した反対の形のドーパントによる高い背景濃度を打ち
消す必要があるので、第２のウェルでのドーピングレベ
ルの制御が難しくなる。
また、２つのウェルを有する基板を製造した後、チャ
ネルストップとフィールド酸化物を公知の方法のいずれ
かで形成することができる。その方法には、一般に、別
々に選択打込みを行って、２つのチャネルストップを各
々形成し、続いて、局所的な酸化工程を実施することが
含まれる。
上記の２つのウェルを有する構造を形成した後、基板
10の活性面全体にＰ形不純物を全体的に、すなわち、非
選択的に打込む。これは、主に、各ウェルに形成される
べきMOSトランジスタの閾値電圧を決定するのに役立
つ。従来、この目的のために通常は選択打込みを実施
し、各ウェルの閾値電圧を必要に応じて別々に設定して
いた。本発明では、アクセプタイオンの全体的な打込み
を実施し、後段の打込みで適切な調節をする。典型例と
しては、弗化硼素をソースとして使用して、約50,000電
子ボルトの加速電圧で、１平方センチメートル当たりの
硼素イオンが1012の比較的少ないドーズ量で打込んで、
浅いＰ形層を形成する。この層は、第２図に破線22によ
って示されている。図面を不必要に複雑にしないよう
に、後で参照する第２図から第７図には、第１図に図示
したチャネルストップ19、20を図示していない。しか
し、このチャネルストップは、第８図に図示されている
ように最後までフィールド酸化物領域18の下にある。
次に、その活性面を適当なマスク材料、例えば、ホト
レジストの層で被覆し、従来の方法で、ホトリソグラフ
ィ手段によりパターニングし、Ｎウェルを選択的に露出
させる。続いて、通常、ドナー例えば燐を約75,000電子
ボルトの加速電圧で１平方センチメートル当たり約1012
イオンのドーズ量でＮ形の打込みを行う。これによっ
て、第３図に一点鎖線24によって図示されている燐が豊
富な層が形成される。この層は、Ｎ形ウェル12内で層22
の下にある。この打込みは、このウェルに形成されるＰ
チャネルトランジスタパンチスルー電圧を制御するのに
使用される。また、Ｐ形ウェル14の上にあるマスク部分
25を図示した。打込み後、マスク25を除去する。
硼素の豊富な層22と燐の豊富な層24は、その効果が表
面に限定されており、導電の形よりもむしろ導電率に影
響を与えるので、図面を不必要に複雑にしないように、
第４図以降では図示していない。
この段階では、従来の方法で、基板の活性面上にゲー
ト酸化物を形成するのが便利である。すなわち、ウェハ
を酸化雰囲気下で適切な時間、加熱して、通常150から1
75オングストロームの所望の厚さで酸化物を形成する。
この厚さは一般に薄いので、後のイオン打込みの際邪魔
になることはない。次いで、ゲート酸化物の上にゲート
電極として使用するのに適当な材料の層を堆積させる。
典型例としては、この層は、Ｎ形の導電性になるように
ドープされたポリシリコンか、もしくは下層のＮ形にド
ープされたポリシリコンと上層のシリサイド（例えばチ
タンシリサイドもしくはタンタルシリサイド等）の複合
材料からなり、この層の高い導電性を確保している。次
に、この層を適切にパターニングして、ウェル上にゲー
ト電極26、28として適当な部分を分離させて残す。従っ
て、第４図に図示したように、ゲート酸化物層30上にあ
るゲート電極26、28が形成される。
ゲート電極を形成した後、約50,000電子ボルトの加速
電圧でドナーイオン、例えば、燐を、１平方センチメー
トル当たり約1013イオンのドーズ量で全体に打込む。こ
の層は、Ｐ形ウェル内に形成されるべきＮチャネルデバ
イスに所望のLDD効果（弱くドープされたドレイン効
果）を与え、そしてまた、Ｎ形ウェル内に、究極的には
Ｐチャネルトランジスタ用のソース／ドレイン・ハロー
領域（「ハロー」：“halo"＝かさ＜暈＞）を形成する
ドープ変領域を与えるようになっている。
次に、ゲート電極の各側端部に第５図に図示したよう
な誘電性スペーサ32を形成するのが望ましい。このスペ
ーサ32は、最終的には形成されるソース及びドレイン電
極からゲート電極を確実に分離し、また、続いて形成さ
れるソース及びドレイン領域がゲート電極の下までに確
実に広がらないようにしている。ソース及びドレイン領
域がゲート電極の下まで広がると、ゲート容量が増加
し、望ましくない。
従来の技術を利用しても、これらの誘電性スペーサを
形成することができる。典型例としては、スペーサの所
望の最大の幅に匹敵する厚さの適当なシリコン酸化物の
層を低い温度で各電極上に、各電極に倣うように堆積さ
せる。次いで、このシリコン層を水平方向より鉛直方向
に極めて速くエッチングするエッチング剤で異方性エッ
チングする。従って、各ゲート電極の一番上の表面の層
の部分が除去された後に、図示したように端部分32が残
る。典型的には、反応性イオンエッチング（RIE）を使
用して、所望の異方性エッチングを遂行する。
この時点で、第６図に示すように、マスク材料例え
ば、ホトレジストを再び堆積させ、これをパターニング
して、２つのウェルのうちの１つを選択的に被覆し、も
う１つを露出させる。図示したように、Ｐ形ウェルはホ
トレジストのマスク層35によって被覆されており、Ｎ形
ウェル12は、ゲート電極26とその誘電性スペーサ32によ
って被覆されている所を除くと、ほぼ露出されている。
上記のようにゲート酸化物層30は極めて薄いので、マス
ク効果はほとんどない。
続いて、２つの打込み工程を行う。その順序は重要で
はない。１つは、Ｎ形不純物、例えば、燐を１平方セン
チメートル当たり約1013イオンのドーズ量で、100,000
から120,000電子ボルトの加速電圧で打込み、参照番号3
8で示すように燐が深く打込まれた層を形成する。もう
１つは、弗化硼素を１平方センチメートル当たり約1013
硼素イオンのドーズ量で、約50,000電子ボルトの加速電
圧で打込み、参照番号36で示すように硼素が浅く打込ま
れた層を形成する。この層は、Ｎ形ウェルに形成される
Ｐ形チャネルMOSトランジスタのソース及びドレイン領
域を形成する。燐が打ち込まれた深い層は、公知の態様
で、結局は、ソース／ドレイン・ハロー領域を形成する
ことになるが、このハロー領域は、ソース領域及びドレ
イン領域の下にあり、第８図を参照して後で説明するよ
うに、ゲート電極の下にあるチャネル領域との界面でソ
ース領域とドレイン領域との間に広がる領域である。２
つの連続した打込みの後、マスク層35を除去する。
次に、Ｐ形ウェル14に形成すべきＮチャネルトランジ
スタのソース及びドレイン領域を形成しなければならな
い。これらの領域は、従来の方法で、Ｐチャネルトラン
ジスタのソース及びドレイン領域を形成したのと同様の
方法で形成することができる。この従来の方法は、Ｎ形
ウェル２をマスクし、Ｐ形ウェルを露出したままにし、
燐もしくは砒素等のＮ形イオンを打込み、ゲート電極28
とその誘電性スペーサ32によって被覆されていない、ゲ
ート電極の両側にそのようなイオンの打ち込まれた層を
形成する。
上記のような選択打込みを絡むマスク工程の必要性を
解消するために、本発明の好ましい実施態様では、差動
的な酸化物成長技術を利用する。この技術は、所与の露
出部に対して、基板が強くドープされていればいるほ
ど、熱酸化物が速く成長し、より厚くなるという公知の
事実に基づくものである。従って、第６図に示した段階
の終了後の形態でウェハを酸化雰囲気中にさらすと、Ｎ
形ウェル12のシリコンが露出した部分の表面の酸化物
は、Ｐ形ウェル14のシリコンが露出された部分の酸化物
より厚く成長する。
その結果、酸化雰囲気下でウェハを適当に加熱するこ
とによって、Ｎ形ウェルの露出されたシリコンの上に厚
さが約700オングストロームの酸化物層40が成長し、Ｐ
形ウェルの露出されたシリコンの上に厚さが約200オン
グストロームしかない層42が成長する。水蒸気を除去す
るために水中でバプリングした酸素の雰囲気下で900℃
で約１時間の間ウェハを加熱すると、上記のような結果
が得られる。
その後、いかなるマスク過程も必要とせず、砒素を１
平方センチメートル当たり約1013イオンのドーズ量で、
約60,000電子ボルトの加速電圧で打込むと、比較的薄い
酸化物層42は十分に貫通するが、Ｎ形ウェル上を覆う厚
い酸化物層40によって阻止される。従って、第７図に示
すように、ゲート電極28の両側の基板内に一点鎖線44に
よって表される砒素が打込まれた層が形成される。
続いて、ウェハを適当な温度に加熱して、打ち込まれ
たイオンを活性化する。従って、イオンは、そのイオン
が位置する場所の導電性の型に影響することができる。
第８図には、その結果得られる構造が示される。閾値電
圧及びパンチスルーに影響を与えるために初期に打ち込
まれた層は、典型的には、ソース及びドレイン領域にお
ける導電性の形（タイプ）に影響する限り、後段でより
多いドーズ量で打ち込まれたイオンによって過剰補償さ
れるが、所望の態様ではゲート電極・ゲート酸化物の界
面の特性に影響しない。
第８図に示されるように、Ｎ形ウェル12に設けられる
Ｐチャネルトランジスタは、強くドープされたＰ形ソー
ス及びドレイン領域101,102を備え、これらの領域は、
第６図に示された硼素打込みステップによって与えられ
る。これらのソース領域及びドレイン領域に関連する
（組み合っている）ハロー領域103,104は、第６図に示
された燐打込みの補償効果によって弱く（less heavil
y）Ｐ形にドープされている。ゲート電極26の下にある
のは、第２図に示される最初の硼素打込みによって形成
された薄いＰ形表面層106を備えたチャネル領域であ
る。この打込みのために、そして、ゲート電極がゲート
酸化物との界面にＮ形ポリシリコンを含むために、Ｎ形
ウェルに形成されるトランジスタは、埋込みチャネル式
Ｐ形トランジスタとして説明されるタイプのトランジス
タになっている。このチャネル領域は、また、より深い
ところでより強くドープされたＮ形層（図示せず）を含
むことにもなるが、このＮ形層は、パンチスルー保護を
与えるために第３図を参照して説明した燐打込みによっ
て生成される。
Ｐ形ウェル14に形成されるＮチャネルトランジスタ
は、強くドープされたＮ形ソース及びドレイン領域110,
112を備え、これらの領域は、第７図に示した砒素打込
みにより生成される。これらのソース領域及びドレイン
領域に関連するハロー領域114,115は、弱くドープされ
たＮ形領域であり、電極28の側端部にスペーサを形成す
る前に、第４図に示した燐打込みを行った結果生じる。
Ｎ形トランジスタのソース及びドレイン領域を形成す
るのに用いられる全面的なドナー打込みが後続する差動
式酸化物成長技術に代えて、第６図を参照して説明した
二重打込み技術を適用すると、Ｎ形トランジスタのハロ
ー領域を形成するために、第４図を参照して説明した全
面的なドナー打込みを行う必要がない。反対に、この全
面的な打込み工程（ステップ）をそのまま実施した場合
は、Ｎ形トランジスタ内にハロー領域を形成するため
に、後段でアクセプタ打込みを行う必要がない。
ソース及びドレイン領域へのソース及びドレイン電極
とそのような電極を接続するためのメタライズ層は、従
来の方法で形成されるので、その説明は省略する。
上記の実施例は、本発明の一般的な原理を示す１例に
過ぎず、本発明の精神及び範囲内では当業者が様々に変
更することができるのはもちろんである。特に、挙げら
れた数値、材料の選択、工程の順序は、上記の原理と矛
盾しないならば、変更できる。
さらに、前述のように、いずれか１つのウェル内に１
つ以上のトランジスタを形成するのは、本発明に矛盾し
ない。
【図面の簡単な説明】
第１図から第８図は、本発明の１実施例によるCMOS集積
回路デバイスの製造の連続した工程にあるシリコンウェ
ハの１部分の断面図である。 （主な参照番号） 10……基板、12……Ｎ型ウェル 14……Ｐ型ウェル、15……PN接合 18……フィールド酸化物層 19……Ｎ形層、20……Ｐ形層 22……砒素が豊富な層 24……燐が豊富な層 25……マスク、26、28……ゲート電極 30……ゲート酸化物層 32……誘電性スペーサ 35……マスク、40、42……酸化物層 44……砒素が打ち込まれた層 101……ソース領域、102……ドレイン領域 103,104;114,115……ソース／ドレイン・ハロー領域 110……ソース領域、111……ドレイン領域
フロントページの続き (72)発明者 フランク ランドルフ ブライアント アメリカ合衆国 テキサス デントン クレストウッド 2125 (56)参考文献 特開 昭59−32163（ＪＰ，Ａ) 特開 昭53−77876（ＪＰ，Ａ) 特開 昭59−23562（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】Ｎチャネルトランジスタ及びＰチャネルト
    ランジスタを備えたCMOS集積回路デバイスの製造方法に
    おいて、 Ｎチャネルトランジスタ及びＰチャネルトランジスタが
    それぞれ形成されるべきＰ形ウェル（14）及びＮ形ウェ
    ル（12）が活性面に連続して設けられたシリコンウェハ
    （10）を用意するステップ、 形成されるべきトランジスタの閾値電圧を設定するため
    に、このウェハの活性面に比較的浅くアクセプタイオン
    を全面的に打込むステップ、 Ｎ形ウェル（12）に形成されるべきＰチャネルトランジ
    スタのパンチスルー保護を与えるために、前記Ｎ形ウェ
    ルにドナーイオンを比較的深く選択的に打込むステッ
    プ、 前記ウェルの活性面上にゲート酸化物層（30）を形成す
    るステップ、 前記Ｐ形ウェル及びＮ形ウェル内のゲート酸化物層の上
    に、ゲート電極（28,26）を別々に形成するステップ、 軽くドープされたＮチャネルトランジスタ用ソース／ド
    レイン領域（114,115）を形成するのに、且つ、Ｐチャ
    ネルトランジスタ用ソース／ドレイン・ハロー領域（10
    3,104）が形成されるべきＮウェル内のドープ化領域を
    用意するのに利用されるように、前記ウェハにドナーイ
    オンを全面的に打込むステップ、 前記ゲート電極（28,26）の端縁に誘電性スペーサ（3
    2）を形成するステップ、 前記Ｎ形ウェル（12）に、Ｐチャネルトランジスタ用の
    ソース／ドレイン領域（101,102）及び関連するハロー
    領域（103,104）を形成するのに必要な加速電圧及びド
    ーズ量で、ドナー及びアクセプタの両方のイオンを選択
    的に打込むステップ、 より強くドープされたシリコンにおいては酸化物がより
    速く成長することによって生じる差動的な酸化物成長技
    術により、前記Ｐ形ウェルの上よりも前記Ｎ形ウェルの
    上により厚く酸化物層を形成するステップ、並びに、 Ｎチャネルトランジスタのソース／ドレイン領域（110,
    112）を形成するために、ドナーイオンを全面的に打込
    んで、前記軽くドープされたＰ形ウェル上酸化物層を選
    択的に貫通させるようにするステップ から成ることを特徴とするCMOS集積回路デバイスの製造
    方法。
  2. 【請求項２】前記ゲート電極（28,26）の各々は、前記
    ゲート酸化物層との界面にドナーがドープされたポリシ
    リコンを含むことを特徴とする請求項１に記載の製造方
    法。
  3. 【請求項３】Ｎチャネルトランジスタ及びＰチャネルト
    ランジスタを備えたCMOS集積回路デバイスの製造方法に
    おいて、 Ｎチャネルトランジスタ及びＰチャネルトランジスタが
    それぞれ形成されるべきＰ形ウェル（14）及びＮ形ウェ
    ル（12）が活性面に連続して設けられたシリコンウェハ
    （10）を用意するステップ、 形成されるべきトランジスタの閾値電圧を設定するため
    に、このウェハの活性面に比較的浅くアクセプタイオン
    を全面的に打込むステップ、 Ｎ形ウェル（12）に形成されるべきＰチャネルトランジ
    スタのパンチスルー保護を与えるために、前記Ｎ形ウェ
    ルにドナーイオンを比較的深く選択的に打込むステッ
    プ、 前記ウェルの活性面上にゲート酸化物層（30）を形成す
    るステップ、 前記Ｐ形ウェル及びＮ形ウェル内のゲート酸化物層の上
    に、ゲート電極（28,26）を別々に形成するステップ、 軽くドープされたＮチャネルトランジスタ用ソース／ド
    レイン領域（114,115）を形成するのに、且つ、Ｐチャ
    ネルトランジスタ用ソース／ドレイン・ハロー領域（10
    3,104）が形成されるべきＮウェル内のドープ化領域を
    用意するのに利用されるように、前記ウェハにドナーイ
    オンを全面的に打込むステップ、 前記ゲート電極（28,26）の端縁に誘電性スペーサ（3
    2）を形成するステップ、 前記Ｎ形ウェル（12）に、Ｐチャネルトランジスタ用の
    ソース／ドレイン領域（101,102）及び関連するハロー
    領域（103,104）を形成するのに必要な加速電圧及びド
    ーズ量で、ドナー及びアクセプタの両方のイオンを選択
    的に打込むステップ、並びに、 前記Ｐ形ウェル（14）に、Ｎチャネルトランジスタ用の
    ソース／ドレイン領域（110,112）を形成するのに必要
    な加速電圧及びドーズ量で、ドナーイオンを選択的に打
    込むステップ から成ることを特徴とするCMOS集積回路デバイスの製造
    方法。
  4. 【請求項４】Ｎチャネルトランジスタ及びＰチャネルト
    ランジスタを備えたCMOS集積回路デバイスの製造方法に
    おいて、 Ｎチャネルトランジスタ及びＰチャネルトランジスタが
    それぞれ形成されるべきＰ形ウェル（14）及びＮ形ウェ
    ル（12）が活性面に連続して設けられたシリコンウェハ
    （10）を用意するステップ、 形成されるべきトランジスタの閾値電圧を設定するため
    に、このウェハの活性面に比較的浅くアクセプタイオン
    を全面的に打込むステップ、 Ｎ形ウェル（12）に形成されるべきＰチャネルトランジ
    スタのパンチスルー保護を与えるために、前記Ｎ形ウェ
    ルにドナーイオンを比較的深く選択的に打込むステッ
    プ、 前記ウェルの活性面上にゲート酸化物層（30）を形成す
    るステップ、 前記Ｐ形ウェル及びＮ形ウェル内のゲート酸化物層の上
    に、ゲート電極（28,26）を別々に形成するステップ、 軽くドープされたＮチャネルトランジスタ用ソース／ド
    レイン領域（114,115）を形成するのに、且つ、Ｐチャ
    ネルトランジスタ用ソース／ドレイン・ハロー領域（10
    3,104）が形成されるべきＮウェル内のドープ化領域を
    用意するのに利用されるように、前記ウェハにドナーイ
    オンを全面的に打込むステップ、 前記ゲート電極（28,26）の端縁に誘電性スペーサ（3
    2）を形成するステップ、 前記Ｎ形ウェル（12）に、Ｐチャネルトランジスタ用の
    ソース／ドレイン領域（101,102）及び関連するハロー
    領域（103,104）を形成するのに必要な加速電圧及びド
    ーズ量で、ドナー及びアクセプタの両方のイオンを選択
    的に打込むステップ、並びに、 前記Ｐ形ウェル（14）に、Ｎチャネルトランジスタ用の
    ソース／ドレイン領域（110,112）及び関連するハロー
    領域（114,115）を形成するのに必要な加速電圧及びド
    ーズ量で、ドナー及びアクセプタの両方のイオンを選択
    的に打込むステップ から成ることを特徴とするCMOS集積回路デバイスの製造
    方法。
  5. 【請求項５】前記ゲート電極（28,26）の各々は、前記
    ゲート酸化物層との界面にドナーがドープされたシリコ
    ン層を含むことを特徴とする請求項３又は４に記載の製
    造方法。
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