JPH04252032A - Ｎウエルスチーム酸化工程を省略し、ブランケットｐウエル打ち込み工程によりシリコン基板上にｎウエルおよびｐウエルを形成させる方法 - Google Patents
Ｎウエルスチーム酸化工程を省略し、ブランケットｐウエル打ち込み工程によりシリコン基板上にｎウエルおよびｐウエルを形成させる方法Info
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- JPH04252032A JPH04252032A JP14423391A JP14423391A JPH04252032A JP H04252032 A JPH04252032 A JP H04252032A JP 14423391 A JP14423391 A JP 14423391A JP 14423391 A JP14423391 A JP 14423391A JP H04252032 A JPH04252032 A JP H04252032A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H—ELECTRICITY
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- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン基板上に多層
半導体回路デバイスを形成させるための製造方法に関す
るものである。さらに詳しくは、本発明は一つのシリコ
ン基板面にＮウエルとＰウエルを形成させることから始
めるＣＭＯＳ方法に関するものである。
半導体回路デバイスを形成させるための製造方法に関す
るものである。さらに詳しくは、本発明は一つのシリコ
ン基板面にＮウエルとＰウエルを形成させることから始
めるＣＭＯＳ方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ集積回路デバイスは”半導体”デ
バイスと呼ばれることが多いが、このようなデバイスは
電気導電性、非導電性もしくは半導電性のいずれかの各
種材料から作られる。半導体材料として最も普通に使用
されるシリコンは、シリコンよりも電子が一個少ないボ
ロンのような元素でドープするか、またはシリコンより
も電子が一個多いリンまたはヒ素のような元素でドープ
すると導電性になる。ボロンドーピングの場合、電子”
ホール”は電荷キャリアになり、ドープされたシリコン
は正（ｐｏｓｉｔｉｖｅ）またはＰ−形シリコンと呼ば
れる。リンまたはヒ素によるドーピングの場合には、追
加の電子が電荷キャリアになり、ドープされたシリコン
は負（ｎｅｇａｔｉｖｅ）またはＮ−形シリコンと呼ば
れる。シリコンは単結晶または多結晶形のいずれかで用
いられる。多結晶シリコンは以後”ポリシリコン”また
は単に”ポリ”と呼称する。初期のＭＯＳデバイスは、
トランジスタゲートとして使用する金属、トランジスタ
チャネルとして使用する半導体材料、および該ゲートと
基板間の誘電体として使用する酸化物から製造された。 しかし最近では、殆どのＭＯＳトランジスタは導電的に
ドーピングしたポリシリコン膜をゲート材料として使用
して作る。シリコン窒化物のような他の誘電体も標準酸
化物誘電体の代わりに利用できる。
バイスと呼ばれることが多いが、このようなデバイスは
電気導電性、非導電性もしくは半導電性のいずれかの各
種材料から作られる。半導体材料として最も普通に使用
されるシリコンは、シリコンよりも電子が一個少ないボ
ロンのような元素でドープするか、またはシリコンより
も電子が一個多いリンまたはヒ素のような元素でドープ
すると導電性になる。ボロンドーピングの場合、電子”
ホール”は電荷キャリアになり、ドープされたシリコン
は正（ｐｏｓｉｔｉｖｅ）またはＰ−形シリコンと呼ば
れる。リンまたはヒ素によるドーピングの場合には、追
加の電子が電荷キャリアになり、ドープされたシリコン
は負（ｎｅｇａｔｉｖｅ）またはＮ−形シリコンと呼ば
れる。シリコンは単結晶または多結晶形のいずれかで用
いられる。多結晶シリコンは以後”ポリシリコン”また
は単に”ポリ”と呼称する。初期のＭＯＳデバイスは、
トランジスタゲートとして使用する金属、トランジスタ
チャネルとして使用する半導体材料、および該ゲートと
基板間の誘電体として使用する酸化物から製造された。 しかし最近では、殆どのＭＯＳトランジスタは導電的に
ドーピングしたポリシリコン膜をゲート材料として使用
して作る。シリコン窒化物のような他の誘電体も標準酸
化物誘電体の代わりに利用できる。
【０００３】ＣＭＯＳ回路はＮ形およびＰ形トランジス
タの両方を利用し、両者はコンプリメンタリ態様で機能
する。ＣＭＯＳ製造方法では、シリコンウエーハをフォ
トマスク工程、材料被着工程、酸化工程、窒化工程、イ
オン打ち込み工程、拡散およびエッチング工程を包含す
る定まった一連の工程に処して最終製品に仕上げる。通
常は、先ずシリコン基板面にＮウエルおよびＰウエルを
形成させることから始める。
タの両方を利用し、両者はコンプリメンタリ態様で機能
する。ＣＭＯＳ製造方法では、シリコンウエーハをフォ
トマスク工程、材料被着工程、酸化工程、窒化工程、イ
オン打ち込み工程、拡散およびエッチング工程を包含す
る定まった一連の工程に処して最終製品に仕上げる。通
常は、先ずシリコン基板面にＮウエルおよびＰウエルを
形成させることから始める。
【０００４】図１乃至図９は従来のＮウエルおよびＰウ
エル形成方法の説明図である。
エル形成方法の説明図である。
【０００５】図１は、パッド酸化膜１１を、軽くドープ
したＰ形シリコン基板１２面に熱生成させたことを示す
説明図である。
したＰ形シリコン基板１２面に熱生成させたことを示す
説明図である。
【０００６】図２は、シリコン窒化膜１３を該パッド酸
化膜１４上に被着したことを示す説明図である。
化膜１４上に被着したことを示す説明図である。
【０００７】図３は、該基板面に予定されるＰウエル領
域をフォトレジスト膜１４でマスクしたことを示す説明
図である。
域をフォトレジスト膜１４でマスクしたことを示す説明
図である。
【０００８】図４は、該ウエーハを窒化膜エッチングに
より、フォトレジスト膜１４の直下に位置していないシ
リコン窒化膜１３の部分を除去することを示す説明図で
ある。窒化膜が除去された領域は、予定されるＮウエル
領域に該当する。次いでリン打ち込みによりＮウエル領
域１５を作る（図４では、その一部だけを図示してある
。）。
より、フォトレジスト膜１４の直下に位置していないシ
リコン窒化膜１３の部分を除去することを示す説明図で
ある。窒化膜が除去された領域は、予定されるＮウエル
領域に該当する。次いでリン打ち込みによりＮウエル領
域１５を作る（図４では、その一部だけを図示してある
。）。
【０００９】図５は、フォトレジスト除去工程に引き続
いてのスチーム酸化によりＮウエル領域にシリコン酸化
物マスキング膜１６が生成したことを示す説明図である
。ここでは、該スチーム−ウエル酸化はＮウエル領域１
５だけを開孔することに注目すべきである。通常、ウエ
ーハ面の該Ｎウエル埋込領域パターンは次のフォトマス
クの配列用に使用する。スチーム酸化工程中に、Ｎウエ
ル領域１５中のリン原子は該基板１５の内部にやや深く
、かつ窒化膜１３の隆起したエッジ部分の下部に拡散す
る。
いてのスチーム酸化によりＮウエル領域にシリコン酸化
物マスキング膜１６が生成したことを示す説明図である
。ここでは、該スチーム−ウエル酸化はＮウエル領域１
５だけを開孔することに注目すべきである。通常、ウエ
ーハ面の該Ｎウエル埋込領域パターンは次のフォトマス
クの配列用に使用する。スチーム酸化工程中に、Ｎウエ
ル領域１５中のリン原子は該基板１５の内部にやや深く
、かつ窒化膜１３の隆起したエッジ部分の下部に拡散す
る。
【００１０】図６は、ウエーハにボロンを打ち込みＰウ
エル領域１７を作ることを示す説明図である（図６では
、その一部のみを示す）。該シリコン酸化物マスキング
膜１６はボロン原子がＮウエル領域１５中に浸透するの
を防止する。図４に示したリン打ち込みおよび図６に示
したボロン打ち込みの両方がパッド酸化膜１１を通して
行なわれることに注目すべきである。酸化膜を通しての
打ち込みは、打ち込み原子の一部を偏向させる傾向があ
り、そのために単結晶シリコン膜面に直接打ち込む場合
に起こるチャネリング傾向が排除される。チャネリング
は、高エネルギー粒子が格子中に入ると規則正しく配列
しているシリコン原子の層間を通過してしまう傾向であ
る。ボロン原子のような小さな粒子はチャネリングし易
い。シリコン酸化膜中の分子は一層多様な配列をしてい
るので、該膜は打ち込まれた粒子をランダムに偏向する
傾向があり、このために極く少量の粒子だけをチャネリ
ングさせるに過ぎない。
エル領域１７を作ることを示す説明図である（図６では
、その一部のみを示す）。該シリコン酸化物マスキング
膜１６はボロン原子がＮウエル領域１５中に浸透するの
を防止する。図４に示したリン打ち込みおよび図６に示
したボロン打ち込みの両方がパッド酸化膜１１を通して
行なわれることに注目すべきである。酸化膜を通しての
打ち込みは、打ち込み原子の一部を偏向させる傾向があ
り、そのために単結晶シリコン膜面に直接打ち込む場合
に起こるチャネリング傾向が排除される。チャネリング
は、高エネルギー粒子が格子中に入ると規則正しく配列
しているシリコン原子の層間を通過してしまう傾向であ
る。ボロン原子のような小さな粒子はチャネリングし易
い。シリコン酸化膜中の分子は一層多様な配列をしてい
るので、該膜は打ち込まれた粒子をランダムに偏向する
傾向があり、このために極く少量の粒子だけをチャネリ
ングさせるに過ぎない。
【００１１】図７は、パッド酸化膜１１およびマスキン
グ酸化膜１６が酸化物第一エッチングにより除去されて
おり、かつ高温拡散工程によりＮウエル領域１５中のリ
ン原子およびＰウエル領域中のボロン原子が熱拡散され
て、各領域の深さが増加していることを示している。該
拡散工程中に、Ｎウエル領域１５およびＰウエル領域１
７の頂部に熱生成酸化膜１８が形成される。
グ酸化膜１６が酸化物第一エッチングにより除去されて
おり、かつ高温拡散工程によりＮウエル領域１５中のリ
ン原子およびＰウエル領域中のボロン原子が熱拡散され
て、各領域の深さが増加していることを示している。該
拡散工程中に、Ｎウエル領域１５およびＰウエル領域１
７の頂部に熱生成酸化膜１８が形成される。
【００１２】図８は、酸化物第２エッチングにより、熱
生成酸化膜１８が除去されたことを示す説明図である。
生成酸化膜１８が除去されたことを示す説明図である。
【００１３】図９は、ゲート酸化膜１９を、Ｎウエル領
域１５およびＰウエル領域１７の両面に生成させたこと
を示す説明図である。ＣＭＯＳ回路の完成には、当然乍
ら追加処理が必要である。
域１５およびＰウエル領域１７の両面に生成させたこと
を示す説明図である。ＣＭＯＳ回路の完成には、当然乍
ら追加処理が必要である。
【００１４】
【発明が解決しようとする課題】上記の方法は半導体工
業において広く実施されている。この方法に問題点があ
るとすれば、工程数が多いことである。工程数を減少さ
せ、集積密度を増加させ、製品歩留りを向上させること
ができれば半導体工業の競争力は高まるはずである。Ｃ
ＭＯＳ回路製造におけるＮウエルおよびＰウエル形成工
程において回路の品質を低下させずに工程数を減少させ
ることができれば半導体工業における一進歩になるはず
である。
業において広く実施されている。この方法に問題点があ
るとすれば、工程数が多いことである。工程数を減少さ
せ、集積密度を増加させ、製品歩留りを向上させること
ができれば半導体工業の競争力は高まるはずである。Ｃ
ＭＯＳ回路製造におけるＮウエルおよびＰウエル形成工
程において回路の品質を低下させずに工程数を減少させ
ることができれば半導体工業における一進歩になるはず
である。
【００１５】
【課題を解決するための手段】本発明は、シリコン基板
上にＮウエルおよびＰウエル領域を形成させる工程数を
著し低減できる方法を提供する。従来の方法と同様に、
本発明の改良方法においても基板上に熱酸化膜を生成さ
せることから始める。しかし、窒化物被着工程は省略で
きる。従来Ｎウエル領域頂部への厚い酸化膜マスクの形
成に必要なスチーム酸化工程も省略できる。ブランケッ
ト（マスクレス）ボロンＰウエル打ち込みを従来のスチ
ーム・酸化物・マスクＰウエル打ち込みに代える。ブラ
ンケットＰウエル打ち込み後、該Ｐウエル領域をフォト
レジストによりマスクし、該Ｎウエル領域をシリコンエ
ッチングにより開孔する。開孔工程は打ち込みボロン粒
子の大半を除去するばかりでなく、開孔埋込エッチング
端部を極めて明瞭な輪郭に仕上げる。明瞭な輪郭が形成
されるという該特徴は、引続くフォトマスクの配列が一
層正確になる結果、集積密度を向上させるという重要な
役目を果たす。このフォトレジストは、Ｎウエル打ち込
み中のマスクとして機能する。リンは比較的大きな原子
であるから、チャネリングは大した問題にはならない。
上にＮウエルおよびＰウエル領域を形成させる工程数を
著し低減できる方法を提供する。従来の方法と同様に、
本発明の改良方法においても基板上に熱酸化膜を生成さ
せることから始める。しかし、窒化物被着工程は省略で
きる。従来Ｎウエル領域頂部への厚い酸化膜マスクの形
成に必要なスチーム酸化工程も省略できる。ブランケッ
ト（マスクレス）ボロンＰウエル打ち込みを従来のスチ
ーム・酸化物・マスクＰウエル打ち込みに代える。ブラ
ンケットＰウエル打ち込み後、該Ｐウエル領域をフォト
レジストによりマスクし、該Ｎウエル領域をシリコンエ
ッチングにより開孔する。開孔工程は打ち込みボロン粒
子の大半を除去するばかりでなく、開孔埋込エッチング
端部を極めて明瞭な輪郭に仕上げる。明瞭な輪郭が形成
されるという該特徴は、引続くフォトマスクの配列が一
層正確になる結果、集積密度を向上させるという重要な
役目を果たす。このフォトレジストは、Ｎウエル打ち込
み中のマスクとして機能する。リンは比較的大きな原子
であるから、チャネリングは大した問題にはならない。
【００１６】本発明の新規なＮウエルおよびＰウエル形
成改良方法を採用することにより、製造コストの約５０
％が回路製造の該工程中で節約できる。
成改良方法を採用することにより、製造コストの約５０
％が回路製造の該工程中で節約できる。
【００１７】シリコン基板面にＮウエルおよびＰウエル
を形成する本発明の改良方法は、シリコン基板１２面に
二酸化シリコン膜１１を熱生成させることから始める。 従来の方法では、この熱酸化膜はパッド酸化膜として機
能し、引き続いて被着しスチーム酸化工程中でマスクと
して使用するシリコン窒化膜により基板１２へ伝達され
るはずの機械的ストレスを吸収する。図１は従来法およ
び本発明の改良法に共通した代表的第一工程を示す説明
図である。シリコン二酸化膜１１は本発明の方法ではス
トレス吸収膜としては使用しないが、このものはシリコ
ンインゴットを作る際にトラップされた酸素分子が熱工
程により表面に移動することによって生成する。表面か
らの酸素分市の放出はしばしばデヌード（ｄｅｎｕｄｉ
ｎｇ）法と呼称されており、完成回路中の半導体効率を
低減させるシリコンの欠陥部を減少させる傾向がある。 本発明の改良方法では、シリコン二酸化膜１１をデヌー
ド酸化膜と呼称する。
を形成する本発明の改良方法は、シリコン基板１２面に
二酸化シリコン膜１１を熱生成させることから始める。 従来の方法では、この熱酸化膜はパッド酸化膜として機
能し、引き続いて被着しスチーム酸化工程中でマスクと
して使用するシリコン窒化膜により基板１２へ伝達され
るはずの機械的ストレスを吸収する。図１は従来法およ
び本発明の改良法に共通した代表的第一工程を示す説明
図である。シリコン二酸化膜１１は本発明の方法ではス
トレス吸収膜としては使用しないが、このものはシリコ
ンインゴットを作る際にトラップされた酸素分子が熱工
程により表面に移動することによって生成する。表面か
らの酸素分市の放出はしばしばデヌード（ｄｅｎｕｄｉ
ｎｇ）法と呼称されており、完成回路中の半導体効率を
低減させるシリコンの欠陥部を減少させる傾向がある。 本発明の改良方法では、シリコン二酸化膜１１をデヌー
ド酸化膜と呼称する。
【００１８】図１０によれば、酸化膜被覆基板１２にボ
ロンのようなＰ形不純物をマスクレスで打ち込むと基板
１２にＰ形材料膜２１が形成される。ボロンは比較的小
さな原子なので、このデヌード酸化膜１１もまた該ボロ
ン原子のチャネリング傾向を低減させる。
ロンのようなＰ形不純物をマスクレスで打ち込むと基板
１２にＰ形材料膜２１が形成される。ボロンは比較的小
さな原子なので、このデヌード酸化膜１１もまた該ボロ
ン原子のチャネリング傾向を低減させる。
【００１９】図１１によれば、予定されるＰウエル領域
がフォトレジスト２２によりマスクされている。
がフォトレジスト２２によりマスクされている。
【００２０】図１２によれば、先ず該ウエーハを酸化物
エッチングに処してデヌード酸化膜１１の一部を除去し
、次いでシリコンエッチングを施してフォトレジスト２
２の直下に位置しない基板部分を初期レベルから約１０
００オングストローム程度だけ掘下げて埋込を設ける。 好ましいエッチング方法はその場での２段プラズマエッ
チングであるが、酸使用の２段エッチング、またはプラ
ズマエッチングと酸エッチングとの組合わせ方法もまた
使用可能である。該埋込開孔基板領域はＮウエル領域に
なる予定のもので、この埋込開孔基板領域および浮出し
Ｐウエル領域間の踏み段は次のマスキングス工程を一列
に整列させるために利用する。予定されるＮウエル領域
に埋込を形成させると、図１０に示したようなブランケ
ット打ち込み工程で打ち込まれたボロン原子の大半が除
去されるという追加的利益が得られる。
エッチングに処してデヌード酸化膜１１の一部を除去し
、次いでシリコンエッチングを施してフォトレジスト２
２の直下に位置しない基板部分を初期レベルから約１０
００オングストローム程度だけ掘下げて埋込を設ける。 好ましいエッチング方法はその場での２段プラズマエッ
チングであるが、酸使用の２段エッチング、またはプラ
ズマエッチングと酸エッチングとの組合わせ方法もまた
使用可能である。該埋込開孔基板領域はＮウエル領域に
なる予定のもので、この埋込開孔基板領域および浮出し
Ｐウエル領域間の踏み段は次のマスキングス工程を一列
に整列させるために利用する。予定されるＮウエル領域
に埋込を形成させると、図１０に示したようなブランケ
ット打ち込み工程で打ち込まれたボロン原子の大半が除
去されるという追加的利益が得られる。
【００２１】図１３によれば、このウエーハにリンのよ
うなＮ形不純物を打ち込むと、予定されるＮウエル領域
中の全ての残留ボロン原子をリンが圧倒する結果、基板
１２がフォトレジスト２２によりマスクされていない全
ての基板部分に亘ってＮウエル２３が形成される。リン
は比較的大きな原子であるから、チャネリングに対して
は鋭敏ではない。したがって、リン打ち込み期間中に、
予定されるＮウエル領域にデヌード酸化膜１１が存在し
ないという事実は重要ではない。
うなＮ形不純物を打ち込むと、予定されるＮウエル領域
中の全ての残留ボロン原子をリンが圧倒する結果、基板
１２がフォトレジスト２２によりマスクされていない全
ての基板部分に亘ってＮウエル２３が形成される。リン
は比較的大きな原子であるから、チャネリングに対して
は鋭敏ではない。したがって、リン打ち込み期間中に、
予定されるＮウエル領域にデヌード酸化膜１１が存在し
ないという事実は重要ではない。
【００２２】図１４によれば、フォトレジスト２２を剥
離後、該ウエーハを酸素雰囲気中で高温拡散工程に処し
て、Ｐ形膜２１中のボロン原子およびＮ形膜２３中のリ
ン原子を基板中に深く拡散させる。この拡散工程中に酸
素が存在すると、熱二酸化シリコン膜２４が生成する。 熱二酸化膜シリコン２４の生成は、図１２において述べ
た基板・埋込シリコンエッチングにより創出された可能
性のある、Ｎウエル領域中のシリコン表面の結晶欠陥が
全て修復される傾向がある。任意ではあるが、この高温
拡散工程は主に酸素欠如雰囲気中で実施できるが、酸素
は拡散工程中に充分時間に亘って供給してゲート酸化膜
が最適の厚さになるようにする。該任意工程に引続いて
従来公知の工程により回路を完成させる。
離後、該ウエーハを酸素雰囲気中で高温拡散工程に処し
て、Ｐ形膜２１中のボロン原子およびＮ形膜２３中のリ
ン原子を基板中に深く拡散させる。この拡散工程中に酸
素が存在すると、熱二酸化シリコン膜２４が生成する。 熱二酸化膜シリコン２４の生成は、図１２において述べ
た基板・埋込シリコンエッチングにより創出された可能
性のある、Ｎウエル領域中のシリコン表面の結晶欠陥が
全て修復される傾向がある。任意ではあるが、この高温
拡散工程は主に酸素欠如雰囲気中で実施できるが、酸素
は拡散工程中に充分時間に亘って供給してゲート酸化膜
が最適の厚さになるようにする。該任意工程に引続いて
従来公知の工程により回路を完成させる。
【００２３】図１５によれば、熱二酸化シリコン膜２４
がウエット酸化物エッチングにより除去されている。
がウエット酸化物エッチングにより除去されている。
【００２４】このウエーハをさらに処理して回路を完成
させるには、公知の方法を適用して行なうことができる
。公知技術における次の第一工程はゲート酸化膜の生成
工程である。
させるには、公知の方法を適用して行なうことができる
。公知技術における次の第一工程はゲート酸化膜の生成
工程である。
【図１】パッドまたはデヌード酸化膜で覆われたシリコ
ン基板を示す、シリコンウエーハの部分断面図である。
ン基板を示す、シリコンウエーハの部分断面図である。
【図２】従来のシリコン窒素イド膜の被着後の図１のウ
エーハの部分断面図である。
エーハの部分断面図である。
【図３】予定されるＰウエル領域をフォトレジストでマ
スク後の、図２のウエーハの部分断面図である。
スク後の、図２のウエーハの部分断面図である。
【図４】リンＮウエル打ち込み後の図３のウエーハの部
分断面図である。
分断面図である。
【図５】Ｎウエル領域のスチーム酸化後の図４のウエー
ハの部分断面図である。
ハの部分断面図である。
【図６】ボロンＰウエル打ち込み後の図５のウエーハの
部分断面図である。
部分断面図である。
【図７】高温拡散工程および熱酸化膜の生成後の図６の
ウエーハの部分断面図である。
ウエーハの部分断面図である。
【図８】熱酸化膜除去後の図７のウエーハの部分断面図
である。
である。
【図９】ゲート酸化物の生成後の図８のウエーハの部分
断面図である。
断面図である。
【図１０】本発明のブランケットボロンＰウエル打ち込
み後の図１のウエーハの部分断面図である。
み後の図１のウエーハの部分断面図である。
【図１１】Ｐウエル領域をフォトレジストでマスク後の
図１０のウエーハの部分断面図である。
図１０のウエーハの部分断面図である。
【図１２】パッド酸化膜およびＮウエル領域のエッチン
グ後の図１１のウエーハの部分断面図である。
グ後の図１１のウエーハの部分断面図である。
【図１３】リンＮウエル打ち込み後の図１２のウエーハ
の部分断面図である。
の部分断面図である。
【図１４】フォトレジスト剥離、高温拡散工程および熱
酸化膜生成後の図１３のウエーハの部分断面図である。
酸化膜生成後の図１３のウエーハの部分断面図である。
【図１５】熱酸化膜を酸化物エッチングで除去後の図１
４のウエーハの部分断面図である。
４のウエーハの部分断面図である。
【図１６】ゲート酸化膜の生成後の図１５のウエーハの
部分断面図である。
部分断面図である。
Claims (8)
- 【請求項１】 ａ） ウエーハ基板面にデヌード二
酸化シリコン膜を形成させるためのウエーハ基板の熱酸
化工程と； ｂ） 該基板面にＰ形材料膜を形成させるために、Ｐ
形不純物をウエーハにマスクレスで打ち込む工程と；ｃ
） 予定されるＰウエル領域をフォトレジストにより
マスクする工程と； ｄ） フォトレジストの直下に位置していないデヌー
ド膜の部分をエッチングにより除去する工程と；ｅ）
フォトレジストの直下に位置していない基板の部分に
埋込を設ける工程と； ｆ） Ｎウエルを形成させるためにＮ形不純物をウエ
ーハに打ち込む工程と； ｇ） フォトレジストを剥離する工程；およびｈ）
このウエーハを高温拡散工程に処して、打ち込んだＰ
形およびＮ形不純物原子を基板中に深く拡散させてＰ形
材料膜およびＮウエルの深さを一層深める工程とから成
る、ウエーハシリコン基板内へのＮウエルおよびＰウエ
ルの改良形成方法。 - 【請求項２】 該Ｐ形不純物打ち込みをボロン原子を
用いて行なうことを特徴とする請求項１記載の改良方法
。 - 【請求項３】 該Ｎ形不純物打ち込みをリン原子を用
いて行なうことを特徴とする請求項１記載の改良方法。 - 【請求項４】 該Ｐ形不純物打ち込みをボロン原子を
用いて行ない、該Ｎ形不純物打ち込みをリン原子を用い
て行なうことを特徴とする請求項１記載の改良方法。 - 【請求項５】 該高温拡散工程を酸素雰囲気中で行な
い、Ｐ形材料膜領域およびＮウエル領域の両方の頂部上
に熱二酸化シリコン膜を形成させる工程から成ることを
特徴とする請求項４記載の改良方法。 - 【請求項６】 熱二酸化シリコン膜の剥離工程をさら
に包含させることを特徴とする請求項５記載の改良方法
。 - 【請求項７】 熱二酸化シリコン膜の剥離後、ゲート
酸化膜の形成工程をさらに包含させることを特徴とする
請求項６記載の改良方法。 - 【請求項８】 ゲート酸化膜として使用するのに最適
な厚さになるように熱二酸化シリコン膜の生成を調節す
ることを特徴とする請求項５記載の改良方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52863590A | 1990-05-24 | 1990-05-24 | |
| US528635 | 1990-05-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252032A true JPH04252032A (ja) | 1992-09-08 |
Family
ID=24106515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14423391A Pending JPH04252032A (ja) | 1990-05-24 | 1991-05-21 | Ｎウエルスチーム酸化工程を省略し、ブランケットｐウエル打ち込み工程によりシリコン基板上にｎウエルおよびｐウエルを形成させる方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0462416A3 (ja) |
| JP (1) | JPH04252032A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103426760B (zh) * | 2012-05-16 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | P型ldmos表面沟道器件的制造工艺 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4435896A (en) * | 1981-12-07 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Method for fabricating complementary field effect transistor devices |
| DE3314450A1 (de) * | 1983-04-21 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| US4558508A (en) * | 1984-10-15 | 1985-12-17 | International Business Machines Corporation | Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step |
| US4771014A (en) * | 1987-09-18 | 1988-09-13 | Sgs-Thomson Microelectronics, Inc. | Process for manufacturing LDD CMOS devices |
| IT1225612B (it) * | 1988-07-29 | 1990-11-22 | Sgs Thomson Microelectronics | Processo di fabbricazione di dispositivi integrati cmos con lunghezza di gate ridotta e transistori a canale superficiale |
-
1991
- 1991-05-21 JP JP14423391A patent/JPH04252032A/ja active Pending
- 1991-05-23 EP EP19910108377 patent/EP0462416A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0462416A3 (en) | 1992-03-11 |
| EP0462416A2 (en) | 1991-12-27 |
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