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JPS5932163A - Cmos集積回路 - Google Patents

Cmos集積回路

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Publication number
JPS5932163A
JPS5932163A JP57142847A JP14284782A JPS5932163A JP S5932163 A JPS5932163 A JP S5932163A JP 57142847 A JP57142847 A JP 57142847A JP 14284782 A JP14284782 A JP 14284782A JP S5932163 A JPS5932163 A JP S5932163A
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JP
Japan
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type
substrate
layer
region
well
Prior art date
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Granted
Application number
JP57142847A
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English (en)
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JPS6255309B2 (ja
Inventor
Keimei Mikoshiba
御子柴 啓明
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS5932163A publication Critical patent/JPS5932163A/ja
Publication of JPS6255309B2 publication Critical patent/JPS6255309B2/ja
Granted legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

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  • General Physics & Mathematics (AREA)
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はCMO8集積回路に関する。
CMO8は、NMO8と同等の高速動作が可能で、かつ
低消費電力性、耐雑音特性、設計の容易さにおいてNM
O8より優れているため、VLS I用のデバイスとし
て有望である。しかし、従来技術では、深いウヱルを形
成する必要があるため、pチャンネル素子とnチャンネ
ル素子の間隔をつめることが不可能であり、集積密度で
はNMO8に劣っている。さらにCMO8Kは、npn
p動作によるラッチアップの問題がある。素子間隔を狭
くすると、寄生バイポーラトランジスターの電流増巾率
が増大し、npnp動作が起り易くなるため、一定の素
子間隔が必要である。
VLSIデバイスとしての他の条件は、1μm以下の短
チャンネル長を実現することである。短チャンネル化を
阻害する最大の要因は、ソース・ドレイン間のパンチス
ルーである。パンチスルーを防ぐためには、ドレイン空
乏層の広がりを抑えなければならない。このためKは、
ウェル濃度を十分高くする必要がある。しかし、ウェル
濃度を高くすると、スレショルド電圧は増大し、移動度
は低下する。これは、トランジスタ特性にとって好まし
いことではない、これを防ぐためには、ウェル構造を工
夫する必要がある。
本発明は、高集積化に適した浅いウェル構造と、短チャ
ンネル化に適した不純物分布と、ラッチアップが防止さ
れた、VLSI用CMO8素子構造に関するものである
。まず、従来技術について述べた後、本発明の詳細な説
明する。
従来技術では、1■前後のスレショルド電圧を得るため
に必要な表面濃度を確保するために、深いウェルを形成
している。イオン注入で不純物を浅くドープしたあと、
1200℃程度の高温熱拡散によって、深いウェルを形
成刃る。チャンネル長が2μm位のCMOSでは、パン
チスルーを防止するために、nチャンネル側のpウェル
だけでなく、pチャンネル側にもnウェルを形成する。
第1図に、従来技術によるCMO8の、ウェル構造に関
する素子断面図を示す。1はn型シリコン基板である。
2は深さが5μm程度のpウェル、3はそれよりも浅い
nウェルで、4はpウェルとnウェルの接合を示す。5
はpウェル中に形成される1拡散層、 6はnウェル中
に形成されるp+拡散層である。これらは、ソース・ド
レイン領域として用いられる。n+拡散層5とp+拡散
層6の間隔は、寄生MO8)ランシスターのスレショル
ド電圧が、電源電圧よりも十分高いという条件から決定
される。、5v電源の場合、n +  p+最少間隔は
5μm程度である。
第2図は、従来技術によるウェル不純物分布を示す。7
はpウェルの不純物分布、8はnウェルの不純物分布で
ある。これらは熱拡散によりガウス型の分布をしている
しかしこのような構造のCMO8集積回路は、高集積化
に適したウェル構造と、短チャンネル化に適した不純物
分布と、ラッチアップが防止される十分な装置ではなか
った。
本発明はかかる従来の欠点を除去した有効なCMO8集
積回路を提供することである。
本発明の特徴は% n型シリコン基板の一主面に。
加速エネルギーが各々異なる少くとも3回のイオン注入
によって、不純物濃度分布のピークが、前記基板表面よ
り0.6μm以上深い所に位置する様に、p壁領域が選
択的に形成されていることと、リンのイオン注入によっ
て、不純物濃度のピークが、前記基板表面より0.2μ
m以上深い所に位置づる様K、前記基板不純物濃度より
も不純物濃度が高いn型領域が選択的に形成されている
ことと。
前記p壁領域とn型領域の境界に、各々に接して、前記
基板に埋設された絶縁領域が、前記p壁領域の不純物濃
度のピーク位置よりも深くまで形成されていることと、
前記p型頭域内にnチャンネルMOSトランジスターが
、前記n型領域内にpチャンネルMOSトランジスター
が、形成されていることと、前記トランジスターが前記
絶縁領域に近接している場合には、前記トランジスター
のソース又はドレイン領域が、前記絶縁領域に接してい
ることを特徴とするCMO8集積回路である。又、この
n型シリコン基板は、n+型シリコン基体上に形成され
たn型エピタキシャル層であり、このエビタキシア・ル
屑の厚さが、前記p壁領域の深さよりも大きいことがで
きる。
第3図は、本発明の実施によるpウェルの不純物分布を
示す。深さが1.4μm程度の浅いpウェルが、加速エ
ネルギーが異なる3回のボロンイオン注入によって形成
される。例えば、10は400keV、 3 X 10
”cm−”の、11は150keV、  1x10”c
m”の、12は4QkeV、5X10°i2の条件で、
各々イオン注入される。これらの値は一応の目安であり
、最適化された条件を示すものではない。これによって
、0.6v程度のスレショルド電圧で、パンチスルー効
果が防止されたnチャンネルMOSトランジスターが実
現できる。領域IOの不キ1!物濃m゛は十分病いため
、寄生npn トランジスターの電流増巾率は低下し、
ラッチアップ耐嶺が増加する。又、nウェルの層抵抗も
1に07口以下であり、安定したnウェル電位が確保で
きる。
第4図は1本発明による+1ウエルの不純物分布を示す
。13は例えは、300keVでI X 10”cm 
2リンをイオン注入して形成する。領域13の目的は、
パ〈チスルーを防止し、チャンネル長が1μmμ下のp
チャンネルMO8)ランシスターを実現することにある
。工4は、スレショルド電圧ヲ調整するためのイオン注
入である。ゲート電極がn型かp型かに応じて、ボロン
又はリンをイオン注入する。
第5図に、本発明によるCMO8構造の第一〇実施例を
示す。21は1015〜3程度の不純物濃度のn型シリ
コン基板である。22はnウェルで、第3図に示される
様な不純物分布を持つ。23はnウェルで、第4図に示
される様な不純物分布を持つ。24はpチャンネルトラ
ンジスタ領域と、nチャンネルトランジスタ領域を電気
的に分離するための領域で、シリコン基板の深さ1.5
μm程度の所まで形成されている。本発明では、pウェ
ル深さが1.3μm程度であるから、この様に比較的浅
い分離領域が可能になる。浅い分離領域は、内部にシリ
コン基板とは異なる熱膨張係数の絶縁物を埋め込むこと
によ、って生ずる、機械的ストレスを減少させる。従っ
て、機械的ストレスによる結晶欠陥等の発生が少なく、
CMO8に有害な接合リーク電流の発生を抑えることが
できる。
さらに本発明では、第3図および第4図に示される様に
、ウェル内のピーク不純物#度が旨くなっている。この
高い不純物濃度が、分離領域24の側面に形成される、
寄生MOSトランジスタのスレショルド電圧を引き上げ
る。従って、寄生MO8)ランシスター動作によるリー
ク電流の発生が防止される。
又、分離領域24は、ラッチアップを防止するのに有効
である。この分離領域が基板内部に埋め込まれているた
めに% 26−(23,21)−22で形成される寄生
p−n−p トランジスターの実効ベース中23.21
が広くなり、電流増巾率が低下する。又、25−22−
21で形成される寄生n−p−nトランジスターの電流
増巾率は、nウェル22の不純物濃度が高いために、低
い。従って、p−n−p−n動作によるラッチアップの
発生は防止される。
以上の理由から1本発明の素子構造を用いると、nチャ
ンネルトランジスターのソース・ドレイン領域25とp
チャンネルトランジスターのソース・ドレイン領域26
0間隔を、1μm以下にすることが可能である。
第5国に示される様に、ソース・ドレイン領域25.2
6は、分離領域24及びゲート電極27に対して、自己
整合で形成される。ソース・ドレイン形成後(」、従来
技術と同様の方法で、パシベーション膜を被着し、コン
タクト窓を開孔し、配線接続することにより、素子は完
成する。
第6図は、本発明の第二の実施例−C,t+る。ここで
は、n型基板の代りに、エピタキシャル基板を用いる。
28はn4°シリコン基板で、 29がエピタキシャル
成長されたn型領域である。エピタキシャル基板を用い
ると、寄生p−n−p l・ランシスタのベース領域が
低抵抗のn+基板となるため、電流増巾率が低下する。
又、電流による電圧降下が防げる。従って、ラッチアッ
プ防止に効果的である。さらに、低抵抗基板のために、
基板電位が安定し、回路の誤動作が防止される。
本発明の要点をまとめると、 (1)n型シリコン基板を用いる。
(2)イオン注入によってできる不純物分布を、そのま
まnウェル及びnウェルとして用いる。
(3)埋設された絶縁領域を形成する。
その結果、チャンネル長が1/1m以下で、素子間隔が
1μm以下のCMO8集積回路が実現できる。
【図面の簡単な説明】
第1図は、従来技術を説明するための素子断面図、第2
図は、従来技術を説明するためのウェル不純物分布を示
す図、第3図は、本発明によるnウェル不純物分布を示
す図、第4図は1本発明によるnウェル不純物分布を示
す図、第5図は、本発明の第一実施例を示す素子断面図
、第6図は、第二実施例を説明するための素子断面図で
ある。 尚1図において、1・・・・・・n型シリコン基板、2
・・・・・・pウェル、3・・・・・・nウェル、4・
・・・・・p−n接合、5・・・・・n+%、6・・・
・・・p+m、7・・・・・・pウェル、8・・・・・
・nウェル、10・・・・・pウェル用イオン注入、1
1・・・・・・パンチスルー防止用イオン注入、12・
・・・・・スレショルド調整用イオン注入、13・・・
・・・パンチスルー防止用イオン注入、14・・・・・
・スレショルド調整用イオン注入、21・・・・・・n
型シリコン基板、22・・・・・・pウェル、23・・
・・・・nウェル、24・・・・・・分離領域、25・
・・・・・n+層、26・・・・・・p+層、27・・
・・・・ゲート電極、28・・・・・・n+基板、29
・・・・・・nエビ層である。 5gさ  l/1I7nノ 淫ζtノm1 3q之 どノゲラ 、−、−、?/ 第5図 −78 第乙凶

Claims (2)

    【特許請求の範囲】
  1. (1)n型シリコン基板の一主面に、加速エネルギーが
    各々異なる少くとも3回のイオン注入によって、不純物
    濃度分布のピークが、前記基板表面より0.6μm以上
    深い所に位置する様に選択的に設けられたn型領域と、
    リン イオン注入によって、不純物濃度のピークが、前
    記基板表面より0.2μm以上深い所に位置する様に選
    択的に設けられた。前記基板不純物濃度よりも不純物濃
    度が高いn型領域とを有し、前記n型領域と前記n型領
    域の境界に各々に接して、前記基板に埋設された絶縁領
    域が、前記n型領域の不純物濃度のピーク位置よりも深
    くまで形成されており、前記n型領域内にnチャンネル
    MOSトランジスターが、前記n型領域内にpチャンネ
    ルMO8l−ランシスターが、設けられており、かつ前
    記l・ランシスターが前記絶縁領域に近接している場合
    には、前記トランジスターのソース又はドレイン領域が
    、前記絶縁領域に接していることを特徴とするCMO8
    集積回路。
  2. (2)前記n型シリコーン基板が、n+型シリコン基体
    上に形成されたn8!!工ピタキシヤル層であり、該エ
    ピタキシャル層の厚さが、前記n型領域の深さよりも大
    きいことを特徴とする特許請求の範囲第(1)項記載の
    CMO8集積回路。
JP57142847A 1982-08-18 1982-08-18 Cmos集積回路 Granted JPS5932163A (ja)

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