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KR100227872B1 - 반도체장치 및 그 제조 방법 - Google Patents

반도체장치 및 그 제조 방법 Download PDF

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KR100227872B1
KR100227872B1 KR1019910012497A KR910012497A KR100227872B1 KR 100227872 B1 KR100227872 B1 KR 100227872B1 KR 1019910012497 A KR1019910012497 A KR 1019910012497A KR 910012497 A KR910012497 A KR 910012497A KR 100227872 B1 KR100227872 B1 KR 100227872B1
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에이. 이란마네쉬 알리
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
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Abstract

본 발명은 베이스, 이미터 및 이미터 콘택트를 콜렉터 콘택트로부터 분리시키기 위하여 일체적으로 인접하는 산화물 측벽을 사용함으로써, 바이폴라 트랜지스터의 크기를 감소시키고 상기 바이폴라 트랜지스터를 제조하는데 필요한 단계의 수를 감소시키는 반도체 장치 및 그 제조 방법에 관한 것이다. 이러한 장치 및 그 제조 방법은 또한, BiCMOS 장치의 제조에도 사용할 수 있다.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명의 일 실시예에 따라 제조된 BiCMOS 구성체를 도시하는 단면도이다.
제2(a)도 내지 제2(z)도는 본 발명에 따른 BiCMOS 장치의 제조를 도시한다.
[발명의 배경]
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 일 실시예에 따르면, 본 발명은, 상보형 금속 산화물 반도체 (CMOS) 장치를 제공하는 프로세스에 있어서 향상된 바이폴라 장치를 제공하고, 또한 그 제조 방법을 제공한다.
바이폴라와 CMOS 장치 및 그 제조 방법은 수년에 걸쳐 공지이다. 바이폴라 트랜지스터의 크기를 감소시키고 바이폴라 트랜지스터를 제조하는데 필요한 단계의 수를 감소시키기 위하여 여러 가지 기술이 사용되어 왔다.
예를 들면, 바이폴라 트랜지스터는 일반적으로, 수평이 아닌 수직 (vertical) 시퀀스로 형성되는 이미터, 베이스 및 콜렉터로 제조된다. 이것은, 일반적으로 바이폴라 트랜지스터의 크기를 감소시키지만, 바이폴라 트랜지스터의 각 요소에 대하여 전기적 콘택트 (electrical contact)를 설치하기 위하여, 일반적으로는 보다 많은 수의 단계 및 공간을 필요로 한다. 특히, 그러한 트랜지스터의 베이스 및 콜렉터 사이의 필드 산화물 영역 (field oxide region) 은, 그러한 트랜지스터의 면적을 실질적으로 증가시킨다.
최근에는, 바이폴라 장치와 CMOS 장치 모두의 이점을 효과적으로 조립하기 위하여 단일한 기판 상에 두가지 타입의 장치 모두를 사용할 수 있다. 바이폴라 장치와 CMOS 장치 모두를 조립한 회로는, "BiCMOS" 로서 공지이다. BiCMOS 장치는, CMOS 장치에 있어서 고집적도 및 저 전력소비, 및 바이폴라 장치에 있어서 고속이라고 하는 양쪽 모두의 이점을 제공한다. 그러나, 바이폴라 트랜지스터의 크기를 감소시키고 바이폴라 트랜지스터를 제조하는데 필요한 단계의 수를 감소시키기 위한 기술은, BiCMOS 장치의 제조와 함께 사용하는 것은 어렵거나 또는 적합하지 않다. 1가지 BiCMOS 장치 및 그 제조 방법은, 본원 출원인에게 양도되어 있는 미국특허 제 4,764,480호 (Vora)에 기재하고 있다.
상기한 내용으로부터 자명한 바와 같이, 향상된 바이폴라 또는 BiCMOS 장치 및 그 제조 방법은, 향상된 성능 및 감소된 크기의 장치를 제공하는 것 뿐만 아니라 보다 신속하고 경제적으로 제조할 수 있는 장치를 제공하기 위하여 요구되는 것으로, 본 발명은 그와 같은 과제를 해결하고자 한다.
[발명의 요약]
본 발명은, 레이스, 이미터 및 이미터 콘택트로부터 콜렉터 콘택트를 분리시키기 위하여 일체적으로 인접하는 산화물 측벽 (unitary contiguous oxide sidewall)을 사용함으로써, 바이폴라 트랜지스터의 크기를 감소시키고 또한 바이폴라 트랜지스터를 제조하는데 필요한 단계의 수를 감소시키는, 반도체 장치 및 그 제조 방법을 제공한다. 본 장치 및 그 제조 방법은, BiCMOS 장치와 관련하여 몇 가지 실시예에 있어서도 유효하게 사용할 수 있다.
일 실시예에 있어서, 본 발명은, 제1 도전형의 콜렉터 영역, 상기 콜렉터 영역 상에 위치하는 제2 도전형의 베이스, 상기 베이스 상에 위치하는 제1 도전형의 이미터, 상기 이미터, 베이스 및 콜렉터의 측벽을 따라 연장하는 트렌치 (trench), 및 상기 트렌치 내에 있어서 상기 이미터, 베이스 및 콜렉터에 대한 제1의 일체적으로 인접하는 절연성 측벽을 포함하는 바이폴라 트랜지스터를 제공한다. 본 명세서에 있어서, "일체적으로 인접하는 절연성 측벽"이라고 하는 표현은, 이미터, 베이스 및 (옵션으로서) 콜렉터의 일부를 통하여 단일한 트렌칭 단계로부터 얻어지는 트렌치의 측벽상에 형성되는 측벽 산화물을 의미한다.
본 발명의 또 다른 특징 및 효과는 이하 명세서의 내용 및 첨부하는 도면을 참조하여 이해할 수 있다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
[개요]
제1도는, 본 발명의 일 실시예에 따라 제조된 BiCMOS 장치를 도시하는 단면도이다. 본 장치는, 바이폴라 트랜지스터 (10 : 제1도에 도시하는 실시예에서는, NPN 트랜지스터), n-채널 MOSFET (12 : NMOS 트랜지스터) 및 P-채널 MOSFET (14 : PMOS 트랜지스터)를 포함한다. 본 명세서에서는 본 발명을, BiCMOS 장치에 대하여 설명하고 있으나, 본 발명은 반드시 그러한 장치에만 제한되지 않는다는 것을 이해하여야 한다. 본 장치 및 방법은, 예컨대 바이폴라 트랜지스터만을 포함하는 다양한 반도체 구성체에도 적용할 수 있다.
NMOS 트랜지스터(12) 및 PMOS 트랜지스터(14)는, 적절하게 접속되어 CMOS 구성체(16)를 형성한다. 이러한 장치는 기판(18) 상에 제조된다. 제1도에 도시하는 실시예에 있어서, 기판(18)은, p-기판으로서, 약 11013내지 11016/사이의 범위, 바람직하게는 21014내지 31015/사이의 범위에 있는 도펀트 농도를 지닌다. 감압 도핑 n-형 에피택시얼 실리콘층을, 상기 장치의 제조에 사용하기 위하여 상기 기판 상에 성장시킨다. 본 발명은 본 명세서의 도면에서 에피택시얼층 (epitaxial layer) 및 매몰층 (buried layer)을 포함하는 것으로 도시하고 있으나, 본 명세서 및 도면에서 개시하는 장치의 향상된 기하학적 형상은, 몇 가지 실시예에 있어서, 그 감소된 크기 때문에, 매몰충 및/또는 그 상부에 존재하는 에피택시얼충을 형성할 필요성을 제거한다. 이러한 실시예에 따르면, 본 장치는 직접적으로 기판 상에 형성되는 것이다.
NPN 트랜지스터(10)에는, 이미터(30), 베이스(32) 및 콜렉터(34)가 설치된다. 고도로 도핑된 매몰층(36)은, 콜렉터(34)와 콜렉터 콘택트(38) 사이에 저저항 접속 영역 (low resistance connection region)을 제공한다. 바람직한 실시예에 있어서, 매몰층(36)은 약 1020/의 농도로 도핑된다.
대부분의 실시예에 있어서, NMOS 트랜지스터 (12)는, p+터브(tub) 또는 웰(50) 내에 형성된 소오스 및 드레인 영역(40)을 지닌다. PMOS 트랜지스터 (14)는, n+터브 또는 웰(52)에 형성된 소오스 드레인 영역(44)을 지닌다. 바람직한 실시예에 있어서, p+웰(50)은, 약 11016내지 11018/사이의 농도, 바람직하게는 약 51016및 71017/사이의 농도로 도핑된다. n웰(52)은, 약 11016및 21019/사이의 농도, 바람직하게는 약 21017내지 51017/사이의 농도로 도핑된다. 그러나, 본 발명의 기술적 범위를 일탈하지 않으면서, 넓은 범위의 도펀트 농도를 사용할 수 있음은 물론이다. 웰(50, 52), CMOS(16)를 단일한 기판 상에 형성할 수 있게 한다.
p+채널 스톱(70)은, NPN 트랜지스터와 인접하는 장치 사이에 설치되어서, 매몰층(36)을 인접하는 장치와 콘택트시킬 수 있는 경도로 도핑된 기판 (lightly doped substrate)이 표면 반전 (surface inversion) 하는 것을 방지한다. NMOS 트랜지스터와 PMOS 트랜지스터 사이, NMOS 트랜지스터와 NPN 트랜지스터 사이, 및 제1도에 도시하는 바이폴라 트랜지스터와 인접하는 장치 사이에 있어서, 산화물 분리 영역(80a, 80b, 80c, 806)이 각각 설치되는데, 그것들은 일반적으로 예컨대, 장치 분리용 SiO2이다.
측벽 산화물 영역(81)은, 이미터 콘택트(84) 및 콜렉터 콘택트(86)를 분리시킨다. 또한, 측벽 산화물 영역(81)은, 콜렉터(34) 및 콜렉터 콘택트(38)의 함몰 부분 (recessed portion) 을 분리시킨다. 본 장치의 이미터/베이스 및 콜렉터 콘택트를 분리시키기 위하여 종래의 필드 산화물 영역이 아니라 측벽 산화물 영역을 사용함으로써, 현저하게 감소된 트랜지스터의 기하학적 구조를 실현할 수 있다.
본 장치의 표면을 따라 저항(82), 베이스 콘택트(102), 이미터 콘택트 (84), 콜렉터 콘택트(86), NMOS 소오스 콘택트(88), NMOS드레인 콘택트(89), NMOS 게이트(90), PMOS 드레인 콘택트(91), PMOS 소오스 콘택트(92) 및 PMOS 게이트(94)가 설치된다. 얇은 게이트 산화물층(97)이, NMOS 및 PMOS 트랜지스터 게이트 아래에 설치되고, 또한 측벽 산화물(98)이, NMOS 및 PMOS 게이트의 측벽 상에 설치된다. 바람직한 실시예에 있어서, NMOS 게이트(90)는, 고도로 도핑된 n+실리콘으로 형성되는 반면, PMOS 게이트(94)는, n+ 또는 p+폴리실리콘으로 형성된다. n+는 매몰 채널 장치 (buried channel device)를 제공하지만 p+는 표면 채널 장치 (surface channel device)를 제공하기 때문에, n+쪽이 바람직하다. 측벽 산화물 영역(81, 99)은, 또한, 바이폴라 이미터의 측벽 상에 설치된다.
p+바이폴라 트랜지스터 베이스 콘택트(102) 상에 내화성 금속 실리사이드 콘택트(100)가 형성된다. 또 다른 실리사이드 콘택트(104)는 측벽 스페이서 산화물 영역(81, 99) 사이에 있는 이미터 콘택트(84)의 상부 부분을 따라 설치된다. 마찬가지로, 실리사이드 콘택트는, 콜렉터 콘택트(38), NMOS 소오스 콘택트(88), NMOS 드레인 콘택트(89), NMOS 게이트(90), PMOS 드레인 콘택트(91), PMOS 게이트(94) 및 PMOS 소오스 콘택트(92)용으로 설치된다. 이미터(32)에 대한 콘택트와 마찬가지로, NMOS 및 PMOS 게이트 각각에 대한 실리사이드 콘택트(104, 106)는, 측벽 산화물로부터 다른 측벽 산화물까지만 연장한다. 반대로, NMOS 및 PMOS 트랜지스터용 실리사이드 콘택트(108, 110)는 또한, 폴리실리콘 콘택트의 측벽을 피복하고, 게이트(90, 94)의 측벽 산화물에 도달할 때까지 소오스/드레인의 수평 부분을 연장한다. 콜렉터 콘택트용 실리사이드 콘택트(112)는, 이미터 측벽 산화물의 측벽으로부터 측벽 산화물 영역(98)으로, 콜렉터의 상부 표면을 따라 피복한다. 본 구성체는, 또한 장치를 상호 접속을 목적으로 사용되는 금속층(122)으로부터 분리시키기 위하여 두꺼운(0.8 내지 1.3, 바람직하게는 약 1.3) 산화물층 (120)을 포함한다. 텅스텐 플러그(123)는, 산화물충(120) 내의 콘택트 구멍을 충전하기 위하여 사용할 수 있다.
[BiCMOS 장치의 제조 시퀀스]
제2(a)도 내지 제2(z)도는, 제1도에 도시하는 BiCMOS 장치의 제조 방법을 도시한다.
제2(a)도는, 그 제조 방법의 제1단계에 있어서 장치의 단면을 도시한다. 기판을, 비소, 안티몬 등으로 n+매몰층(36)과 PMOS n+매몰층(52)을 동시에 형성하기 위하여 포토레지스트(150)로 마스크한다. 층(36, 52)을 형성하기 위하여 사용하는 주입 에너지(implant energy)는, 바람직하게는 약 100 내지 200keV 사이이고, 보다 바람직하게는 약 120 내지 180 keV사이이며, 영역 (36, 52)의 도펀트 농도는, 약 51017내지 21020/사이이고, 바람직하게는 약 11019내지 11020/사이이다.
n+영역(36, 52)을 형성한 후, 본 장치를 산화 사이클(oxidation cycle)에 노정시켜서 n+불순물을 드라이브인 (drive in)시키고, 연속하는 충의 정합 (alignment)을 위하여 사용할 수 있는 "단계" 를 형성한다. 그런 다음, 제2(b)도에 도시하는 바와 같이, NMOS p+매몰층(50)을 형성하기 위하여 본 장치를 포토레지스트(152)에 의하여 마스크한다. 영역(50)을 형성하는데 사용하는 주입 에너지는, 바람직하게는, 약 100 내지 200 KeV사이이고, 바람직하게는, 50 내지 100 KeV 사이의 범위이며, p+매몰층의 도펀트 농도는, 약 11017내지 11018/사이의 범위이다. p+영역(50)은, 바람직하게는, 붕소로 도핑한다.
그런 다음, 제2(c)도에 도시하는 바와 같이, 포토레지스트 마스크(152)를 제거하고, 약 1.1의 두께를 지니는 경도로 (lightly) 도핑된 n-형 에피택시얼 실리콘층(154)을 상기 기판의 표면 상에 성장시킨다. 산화물충과 질화물충의 샌드위치 충을 디포지트한 후, 표면 상에 포토레지스트 마스크(156)를 형성하여, 제2(d)도에 도시하는 바와 같이, 산화물 영역(80a, 80b, 80c, 806) 및 에피택시얼 영역(34)을 획정한다. 상기 산화물 영역은, 예컨대, 공지의 "SWAMI"프로세스를 사용하여 형성한다. 또다른 방법으로는, 미국출원 제 502,943 호 (대리인 서류번호 제 8332-237 호)에 기재하는 방법에 따라 필드 산화물 영역(field oxide region)을 형성한다.
제2(e)도에 도시하는 바와 같이, 기판의 표면 상에 마스크(160)를 형성하는데, 그것은 NMOS 트랜지스터의 영역 만을 노출시킨다. 이러한 마스크는, PMOS트랜지스터용 n-형 웰 영역을 주입하기 위하여 사용된다. 인 또는 비소를 도펀트로 사용하여, 11014내지 11016/사이의 도우즈(dose)로 100 내지 190 keV의 주입 에너지를 사용한다. 그 결과, 채널 영역 내에 얻어지는 도펀트 농도는 약 1017내지 1018/사이가 된다.
그런 다음, 제2(f)도에 도시하는 바와 같이, 기판의 표면 상에 마스크(162)를 형성하는데, 상기 마스크는, NMOS 및 PMOS 트랜지스터 영역을 노출시킨다. 이러한 마스크는, 필요에 따라, NMOS 및 PMOS 트랜지스터의 드레스홀드 전압을 조절하는 드레스홀드 전압 주입(threshold voltage implant)을 위하여 사용되는데, 전형적으로는 약 │0.6 │내지 │1.0 │사이이다. 바람직한 실시예에 있어서, 드레스흘드 전압 주입은, 약 11013내지 51013/사이의 도우즈로, 바람직하게는 50 keV에서, 붕소 주입한다. 이러한 붕소 및 p-웰로부터의 상방향 p+확산 (up-diffusing)은, NMOS 트랜지스터용 드레스흘드 전압을 설정한다. n-웰 주입과 관련하는 드레스흘드 전압 주입은, PMOS 드레스홀드 전압을 설정한다. 바람직한 실시예에 있어서, 드레스홀드 전압 주입은, 궁극적으로, NMOS 트랜지스터에 대하여 0.75 ±0.1 및 PMOS 트랜지스터에 대하여 -0.85 ±0.1의 드레스홀드 전압을 지니는 트랜지스터를 제공한다.
제2(g)도를 참조하면, 스크린 산화물을 벗겨낸 다음, 당업자에게 공지의 수단을 사용하여, 얇은 (135 내지 165의 오더) 게이트 산화물층(170)을 성장시킨다. 이러한 단계는, 제2(f)도에 도시하는 드레스홀드 전압 주입 전에, 옵션으로서 실시할 수 있다. 그런 다음, 얇은 (400 내지 600의 오더) 폴리실리콘층(172) 을 상기 얇은 게이트 산화물충 상에 디포지트하고, 마스크 (174)를 상기 폴리실리콘층 상에 형성하여 NMOS 및 PMOS 게이트를 획정한다. 마스크한 플라즈마 에칭이, NMOS 및 PMOS 게이트 위의 것들을 제외한, 기판의 모든 영역으로부터, 바람직하지 않은 폴리실리콘을 제거한다. 그런 다음, 습식 에칭 (wet etch)을 사용하여, 제2(h)도에 도시하는 바와 같이, 그 아래에 존재하는 산화물을 제거한다. 상기 얇은 폴리실리콘충에 의해 상기 포토레지스트로부터 게이트 산화물을 보호하는 것은, 직접적으로 포토레지스트에 노출시키는 것이 아니기 때문에, 현저하게 결함이 작은 MOS 게이트를 제공한다.
제2(i)도에 도시하는 바와 같이, 약 1000 내지 4000사이의 두께, 바람직하게는 약 2000의 두께를 지니는 진성 폴리실리콘층(180)으로 이루어지는 또 다른 충을, 기판의 전체 표면에 걸쳐 디포지트한다. 그런 다음, 상기 장치를 포토레지스트(184)로 마스크하여, 제2(j)도에 도시하는 바와 같이, 적어도 바이폴라 트랜지스터의 베이스 영역 및 저항의 경도로 도핑한 영역을 노출시킨다. 몇 가지 실시예에 있어서, NMOS 및 PMOS 트랜지스터 영역 만이 상기 마스크에 의해 보호된다. 그런 다음, 베이스 주입을 행하고, 베이스를 어닐한다. 바람직한 실시예에 있어서, 베이스 주입은, 약 30내지 100 KeV 사이의 범위를 지니는 주입 에너지, 바람직하게는 약 30 내지 50 KeV 사이의 범위를 지니는 주입 에너지를 사용한 주입 도우즈는, 약 31013내지 81013/의 범위 있는 것이 바람직하다. 바람직한 실시예에 있어서, 상기 어닐은, 본 구성체를 약 45분 동안 950℃의 온도로 가열함으로써 수행하고, 약 11015내지 11019/사이의 범위를 지니는 도펀트 농도, 바람직하게는 약 51018/의 도펀트 농도에서 약 1000 내지 2000사이의 범위의 두께를 지니는 P-베이스 영역을 얻는다.
그 후, 제2(k)도에 도시하는 바와 같이, 마스크를 형성하는데, 상기 마스크는 바이폴라 이미터 콘택트(84) 및 NMOS 게이트를 노출시킨다. 상기 영역은, 약 100 KeV의 에너지에서 약 51019내지 11020/의 범위의 농도로 비소 주입을 사용하여 n+로 도핑한다. 제21도에 도시하는 바와 같이, 그러한 n+마스크를 제거하고, 또 다른 마스크(188)를 본 장치의 표면 상에 형성하여 PMOS 게이트를 노출시킨다. 상기 영역은, 바람직하게는, 붕소를 사용하여, 약 1018내지 1020/범위 내의 도펀트 농도, 바람직하게는 약 11019/의 도펀트 농도로 p+로 도핑한다. 상기한 바와 같이, 이러한 PMOS 및 NMOS 게이트는, n+ 또는 p+ 중 어느 한 가지 형태가 될 수 있으므로, 그것은 n+ 또는 p+ 중 어느 것의 마스크 내에 포함될 수 있다. 이미터 영역 (30)은 폴리실리콘(84)이다. 본 명세서에서는 영역(30)을 이미터라고 부르고 있고, 영역(84)를 이미터 콘택트라고 부르고 있으나, 당업자는 영역 (30)과 (84)를 결합한 것을 이미터라고 부른다는 점을 이해하여야 한다. 그러나, 본 명세서에 있어서 용어 사용의 차이는 특별한 의미상 차이를 내포하지 않는다.
제2(m)도에 있어서, 약 50 내지 200의 범위 내의 두께를 지니는 산화물층(190) 및 약 1000 내지 1500의 범위 내의 두께를 지니는 질화물층(192)을 디포지트한다. 상기 질화물충은, 그 아래에 존재하는 폴리실리콘의 에칭 언더커트 (etch undercut)를 방지한다. 그런 다음, 폴리실리콘충(64)을 약 15분 동안 약 900℃의 온도에서 어닐한다. 그런 다음, 상기 질화물의 표면 상에 마스크를 형성하여, 상기 바이폴라 트랜지스터의 이미터를 보호하고, 또한 NMOS 및 PMOS 트랜지스터의 게이트를 보호한다. 염소 화합물을 사용한 건식 에칭(dry etch)에 의해, 제2(n)도에 도시하는 구성체를 얻는다. 상기 에칭은, 필드 산화물 영역 상에 잔류 폴리실리콘이 잔존하지 않도록 수행한다.
상기 에칭 마스크를 제거하고, 또한 포토레지스트 마스크(194)를 형성하여, 제2(o)도에 도시하는 바와 같이, NMOS 트랜지스터의 소오스 및 드레인 영역 (40)을 노출시킨다. 경도로 도핑한 드레인(LDD)주입을 수행하여, 소오스 및 드레인 영역을, 약 20내지 70 KeV의 범위 내의 주입 에너지, 바람직하게는 약 20 내지 40 KeV의 범위 내의 주입 에너지를 사용하여 인 등의 n-형 도펀트로 경도로 이온 주입시킨다. 이러한 주입의 결과, NMOS 게이트에 자기-정합되는 소오스 및 드레인 영역(40)내의 정미의 도펀트 농도는, 약 1017내지 1019/의 범위 내로 된다.
포토레지스트 마스크를 제거한 후, 제2(p)도에 도시하는 바와 같이, 또 다른 마스크(196)를 형성하여, 바이폴라 트랜지스터 및 PMOS 트랜지스터의 표면에 걸쳐 예컨대 BF2등의 도펀트를 사용하여 P-형 LDD 를 형성하고, 또한 PMOS 트랜지스터의 소오스 및 드레인 및 바이폴라 트랜지스터의 베이스 영역을 마스크에 의해 노출시킨다. 이미터와 자기-정합하는 p-영역(32a)을 바이폴라 트랜지스터의 베이스 내에 형성하고, 또한 게이트에 자기-정합하는 p-영역(44)을 PMOS 트랜지스터의 게이트 주위에 형성한다. 그 결과 얻어지는 영역 (32a, 44) 내에 있어서 정미의 도펀트 농도는, 약 51017내지 11019/의 범위 내에 있다. 이러한 주입 에너지는, 약 40내지 60 KeV의 범위 내에 있는 것이 바람직하다.
제2(q)도에 도시하는 바와 같이, 에칭 마스크(200)를 형성하는데, 그것은, 바이폴라 트랜지스터의 베이스의 일측부를 제외한, 모든 비-산화물 표면을 보호한다. 그런 다음, 원래의 에피택시얼 표면 아래 약 0.4에 있어서, 베이스 및 n-형 에피택시얼충을 통과하여, 매몰층(36)으로 향하는, 트렌치 (202)가 형성되도록 에칭을 수행한다. 제2(r)도에 도시하는 바와 같이, 상기 트렌치의 하부에 p-형 에피택시얼층이 잔존하는 경우에는, 옵션으로서 n-형 주입을 수행할 수 있다. 옵션의 p-형 주입은, BF2를 사용하여, 약 1011내지 1014의 범위 내의 도우즈에서 약 40 내지 90 keV의 주입 에너지를 사용하여 실시한다. 제2(q)도 및 제2(r)도에 도시하는 바와 같이, 그 결과 얻어지는 구성체는, 단일의 일체적인 측벽(201)을 지니는데, 그것은 이미터 콘택트의 측벽과 자기-정합하고, 또한 본 장치의 적어도 이미터 및 베이스 영역을 통과하여 연장한다.
그런 다음, 제2(s)도에 도시하는 바와 같이, 당업자에게 공지인 기술을 사용하여, 표면 상에 산화물 또는 글래스층 (glass layer) 을 약 100의 두께로 성장시킨다. 그런 다음, 이러한 산화물총의 두께를, 그 위에 부가적으로 2,500 내지 5,000디포지트하여 증가시키고, 산화물층(204)을 형성한다. 그런 다음, 상기 산화물충을 에칭백(etch back)하여, 제2(t)도에 도시하는 바와 같이, 바이폴라 이미터, PMOS와 NMOS 게이트 및 트렌치의 측벽 상에 일체적인 산화물 또는 글래스 스페이서(81, 206, 207)를 잔존시킨다. 상기 트렌치의 하부를 매몰층까지 에칭하여, 콜렉터의 전기적 콘택트를 제공한다. 또 다른 실시예에 있어서, 미국특허출원 제 503,491 호 (대리인 서류번호 제8332-232호)에 개시하는 프로세스에 따라, 폴리실리콘의 측벽 상에 선택적으로 측벽 산화물을 형성한다. 또 다른 실시예에 있어서, 측벽 산화물 스페이서의 일부를, 상기 트렌치를 에칭하기 전에 형성할 수 있고, 또한 상기 측벽 산화물의 잔존하는 부분은, 상기 트렌치를 에칭한 후 형성한다.
그런 다음, 약 2000의 두께를 지니도록 도핑한 p-형 폴리실리콘층(208)을, 제2(u)도에 도시하는 바와 같이, 표면 전체에 걸쳐 성장시킨다. 마스크(214)를, 표면 상에 형성하여, 제2(v)도에 도시하는 바와 같이, 바이폴라 콜렉터 콘택트, NMOS 소오스 및 드레인 콘택트, 및 PMOS 드레인 콘택트의 일부를 노출시킨다. 제2(w)도에 도시하는 바와 같이, 도펀트로서 비소를 사용하여, 약 1016/의 도우즈에서 약 30 내지 50 keV의 주입 에너지를 사용하여, n-형 주입을 실시한다. 그 결과, 바이폴라 콜렉터 콘택트 및 NMOS 소오스와 드레인 콘택트에 있어서 얻어지는 도펀트 농도는,약 1019내지 1020/의 범위 내에 있다.
상기 포토레지스트 마스크를 제거하고 또 다른 마스크(216)를 형성하여, 저항 콘택트, 바이폴라 이미터 콘택트, 및 PMOS 소오스 및 드레인 콘택트를 노출시킨다. 도펀트로서 BF2를 사용하여, 약 61014내지 61015/범위 내의 도우즈에서 약 20 내지 50 keV의 주입 에너지를 사용하여, p-형 주입을 실시한다. 그 결과 얻어지는 바이폴라 베이스 콘택트 및 PMOS 소오스 및 드레인 콘택트에 있어서 도펀트 농도는, 약 61017내지 51018/사이의 범위 내에 있다
제2(y)도에 도시하는 바와 같이, 포토레지스트 마스크를 제거하고, 예컨대 미국특허 제4,745,087호에 기재된 공지의 기술을 사용하여, 표면의 평탄화를 실시한다.
그런 다음, 에칭 마스크(220)를 형성하는데, 그것은, 제2(z)도에 도시하는 바와 같이, NMOS 및 PMOS 트랜지스터 사이의 산화물에 도달할 때까지 폴리실리콘의 에칭을 수행할 수 있도록 한다. 그런 다음, 상기 에칭 마스크를 제거한 후, 예컨대 티탄, 몰리브덴, 탄탈, 텅스텐 등과 같은 내화성 금속층을 본 장치의 표면 상에 디포지트한다. 공지의 기술을 사용하여, 상기 층을 가열시키고, 디포지트한 금속이 폴리실리콘과 콘택트하고 있는 영역에 있어서 금속 실리사이드를 형성한다. 그런 다음, 잔존하는 미반응의 금속을, 본 장치로부터 에칭 제거한다.
이러한 제조 시퀀스에 있어서 최종적 단계는, 콘택트 구멍을 제공하기 위하여 마스크된 산화물 층을 디포지트하는 단계를 포함한다. 본 장치의 표면 상에 금속을 디포지트하고, 마스크하며, 선택된 영역으로부터 에칭제거하여, 제1도에 도시하는 장치를 완성한다. 또 다른 실시예에 있어서, 콘택트 구멍을 텅스텐으로 충전하고, 에칭백하여, 금속 상호 접속충을 디포지트하기전에 평탄한 표면을 형성한다.
이상, 본 발명의 구체적 실시 태양에 대하여 상세하게 설명하였으나, 본 발명은, 이러한 구체예에만 한정되는 것이 아니라, 본 발명의 기술적 범위를 일탈하지 않는 한, 여러 가지 변형이 가능함은 물론이다. 예컨대, 자기-정합하지 않는 또 다른 실시 태양에 있어서, 폴리실리콘 이미터 콘택트를 형성하기 전에, 트렌치, 스페이서 및 콜렉터 콘택트를 형성할 수 있다.

Claims (5)

  1. 바이폴라 트랜지스터에 있어서 (a) 제1 도전형의 매몰층, (b) 상기 매몰층 상에 위치하는 제1 도전형의 콜렉터 ; (c) 상기 콜렉터 상에 위치하는 제2 도전형의 베이스 ; (d) 상기 베이스 상에 위치하는 제1도전형의 이미터 ; (e) 상기 이미터 상에 위치하는 제1 도전형의 이미터 콘택트 ; (f) 상기 이미터, 베이스 및 콜렉터를 따라 연장하는 트렌치 ; (g) 상기 트렌치 내에 있어서 이미터, 베이스 및 콜렉터에 대한 제1의 일체적으로 인접하는 절연성 측벽 ; (h) 상기 베이스 상에 위치하는 제2 도전형의 베이스 콘택트 및 (i) 상기 이미터 콘택트 및 상기 베이스 콘택트 사이에 위치하는 제2의 일체적으로 인접하는 절연성 측벽을 포함하는 바이폴라 트랜지스터.
  2. 바이폴라 트랜지스터에 있어서 (a) 제1 도전형의 콜렉터 영역 ; (b) 상기 콜렉터 상에 위치하는 제1 도전형의 콜렉터 콘택트 ; (c) 상기 콜렉터 영역 상에 위치하는 제2 도전형의 베이스 ; (d) 상기 베이스 상에 위치하는 제2 도전형의 베이스 콘택트 ; (e) 상기 베이스 상에 위치하는 제1 도전형의 이미터 ; (f) 상기 이미터 상에 위치하는 제1 도전형의 이미터 콘택트 ; (g) 상기 이미터, 베이스 및 콜렉터의 측벽을 따라 연장하는 트렌치 ; 및 (h) 상기 트렌치에 있어서 상기 이미터, 베이스 및 콜렉터에 대한 제1의 일체적으로 인접하는 절연성 측벽으로서, 상기 제1 측벽은 콜렉터 및 이미터콘택트를 분리시키고, 상기 이미터 콘택트는 상기 콜렉터 콘택트와 베이스 콘택트 사이에 위치하는 경우의 측벽 ; 을 포함하는 바이폴라 트랜지스터.
  3. 바이폴라 트랜지스터에 있어서 (a) 제1 도전형의 콜렉터 영역 ; (b) 상기 콜렉터 상에 위치하는 제1 도전형의 콜렉터 콘택트 ; (c) 상기 콜렉터 영역 상에 위치하는 제2 도전형의 베이스 ; (d) 상기 베이스 상에 위치하는 제2 도전형의 베이스 콘택트 ; (e) 상기 베이스 상에 위치하는 제1 도전형의 이미터 ; (f) 상기 이미터 상에 위치하는 제1 도전형의 이미터 콘택트 ; (g) 상기 이미터, 베이스 및 콜렉터의 측벽을 따라 연장하는 트렌치 ; 및 (h) 상기 트렌치에 있어서 상기 이미터, 베이스 및 콜렉터에 대한 제1의 일체적으로 인접하는 절연성 측벽으로서, 상기 제1 측벽은 콜렉터 및 이미터 콘택트를 분리시키고, 상기 이미터 콘택트 및 콜렉터 콘택트는 상기 제1 절연성 측벽을 따라 연장하는 경우의 제1 측벽 ; 을 포함하는 바이폴라 트랜지스터.
  4. 바이폴라 트랜지스터에 있어서 ; (a) 제1 도전형의 콜렉터 영역 ; (b) 상기 콜렉터 상에 위치하는 제1 도전형의 콜렉터 콘택트 ; (c) 상기 콜렉터 영역 상에 위치하는 제2 도전형의 베이스 ; (d) 상기 베이스 상에 위치하는 제2 도전형의 베이스 콘택트 ; (e) 상기 베이스 상에 위치하는 제1도전형의 이미터 ; (f) 상기 이미터 상에 위치하는 제1 도전형의 이미터 콘택트 ; (g) 상기 이미터, 베이스 및 콜렉터의 측벽을 따라 연장하는 트렌치 ; 및 (h) 상기 트렌치 내에 있어서 상기 이미터, 베이스 및 콜렉터에 대한 제1의 일체적으로 인접하는 절연성 측벽으로서, 상기 제1 측벽은 콜렉터와 이미터 콘택트를 분리시키고, 상기 이미터 콘택트 및 콜렉터 콘택트는 상기 제1 절연성 측벽에 인접하는 경우의 제1 측벽 ; 을 포함하는 바이폴라 트랜지스터.
  5. 바이폴라 트랜지스터에 있어서 ; (a) 제1 도전형의 콜렉터 영역 ; (b) 상기 콜렉터 상에 위치하는 제1 도전형의 콜렉터 콘택트 ; (c) 상기 콜렉터 영역 상에 위치하는 제2 도전형의 베이스 ; (d) 상기 베이스 상에 위치하는 제2 도전형의 베이스 콘택트 ; (e) 상기 베이스 상에 위치하는 제1 도전형의 이미터 ; (f) 상기 이미터 상에 위치하는 제1 도전형의 이미터 콘택트 ; (g) 상기 이미터, 베이스 및 콜렉터의 측벽을 따라 연장하는 트렌치 ; 및 (h) 상기 트렌치 내에 있어서 상기 이미터, 베이스 및 콜렉터에 대한 제1의 일체적으로 인접하는 절연성 측벽으로서, 상기 제1 측벽은 상기 콜렉터 및 이미터 콘택트를 분리시키고, 상기 베이스 콘택트 및 이미터 콘택트는 제2 절연성 측벽에 인접하는 경우의 제1 측벽을 포함하는 바이폴라 트랜지스터.
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