JP3110062B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はＬＤＤ（Lightly Doped
Dorain）構造のＭＯＳトランジスタを含むＣＭＯＳを製
造する方法に関するものである。
Dorain）構造のＭＯＳトランジスタを含むＣＭＯＳを製
造する方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタが微細化されると、
ドレイン領域近くの高電界中で発生するホットエレクト
ロンによってトランジスタ特性が変動する問題が生じる
ので、ドレイン領域の高電界を緩和する１つの構造とし
てＬＤＤ構造が用いられている。しかし、一方でＬＤＤ
構造では低濃度Ｎ型領域全体に電界が広がるため、ゲー
ト下でないゲート電極側壁酸化膜下の低濃度Ｎ型領域で
ホットエレクトロンが発生し、これがゲート電極側壁酸
化膜に注入されて捕捉される問題が発生する。
ドレイン領域近くの高電界中で発生するホットエレクト
ロンによってトランジスタ特性が変動する問題が生じる
ので、ドレイン領域の高電界を緩和する１つの構造とし
てＬＤＤ構造が用いられている。しかし、一方でＬＤＤ
構造では低濃度Ｎ型領域全体に電界が広がるため、ゲー
ト下でないゲート電極側壁酸化膜下の低濃度Ｎ型領域で
ホットエレクトロンが発生し、これがゲート電極側壁酸
化膜に注入されて捕捉される問題が発生する。
【０００３】
【発明が解決しようとする課題】上記に示したＬＤＤ特
有の問題を解決するためには、ＮチャネルＭＯＳ（以下
ＮＭＯＳという）トランジスタのＬＤＤ構造の低濃度Ｎ
型領域を深くするか、低濃度Ｎ型領域のピークを深い位
置にすればよいと考えられる。しかし、従来の製造方法
では低濃度Ｎ型領域はゲート電極をマスクとしてＮ型不
純物のリンをイオン注入することにより形成しているの
で、もしイオン注入の加速電圧を大きくして低濃度Ｎ型
領域のＮ型不純物を深く注入しようとすれば、リンがゲ
ート電極を突き抜けてチャネル領域まで入るという不具
合が発生する。
有の問題を解決するためには、ＮチャネルＭＯＳ（以下
ＮＭＯＳという）トランジスタのＬＤＤ構造の低濃度Ｎ
型領域を深くするか、低濃度Ｎ型領域のピークを深い位
置にすればよいと考えられる。しかし、従来の製造方法
では低濃度Ｎ型領域はゲート電極をマスクとしてＮ型不
純物のリンをイオン注入することにより形成しているの
で、もしイオン注入の加速電圧を大きくして低濃度Ｎ型
領域のＮ型不純物を深く注入しようとすれば、リンがゲ
ート電極を突き抜けてチャネル領域まで入るという不具
合が発生する。
【０００４】ＰチャネルＭＯＳ（以下ＰＭＯＳという）
トランジスタが微細化されると、ドレイン領域の空乏層
とソース領域の空乏層が接するパンチスルー現象が生じ
る。ＰＭＯＳトランジスタのパンチスルーを防止する１
つの方法は、空乏層が伸びやい深さの位置にＮ型不純物
を注入することである。しかし、この場合もイオン注入
の加速電圧を大きくしてＮ型不純物を深い位置に注入し
ようとすれば、チャネル領域のマスクとして使用してい
るゲート電極を突き抜けてチャネルにＮ型不純物が入る
という不具合が発生する。
トランジスタが微細化されると、ドレイン領域の空乏層
とソース領域の空乏層が接するパンチスルー現象が生じ
る。ＰＭＯＳトランジスタのパンチスルーを防止する１
つの方法は、空乏層が伸びやい深さの位置にＮ型不純物
を注入することである。しかし、この場合もイオン注入
の加速電圧を大きくしてＮ型不純物を深い位置に注入し
ようとすれば、チャネル領域のマスクとして使用してい
るゲート電極を突き抜けてチャネルにＮ型不純物が入る
という不具合が発生する。
【０００５】そこで、本発明はＣＭＯＳのＮＭＯＳトラ
ンジスタのＬＤＤ構造の特有の劣化を防ぐために低濃度
Ｎ型領域を深くするとともに、ＰＭＯＳトランジスタの
パンチスルーを防止するために、空乏層が伸びやすい深
さの位置にＮ型不純物を注入する工程を含んで半導体装
置を製造する方法を提供することを目的とするものであ
る。
ンジスタのＬＤＤ構造の特有の劣化を防ぐために低濃度
Ｎ型領域を深くするとともに、ＰＭＯＳトランジスタの
パンチスルーを防止するために、空乏層が伸びやすい深
さの位置にＮ型不純物を注入する工程を含んで半導体装
置を製造する方法を提供することを目的とするものであ
る。
【０００６】
【課題を解決するための手段】本発明は深い位置の低濃
度Ｎ型不純物拡散領域をもつＬＤＤ構造のＮチャネルＭ
ＯＳトランジスタ、及びソース・ドレインのチャネル側
にＮ型不純物拡散領域をもつＰチャネルＭＯＳトランジ
スタを備えたＣＭＯＳ型半導体装置を製造する方法であ
って、写真製版とエッチングにより多結晶シリコンゲー
ト電極を形成した後、エッチングで使用したレジストが
残存する状態でＮチャネルＭＯＳトランジスタのソース
・ドレイン領域とＰチャネルＭＯＳトランジスタのソー
ス・ドレイン領域にＮ型不純物をＬＤＤ構造の低濃度Ｎ
型不純物拡散領域を形成するための後記の注入工程より
も深く注入することにより、ＮチャネルＭＯＳトランジ
スタの前記深い位置の低濃度Ｎ型不純物拡散領域とＰチ
ャネルＭＯＳトランジスタの前記Ｎ型不純物拡散領域と
を同時に形成する工程、並びに前記レジストを除去した
後、少なくともＮチャネルＭＯＳトランジスタのソース
・ドレイン領域にはＬＤＤ構造の低濃度Ｎ型不純物拡散
領域を形成するための注入工程を備えている。
度Ｎ型不純物拡散領域をもつＬＤＤ構造のＮチャネルＭ
ＯＳトランジスタ、及びソース・ドレインのチャネル側
にＮ型不純物拡散領域をもつＰチャネルＭＯＳトランジ
スタを備えたＣＭＯＳ型半導体装置を製造する方法であ
って、写真製版とエッチングにより多結晶シリコンゲー
ト電極を形成した後、エッチングで使用したレジストが
残存する状態でＮチャネルＭＯＳトランジスタのソース
・ドレイン領域とＰチャネルＭＯＳトランジスタのソー
ス・ドレイン領域にＮ型不純物をＬＤＤ構造の低濃度Ｎ
型不純物拡散領域を形成するための後記の注入工程より
も深く注入することにより、ＮチャネルＭＯＳトランジ
スタの前記深い位置の低濃度Ｎ型不純物拡散領域とＰチ
ャネルＭＯＳトランジスタの前記Ｎ型不純物拡散領域と
を同時に形成する工程、並びに前記レジストを除去した
後、少なくともＮチャネルＭＯＳトランジスタのソース
・ドレイン領域にはＬＤＤ構造の低濃度Ｎ型不純物拡散
領域を形成するための注入工程を備えている。
【０００７】好ましい態様では、前記Ｎ型不純物注入
後、ＰチャネルＭＯＳトランジスタのソース・ドレイン
領域にＬＤＤ構造の不純物拡散領域を形成する際のゲー
ト電極サイドスペーサ形成前にＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域の表面領域にＰ型不純物
を注入する。
後、ＰチャネルＭＯＳトランジスタのソース・ドレイン
領域にＬＤＤ構造の不純物拡散領域を形成する際のゲー
ト電極サイドスペーサ形成前にＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域の表面領域にＰ型不純物
を注入する。
【０００８】
【作用】パターン化されたゲート電極上にレジストが残
存する状態でＮ型不純物を注入すれば、レジストがない
場合比べて大きなエネルギーで注入してもＮ型不純物は
ゲート電極を突き抜けない。ＮＭＯＳトランジスタのＬ
ＤＤ構造で、低濃度Ｎ型領域を深くすれば、ホットエレ
クトロンが発生しにくくなり、ＬＤＤ特有のホットエレ
クトロンによる特性劣化が起こりにくくなる。ＰＭＯＳ
トランジスタにおいては空乏層が伸びやすい位置にＮ型
不純物を注入することができ、パンチスルー防止に役立
つ。
存する状態でＮ型不純物を注入すれば、レジストがない
場合比べて大きなエネルギーで注入してもＮ型不純物は
ゲート電極を突き抜けない。ＮＭＯＳトランジスタのＬ
ＤＤ構造で、低濃度Ｎ型領域を深くすれば、ホットエレ
クトロンが発生しにくくなり、ＬＤＤ特有のホットエレ
クトロンによる特性劣化が起こりにくくなる。ＰＭＯＳ
トランジスタにおいては空乏層が伸びやすい位置にＮ型
不純物を注入することができ、パンチスルー防止に役立
つ。
【０００９】しかも、ＮＭＯＳトランジスタのＬＤＤの
低濃度Ｎ型領域を深くするためのＮ型不純物注入と、Ｐ
ＭＯＳトランジスタのパンチスルー防止のための深い位
置へのＮ型不純物注入とを同一工程で行なうので、工程
数が少ない。ＰＭＯＳトランジスタのパンチスルー防止
用にＮ型不純物を注入するので、熱処理によりそのＮ型
不純物がソース・ドレイン領域の表面に拡散されてトラ
ンジスタ特性βを悪化させるという不具合が発生すると
きは、所望のβを得るためにはＰＭＯＳトランジスタの
ソース・ドレイン領域の表面付近にＰ型不純物を注入し
てＮ型不純物の表面付近への拡散による影響を打ち消せ
ばよい。
低濃度Ｎ型領域を深くするためのＮ型不純物注入と、Ｐ
ＭＯＳトランジスタのパンチスルー防止のための深い位
置へのＮ型不純物注入とを同一工程で行なうので、工程
数が少ない。ＰＭＯＳトランジスタのパンチスルー防止
用にＮ型不純物を注入するので、熱処理によりそのＮ型
不純物がソース・ドレイン領域の表面に拡散されてトラ
ンジスタ特性βを悪化させるという不具合が発生すると
きは、所望のβを得るためにはＰＭＯＳトランジスタの
ソース・ドレイン領域の表面付近にＰ型不純物を注入し
てＮ型不純物の表面付近への拡散による影響を打ち消せ
ばよい。
【００１０】
【実施例】図１、図２及び図３により一実施例を説明す
る。 （Ａ） 図で左側はＮＭＯＳトランジスタ形成領域、右
側はＰＭＯＳトランジスタ形成領域であり、Ｐ型シリコ
ン基板２のＰＭＯＳトランジスタ形成領域にはＮ型ウエ
ル４が形成されている。これらのＭＯＳトランジスタ形
成領域は図には現われていないがフィールド酸化膜によ
り分離されている。基板上にゲート酸化膜が形成され、
その上に多結晶シリコン膜が形成された後、写真製版と
エッチングにより多結晶シリコン膜とゲート酸化膜がパ
ターン化されてゲート電極８とその下のゲート酸化膜６
が形成されている。１０は多結晶シリコン膜をエッチン
グしてゲート電極８を形成するときのフォトレジストで
ある。
る。 （Ａ） 図で左側はＮＭＯＳトランジスタ形成領域、右
側はＰＭＯＳトランジスタ形成領域であり、Ｐ型シリコ
ン基板２のＰＭＯＳトランジスタ形成領域にはＮ型ウエ
ル４が形成されている。これらのＭＯＳトランジスタ形
成領域は図には現われていないがフィールド酸化膜によ
り分離されている。基板上にゲート酸化膜が形成され、
その上に多結晶シリコン膜が形成された後、写真製版と
エッチングにより多結晶シリコン膜とゲート酸化膜がパ
ターン化されてゲート電極８とその下のゲート酸化膜６
が形成されている。１０は多結晶シリコン膜をエッチン
グしてゲート電極８を形成するときのフォトレジストで
ある。
【００１１】（Ｂ） ゲート電極８上にフォトレジスト
１０が残存する状態で、全体にリン１２を基板の深い位
置に注入する。このときの加速エネルギーは１００〜１
８０ＫｅＶで、注入量は１×１０13〜３×１０13／ｃｍ
2程度である。１４は注入されたリンである。
１０が残存する状態で、全体にリン１２を基板の深い位
置に注入する。このときの加速エネルギーは１００〜１
８０ＫｅＶで、注入量は１×１０13〜３×１０13／ｃｍ
2程度である。１４は注入されたリンである。
【００１２】（Ｃ） 写真製版を行ない、ＰＭＯＳトラ
ンジスタ形成領域はフォトレジスト１６で被覆し、ＮＭ
ＯＳトランジスタ形成領域にリン１８を３０〜９０Ｋｅ
Ｖの加速エネルギーで５×１０12〜２×１０13／ｃｍ2
程度注入する。この工程で注入されたリン２０は加速エ
ネルギーが小さいために浅く注入される。
ンジスタ形成領域はフォトレジスト１６で被覆し、ＮＭ
ＯＳトランジスタ形成領域にリン１８を３０〜９０Ｋｅ
Ｖの加速エネルギーで５×１０12〜２×１０13／ｃｍ2
程度注入する。この工程で注入されたリン２０は加速エ
ネルギーが小さいために浅く注入される。
【００１３】（Ｄ） 工程（Ｂ）でＰＭＯＳトランジス
タ形成領域に注入されたリン１４が熱拡散でソース・ド
レイン領域の表面方向に拡散することによる影響を防ぐ
ために、写真製版でＮＭＯＳトランジスタ形成領域を被
うフォトレジスト２２を形成し、ＰＭＯＳトランジスタ
形成領域にボロン２４を１０〜５０ＫｅＶの加速エネル
ギーで、１×１０13〜３×１０13／ｃｍ2程度注入す
る。この工程で注入されたボロン２６はリン１４よりも
浅い位置に注入される。
タ形成領域に注入されたリン１４が熱拡散でソース・ド
レイン領域の表面方向に拡散することによる影響を防ぐ
ために、写真製版でＮＭＯＳトランジスタ形成領域を被
うフォトレジスト２２を形成し、ＰＭＯＳトランジスタ
形成領域にボロン２４を１０〜５０ＫｅＶの加速エネル
ギーで、１×１０13〜３×１０13／ｃｍ2程度注入す
る。この工程で注入されたボロン２６はリン１４よりも
浅い位置に注入される。
【００１４】（Ｅ）その後の工程はＬＤＤ構造のＮチャ
ネルＭＯＳトランジスタと通常のＰＭＯＳトランジスタ
を形成する従来の工程である。そのため、ゲート電極８
の側面に酸化物のサイドウォール２８を形成する。この
サイドウォール２８は、例えばＣＶＤ法によりシリコン
酸化膜を堆積し、それをエッチバックすることにより形
成することができる。
ネルＭＯＳトランジスタと通常のＰＭＯＳトランジスタ
を形成する従来の工程である。そのため、ゲート電極８
の側面に酸化物のサイドウォール２８を形成する。この
サイドウォール２８は、例えばＣＶＤ法によりシリコン
酸化膜を堆積し、それをエッチバックすることにより形
成することができる。
【００１５】（Ｆ） 写真製版によりＰＭＯＳトランジ
スタ形成領域をフォトレジスト３０で被い、ＮＭＯＳト
ランジスタ形成領域に砒素イオン３１を注入する。３２
は注入された砒素を表わしている。この注入工程は高濃
度Ｎ型領域を形成するためのものであり、例えば加速エ
ネルギーは３０〜９０ＫｅＶ注入量は３×１０15〜９×
１０15／ｃｍ2程度である。
スタ形成領域をフォトレジスト３０で被い、ＮＭＯＳト
ランジスタ形成領域に砒素イオン３１を注入する。３２
は注入された砒素を表わしている。この注入工程は高濃
度Ｎ型領域を形成するためのものであり、例えば加速エ
ネルギーは３０〜９０ＫｅＶ注入量は３×１０15〜９×
１０15／ｃｍ2程度である。
【００１６】（Ｇ） レジスト３０を除去し、熱処理を
施して注入した不純物の活性化を行なう。これにより、
ＮＭＯＳトランジスタには、低濃度Ｎ型領域３４と高濃
度Ｎ型領域３６とからなるＬＤＤ構造のソース・ドレイ
ンが形成される。ＰＭＯＳトランジスタの注入不純物も
活性化され、深い位置にリン拡散領域３８が形成され、
表面付近にボロン拡散領域４０が形成される。
施して注入した不純物の活性化を行なう。これにより、
ＮＭＯＳトランジスタには、低濃度Ｎ型領域３４と高濃
度Ｎ型領域３６とからなるＬＤＤ構造のソース・ドレイ
ンが形成される。ＰＭＯＳトランジスタの注入不純物も
活性化され、深い位置にリン拡散領域３８が形成され、
表面付近にボロン拡散領域４０が形成される。
【００１７】（Ｈ） 写真製版を行なってＮＭＯＳトラ
ンジスタ形成領域をフォトレジスト４２で被い、ＰＭＯ
Ｓトランジスタ形成領域にボロンイオン４４を注入す
る。４５は注入されたボロンを表わしている。 （Ｉ） 熱処理を施して不純物を活性化し、ＰＭＯＳト
ランジスタのソース・ドレイン領域４６を形成する。ソ
ース・ドレイン領域４６のチャネル側先端部分で空乏層
が伸びやすい位置にはＮ型不純物拡散領域３８が存在す
る。
ンジスタ形成領域をフォトレジスト４２で被い、ＰＭＯ
Ｓトランジスタ形成領域にボロンイオン４４を注入す
る。４５は注入されたボロンを表わしている。 （Ｉ） 熱処理を施して不純物を活性化し、ＰＭＯＳト
ランジスタのソース・ドレイン領域４６を形成する。ソ
ース・ドレイン領域４６のチャネル側先端部分で空乏層
が伸びやすい位置にはＮ型不純物拡散領域３８が存在す
る。
【００１８】図３（Ｉ）に示されるように形成されたＣ
ＭＯＳでは、ＮＭＯＳトランジスタのＬＤＤの低濃度Ｎ
型不純物拡散領域３４の深さが深くなり、ホットエレク
トロンによるＬＤＤ特有の問題点が解決される。ＰＭＯ
Ｓトランジスタにおいては、ソース・ドレイン領域のチ
ャネル側の深いところにＮ型不純物拡散領域３８が存在
するので、空乏層がチャネル方向に伸びにくくなり、パ
ンチスルーが起こりにくくなる。また、ＰＭＯＳトラン
ジスタのソース・ドレイン領域４６の表面にボロンを注
入したことにより、Ｎ型不純物拡散領域３８のリンが表
面付近に拡散するのに打ち勝つβの高いＰＭＯＳトラン
ジスタとなる。
ＭＯＳでは、ＮＭＯＳトランジスタのＬＤＤの低濃度Ｎ
型不純物拡散領域３４の深さが深くなり、ホットエレク
トロンによるＬＤＤ特有の問題点が解決される。ＰＭＯ
Ｓトランジスタにおいては、ソース・ドレイン領域のチ
ャネル側の深いところにＮ型不純物拡散領域３８が存在
するので、空乏層がチャネル方向に伸びにくくなり、パ
ンチスルーが起こりにくくなる。また、ＰＭＯＳトラン
ジスタのソース・ドレイン領域４６の表面にボロンを注
入したことにより、Ｎ型不純物拡散領域３８のリンが表
面付近に拡散するのに打ち勝つβの高いＰＭＯＳトラン
ジスタとなる。
【００１９】
【発明の効果】本発明ではゲート電極上にレジストが残
存する状態でＮ型不純物を注入するので、チャネル領域
に突き抜けることなく深い位置にＮ型不純物を注入で
き、ＬＤＤ構造の低濃度Ｎ型不純物拡散層を深くするこ
とができて、信頼性の高いＮＭＯＳトランジスタを得る
ことができる。ＰＭＯＳトランジスタにおいても、ゲー
ト電極上にレジストが残存する状態でＮ型不純物を注入
するので、チャネル領域に突き抜けることなく深い位置
にＮ型不純物を注入でき、空乏層が延びやすい位置にＮ
型不純物拡散層を形成することができるので、パンチス
ルーを防止することができる。
存する状態でＮ型不純物を注入するので、チャネル領域
に突き抜けることなく深い位置にＮ型不純物を注入で
き、ＬＤＤ構造の低濃度Ｎ型不純物拡散層を深くするこ
とができて、信頼性の高いＮＭＯＳトランジスタを得る
ことができる。ＰＭＯＳトランジスタにおいても、ゲー
ト電極上にレジストが残存する状態でＮ型不純物を注入
するので、チャネル領域に突き抜けることなく深い位置
にＮ型不純物を注入でき、空乏層が延びやすい位置にＮ
型不純物拡散層を形成することができるので、パンチス
ルーを防止することができる。
【００２０】そして、低濃度Ｎ型不純物拡散層を深くす
るための注入とパンチスルー防止のための注入とを同時
に行なうので、工程数が少なくてすむ。パンチスルーを
防止するためにＰＭＯＳトランジスタに注入したＮ型不
純物が表面に拡散するのに打ち勝つようにソース・ドレ
イン領域の表面付近にＰ型不純物を注入すれば、トラン
ジスタ特性βの高いＰＭＯＳトランジスタを得ることが
できる。
るための注入とパンチスルー防止のための注入とを同時
に行なうので、工程数が少なくてすむ。パンチスルーを
防止するためにＰＭＯＳトランジスタに注入したＮ型不
純物が表面に拡散するのに打ち勝つようにソース・ドレ
イン領域の表面付近にＰ型不純物を注入すれば、トラン
ジスタ特性βの高いＰＭＯＳトランジスタを得ることが
できる。
【図１】一実施例で低濃度Ｎ型不純物注入までを示す工
程断面図である。
程断面図である。
【図２】同実施例で高濃度Ｎ型不純物注入までを示す工
程断面図である。
程断面図である。
【図３】同実施例でＰＭＯＳトランジスタを形成する工
程を示す工程断面図である。
程を示す工程断面図である。
２ Ｐ型シリコン基板 ４ Ｎ型ウエル ８ ゲート電極 １４ 深く注入されたリン ２０ 浅く注入されたリン ２８ サイドウォールスペーサ ３４ 低濃度Ｎ型不純物拡散領域 ３６ 高濃度Ｎ型不純物拡散領域 ３８ ＰＭＯＳトランジスタの空乏層の伸びを抑え
るＮ型不純物拡散領域 ４６ ソース・ドレイン領域
るＮ型不純物拡散領域 ４６ ソース・ドレイン領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 深い位置の低濃度Ｎ型不純物拡散領域を
もつＬＤＤ構造のＮチャネルＭＯＳトランジスタ、及び
ソース・ドレインのチャネル側にＮ型不純物拡散領域を
もつＰチャネルＭＯＳトランジスタを備えたＣＭＯＳ型
半導体装置を製造する方法であって、 写真製版とエッチングにより多結晶シリコンゲート電極
を形成した後、エッチングで使用したレジストが残存す
る状態でＮチャネルＭＯＳトランジスタのソース・ドレ
イン領域とＰチャネルＭＯＳトランジスタのソース・ド
レイン領域にＮ型不純物をＬＤＤ構造の低濃度Ｎ型不純
物拡散領域を形成するための後記の注入工程よりも深く
注入することにより、ＮチャネルＭＯＳトランジスタの
前記深い位置の低濃度Ｎ型不純物拡散領域とＰチャネル
ＭＯＳトランジスタの前記Ｎ型不純物拡散領域とを同時
に形成する工程、並びに前記レジストを除去した後、少
なくともＮチャネルＭＯＳトランジスタのソース・ドレ
イン領域にはＬＤＤ構造の低濃度Ｎ型不純物拡散領域を
形成するための注入工程を備えたことを特徴とする半導
体装置の製造方法。 - 【請求項２】 ＮチャネルＭＯＳトランジスタの深い位
置の低濃度Ｎ型不純物拡散領域とＰチャネルＭＯＳトラ
ンジスタのＮ型不純物拡散領域とを同時に形成するため
の前記Ｎ型不純物注入工程の後、ＬＤＤ構造の不純物拡
散領域を形成する際のゲート電極サイドスペーサ形成前
にＰチャネルＭＯＳトランジスタのソース・ドレイン領
域の表面領域にＰ型不純物を注入する請求項１に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03042467A JP3110062B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03042467A JP3110062B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04259253A JPH04259253A (ja) | 1992-09-14 |
| JP3110062B2 true JP3110062B2 (ja) | 2000-11-20 |
Family
ID=12636880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03042467A Expired - Fee Related JP3110062B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110062B2 (ja) |
-
1991
- 1991-02-13 JP JP03042467A patent/JP3110062B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04259253A (ja) | 1992-09-14 |
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