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JPH02168666A - 相補型半導体装置とその製造方法 - Google Patents

相補型半導体装置とその製造方法

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Publication number
JPH02168666A
JPH02168666A JP1167607A JP16760789A JPH02168666A JP H02168666 A JPH02168666 A JP H02168666A JP 1167607 A JP1167607 A JP 1167607A JP 16760789 A JP16760789 A JP 16760789A JP H02168666 A JPH02168666 A JP H02168666A
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JP
Japan
Prior art keywords
region
type
conductivity type
type well
well layer
Prior art date
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Pending
Application number
JP1167607A
Other languages
English (en)
Inventor
Takahisa Sakaemori
貴尚 栄森
Wataru Wakamiya
若宮 亙
Koji Ozaki
浩司 小崎
Yoshinori Tanaka
義典 田中
Shinichi Sato
真一 佐藤
Hiroshi Kimura
広嗣 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPH02168666A publication Critical patent/JPH02168666A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は相補型半導体装置に関するもので、特にP型
半導体素子領域とN型半導体素子領域との間を電界効果
を用いて分離した相補型半導体装置に関するものである
[従来の技術] 半導体素子間の素子分離は、たとえば特開昭62−19
0869号公報などに示されているように、LOGO5
(Local  0xidati。
n  of  5ilicon)法を用いて行なわれて
いる。相補型半導体集積回路装置においてP型半導体素
子領域と、N型半導体素子領域との間の分離もLOCO
8法を用いて行なわれていた。
第12A図〜第12C図はLOCO3法を用いた素子分
離膜の形成方法をステップごとに示す図である。第12
A図を参照して、P型シリコン基板1の主表面上に酸化
シリコン膜112を形成する。次に活性領域を形成した
い範囲(第12A図中Q、oで示す範囲)に窒化シリコ
ン膜111を形成する。この状態で基板1が熱酸化され
ると、第12B図に示すように窒化シリコン膜111が
形成されなかった領域に厚い素子分離膜12が形成され
る。この理由は窒化シリコン膜の耐酸化性が強いためで
ある。次に、窒化シリコン膜111と酸化シリコン膜1
12が基板1の主表面上から除去される。その結果第1
2C図に示すように活性領域(第12C図中込で示す部
分)が形成される。
しかし、LOCOS法で素子分離膜12が形成されると
、素子分離膜の端部にバーズビーク(図中Cで示す部分
)と呼ばれる活性領域への食い込みが発生する。したが
って結果として得られる活性領域此の長さは当初意図さ
たれ活性領域の長さ11oよりもかなり小さくなる。そ
の結果LOCO8法で素子分離が行なわれると、素子の
微細化が困難であるという問題点があった。一方バーズ
ビークを抑えるために素子分離膜の厚さを薄くすると、
素子分離能力が劣化するという問題点があった。
一方、素子の微細化に対応するために、フィールドシー
ルド(Field  5hield)分離を用いた素子
分離方法がたとえば特開昭60−47437号公報に示
されている。フィールドシールド法によってウェルと基
板とが分離された例が特開昭60−79740号公報に
示されている。
第12D図は同公報に示されたフィールドシールド電極
を用いてウェルと基板とを分離した半導体装置の概略断
面図である。第12D図を参照して、従来の微細化に対
応したLOCOS法を用いた素子分離領域を含む半導体
装置は、N型シリコン基板11と、P型ウェル層17と
、N型シリコン基板11の主表面上でP型ウェル層17
との境界部分に形成された素子分離膜12と、素子分離
膜12の上に形成されたシールド電極19とを含む。
シールド電極19の上には層間絶縁膜15を介して配線
電極16が形成される。P型ウェル層17の主表面上に
は、NチャネルMOSFET14が形成され、N型シリ
コン基板11の主表面上にはPチャネルMOSFET1
3が形成される。NチャネルMOSFET14はN型ソ
ース/ドレイン領域22と、N型ソース/ドレイン領域
22の各4間に、ゲート酸化膜20を介して形成された
ゲート電極21とを含む。PチャネルMOSFET13
は、P型ソース/ドレイン領域18と、P型ソース/ド
レイン領域18の各4間にゲート酸化膜20を介して形
成されたゲート電極21とを含む。素子が微細化される
と、P型ウェル層17とN型シリコン基板の主表面上に
形成されたPチャネルMO8FET1BのP型ソース/
ドレイン領域18との間の空乏層がつながるおそれがあ
る。
これを避けるために、素子分離膜12の上にシールド電
極19を形成し、シールド電極19をたとえばvcc電
位に固定する。
この素子分離法によれば、シールド電極19が従来のL
OCOS法で形成された厚いフィールド酸化膜上に形成
されるため、フォトリソグラフィによるフィールド酸化
膜への位置合わせが必要になる。フィールド酸化膜によ
り生じた段差が大きいため上部配線が断線する可能性が
ある。素子分離膜12の厚さが厚いため、シールド電極
19による電界効果が十分に発揮されないといった問題
点があった。その結果この方法による素子分離方法は、
素子の微細化にとって不都合であった。
上記のような問題点を解消するために、ウェル分離用の
フィールドシールド電極およびその酸化膜をゲート電極
と同じ層で形成する方法が特開昭60−169163号
公報に示されている。第13図は同公報に示された半導
体装置の断面構造図である。第13図を参照して、N型
シリコン基板11の主表面上に形成されたPチャネルM
OSFET13と、P型ウェル層17の主表面上に形成
されたNチャネルMOSFET14とは、1個の電界効
果トランジスタ220で分離されている。
PチャネルMOSFET13は、P型ソース/ドレイン
領域18と、P型ソース/ドレイン領域18の各々の間
に、ゲート酸化膜206を介して形成されたポリシリコ
ンゲート204とを含む。NチャネルMOSFET14
は、N型ソース/ドレイン領域22と、N型ソース/ド
レイン領域22の各4間にゲート酸化膜206を介して
形成されたポリシリコンゲート205とを含む。分離用
の電界効果トランジスタ220は、N型シリコン基板1
1の主表面上に形成されたP型ソース/ドレイン領域の
いずれか一方の領域18と、P型ウェル層17の主表面
上に形成されたN型ソース/ドレイン領域のいずれか一
方の領域22と、N型シリコン基板11とP型ウェル層
17との境界部であってかつN型シリコン基板11の主
表面上にゲート酸化膜219を介して形成されたポリシ
リコン層207とを含む。PチャネルMOSFETl3
のゲート電極となるポリシリコンゲート204と、Nチ
ャネルMO3FETのゲート76極となるポリシリコン
ゲート205と、素子分離用の電界効果トランジスタ2
20のゲート電極となるポリシリコン層207とは同じ
ポリシリコン層で形成されている。NチャネルMOSF
ET14のN型ソース/ドレイン領域のいずれか一方領
域22と、PチャネルMOSFET13のP型ソース/
ドレイン領域のいずれか一方の領域18とは金属配線2
14により接続されている。しかしながら、このような
構造のウェル分離は完全ではない。以下にこの理由が説
明される。
第14A図はDRAMでよく使用されるP型基板上のツ
インウェル構造のウェル分離がフィールドシールド電極
を用いて行なわれた場合の模式図である。通常、N型ウ
ェル層302は電源電圧Vcc  <正電位)に固定さ
れる。P型ウェル層303およびP型基板301は基板
電位Vaa(負電位)に固定される。もしフィールドシ
ールド電極306が電源電圧Vccで固定されるならば
、フィールドシールド電極306の下のN型ウェル層3
02上の基板表面A部分には蓄積層が形成され、P型ウ
ェル層303上の基板表面B部分には反転層が形成され
る。このとき基板表面A部分には問題は生じないが、基
板表面B部分においては、N型拡散層304が接地電位
v3.にされたとき次のような問題が生じる。N型ウェ
ル層302をドレインとし、N型拡散層304をソース
とし、フィールドシールド電極306をゲートとしたト
ランジスタがオンして、N型拡散層304とN型ウェル
層302との間にリークバスが生じる。フィールドシー
ルド電極306が基板電位V[l[1にされたときも同
じ原理で基板表面A部分に同様のり−クバスが生じる。
第14B図は、フィールドシールド電極306の電位■
Fと、リーク電流■。との関係を模式的に示したグラフ
である。横軸はフィールドシールド電極306の電位を
示し、縦軸は基板表面Aもしくは基板表面Bをチャネル
としたときのリーク電流値を示す。フィールドシールド
電極306が接地電位VfSで固定されたとき、基板表
面Aもしくは基板表面Bにはリーク電流は流れない。し
かし、実際にはフィールドシールド電極の電位は、その
両側に形成される拡散部および上部配線等との容量結合
によりふらつく。そのふらつきによる電位が基板表面A
側もしくは基板表面B側にできる電界効果トランジスタ
のしきい値電圧VthPまたはVthNを越えると再び
リーク電流が流れる。このようなリーク電流の発生を防
ぐためには、Pチャネル側のしきい値電圧’/lhrお
よびNチャネル側のしきい値電圧vt、の絶対値をとも
に高く設定しなければならない。その結果しきい値電圧
を決定するためのプロセスパラメータの設定が難しくな
るとともに、設計時のフィールドシールド電極306の
長さおよび、フィールドシールド電極と拡散層とからな
る素子分離領域の幅の決定が困難になる。上記のような
問題は、ウェル分離を1個のシールド電極で行なうとき
には必ず生じる問題である。さらにこの方法によれば、
分離用のフィールドシールド用ゲート電極と、Pチャネ
ルMO8FETおよびNチャネルMO5FETのゲート
電極とを同一層で形成するため、設計上の自由度が大幅
に狭められるという問題がある。
第15図は特開昭61−290753号公報に示された
フィールドシールド分離と、トレンチ分離を併用したウ
ェル分離を示す模式的断面図である。第15図を参照し
て、P型シリコン基板401の主表面上に形成されたN
チャネルMO5FET14と、N型ウェル層402の主
表面上に形成されたPチャネルMOSFET1Bとはフ
ィールドシールド電極404.405と、トレンチ40
9とによって分離されている。フィールドシールド電極
405は第1の電位V、に保たれ、フィールドシールド
電極404は第2の電位v2に保たれている。第15図
に示すウェル分離法は、フィールドシールド分離とトレ
ンチ分離とを併用しているため、その分離能力は高いが
トレンチが形成される必要があるため、製造プロセスが
煩雑になる。
次にこの理由を第16A図〜第16D図を参照して説明
する。第16A図〜第16D図は第15図に示されたト
レンチ分離を併用した相補型半導体装置の製造プロセス
の要部をステップごとに示した図である。第16A図を
参照して、まずP型シリコン基板401の主表面上にト
レンチ409を形成するためのマスクとなるCVDシリ
コン酸化膜420が形成される。第16B図を参照して
、トレンチ409が形成された後、フィールドシールド
電極等のゲート酸化膜となるシリコン酸化膜423が基
板401の主表面上、トレンチ409の側壁部および底
部に形成される。次に第16C図を参照して、フィール
ドシールド電極用のゲート酸化膜403等を形成するた
めにシリコン酸化膜423がバターニングされる。次に
第16D図を参照して、トレンチ409の側壁部および
底部に薄いシリコン酸化膜409が形成される。このと
きにトレンチ409内のみを酸化するために、マスク合
わせが必要となる。その後トレンチ409の開口部の周
囲にN中型拡散領域410がマスク合わせによって形成
される。このN+拡散領域410は、素子が微細化され
るとマスク合わせの精度に限界があるため、所定の位置
に形成するにはマスク合わせを慎重に行なう必要がある
。すなわち、従来のフィールド分離とトレンチ分離とを
併用したウェル分離方法においては、多数のマスク合わ
せや精度の高いマスクの位置合わせが要求されるため、
製造プロセスが煩雑であった。
[発明が解決しようとする課題] 従来は上記のような各種方法を用いて素子分離領域が形
成されていた。それぞれの素子分離法はそれぞれ特をの
問題点を有していた。
この発明は上記のような問題点を解消するためになされ
たもので、微細化したLSIにおけるウェル分離を確実
に行なうことができる相補型半導体装置およびその製造
方法を提供することである。
[課題を解決するための手段] この発明に係る相補型半導体装置は、基板の主表面上に
形成された第1導電型のTJlの領域と、第1導電型の
第1の領域に隣接して形成された第1導電型と異なる第
2導電型の第1の領域とを有する相補型半導体装置であ
って、第1導電型の第1の領域内に形成された第2導電
型の第2の領域と、第2導電型の第1の領域内に形成さ
れた第1導電型の第2の領域と、第1導電型の第1の領
域上に形成され、第2導電型の第1の領域と第2導電型
の第2の領域との間が導通しないようにするための電界
効果を用いた第1の導通制御手段と、第2導電型の第1
の領域上に形成され第1導電型の第1の領域と第1導電
型の第2の領域との間が導通しないようにするための電
界効果を用いた第2の導通制御手段とを含む。
さらにこの発明に係る相補型半導体装置の製造方法は、
主表面を有し、或る導電型の予め定める不純物濃度を存
する半導体基板の前記主表面上に第1導電型の第1の領
域と、前記第1導電型の第1の領域に隣接して、第2導
電型の第1の領域とを形成するステップと、前記第1導
電型の第1の領域と、前記第2導電型の第1の領域との
隣接部の前記主表面上に溝を形成するステップと、前記
第1導電型の第1の領域上に第2導電型の第2の領域を
形成するステップと、前記第2導電型の第1の領域上に
第1導電型の第2領域を形成するステップと、前記第1
導電型の第1の領域上に前記第2導電型の第1の領域と
前記第2導電型の第2の領域との間が導通しないように
するだめの電界効果を用いた第1導通制御手段と、前記
第2導電型の第1の領域の上に前記第1導電型の第1の
領域と前記第1導電型の第2の領域との間が導通しない
ようにするための電界効果を用いた第2導通制御手段を
同時に形成するステップと、前記溝の下部に、前記第1
導電型の第1の領域と前記第2導電型の第1の領域との
間が導通しないようにするための電界効果を用いた第3
導通制御手段を形成するステップとを含む。
[作用] この発明による導通制御手段は同一導電型式の不純物層
間の導通を禁止するため隣接する逆導電型式の素子間の
分離が可能である。
さらにこの発明に係る製造方法においては、溝が形成さ
れているが、溝の底部に形成される第3導通制御手段は
少ないマスク合わせで製造される。
[発明の実施例] 以下、この発明の実施例が図面を参照して説明される。
第1A図はこの発明の第1の実施例を示す相補型半導体
装置の断面図である。第1A図を参照して、この発明に
係る相補型半導体装置はP型ウェル層3の主表面上に形
成されたP型ウェル上素子101と、N型ウェル層2の
主表面上に形成されたN型ウェル上素子102とを含む
。P型ウェル層3とN型ウェル層2とはP型シリコン基
板の主表面上に隣接して形成されている。P型ウェル上
素子101は、P型ウェル層3の主表面上に形成された
N型拡散領域8と、P!!2ウェル層3とN型ウェル層
2との接合部の主表面上に形成されたN型拡散領域71
と、N型拡散領域71とN型拡散領域8との間の主表面
上にゲート酸化膜4を介して形成されたシールド電極5
2とを含む。
シールド電極52は基板バイアス電位VB[1もしくは
接地電位VSSに保たれる。
N型ウェル上素子102は、N型ウェル層2の主表面上
に形成されたP型拡散領域9と、P型ウェル層3とN型
ウェル層2との接合部の主表面上に形成されたN型拡散
領域71(P型ウェル上素子と併用)と、P型拡散領域
9とN型拡散領域71との間の主表面上にゲート酸化膜
4を介して形成されたシールド電極51とを含む。シー
ルド電極51とN型拡散領域71とは電源電位VCCに
保たれる。
P型ウェル層3上のシールド電極52はVBBもしくは
VSSの電位に保たれるため、シールド電極52の下に
は蓄積層が形成される。したがってN!!拡散領域8お
よび71をソース/ドレインとする電界効果トランジス
タ(P型ウェル上素子)101は常にオフしている。一
方のN型ウェル層上のシールド電極51の両側には、拡
散層の型が異なる不純物層であるP重拡散領域9とN型
拡散領域71とが存在するが、拡散層の型が相互に異な
るため電界効果トランジスタは形成されない。
したがってリークバスは生じない。シールド電極52は
独自にしきい値電圧を定められ得る。したがって蓄積層
を発生させるには至らない接地電位V55を選択すれば
、リークバスが発生しない。
なおここで素子分離領域間の寸法(図中のaで示された
部分)は5μm以内とすることができる。
またP型ウェル層の不純物濃度は1.0”−1,017
/c m 3程度であり、N型ウェル層2内の不純物濃
度も10” −10” /Cm3程度である。
第1B図はこの発明の第2の実施例を示す相補型半導体
装置の断面図である。第1B図を参照して、P型ウェル
層3とN型ウェル層2との接合部の主表面上に形成され
た拡散領域がP型である点が第1A図の場合と異なって
いる。その他の点については第1A図と同じであるので
、同一部分に同一符号を付してその説明を省略する。N
型ウェル層2上のシールド電極51の下に蓄積層が形成
され、P重拡散領域9および72をソース/ドレインと
する電界効果トランジスタ(N型ウェル上素子)102
は常にオフしており、一方のP型ウェル層3内に形成さ
れたシールド電極52の両側には、拡散層の型が異なる
不純物層が形成されているためP型ウェル上素子101
は電界効果トランジスタを形成せず、リークバスは生じ
ない。この場合においても、不純物濃度や素子分離領域
の幅は第1A図の場合と同様である。
第2図はこの発明の第3の実施例を示す相補型半導体装
置の断面図である。第2図を参照して、この発明の第3
の実施例に係る相補型半導体装置は、P型ウェル層3の
主表面上に形成されたP型ウェル上素子101と、N型
ウェル層の主表面上に形成されたNuウェル上素子10
2と、P型ウェル層3とN型ウェル層2との境界の主表
面上に形成されたシールド電極53とを含む。P型ウェ
ル上素子101はP型ウェル層3の主表面上に形成され
たN型拡散領域8およびP型拡散領域72と、N型拡散
領域8とP型拡散領域72に挾まれた領域の上に絶縁膜
を介して形成されたシールド電極52とを含む。N型ウ
ェル上索子102は、N型ウェル層2の主表面上に形成
されたP重拡散領域9およびN型拡散領域71と、P重
拡散領域9およびN型拡散領域71の間にゲート酸化膜
4を介して形成されたシールド電極51とを含む。
シールド電極52は接地電位VSSに固定され、シール
ド電極53は接地電位VSSまたは電源電位VCCに固
定され、シールド電極51およびN型拡散領域71は電
源電位VCCに固定される。
P型シリコン基板1とP型ウェル層3とP型拡散領域7
2とは基板バイアス電圧V[IBに固定される。N型ウ
ェル層2は電源電位VCCに固定される。
第2図に示す構造においては、シールド電極51および
52のいずれもその両側に形成される拡散層の型が異な
るため、電界効果トランジスタによるリークバスは形成
されない。またP型ウェル層3とP重拡散領域9の間、
およびN型ウェル層2とN型拡散領域8との間にはそれ
ぞれ異なる型の拡散層7L 72が存在するためリーク
バスは形成されない。したがってP型ウェル層3とN型
ウェル層2との間の素子分離が確実に行なわれ得る。
なお第2図においては、N型拡散領域71を設けそこを
電源電位VCCに固定した。P型ウェル層3内のP型拡
散領域72を基板電位Vaaに固定した。したがって相
補型半導体装置の動作が安定するという効果がある。シ
ールド電極51.52.53が同一工程で形成され、パ
ターニングして形成される。したがってN型拡散領域7
1、P型拡散領域72がシールド電t第1.52.53
をマスクとしてセルファライン方式で形成される。
従来のようにN型拡散領域を形成するためにマスクを形
成したり、P型拡散領域を形成するために別のマスクを
形成したりする必要がない。その結果製造方法の容易な
かつ素子分離が完全に行なえる相補型半導体装置を提供
することができる。
次に微細化したLSIにおけるウェル分離がより確実に
行なわれ得る相補型半導体装置について説明する。第3
図を参照してこの発明に係る微細化したLSIにおける
ウェル分離がより確実に行なわれる相補型半導体装置の
原理について説明する。従来技術の説明でも述べたよう
に、フィールドシールド分離にトレンチ分離を併用する
と分離能力は高くなる。しかしながら、従来のトレンチ
分離を併用したウェル分離方法においては、先に述べた
製造プロセスが煩雑になるという問題だけでなく、次の
ような問題もあった。すなわち第3図を参照して、たと
えばN型ウェル層2の主表面上に形成されたN+型拡散
領域81に大きなサージ電圧(数100v)がかかった
場合を考える。
このときP型シリコン基板1から図中の矢印Aに示すよ
うに電子がN1型拡散領域81に引かれるだけでなく、
トレンチによって分離されたP型ウェル層3からもトレ
ンチ99の下部を通って電子が図示のBに示すように吸
引される。このときBで示すような電流の流れが生じる
と、P型ウェル層3内に形成されたN+型拡散領域82
がP型ウェル層3を介してN+型拡散領域81と導通ず
ることによってラッチアップが生じる。図中Bで示した
ような電子の流れを防ぐには、次のような方法が考えら
れる。
第4図はトレンチの下部を電子が流れないようにするた
めの1つの方法を示す模式図である。第4図を参照して
、トレンチ99の底部にN+型拡散領域73が形成され
、そこにN+型拡散領域用の電極77が接続され、その
電極が電源電位Vc0に固定される。
サージ電圧がN+拡散領域81に印加されたとき、隣接
するP型ウェル層3から電子がN型ウェル層2へ流れ込
もうとするが、それらの電子は、N中型拡散領域73を
介してVCCの電位に接続されたN+梨型拡散領域電極
77によって吸い上げられる。したがって、隣接するP
型ウェル層3とN型ウェル層2との間はサージ電圧が印
加されても導通しない。なおここでトレンチ99の下部
にN+型拡散領域73を形成したのは、P型よりもN+
型拡散領域の方が電子が通りやすいため、電子をN+型
拡散領域73で集めるようにしたためである。なおこの
第4図は、第1A図に示したN型拡散領域71を隣接す
る2つのウェルの底部に移動させたものと考えることが
できる。
次に第5図を参照して、もう1つの電子の流れを抑制す
る方法について説明する。一般にP型基板上にトレンチ
が形成され、そのトレンチ内部がシリコン酸化膜やポリ
シリコンで満たされると、P型基板を形成しているたと
えばボロンイオンB+がトレンチの内部へ吸い出される
という現象が生じる。するとウェル側に電子が残り、ト
レンチの周囲の抵抗が低くなって電流が流れやすくなる
この状態を模式化したのが第5図である。第5図を参照
して、トレンチ99の周囲には、電子が残り、第5図に
矢印Cで示すような抵抗の低い領域が形成される。これ
を防ぐには、トレンチの周囲にできる電子を中和するた
めに十の電荷を供給すればよい。これを具体化したのが
第6図である。
第6図を参照して、トレンチ99の中には電極78が形
成され、電極78は接地電位VSSまたは基板電位VB
[1に固定される。さらに、トレンチ99の底部には絶
縁膜を介してP+型拡散領域75が形成される。すなわ
ち、P+型拡散領域75が形成されるため、十の電荷が
トレンチ99の底部に供給される。さらに、電極78を
トレンチ99の内部に設け、そこを接地電位VSSまた
は基板電位VB[lの電位に固定したため、トレンチ9
9の底部がP型からN型の反転しにくくなる。
次に第7図〜第9図を参照してこの発明に係る微細化し
たLSIにおけるウェル分離がより優れた相補型半導体
装置について説明する。第7図はそのような相補型半導
体装置の平面図であり、第8図は第7図の■−■で示す
部分の断面図であり、第9図は第8図の変形実施例であ
る。第8図は先に説明した第4図に対応し、第9図は先
に説明した第6図に対応する。
第7図を参照してこの発明に係る微細化したLSIにお
けるウェル分離がより優れた相補型半導体装置はフィー
ルドシールド分離とトレンチ分離を併用している。なお
トレンチ分離とフィールドシールド分離を併用してはい
るが、その製造プロセスは従来例で述べたような複雑な
ものではなく、より簡易にされている。この内容につい
ては後述する。
第7図を参照してウェル分離の優れた相補型半導体装置
は、P型ウェル層2とN型ウェル層3とを分離するため
にP型ウェル層2内のシールド電極52と、N型ウェル
層3内のシールド電極51と、トレンチ99とで分離さ
れている。第8図を参照して第4図で説明した原理を採
用した相補型半導体装置の詳細について説明する。この
発明に係る分離能力の評価された相補型半導体装置は、
P型ウェル層2とN型ウェル層3の隣接部に形成された
トレンチ99と、トレンチ99の底部に隣接して形成さ
れたN+型拡散領域73と、N÷型拡散領域73に所定
の電位を印加するためのN+種型拡散領域電極77とを
含む。N+種型拡散領域電極77は、電源電位VCCに
固定されるため、第4図の説明で説明したとおり、N+
型拡散領域81にサージ電圧が印加されても、P型ウェ
ル層2からN型ウェル層3へ向かって流れようとする電
子が、N+型拡散領域73によって集められ、N十拡散
領域用電極77に吸収される。なお、トレンチ99の開
口部には、第1A図で説明したようにP型ウェル層2お
よびN型ウェル層3の主表面上に形成されたシールド電
極51および52が形成されている。なお、好ましい実
施例によれば、N+型拡散領域73の濃度は1019 
1Q21/ c m ’である。なお、上記においてP
型シリコン基板における例を説明したが、基板はN型で
あってもよい。このとき、トレンチ99の底部に形成さ
れる拡散領域はP+型とすればよい。
次に第9図を参照して第6図の原理を用いたウェル分離
の優れた相補型半導体装置について説明する。ここでは
第8図の構造と異なる点についてのみ説明する。第9図
を参照して、トレンチ99の底部にはP+型拡散領域7
5が形成され、トレンチ99の内部にはトレンチ99の
底部を電界効果を用いて反転しないようするためにゲー
ト電極78が形成されている。ゲート電極78は電源電
位VCCに固定されているため、電界効果によってP型
頭域がN型領域に反転されない。
次に第8図および第9図に示した構造を得るための製造
方法について第10A図〜第10F図を参照して説明す
る。第8図に示した構造も第9図に示した構造もその製
造方法はほとんど同じであるので、ここでは第9図に示
した構造について説明する。
まず第10A図を参照して、P型シリコン基板1上にP
型ウェル層3とN型ウェル層2とが隣接して形成された
基板が準備される。P型ウェル層3およびN型ウェル層
2にはそれぞれ後に形成されるフィールドシールド電極
等のしきい値を定めるために不純物層の濃度が予め:A
整される。次に第10B図を参照して、各ウェル層の主
表面上に、ゲート酸化膜となるシリコン酸化膜31が5
00〜100OA形成される。シリコン酸化膜31の上
にフィールドシールド電極となるポリシリコン層32が
形成され、その上にたとえばCVDシリコン酸化膜33
が5000Aの厚さで形成される。
次に第10C図を参照して、バターニングされたCVD
シリコン酸化膜33をマスクとして、P型ウェル層3お
よびN型ウェル層2の境界部にトレンチ99が形成され
る。トレンチ99の底面の幅aは約1μmであり、その
深さは約5μmである。
次に第10E図を参照して、トレンチ99の底部にウェ
ル間のリーク防止用のP型拡散領域75を形成するため
に、B+が注入される。次にフィールドシールド電極5
1.52のパターニングが行なわれる。そして第10F
図に示すように、たとえばP型シリコン基板1の主表面
上およびトレンチ99の内部にCVDシリコン酸化膜が
約2500Aデポジシヨンされ、RIEエツチングによ
りサイドウオール66が形成される。次にスイッチング
ゲートのゲート酸化膜67を主表面上とトレンチ99の
底部に形成する。そしてゲート電極74およびトレンチ
99の底部の反転防止のためのゲート電極78が順に形
成される。この後、半導体基板1の主表面上からCVD
シリコン酸化膜がデポジションされ、フィールドシール
ド電極51、52にRIEでサイドウオールが形成され
て第9図に示すような相補型半導体装置が形成される。
約1ミクロンの幅で形成されたトレンチ99の幅は、サ
イドウオールの形成によって0. 5〜0゜6μmとな
り、その上にゲート電極が形成されるためトレンチは自
然に平坦化される。この後P型ウェル層3内のシールド
電極52は基板電位v8Bまたは接地電位Vatに保た
れ、N型ウェル層2内のシールド電極51は、電源電位
vccに保たれる。シールド電極51.52を上記の電
位に保つことによってMO8電界効果が利用でき、両ウ
ェル間の素子分離がより有効に行なわれる。
なお、上記の例では第9図に示した構造の相補型半導体
装置の製造方法について説明したが、第8図に示す構造
の相補型半導体装置においては次の点が異なる。すなわ
ち第10E図において、トレンチ99の底部にはN+型
拡散領域73が形成される。またトレンチ99の底部に
はゲート酸化膜67が形成されない。
なお、上記実施例においてはP型基板上に相補型半導体
装置が形成された場合を説明したが、基板はN型でもよ
い。またツインウェル構造の相補型半導体装置について
説明したが、シングルウェル構造にも適用され得る。ま
たエピタキシャルウェルとの共用も望ましい。そのよう
な例が第11A図および第11B図に示される。なお第
11A図および第11B図においては、トレンチの上部
に形成されるフィールドシールド電極等は省略する。な
お第11A図および第11B図において基板の抵抗値は
0.01〜0.1Ωcm程度とする。
基板がこの程度の低抵抗であればこの発明が有効に利用
され得るからである。
なお上記実施例では、フィールドシールド電極とその両
側に形成される拡散層との距離を特に規定しなかった。
フィールドシールド電極とその両側に形成される不純物
拡散領域との間を離したいわゆるオフセット型の電界効
果トランジスタでフィールドシールド分離用トランジス
タが形成されてもよい。この場合には電界効果トランジ
スタのしきい値が上昇し、ノイズに強くかつ分離能力の
すぐれた素子間分離ないしはウェル分はを得ることがで
きる。
[発明の効果] 以上のようにこの発明によれば、P型頭域とN型領域と
が隣接した相補型半導体装置において、隣接するP型頭
域とN型領域内のP型拡散層とが導通しないようにまた
N型領域とP型頭域内のN型拡散層との間が導通しない
ような電界効果を用いた導通制御手段を各々の領域に設
けたため、微細化の可能なシールド電極を用いて相補型
半導体装置の接続部の素子分離が可能になる。その結果
微細化したLSIにおけるウェル分離を確実に行なうこ
とができ、また素子分離領域の幅が容易に決定できる相
補型半導体装置を提供することができる。
さらにこの発明によれば、P型頭域とN型領域とが隣接
した相補型半導体装置の製造方法において、フィールド
シールド分離のみならずトレンチ分離構造も採用し、そ
のトレンチの下部に導通制御手段を設けそのトレンチお
よび導通制御手段は少ないマスク合わせによって製造さ
れる。その結果、微細化したLSIにおけるウェル分離
をより確実に行なうことができる相補型半導体装置の製
造方法を提供することができる。
【図面の簡単な説明】
第1A図はこの発明に係る相補型半導体装置の第1の実
施例を示す断面図であり、第1B図はこの発明の第2の
実施例を示す相補型半導体装置の断面図であり、第2図
はこの発明の第3の実施例を示す相補型半導体装置の断
面図であり、第3図は相補型半導体装置において一方の
ウェル層の拡散領域に高いサージ電圧が印加された場合
のトレンチ分離の問題点を説明する図であり、第4図〜
第6図はトレンチ分離における問題点を解消するための
原理を説明するための図であり、第7図はウェル分離を
より確実に行なうことができる相補型半導体装置の平面
図であり、第8図および第9図はウェル分離をより確実
に行なうことができる相補型半導体装置の断面図であり
、第10A図〜第10F図は第9図に示した相補型半導
体装置の製造プロセスをステップごとに示した図であり
、第11A図、第11B図はエピタキシャルウェハに本
願発明を適用した場合の模式図である。第12A図〜第
12C図は従来のLOCOS法を用いた素子分離膜の製
造方法をステップごとに示す図であり、第12D図は従
来のLOCO5法とシールド電極を用いた分離法とを併
用した素子分離領域の断面図であり、第13図は従来の
フィールドシールド電極を用いた素子分離領域の断面図
であり、第14A図は従来のフィールドシールド電極を
ツインウェル構造のウェル分離に採用した場合の断面図
であり、第14B図はフィールドシールド電極の電位と
リーク電流との関係を示す図であり、第15図は従来の
フィールドシールド分離とトレンチ分離を併用した素子
分離領域を示す断面図である。第16A図〜第16D図
は、トレンチ分離を併用した相補型半導体装置の製造プ
ロセスをステップごとに示した図である。 1はP型シリコン基板、2はN型ウェル層、3はP型ウ
ェル層、4はゲート酸化膜、51.52.53はシール
ド電極、6は絶縁膜、71はN型拡散領域、72はP型
拡散領域、8はN型拡散領域、9はP型拡散領域、44
はゲート酸化膜、66はサイドウオール、73はN十型
拡散領域、74はゲート電極、75はP+型拡散領域、
77はN+型拡散領域用電極、78はゲート電極、99
はトレンチ、101はP型ウェル上素子、102はN型
ウェル上素子を示す。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. (1)基板の主表面上に形成された第1導電型の第1の
    領域と、前記第1導電型の第1の領域に隣接して形成さ
    れた前記第1導電型と異なる第2導電型の第1の領域と
    を有する相補型半導体装置であって、 前記第1導電型の第1の領域内に形成された第2導電型
    の第2の領域と、 前記第2導電型の第1の領域内に形成された第1導電型
    の第2の領域と、 前記第1導電型の第1の領域上に形成され、前記第2導
    電型の第1の領域と、前記第2導電型の第2の領域との
    間が導通しないようにするための電界効果を用いた第1
    の導通制御手段と、 前記第2導電型の第1の領域上に形成され、前記第1導
    電型の第1の領域と前記第1導電型の第2の領域との間
    が導通しないようにするための電界効果を用いた第2の
    導通制御手段とを含む相補型半導体装置。
  2. (2)前記基板の主表面上の前記第1導電型の第1の領
    域と、前記第2導電型の第1の領域の隣接部にはさらに
    溝が形成され、 前記溝の底部に形成され、前記第1導電型の第1の領域
    と前記第2導電型の第1の領域との間が導通しないよう
    にするための電界効果を用いた第3の導通制御手段をさ
    らに含む特許請求の範囲第1項に記載の相補型半導体装
    置。
  3. (3)主表面を有し、或る導電型の予め定める不純物濃
    度を有する半導体基板の前記主表面上に第1導電型の第
    1の領域と、前記第1導電型の第1の領域に隣接して、
    前記第1導電型と異なる第2導電型の第1の領域とを形
    成するステップと、前記第1導電型の第1の領域と、前
    記第2導電型の第1の領域との隣接部の前記主表面上に
    溝を形成するステップと、 前記第1導電型の第1の領域上に第2導電型の第2の領
    域を形成するステップと、 前記第2導電型の第1の領域上に第1導電型の第2領域
    を形成するステップと、 前記第1導電型の第1の領域の上に前記第2導電型の第
    1の領域と前記第2導電型の第2の領域との間が導通し
    ないようにするための電界効果を用いた第1導通制御手
    段と、前記第2導電型の第1の領域の上に前記第1導電
    型の第1の領域と前記第1導電型の第2の領域との間が
    導通しないようにするための電界効果を用いた第2導通
    制御手段を同時に形成するステップと、 前記溝の下部に前記第1導電型の第1の領域と前記第2
    導電型の第1の領域との間が導通しないようにするため
    の電界効果を用いた第3導通制御手段を形成するステッ
    プとを含む相補型半導体装置の製造方法。
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