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JP2022136540A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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JP2022136540A JP2021036203A JP2021036203A JP2022136540A JP 2022136540 A JP2022136540 A JP 2022136540A JP 2021036203 A JP2021036203 A JP 2021036203A JP 2021036203 A JP2021036203 A JP 2021036203A JP 2022136540 A JP2022136540 A JP 2022136540A
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Abstract

【課題】高い信頼性を有する半導体記憶装置を提供する【解決手段】半導体記憶装置は、第１の平均結晶粒径を有する第１の多結晶半導体層と、第１の平均結晶粒径よりも小さい第２の平均結晶粒径を有する第２の多結晶半導体層と、第１の多結晶半導体層と第２の多結晶半導体層との間の中間層と、第２の多結晶半導体層に接して設けられ、且つ第１の平均結晶粒径よりも小さい第３の平均結晶粒径を有する第３の多結晶半導体層と、を有する第１の積層体と、第１の積層体の上方に設けられ、複数の導電層と、複数の絶縁層と、を有し、それぞれの導電層およびそれぞれの絶縁層が交互に積層されるとともに第１方向に延在する、第２の積層体と、第１方向と交差する第２方向に第２の積層体を貫通し、第３の多結晶半導体層に接して設けられた半導体層と、第２方向に第２の積層体を貫通し、第１方向において半導体層と導電層との間に設けられたメモリ層と、を具備する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
近年、メモリセルアレイの下方に周辺回路を具備する半導体記憶装置が知られている。
米国特許出願公開２０２０／０１２７０８１号明細書
発明が解決しようとする課題の一つは、高い信頼性を有する半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、第１の平均結晶粒径を有する第１の多結晶半導体層と、第１の平均結晶粒径よりも小さい第２の平均結晶粒径を有する第２の多結晶半導体層と、第１の多結晶半導体層と第２の多結晶半導体層との間に設けられた中間層と、第２の多結晶半導体層に接して設けられ、且つ第１の平均結晶粒径よりも小さい第３の平均結晶粒径を有する第３の多結晶半導体層と、を有する第１の積層体と、第１の積層体の上方に設けられ、複数の導電層と、複数の絶縁層と、を有し、それぞれの導電層およびそれぞれの絶縁層が交互に積層されるとともに第１方向に延在する、第２の積層体と、第１方向と交差する第２方向に第２の積層体を貫通し、第３の多結晶半導体層に接して設けられた半導体層と、第２方向に第２の積層体を貫通し、第１方向において半導体層と導電層との間に設けられたメモリ層と、を具備する。
メモリシステムの構成例を示すブロック図である。 メモリセルアレイ１１０の回路構成を示す回路図である。 半導体記憶装置の断面構造例を説明するための断面模式図である。 図３の一部を示す拡大図である。 半導体記憶装置の製造方法例を説明するためのフローチャートである。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 半導体記憶装置の製造途中の断面構造の一例を示す図である。 ブロック消去動作における消去パルス印加時の各配線の電圧を示すタイミングチャートである。 半導体層２３４にリンを拡散させる方法例を説明するための模式図である。 Ｘ－Ｙ平面における半導体層２１４とメモリピラーＭＰとの重畳部を示す模式図である。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
図１は、メモリシステムの構成例を示すブロック図である。メモリシステムは、半導体記憶装置１０１と、メモリコントローラ１０２と、を具備する。
半導体記憶装置１０１は、メモリセルアレイ１１０と、コマンドレジスタ１１１と、アドレスレジスタ１１２と、シーケンサ１１３と、ドライバ１１４と、ローデコーダ１１５と、センスアンプ１１６と、を含む。
メモリセルアレイ１１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の自然数である））を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリトランジスタＭＴの集合である。
メモリセルアレイ１１０は、複数のビット線ＢＬを介してセンスアンプ１１６に接続される。メモリセルアレイ１１０は、後述するように、複数のワード線ＷＬを含み、それらを介してローデコーダ１１５に接続される。各メモリトランジスタＭＴ（メモリセル）は、複数のワード線ＷＬの一つおよび複数のビット線ＢＬの一つに接続される。
コマンドレジスタ１１１は、メモリコントローラ１０２から受信したコマンド信号ＣＭＤを保持する。コマンド信号ＣＭＤは、例えば、シーケンサ１１３に読み出し動作、書き込み動作、および消去動作を実行させる命令データを含む。
アドレスレジスタ１１２は、メモリコントローラ１０２から受信したアドレス信号ＡＤＤを保持する。アドレス信号ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、およびビット線ＢＬの選択に用いられる。
シーケンサ１１３は、半導体記憶装置１０１の動作を制御する。シーケンサ１１３は、例えばコマンドレジスタ１１１に保持されたコマンド信号ＣＭＤに基づいてドライバ１１４、ローデコーダ１１５、およびセンスアンプ１１６等を制御して、読み出し動作、書き込み動作、および消去動作等の動作を実行する。
ドライバ１１４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。そして、ドライバ１１４は、例えば、アドレスレジスタ１１２に保持されたページアドレスＰＡに基づいて、選択されたワード線ＷＬに対応する信号線に、生成した電圧を印加する。
ローデコーダ１１５は、アドレスレジスタ１１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１１０内の１つのブロックＢＬＫを選択する。そして、ローデコーダ１１５は、例えば、選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。
センスアンプ１１６は、書き込み動作において、メモリコントローラ１０２から受信した書き込みデータＤＡＴに応じて、各ビット線ＢＬに所望の電圧を印加する。また、センスアンプ１１６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１０２に転送する。
半導体記憶装置１０１とメモリコントローラ１０２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１０１とメモリコントローラ１０２との間の通信は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏを使用する。
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１０１が受信した入出力信号Ｉ／Ｏがコマンド信号ＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス信号ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１０１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１０１に命令する信号である。
レディビジー信号ＲＢｎは、半導体記憶装置１０１がメモリコントローラ１０２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ１０２に通知する信号である。
入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、書き込みデータ信号ＤＡＴ等の信号を含むことができる。
以上で説明した半導体記憶装置１０１およびメモリコントローラ１０２は、それらの組み合わせにより１つのメモリシステムを構成してもよい。このようなメモリシステムの例は、例えばメモリカードや、ソリッドステートドライブ（ＳＳＤ）を含む。
次に、メモリセルアレイ１１０の回路構成例について説明する。図２は、メモリセルアレイ１１０の回路構成を示す回路図である。図２は、ブロックＢＬＫ０を例示するが、他のブロックＢＬＫの構成も同じである。
ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図２は、３つのストリングユニットＳＵ（ＳＵ０～ＳＵ２）を図示しているが、ストリングユニットＳＵの数は、特に限定されない。
各ＮＡＮＤストリングＮＳは、複数のビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の自然数である））の一つに接続される。各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴと、ダミーメモリトランジスタＭＴＤＤと、ダミーメモリトランジスタＭＴＤＳと、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を含む。
メモリトランジスタＭＴは、制御ゲートと、電荷蓄積層と、を含み、データを不揮発に保持する。図２は、複数のメモリトランジスタＭＴ（ＭＴ００～ＭＴ１５９）を図示するが、メモリトランジスタＭＴの数は、特に限定されない。
ダミーメモリトランジスタＭＴＤＤ、ダミーメモリトランジスタＭＴＤＳは、制御ゲートと、電荷蓄積層と、をそれぞれ含む。ダミーメモリトランジスタＭＴＤＤおよびダミーメモリトランジスタＭＴＤＳは、メモリトランジスタＭＴの構造と同じ構造を有するが、データの保持には使用されない。
メモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＤ、ダミーメモリトランジスタＭＴＤＳは、それぞれ電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用
される。図２は、複数の選択トランジスタＳＴ１（ＳＴ１ａ、ＳＴ１ｂ）を図示するが、選択トランジスタＳＴ１の数は、特に限定されない。
選択トランジスタＳＴ２は、各種動作時におけるストリングユニットＳＵへ所望の電圧を供給するために使用される。図２は、複数の選択トランジスタＳＴ２（ＳＴ２ａ、ＳＴ２ｂ）を図示するが、選択トランジスタＳＴ２の数は、特に限定されない。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリトランジスタＭＴの一端に接続される。直列に接続されたメモリトランジスタＭＴの他端は、選択トランジスタＳＴ２のドレインに接続される。
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。各ストリングユニットＳＵの選択トランジスタＳＴ１ａのゲートは、それぞれ対応する選択ゲート線ＳＧＤに接続される。選択トランジスタＳＴ１ｂのゲートは、それぞれ対応する選択ゲート線ＳＧＤＴに接続される。メモリトランジスタＭＴの制御ゲートは、それぞれ対応するワード線ＷＬに接続される。ダミーメモリトランジスタＭＴＤＤの制御ゲートは、それぞれ対応するダミーワード線ＤＤに接続される。ダミーメモリトランジスタＭＴＤＳの制御ゲートは、それぞれ対応するダミーワード線ＤＳに接続される。選択トランジスタＳＴ２ａのゲートは、選択ゲート線ＳＧＳに接続される。選択トランジスタＳＴ２ｂのゲートは、選択ゲート線ＳＧＳＢに接続される。
同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で接続される。
次に、半導体記憶装置１０１の断面構造例について説明する。図３は、半導体記憶装置１０１の断面構造例を説明するための断面模式図であり、半導体基板１００の表面に略平行なＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直に交差するＺ軸方向と、を図示する。図４は、図３の一部を示す拡大図である。略平行は、例えば平行方向から±１０度ずれた方向を含んでいてもよい。略垂直は、例えば垂直方向から±１０度ずれた方向を含んでいてもよい。
本実施形態の半導体記憶装置１０１は、メモリセルアレイ１１０の下方に、コマンドレジスタ１１１、アドレスレジスタ１１２、シーケンサ１１３、ドライバ１１４、ローデコーダ１１５、センスアンプ１１６等の周辺回路を具備する。
図３に示す半導体記憶装置は、半導体基板１００に設けられた電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰと、導電層２０１と、導電層２０２と、絶縁層２０３と、ソース線ＳＬと、絶縁層２２０と、導電層２２１と、絶縁層２２２と、絶縁層２２３と、ブロック絶縁膜２３１と、電荷蓄積膜２３２と、トンネル絶縁膜２３３と、半導体層２３４と、コア絶縁層２３５と、キャップ層２３６と、導電層２４１と、絶縁層２５１と、コンタクト層２５２と、導電層２６１（ビット線ＢＬ）と、を具備する。なお、ソース線ＳＬ、導電層２２１、絶縁層２２２、ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３、半導体層２３４、コア絶縁層２３５、キャップ層２３６、および導電層２４１は、メモリセルアレイ１１０を構成する。
電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰは、メモリセルアレイ１１０の下方に設けられる。電界効果トランジスタＴＲＮは、Ｎチャネル型トランジスタである。電界効果トランジスタＴＲＰは、Ｐチャネル型トランジスタである。電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰのそれぞれは、上記周辺回路のいずれかを構成する。
複数の導電層２０１のそれぞれは、コンタクトプラグとしての機能を有する。複数の導電層２０２は、１つの配線層としての機能を有し、各導電層２０２は、上記配線層の各配線としての機能を有する。各導電層２０２は、例えば、導電層２０１を介して、電界効果トランジスタＴＲＮ又は電界効果トランジスタＴＲＰのゲート、ソース、ドレインのいずれかに接続される。導電層２０１および導電層２０２は、金属材料を含む。
絶縁層２０３は、電界効果トランジスタＴＲＮと電界効果トランジスタＴＲＰとの間や、複数の導電層２０１の間、複数の導電層２０２の間等の領域を絶縁する。絶縁層２０３は、例えば酸素とシリコンを含む。なお、電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰは、導電層２０１および導電層２０２だけでなく、他の配線層やコンタクトプラグを介してメモリセルアレイ１１０に接続されるが、ここでは便宜のため、これらの図示を省略する。
ソース線ＳＬは、第１の積層体を有する。例えば、図４に示すように、第１の積層体は、半導体層２１１と、半導体層２１２と、中間層２１３と、半導体層２１４と、半導体層２１５と、半導体層２１６と、中間層２１７と、を有する。
半導体層２１１、半導体層２１２、半導体層２１４、半導体層２１５、および半導体層２１６のそれぞれは、例えばＮ型不純物元素を含有するポリシリコン等の多結晶半導体層である。Ｎ型不純物元素の例は、リン等を含む。
半導体層２１１は、図３に示す半導体基板１００の上方に設けられる。半導体層２１１は、第１の平均結晶粒径を有する。第１の平均結晶粒径は、例えば３００ｎｍ以上である。３００ｎｍ未満であると、ソース線ＳＬの電気抵抗が大きくなる場合がある。第１の平均結晶粒径の上限は、特に限定されないが、例えば４００ｎｍ以上である。半導体層２１１の平均結晶粒径を大きくすることにより、ソース線ＳＬの電気抵抗を小さくできる。
半導体層２１２は、中間層２１３の上に設けられる。半導体層２１２は、第１の平均結晶粒径よりも小さい第２の平均結晶粒径を有する。第２の平均結晶粒径は、例えば１００ｎｍ以上１５０ｎｍ以下である。１００ｎｍ未満であると、ソース線ＳＬの電気抵抗が大きくなる場合がある。１５０ｎｍを超えると、後述するように半導体層２１４の平均結晶粒径が増大する原因となる場合がある。半導体層２１２は、半導体層２１１よりも薄い。半導体層２１２が薄いほど、半導体層２１２の平均結晶粒径が小さくなりやすい。
中間層２１３は、例えば酸素、窒素、または炭素を含む化合物層である。中間層２１３は、半導体層２１１の上に設けられる。中間層２１３は、半導体層２１１と半導体層２１２との間に設けられ、半導体層２１１と半導体層２１２とを分断する。これにより、半導体層２１１に起因する半導体層２１２の平均結晶粒径（第２の平均結晶粒径）の増大を抑制できる。中間層２１３は、半導体層２１２よりも薄い。中間層２１３の厚さは、例えば５０ｎｍ以下である。５０ｎｍを超えると、ソース線ＳＬの形成工程において中間層２１３が除去される場合がある。また、中間層２１３の厚さは、後述するメモリピラーの間隔よりも小さいことが好ましい。
半導体層２１４は、半導体層２１２と半導体層２１６との間に設けられる。半導体層２１４は、半導体層２１２および半導体層２１６に接する。半導体層２１４は、第１の平均結晶粒径よりも小さい第３の平均結晶粒径を有する。第３の平均結晶粒径は、例えば１００ｎｍ以上１５０ｎｍ以下である。
半導体層２１４は、Ｘ軸に略平行な方向に沿ってブロック絶縁膜２３１、電荷蓄積膜２３２、およびトンネル絶縁膜２３３を貫通して半導体層２３４に接する。
半導体層２１５は、中間層２１７の上に設けられる。半導体層２１５は、第４の平均結晶粒径を有する。第４の平均結晶粒径は、例えば３００ｎｍ以上である。３００ｎｍ未満であると、ソース線ＳＬの電気抵抗が大きくなる場合がある。第４の平均結晶粒径の上限は、特に限定されないが、例えば４００ｎｍ以上である。半導体層２１５の平均結晶粒径を大きくすることにより、ソース線ＳＬの電気抵抗を小さくできる。
半導体層２１６は、半導体層２１４の上に設けられる。半導体層２１６は、第４の平均結晶粒径よりも小さい第５の平均結晶粒径を有する。第５の平均結晶粒径は、第１の平均結晶粒径よりも小さくてもよい。第５の平均結晶粒径は、例えば１００ｎｍ以上１５０ｎｍ以下である。１００ｎｍ未満であると、ソース線ＳＬの電気抵抗が大きくなる場合がある。１５０ｎｍを超えると、後述するように半導体層２１４の平均結晶粒径が増大する原因となる場合がある。半導体層２１６は、半導体層２１５よりも薄い。半導体層２１６が薄いほど、半導体層２１６の平均結晶粒径が小さくなりやすい。
中間層２１７は、例えば酸素、窒素、または炭素を含む化合物層である。中間層２１７は、半導体層２１６の上に設けられる。中間層２１７は、半導体層２１５と半導体層２１６との間に設けられ、半導体層２１５と半導体層２１６とを分断する。これにより、半導体層２１５に起因する半導体層２１６の平均結晶粒径（第５の平均結晶粒径）の増大を抑制できる。中間層２１７は、半導体層２１６よりも薄い。中間層２１７の厚さは、例えば５０ｎｍ以下である。５０ｎｍを超えると、ソース線ＳＬの形成工程において中間層２１３が除去される場合がある。また、中間層２１７の厚さは、後述するメモリピラーの間隔よりも小さいことが好ましい。
図４に示す構造に限定されず、第１の積層体は、中間層２１３および中間層２１７の少なくとも一方の中間層を有していればよい。中間層２１３を有しない場合、半導体層２１２が形成されず、半導体層２１１が半導体層２１４に接する。中間層２１７を有しない場合、半導体層２１６が形成されず、半導体層２１５が半導体層２１４に接する。すなわち、ソース線ＳＬの第１の積層体は、半導体層２１２および半導体層２１６の少なくとも一方の多結晶半導体層を有していればよい。
半導体層２１１、半導体層２１２、半導体層２１４、半導体層２１５、および半導体層２１６のそれぞれの平均結晶粒径は、各多結晶半導体層のＸ－Ｙ平面に平行な断面を、例えば透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いて観察し、取得した観察像から算出できる。例えば、縦横約３μｍの視野におけるＴＥＭ画像から、Ｉｎｔｅｒｃｅｐｔ法（Ｈｅｙｎ法とも呼ばれる）、またはＰｌａｎｉｍｅｔｒｉｃ法（Ｊｅｆｆｒｉｅｓ法とも呼ばれる）を用いて、平均結晶粒径を算出することができる。
絶縁層２２０は、第１の積層体の上方に設けられる。絶縁層２２０は、例えば酸素とシリコンを含む。
メモリセルアレイ１１０は、第２の積層体を有する。第２の積層体は、交互に積層された複数の導電層２２１および複数の絶縁層２２２を有する。複数の導電層２２１は、選択ゲート線ＳＧＳＢ、選択ゲート線ＳＧＳ、ダミーワード線ＤＳ０～ＤＳ３、ワード線ＷＬ００～ＷＬ１５９、ダミーワード線ＤＤ０～ＤＤ３、選択ゲート線ＳＧＤ０～ＳＧＤ２、選択ゲート線ＳＧＤＴ０～ＳＧＤＴ２をそれぞれ構成し得る。なお、選択ゲート線ＳＧＤ０～ＳＧＤ２は、Ｘ－Ｙ平面上では異なる位置に配置され、Ｚ軸方向では同一層に配置される。また、選択ゲート線ＳＧＤＴ０～ＳＧＤＴ２は、Ｘ－Ｙ平面上では異なる位置に配置され、Ｚ軸方向では同一層に配置される。そこで、図３では一例として選択ゲート線ＳＧＤ０と選択ゲート線ＳＧＤＴ０とを図示する。導電層２２１は、タングステン等の金属材料を含む。絶縁層２２２は、例えば酸素とシリコンを含む。
絶縁層２２３は、第２の積層体の上に設けられる。絶縁層２２３は、例えばテトラエチルオルトシリケート（ＴＥＯＳ）を用いて形成された酸素とシリコンを含む。
柱状体（メモリピラー）は、ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３、半導体層２３４、およびコア絶縁層２３５を有する。ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３、半導体層２３４、およびコア絶縁層２３５は、Ｚ軸に略平行な方向に沿って延在する。１つのメモリピラーが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーはメモリ層を有する。メモリ層は、ブロック絶縁膜２３１、電荷蓄積膜２３２、およびトンネル絶縁膜２３３を有する。メモリ層は、Ｚ軸に略垂直な方向に第２の積層体を貫通する。メモリ層は、Ｘ軸に略平行な方向において半導体層２３４と導電層２２１との間に設けられる。
ブロック絶縁膜２３１、およびコア絶縁層２３５は、例えば酸素とシリコンを含む。電荷蓄積膜２３２は、例えば窒素とシリコンを含む。トンネル絶縁膜２３３は、例えば酸素とシリコンを含む。なお、ブロック絶縁膜２３１およびトンネル絶縁膜２３３は、例えばさらに窒素を含んでもよい。
より具体的には、複数の導電層２２１を貫通してメモリピラーに対応するホールが形成される。ホールの側面にはブロック絶縁膜２３１、電荷蓄積膜２３２、およびトンネル絶縁膜２３３が順次積層される。そして、側面がトンネル絶縁膜２３３および半導体層２１４に接するように半導体層２３４が形成される。
半導体層２３４は、Ｚ軸に略平行な方向に第２の積層体を貫通してソース線ＳＬおよびビット線ＢＬに接続される。半導体層２３４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＳ、ダミーメモリトランジスタＭＴＤＤのチャネル形成領域を有する。よって、半導体層２３４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＳ、ダミーメモリトランジスタＭＴＤＤの電流経路を接続する信号線として機能する。
半導体層２３４は、トンネル絶縁膜２３３の表面に接する。半導体層２３４は、例えばポリシリコン等の多結晶半導体層を含む。半導体層２３４は、例えばアモルファスシリコン膜を結晶化することにより形成してもよい。
コア絶縁層２３５は、半導体層２３４の内側に設けられる。コア絶縁層２３５は、Ｚ軸に略平行な方向に第２の積層体を貫通する。
キャップ層２３６は、図３に示すように、コア絶縁層２３５の上に設けられるとともに、半導体層２３４に接する。キャップ層２３６は、例えば酸素とシリコン、またはＮ型不純物元素を含有するポリシリコンを含む。例えば、キャップ層２３６が酸素とシリコンを含む場合、不純物元素の拡散を抑制できる。キャップ層２３６が絶縁層の場合、キャップ層２３６の表面にリンやヒ素等のＮ型不純物元素を注入してもよい。また、キャップ層２３６にＮ型不純物元素を含有するポリシリコン等の多結晶半導体層を含む場合、キャップ層２３６とコンタクト層２５２との接続抵抗を低減できる。
導電層２４１は、Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ（Ｌｉ）と呼ばれるコンタクト層である。導電層２４１は、Ｚ軸に略平行な方向に第２の積層体を貫通し、ソース線ＳＬに接続される。導電層２４１は、半導体層２１４に接する。導電層２４１は、例えばタングステンを含む。
絶縁層２５１は、第２の積層体の上方であって絶縁層２２３の上に設けられる。絶縁層２５１は、例えばＴＥＯＳを用いて形成された酸素とシリコンを含む。コンタクト層２５２は、コンタクトプラグとして機能する。導電層２６１は、コンタクト層２５２を介してキャップ層２３６に接する。導電層２６１は、ビット線ＢＬとして機能する。コンタクト層２５２および導電層２６１は、金属材料を含む。
メモリピラーと、各ワード線ＷＬを構成する導電層２２１との交点は、メモリトランジスタＭＴとして機能する。メモリピラーと、各ダミーワード線ＤＤを構成する導電層２２１との交点は、ダミーメモリトランジスタＭＴＤＤとして機能する。メモリピラーと、各ダミーワード線ＤＳを構成する導電層２２１との交点は、ダミーメモリトランジスタＭＴＤＳとして機能する。メモリピラーと、各選択ゲート線ＳＧＤを構成する導電層２２１との交点は、選択トランジスタＳＴ１ａとして機能する。メモリピラーと、各選択ゲート線ＳＧＤＴを構成する導電層２２１との交点は、選択トランジスタＳＴ１ｂとして機能する。メモリピラーと、選択ゲート線ＳＧＳを構成する導電層２２１との交点は、選択トランジスタＳＴ２ａとして機能する。メモリピラーと、選択ゲート線ＳＧＳＢを構成する導電層２２１との交点は、選択トランジスタＳＴ２ｂとして機能する。
次に、図３に示す半導体記憶装置の製造方法例について説明する。図５は、半導体記憶装置の製造方法の例を説明するためのフローチャートである。ここでは、特に、ソース線ＳＬの形成に関する一連の製造工程について説明し、図４に示す部分における製造途中の断面構造を図６ないし図１４に示し、その他の部分の図示を省略する。
半導体記憶装置の製造方法の例は、図５に示すように、積層工程Ｓ１と、メモリピラー形成工程Ｓ２と、開口形成工程Ｓ３と、犠牲層除去工程Ｓ４と、メモリ層加工工程Ｓ５と、半導体層形成工程Ｓ６と、リプレイス工程Ｓ７と、を具備する。これらの工程は、図５に示す工程順に限定されない。
［積層工程Ｓ１］
図６に示すように、半導体層２１１と、中間層２１３と、半導体層２１２と、保護層２１４ｂと、犠牲層２１４ａと、保護層２１４ｃと、半導体層２１６と、中間層２１７と、半導体層２１５と、を積層して後に第１の積層体となる第３の積層体を形成する。第３の積層体は、図３に示す半導体基板１００の表面に設けられた周辺回路の上方に形成される。
中間層２１３または中間層２１７が酸素を含む場合、例えば３５０℃以下の温度で半導体層２１１、半導体層２１６の表面を酸化させて、中間層２１３または中間層２１７を形成できる。上記酸化により形成された酸素を含む中間層２１３または中間層２１７を低温酸化膜（ＬＴＯ膜）ともいう。これに限定されず、酸素を含む中間層２１３または中間層２１７は、半導体層２１１または半導体層２１６を形成する際に酸素雰囲気に曝す方法や、過酸化水素（Ｈ２Ｏ２）やオゾン（Ｏ３）を含む薬液に浸漬して形成してもよい。また、中間層２１３または中間層２１７が窒素を含む場合、例えば半導体層２１１、半導体層２１６の表面を窒化させて、中間層２１３または中間層２１７を形成できる。また、中間層２１３または中間層２１７が炭素を含む場合、例えば半導体層２１１、半導体層２１６の表面に炭素を注入して、中間層２１３または中間層２１７を形成できる。
犠牲層２１４ａは、保護層２１４ｂの上に形成される。犠牲層２１４ａは、保護層２１４ｂと保護層２１４ｃとの間に設けられる。犠牲層２１４ａは、半導体層２１４を形成するための層である。犠牲層２１４ａは、例えば窒素とシリコンを含む。犠牲層２１４ａは、例えば化学気相成長法（ＣＶＤ）を用いて形成できる。
保護層２１４ｂは、半導体層２１２の上に形成される。保護層２１４ｂは、犠牲層２１４ａと半導体層２１２との間に設けられる。犠牲層２１４ａを除去する際に半導体層２１２を保護するために形成される。保護層２１４ｂは、例えば酸素とシリコンを含む。保護層２１４ｂは、例えばＣＶＤを用いて形成できる。
保護層２１４ｃは、犠牲層２１４ａの上に形成される。保護層２１４ｃは、犠牲層２１４ａと半導体層２１６との間に設けられる。保護層２１４ｃは、犠牲層２１４ａを除去する際に半導体層２１６を保護するために形成される。保護層２１４ｃは、例えば酸素とシリコンを含む。保護層２１４ｃは、例えばＣＶＤを用いて形成できる。
さらに、半導体層２１５の上に絶縁層２２０を形成する。また、絶縁層２２０の上に、犠牲層２２１ａと、絶縁層２２２と、を交互に積層することにより、複数の犠牲層２２１ａと複数の絶縁層２２２とを有し、後に第２の積層体となる第４の積層体を形成する。さらに、第４の積層体の上に絶縁層２２３を形成する。絶縁層２２０、犠牲層２２１ａ、絶縁層２２２、および絶縁層２２３は、例えばＣＶＤを用いて形成できる。
犠牲層２２１ａは、導電層２２１を形成するために設けられる。犠牲層２２１ａは、絶縁層２２２とともに例えばＸ軸に略平行な方向に延在する。犠牲層２２１ａは、例えば窒素とシリコンを含む。
［メモリピラー形成工程Ｓ２］
半導体層２１１、半導体層２１２、中間層２１３、犠牲層２１４ａ、保護層２１４ｂ、保護層２１４ｃ、半導体層２１５、半導体層２１６、中間層２１７、絶縁層２２０、犠牲層２２１ａ、絶縁層２２２、および絶縁層２２３をＺ軸に略平行な方向に部分的に除去し、開口（メモリホール）を形成する。積層体は、例えば反応性イオンエッチング（ＲＩＥ）を用いて部分的に除去できる。
次に、図７に示すように、ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３、半導体層２３４、およびコア絶縁層２３５をメモリホールに形成する。これらの膜は、例えばＣＶＤ、スパッタリング、または原子層堆積法（ＡＬＤ）を用いて形成できる。
さらに、キャップ層２３６を形成する。キャップ層２３６は、例えばＣＶＤまたはＡＬＤを用いて形成できる。キャップ層２３６の形成の前または後に、半導体層２３４にヒ素、リン等のＮ型不純物元素やボロン等のＰ型不純物元素を注入してもよい。これにより、例えば半導体層２３４の選択ゲート線ＳＧＤ、ＳＧＤＴに重畳する領域に不純物半導体領域を形成できる。また、リン等のＮ型不純物元素を含有する半導体層を用いてキャップ層２３６を形成し、後述する熱処理によりキャップ層２３６に含まれる不純物元素を拡散させて不純物半導体領域を形成してもよい。
ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３、半導体層２３４、およびキャップ層２３６は、例えばＲＩＥやドライエッチングを用いたエッチバックにより部分的に除去されて絶縁層２２３の表面（上面）が露出される。
［開口形成工程Ｓ３］
図８に示すように、Ｚ軸に略平行な方向において、絶縁層２２０、犠牲層２２１ａ、絶縁層２２２、および絶縁層２２３を貫通し、半導体層２１５に到達する開口Ｈを形成する。開口Ｈは、例えばＲＩＥを用いて絶縁層２２０、犠牲層２２１ａ、絶縁層２２２、および絶縁層２２３をＺ軸に略平行な方向に部分的に除去することにより形成される。
次に、図８に示すように、開口Ｈの内壁面および内底面に、保護層２４２と、保護層２４３と、を順に形成する。保護層２４２は、例えば酸素とシリコンを含む。保護層２４３は、例えばアモルファスシリコン等の半導体層を含む。保護層２４２および保護層２４３は、開口Ｈの内壁面を保護するために形成される。保護層２４２および保護層２４３は、例えばＣＶＤまたはＡＬＤを用いて形成できる。
さらに、図９に示すように、開口Ｈの底部において、保護層２４２、保護層２４３、半導体層２１５、中間層２１７、半導体層２１６、保護層２１４ｃ、犠牲層２１４ａ、保護層２１４ｂ、半導体層２１２、中間層２１３、および半導体層２１１をＺ軸に略平行な方向に部分的に除去する。これらの層は、例えばＲＩＥを用いて部分的に除去できる。その後、保護層２４３、半導体層２１１、半導体層２１５、半導体層２１４、および半導体層２１６の開口Ｈに面する部分に酸化物層２４４を形成する。酸化物層２４４は、例えば酸素とシリコンを含む。酸化物層２４４は、各層の開口Ｈに面する部分を酸化させることにより形成できる。
［犠牲層除去工程Ｓ４］
図１０に示すように、犠牲層２１４ａを除去して空間Ｓを形成する。犠牲層２１４ａは、例えばリン酸を用いたウェットエッチングにより除去できる。なお、前述のとおり、犠牲層除去工程Ｓ４の前に酸化物層２４４を形成することにより、半導体層２１１、半導体層２１２、半導体層２１５、および半導体層２１６を上記ウェットエッチングから保護できる。
［メモリ層加工工程Ｓ５］
図１１に示すように、ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３のそれぞれを部分的に除去することにより、Ｘ軸に略平行な方向において半導体層２３４の一部を露出させる。このとき、ブロック絶縁膜２３１、電荷蓄積膜２３２、トンネル絶縁膜２３３は、Ｚ軸に略平行な方向においても部分的に除去される。ブロック絶縁膜２３１は、例えばフッ化水素酸（希フッ酸）を用いたウェットエッチングにより部分的に除去できる。なお、上記ウェットエッチングにより、保護層２１４ｂ、保護層２１４ｃ、および酸化物層２４４も除去される。電荷蓄積膜２３２は、例えばリン酸を用いたウェットエッチングにより部分的に除去できる。トンネル絶縁膜２３３は、例えばフッ化水素酸（希フッ酸）を用いたウェットエッチングやケミカルドライエッチング（ＣＤＥ）により部分的に除去できる。
［半導体層形成工程Ｓ６］
図１２に示すように、開口Ｈおよび空間Ｓを埋める半導体層２１４を形成する。半導体層２１４は、例えばＣＶＤまたはＡＬＤを用いてリン等を含有するアモルファスシリコン等の非晶質半導体層を形成し、後述する熱処理により結晶化させることにより形成できる。
次に、図１３に示すように、開口Ｈにおいて、半導体層２１４および保護層２４３をＺ軸に略平行な方向に部分的に除去し、半導体層２１１、半導体層２１２、中間層２１３、半導体層２１４、半導体層２１５、半導体層２１６、中間層２１７、および保護層２４３の開口Ｈに面する部分を露出させる。半導体層２１４は、例えば三フッ化窒素系ガスを用いたケミカルドライエッチングによりエッチバックを行うことにより部分的に除去できる。その後、ウェットエッチングまたはドライエッチングにより、図１４に示すように、保護層２４２を除去する。
さらに、半導体層２１４、半導体層２３４、キャップ層２３６等にアモルファスシリコン層等の非晶質半導体層を用いる場合、熱処理を行うことにより、非晶質半導体層を結晶化させて多結晶半導体層を形成する。また、熱処理を行うことにより、ドープされた不純物元素を活性化させる。
半導体層２１４は、半導体層２１１、半導体層２１５よりも平均結晶粒径が小さい半導体層２１２、半導体層２１６に接して形成される。このため、半導体層２１４は、半導体層２１２、半導体層２１６の結晶面に沿って結晶化する。これにより、半導体層２１４の平均結晶粒径を半導体層２１１、半導体層２１６の平均結晶粒径よりも小さくできる。半導体層２１４が結晶化された結果、第３の積層体は第１の積層体となる。
［リプレイス工程Ｓ７］
複数の犠牲層２２１ａを除去し、除去された部分に導電層２２１を形成する。複数の犠牲層２２１ａは、例えばドライエッチングまたはウェットエッチングを用いて除去できる。導電層２２１は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。犠牲層２２１ａが除去され、導電層２２１が形成された結果、第４の積層体は第２の積層体となる。その後、導電層２４１、絶縁層２５１、コンタクト層２５２、導電層２６１を順次形成することにより、図３に示す半導体記憶装置を製造できる。
本実施形態の半導体記憶装置では、メモリトランジスタＭＴのチャネル形成領域（半導体層２３４）が半導体基板１００に直接接続されていない。そのため、選択トランジスタＳＴ１ａ、選択トランジスタＳＴ２ｂ等の少なくとも一つの選択トランジスタのゲートと、ドレインとの間に逆バイアス電圧を印加してＧａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ（ＧＩＤＬ）を発生させることにより、消去（イレーズ）動作を行う。ＧＩＤＬにより、メモリトランジスタＭＴのチャネルを介して正孔を注入して電荷蓄積膜２３２の電荷を消滅できる。
ここで、消去動作について説明する。ここでは、一例として、ブロック消去について説明する。ブロック消去は、１つのブロックＢＬＫを選択して消去動作を実行する。
消去動作は、大まかに、消去パルス印加動作と消去ベリファイ動作とを含む。消去パルス印加動作は、メモリトランジスタＭＴの閾値電圧を低下させるために消去パルスを印加する動作である。消去ベリファイ動作は、消去パルス印加動作を印加した結果、メモリトランジスタＭＴの閾値電圧が目標とする値より低くなったか否かを判定する動作である。消去動作では、消去パルス印加動作と消去ベリファイ動作との組み合わせを繰り返すことで、メモリトランジスタＭＴの閾値電圧を消去レベルまで低下させる。
図１５は、ブロック消去動作における消去パルス印加時の各配線の電圧を示すタイミングチャートである。時刻ｔ０において、図１に示すローデコーダ１１５は、消去対象のブロックＢＬＫ（以下、「選択ブロックＢＬＫ」とも表記する）の選択ゲート線ＳＧＤＴ、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳＢ、選択ゲート線ＳＧＳ、ワード線ＷＬ、ダミーワード線ＤＤ、およびダミーワード線ＤＳに、例えば電源電圧である電圧ＶＤＤを印加する。また、ローデコーダ１１５は、消去対象ではないブロックＢＬＫ（以下、「非選択ブロックＢＬＫ」とも表記する）のワード線ＷＬ、ダミーワード線ＤＤ、およびダミーワード線ＤＳに電圧ＶＤＤを印加する。なお、ワード線ＷＬ、ダミーワード線ＤＤ、およびダミーワード線ＤＳの電圧は、電圧ＶＤＤでなくてもよい。
ワード線ＷＬ、ダミーワード線ＤＤ、およびダミーワード線ＤＳの電圧は、ＧＩＤＬで発生した正孔が対応するメモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＤ、およびダミーメモリトランジスタＭＴＤＳの電荷蓄積膜２３２に注入されるように電圧ＶＤＤよりも低い電圧であってもよい。また、ローデコーダ１１５は、非選択ブロックＢＬＫのワード線ＷＬ、ダミーワード線ＤＤ、およびダミーワード線ＤＳには、電圧ＶＤＤを印加せずに、非選択ブロックＢＬＫのワード線ＷＬ、ダミーワード線ＤＤ、およびダミーワード線ＤＳをフローティング状態としてもよい。
時刻ｔ１において、ソース線ＳＬには、電圧Ｖｅｒａが印加される。また、時刻ｔ１において、ビット線ＢＬにはソース線ＳＬを介して、電圧Ｖｅｒａが印加される。電圧Ｖｅｒａは、ＧＩＤＬを発生させるための高電圧である。そして、ローデコーダ１１５は、選択トランジスタＳＴ１ａおよび選択トランジスタＳＴ２ａの電荷蓄積膜２３２への正孔の注入を抑制するため、選択ゲート線ＳＧＤおよび選択ゲート線ＳＧＳに電圧Ｖｅｒａを印加する。なお、選択ゲート線ＳＧＤおよび選択ゲート線ＳＧＳには、電圧Ｖｅｒａと異なる電圧がそれぞれ印加されてもよい。この場合、選択ゲート線ＳＧＤおよび選択ゲート線ＳＧＳに印加される電圧は、互いに異なっていてもよい。例えば、選択ゲート線ＳＧＤおよび選択ゲート線ＳＧＳには、電圧ＶＤＤよりも高い電圧がそれぞれ印加されてもよい。
時刻ｔ２～ｔ３の期間、ローデコーダ１１５は、選択ブロックＢＬＫの選択ゲート線ＳＧＤＴに電圧Ｖｅｒａｓｇｄｔを印加する。また、ローデコーダ１１５は、選択ブロックＢＬＫの選択ゲート線ＳＧＳＢに電圧Ｖｅｒａｓｇｓｂを印加する。電圧Ｖｅｒａｓｇｄｔは、選択トランジスタＳＴ１ｂにおいて、ＧＩＤＬを発生させるための高電圧であり、電圧Ｖｅｒａよりも低く、電圧ＶＤＤよりも高い電圧である。電圧Ｖｅｒａｓｇｓｂは、選択トランジスタＳＴ２ｂにおいて、ＧＩＤＬを発生させるための高電圧であり、電圧Ｖｅｒａよりも低く、電圧ＶＤＤよりも高い電圧である。電圧Ｖｅｒａｓｇｄｔと電圧Ｖｅｒａｓｇｓｂとは異なる電圧であってもよく、同じ電圧であってもよい。これにより、選択ブロックＢＬＫの選択トランジスタＳＴ１ｂおよび選択トランジスタＳＴ２ｂのゲートとドレインとの間を流れるＧＩＤＬが発生する。ＧＩＤＬにより発生した正孔は、選択ブロックＢＬＫ内のメモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＤ、およびダミーメモリトランジスタＭＴＤＳの電荷蓄積膜２３２に注入される。換言すれば、ソース線ＳＬ側からメモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＤ、およびダミーメモリトランジスタＭＴＤＳに正孔が供給される（データが消去される）。
ローデコーダ１１５は、時刻ｔ２～ｔ３の期間、非選択ブロックＢＬＫのワード線ＷＬ、ダミーワード線ＤＤ、およびダミーワード線ＤＳをフローティング状態とする。非選択ブロックＢＬＫのワード線ＷＬおよびダミーワード線ＤＤ、ＤＳは、フローティング状態のため、電圧Ｖｅｒａが印加された半導体層２３４（チャネル）とのカップリングより、例えば電圧Ｖｅｒａまで上昇する。このため、非選択ブロックＢＬＫのメモリトランジスタＭＴ、ダミーメモリトランジスタＭＴＤＤ、およびダミーメモリトランジスタＭＴＤＳには、正孔が供給されない（データが消去されない）。
その後、時刻ｔ３において、リフレッシュ動作が実行され、各配線に電圧ＶＳＳが印加される。以上が消去動作の説明である。
上記消去動作のために、リン等のＮ型不純物元素を半導体層２３４の選択ゲート線ＳＧＤＴ、ＳＧＳＢと重畳する領域に拡散させてＧＩＤＬにより発生する正孔の量を増加させることが好ましい。
図１６は、半導体層２３４にリンを拡散させる方法例を説明するための模式図である。図１６に示すように、上記熱処理により、半導体層２１４に含まれるリンを半導体層２３４との接触部を介して半導体層２３４の選択ゲート線ＳＧＳＢと重畳する領域に拡散させる。
リン等のＮ型不純物元素は、半導体層２１４の結晶粒界に沿って拡散しやすい。このため、半導体層２１４の平均結晶粒径（第３の平均結晶粒径）が大きいと、複数のメモリピラーＭＰにおいて、上記不純物元素の拡散にばらつきが生じる場合がある。
図１７は、Ｘ－Ｙ平面における半導体層２１４とメモリピラーＭＰとの重畳部を示す模式図である。図１７は、複数のメモリピラーＭＰと、半導体層２１４の結晶粒界ＧＢと、を図示する。
半導体層２１４は、図１７に示すように、Ｘ－Ｙ平面において複数のメモリピラーＭＰに重畳する。複数のメモリピラーＭＰは、所定のピッチＰで配置される。ピッチＰは、Ｘ－Ｙ平面における隣接するメモリピラーＭＰの中心間の距離である。半導体層２１４の平均結晶粒径が大きい場合、Ｘ－Ｙ平面において結晶粒界ＧＢと重畳するメモリピラーＭＰおよび結晶粒界ＧＢと重畳しないメモリピラーＭＰが存在するため、これらのメモリピラーＭＰの間で不純物元素の拡散ばらつきが発生する。これは、ＧＩＤＬにより発生する正孔の量のばらつきの原因となり、半導体記憶装置の信頼性を低下させる。
これに対し、本実施形態の半導体記憶装置では、半導体層２１４の平均結晶粒径の増大を抑制することにより、結晶粒界ＧＢと重畳するメモリピラーＭＰの数を増やすことができる。これにより、メモリピラーＭＰの間で不純物元素の拡散ばらつきを抑制できるため、高い信頼性を有する半導体記憶装置を提供できる。なお、結晶粒界ＧＢと重畳するメモリピラーＭＰの数を増やすために、半導体層２１４の平均結晶粒径は、メモリピラーＭＰのピッチＰよりも小さいことが好ましい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１０１…半導体記憶装置、１０２…メモリコントローラ、１１０…メモリセルアレイ、１１１…コマンドレジスタ、１１２…アドレスレジスタ、１１３…シーケンサ、１１４…ドライバ、１１５…ローデコーダ、１１６…センスアンプ、２０１…導電層、２０２…導電層、２０３…絶縁層、２１１…半導体層、２１２…半導体層、２１３…中間層、２１４…半導体層、２１４ａ…犠牲層、２１４ｂ…保護層、２１４ｃ…保護層、２１５…半導体層、２１６…半導体層、２１７…中間層、２２０…絶縁層、２２１…導電層、２２１ａ…犠牲層、２２２…絶縁層、２２３…絶縁層、２３１…ブロック絶縁膜、２３２…電荷蓄積膜、２３３…トンネル絶縁膜、２３４…半導体層、２３５…コア絶縁層、２３６…キャップ層、２４１…導電層、２４２…保護層、２４３…保護層、２４４…酸化物層、２５１…絶縁層、２５２…コンタクト層、２６１…導電層。

Claims (20)

  1. 第１の平均結晶粒径を有する第１の多結晶半導体層と、前記第１の平均結晶粒径よりも小さい第２の平均結晶粒径を有する第２の多結晶半導体層と、前記第１の多結晶半導体層と前記第２の多結晶半導体層との間に設けられた中間層と、前記第２の多結晶半導体層に接して設けられ、且つ前記第１の平均結晶粒径よりも小さい第３の平均結晶粒径を有する第３の多結晶半導体層と、を有する第１の積層体と、
    前記第１の積層体の上方に設けられ、複数の導電層と、複数の絶縁層と、を有し、それぞれの前記導電層およびそれぞれの前記絶縁層が交互に積層されるとともに第１方向に延在する、第２の積層体と、
    前記第１方向と交差する第２方向に前記第２の積層体を貫通し、前記第３の多結晶半導体層に接して設けられた半導体層と、
    前記第２方向に前記第２の積層体を貫通し、前記第１方向において前記半導体層と前記導電層との間に設けられたメモリ層と、
    を具備する、半導体記憶装置。
  2. 前記第２の多結晶半導体層は、前記第１の多結晶半導体層よりも薄い、請求項１に記載の半導体記憶装置。
  3. 前記中間層は、前記第２の多結晶半導体層よりも薄い、請求項１または請求項２に記載の半導体記憶装置。
  4. 前記中間層は、酸素、炭素、または窒素を含む、請求項１ないし請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記第３の平均結晶粒径は、前記半導体層と前記メモリ層とをそれぞれ含む複数の柱状体のピッチよりも小さい、請求項１ないし請求項４のいずれか一項に記載の半導体記憶装置。
  6. 前記第３の多結晶半導体層は、リンを含む、請求項１ないし請求項５のいずれか一項に記載の半導体記憶装置。
  7. 第１の積層体と、
    前記第１の積層体の上方に設けられ、複数の導電層と、複数の絶縁層と、を有し、それぞれの前記導電層およびそれぞれの前記絶縁層が交互に積層されるとともに第１方向に延在する、第２の積層体と、
    前記第１方向と交差する第２方向に前記第２の積層体を貫通する柱状体と、
    を具備し、
    前記第１の積層体は、
    第１の平均結晶粒径を有する第１の多結晶半導体層と、
    前記第１の平均結晶粒径よりも小さい第２の平均結晶粒径を有する第２の多結晶半導体層と、
    前記第１の多結晶半導体層と前記第２の多結晶半導体層との間に設けられた第１の中間層と、
    第３の平均結晶粒径を有する第３の多結晶半導体層と、
    第４の平均結晶粒径を有する第４の多結晶半導体層と、
    前記第４の平均結晶粒径よりも小さい第５の平均結晶粒径を有する第５の多結晶半導体層と、
    前記第４の多結晶半導体層と前記第５の多結晶半導体層との間に設けられた第２の中間層と、を有し、
    前記柱状体は、
    前記第２方向に前記第２の積層体を貫通し、前記第３の多結晶半導体層に接して設けられた半導体層と、
    前記第１方向において前記半導体層と前記複数の導電層の少なくとも１つとの間に設けられた電荷蓄積層と、を有し、
    前記第３の多結晶半導体層は、前記第２の多結晶半導体層と前記第５の多結晶半導体層との間に設けられるとともに、前記第２の多結晶半導体層と前記第５の多結晶半導体層に接し、
    前記第３の平均結晶粒径は、前記第１の平均結晶粒径よりも小さく、且つ前記第４の平均結晶粒径よりも小さい、半導体記憶装置。
  8. 前記第２の多結晶半導体層は、前記第１の多結晶半導体層よりも薄く、
    前記第５の多結晶半導体層は、前記第４の多結晶半導体層よりも薄い、請求項７に記載の半導体記憶装置。
  9. 前記第１の中間層は、前記第２の多結晶半導体層よりも薄く、
    前記第２の中間層は、前記第５の多結晶半導体層よりも薄い、請求項７または請求項８に記載の半導体記憶装置。
  10. 前記第１の中間層と前記第２の中間層のそれぞれは、酸素、炭素、または窒素を含む、請求項７ないし請求項９のいずれか一項に記載の半導体記憶装置。
  11. 第１の平均結晶粒径を有する第１の多結晶半導体層と、前記第１の平均結晶粒径よりも小さい第２の平均結晶粒径を有する第２の多結晶半導体層と、前記第１の多結晶半導体層と前記第２の多結晶半導体層との間の第１の中間層と、前記第２の多結晶半導体層に接する第１の犠牲層と、を有する第１の積層体を形成し、
    前記第１の積層体の上方に、それぞれ第１方向に延在する絶縁層と第２の犠牲層とを交互に積層することにより、複数の前記絶縁層と複数の前記第２の犠牲層とを有する第２の積層体を形成し、
    前記第１方向と交差する第２方向に前記第２の積層体を貫通する半導体層と、前記第１方向において前記半導体層と前記複数の第２の犠牲層の少なくとも１つとの間に設けられたメモリ層と、を有する柱状体を形成し、
    前記半導体層が露出するように前記第１の犠牲層を除去して第１の空間を形成し、前記第１の平均結晶粒径よりも小さい第３の平均結晶粒径を有する第３の多結晶半導体層を前記第１の空間に形成し、
    前記第２の犠牲層を除去して第２の空間を形成し、導電層を前記第２の空間に形成する、
    半導体記憶装置の製造方法。
  12. 前記第２の多結晶半導体層は、前記第１の多結晶半導体層よりも薄い、請求項１１に記載の製造方法。
  13. 前記第１の中間層は、前記第２の多結晶半導体層よりも薄い、請求項１１または請求項１２に記載の製造方法。
  14. 前記第１の中間層は、酸素、炭素、または窒素を含む、請求項１１ないし請求項１３のいずれか一項に記載の製造方法。
  15. 前記第３の平均結晶粒径は、前記半導体層と前記メモリ層とをそれぞれ含む複数の柱状体の間隔よりも小さい、請求項１１ないし請求項１４のいずれか一項に記載の製造方法。
  16. 前記第３の多結晶半導体層は、リンを含む、請求項１１ないし請求項１５のいずれか一項に記載の製造方法。
  17. 前記第１の積層体は、
    第４の平均結晶粒径を有する第４の多結晶半導体層と、
    前記第４の平均結晶粒径よりも小さい第５の平均結晶粒径を有する第５の多結晶半導体層と、
    前記第４の多結晶半導体層と前記第５の多結晶半導体層との間に設けられた第２の中間層と、をさらに有し、
    前記第１の犠牲層は、前記第２の多結晶半導体層と前記第５の多結晶半導体層との間に設けられるとともに、前記第５の多結晶半導体層に接し、
    前記第３の平均結晶粒径は、前記第４の平均結晶粒径よりも小さい、請求項１１ないし請求項１６のいずれか一項に記載の製造方法。
  18. 前記第５の多結晶半導体層は、前記第４の多結晶半導体層よりも薄い、請求項１７に記載の製造方法。
  19. 前記第２の中間層は、前記第５の多結晶半導体層よりも薄い、請求項１７または請求項１８に記載の製造方法。
  20. 前記第２の中間層は、酸素、炭素、または窒素を含む、請求項１７ないし請求項１９のいずれか一項に記載の製造方法。
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