Nothing Special   »   [go: up one dir, main page]

TWI750580B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI750580B
TWI750580B TW109103828A TW109103828A TWI750580B TW I750580 B TWI750580 B TW I750580B TW 109103828 A TW109103828 A TW 109103828A TW 109103828 A TW109103828 A TW 109103828A TW I750580 B TWI750580 B TW I750580B
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
semiconductor
semiconductor layer
well region
Prior art date
Application number
TW109103828A
Other languages
English (en)
Other versions
TW202111955A (zh
Inventor
位田友哉
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202111955A publication Critical patent/TW202111955A/zh
Application granted granted Critical
Publication of TWI750580B publication Critical patent/TWI750580B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H01L27/0922—
    • H01L21/823842—
    • H01L21/823857—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H01L27/092—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H01L27/0688—

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施形態的半導體裝置是包含：N型的第1阱區域及P型的第2阱區域、被設在第1阱區域的PMOS電晶體、及被設在第2阱區域的NMOS電晶體。PMOS電晶體是包含第1閘極絕緣層及第1閘極電極。NMOS電晶體是包含第2閘極絕緣層及第2閘極電極。第1閘極電極是包含P型的第1半導體層、第1絕緣層及第1導電體層。第2閘極電極是包含N型的第2半導體層、第2絕緣層及第2導電體層。第1絕緣層的膜厚是比第2絕緣層的膜厚更厚。

Description

半導體裝置
實施形態是主要有關半導體裝置。 [關聯申請案] 本申請案是享有以日本專利申請案2019-167653號(出願日：2019年9月13日)作為基礎申請案的優先權。本申請案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
作為被用在半導體裝置的電晶體之一，有超低耐壓(Very Low Voltage)電晶體為人所知。超低耐壓電晶體是以高速動作作為目的的電晶體。但，超低耐壓電晶體因為閘極電極的構造，而有在超低耐壓電晶體的製造中電晶體的特性劣化的情形。
實施形態是在於提供一種高品質的半導體裝置。 實施形態的半導體裝置是包含：被設在基板的上面的N型的第1阱區域及P型的第2阱區域、被設在第1阱區域的PMOS電晶體、及被設在第2阱區域的NMOS電晶體。PMOS電晶體是包含：被設在第1阱區域上的第1閘極絕緣層、及被設在第1閘極絕緣層上的第1閘極電極。NMOS電晶體是包含：被設在第2阱區域上的第2閘極絕緣層、及被設在第2閘極絕緣層上的第2閘極電極。第1閘極電極是包含：P型的第1半導體層、被設在第1半導體層上的第1絕緣層、及被設在第1絕緣層上的第1導電體層。第2閘極電極是包含：N型的第2半導體層、被設在第2半導體層上的第2絕緣層、及被設在第2絕緣層上的第2導電體層。第1絕緣層的膜厚是比第2絕緣層的膜厚更厚。
1. 第1實施形態 說明有關第1實施形態的半導體裝置。在以下，舉一記憶格電晶體被三維地層疊於半導體基板上的三維層疊型NAND型快閃記憶體，作為半導體裝置進行說明。 1.1 構成 1.1.1 半導體裝置的構成 首先，利用圖1來說明有關半導體裝置1的全體構成之一例。另外，在圖1的例子中，藉由箭號線來表示各區塊的連接的一部分，但各區塊間的連接是不被限定於此。 如圖1所示般，半導體裝置1是例如藉由外部的記憶體控制器2來控制。半導體裝置1是包含：記憶格陣列10、命令寄存器11、位址寄存器12、定序器13、驅動器模組14、列解碼器模組15及讀出放大器模組16。 記憶格陣列10是包含複數的區塊BLK0~BLK(L-1)(L是2以上的整數)。區塊BLK是非揮發地記憶資料的複數的記憶格電晶體(以下亦記載為「記憶格」)的集合，例如作為資料的消去單位使用。 並且，在記憶格陣列10是設有複數的位元線及複數的字元線。各記憶格電晶體是例如與1條的位元線及1條的字元線建立關聯。有關記憶格陣列10的詳細的構成是後述。 命令寄存器11是保持半導體裝置1從記憶體控制器2接收的命令CMD。命令CMD是例如包含使讀出動作、寫入動作及消去動作等實行於定序器13的命令。 位址寄存器12是保持半導體裝置1從記憶體控制器2接收的位址資訊ADD。位址資訊ADD是例如包含區塊位址BA、頁位址PA及行位址CA。例如，區塊位址BA、頁位址PA及行位址CA是分別被使用於區塊BLK、字元線及位元線的選擇。 定序器13是控制半導體裝置1全體的動作。例如，定序器13是根據被保持於命令寄存器11的命令CMD來控制驅動器模組14、列解碼器模組15及讀出放大器模組16等，而實行讀出動作、寫入動作及消去動作等。 驅動器模組14是產生被使用於讀出動作、寫入動作及消去動作等的電壓。而且，驅動器模組14是例如根據被保持於位址寄存器12的頁位址PA來將產生的電壓施加至對應於被選擇的字元線的訊號線。 列解碼器模組15是根據被保持於位址寄存器12的區塊位址BA來選擇對應的記憶格陣列10內的1個的區塊BLK。而且，列解碼器模組15是例如將被施加至對應於被選擇的字元線的訊號線的電壓轉送至被選擇的區塊BLK內的被選擇的字元線。 讀出放大器模組16是在寫入動作中，按照從記憶體控制器2接收的寫入資料DAT，將所望的電壓施加至各位元線。又，讀出放大器模組16是在讀出動作中，根據位元線的電壓來判定被記憶於記憶格的資料，以判定結果作為讀出資料DAT轉送至記憶體控制器2。 半導體裝置1與記憶體控制器2之間的通訊是例如支援NAND介面規格。例如，在半導體裝置1與記憶體控制器2之間的通訊中，命令鎖存賦能訊號CLE、位址鎖存賦能(Address Latch Enable)訊號ALE、寫入賦能(Write Enable)訊號WEn、讀出賦能(Read Enable)訊號REn、就緒忙線(Ready Busy)訊號RBn及輸出入訊號I/O會被使用。 命令鎖存賦能訊號CLE是表示半導體裝置1所接收的輸出入訊號I/O為命令CMD的訊號。位址鎖存賦能訊號ALE是表示半導體裝置1所接收的訊號I/O為位址資訊ADD的訊號。寫入賦能訊號WEn是對半導體裝置1命令輸出入訊號I/O的輸出的訊號。讀出賦能訊號REn是對半導體裝置1命令輸出入訊號I/O的輸出的訊號。 就緒忙線訊號RBn是對記憶體控制器2通知半導體裝置1為受理來自記憶體控制器2的命令的就緒狀態或不受理命令的忙線狀態之訊號。 輸出入訊號I/O是例如8位元寬度的訊號，可含命令CMD、位址資訊ADD、資料DAT等。 在以上說明的半導體裝置1及記憶體控制器2是亦可藉由該等的組合來構成1個的半導體裝置。作為如此的半導體裝置，例如可舉SDTM 卡之類的記憶卡或SSD(solid state drive)等。 1.1.2 記憶格陣列的電路構成 其次，利用圖2來說明有關記憶格陣列10的電路構成。圖2的例子是表示區塊BLK0，但其他的區塊BLK的構成也相同。 如圖2所示般，區塊BLK是例如包含4個的串單元(string unit)SU0~SU3。各串單元SU是包含複數的NAND串NS。 複數的NAND串NS是分別與位元線BL0~BL(N-1)(N是2以上的整數)建立關聯。各NAND串NS是例如包含：記憶格電晶體MC0~MC7、以及選擇電晶體ST1及ST2。 記憶格電晶體MC是包含控制閘極及電荷蓄積層，非揮發地保持資料。以下，不限定記憶格電晶體MC0~MC7的任一個時，是記載成記憶格電晶體MC。另外，記憶格電晶體MC是亦可為在電荷蓄積層使用絕緣膜的MONOS型，或亦可在電荷蓄積層使用導電體層的FG型。以下，在本實施形態中，以MONOS型為例進行說明。 選擇電晶體ST1是被使用於各種動作時的串單元SU的選擇。 在各NAND串NS中，選擇電晶體ST1的汲極是被連接至被建立關聯的位元線BL。選擇電晶體ST1的源極是被連接至被串聯的記憶格電晶體MC0~MC7的一端。被串聯的記憶格電晶體MC0~MC7的另一端是被連接至選擇電晶體ST2的汲極。 在相同的區塊BLK中，選擇電晶體ST2的源極是被共通連接至源極線SL。串單元SU0~SU3內的選擇電晶體ST1的閘極是分別被共通連接至選擇閘極線SGD0~SGD3。記憶格電晶體MC0~MC7的控制閘極是分別被共通連接至字元線WL0~WL7。選擇電晶體ST2的閘極是被共通連接至選擇閘極線SGS。 在以上說明的記憶格陣列10的電路構成中，被分配相同的行位址CA的複數的NAND串NS是在複數的區塊BLK間被共通連接至相同的位元線BL。源極線SL是在複數的區塊BLK間被共通連接。 另外，實施形態的半導體裝置1所具備的記憶格陣列10的電路構成是不被限定於以上說明的構成。例如，各NAND串NS所含的記憶格電晶體MC、以及選擇電晶體ST1及ST2的個數是分別可被設計成任意的個數。各區塊BLK所含的串單元SU的個數是可被設計成任意的個數。 1.1.3 表示記憶格陣列及超低耐壓電晶體之一例的剖面圖 其次，利用圖3來說明有關記憶格陣列10及超低耐壓電晶體的剖面構成。 如圖3所示般，在半導體基板30上是形成有絕緣層31。在絕緣層31是例如使用氧化矽(SiO2 )。在絕緣層31內是設有電路區域UA，在絕緣層31上設有記憶格陣列10。在電路區域UA是例如形成有被用在讀出放大器模組16等的電路。 首先，說明有關記憶格陣列10的構成。 在絕緣層31上是設有作為源極線SL機能的導電體層32。例如，導電體層32是被形成沿著與半導體基板30大致平行的XY平面而擴展的板狀。導電體層32是使用導電材料來形成，導電材料是例如包含金屬材料或半導體材料等。 在導電體層32上是11層的絕緣層33與10層的導電體層34會被交替地層疊。在絕緣層33是例如使用SiO2 。10層的導電體層34是例如由下方依序作為選擇閘極線SGS、字元線WL0~WL7及選擇閘極線SGD機能。例如，導電體層34是被形成延伸於X方向的板狀。導電體層34是使用導電材料來形成，導電材料是例如包含金屬材料。 設有：貫通(通過)10層的導電體層34，底面到達導電體層32的複數的記憶體支柱MP。記憶體支柱MP是與半導體基板大致垂直且延伸於與X及Y方向交叉的Z方向。1個的記憶體支柱MP對應於1個的NAND串NS。記憶體支柱MP是包含：區塊絕緣膜35、電荷蓄積層36、隧道絕緣膜37、半導體層38、核心層39及蓋層40。 更具體而言，以貫通10層的導電體層34而底面到達導電體層32的方式，形成對應於記憶體支柱MP的孔。在孔的側面是依序層疊區塊絕緣膜35、電荷蓄積層36及隧道絕緣膜37。而且，以側面會接觸於隧道絕緣膜37，底面會接觸於導電體層32的方式，形成半導體層38。半導體層38是形成有記憶格電晶體MC以及選擇電晶體ST1及ST2的通道的區域。因此，半導體層38是作為連接選擇電晶體ST2、記憶格電晶體MC0~MC7及選擇電晶體ST1的電流路徑之訊號線機能。在半導體層38內是設有核心層39。而且，在半導體層38及核心層39上是形成有側面接觸於隧道絕緣膜37的蓋層40。 在區塊絕緣膜35、隧道絕緣膜37及核心層39是例如使用SiO2 。在電荷蓄積層36是例如使用氮化矽(SiN)。在半導體層38及蓋層40是例如使用多晶矽。 組合記憶體支柱MP與分別作為字元線WL0~WL7機能的8層的導電體層34，作為記憶格電晶體MC0~MC7機能。同樣，組合記憶體支柱MP與分別作為選擇閘極線SGD及SGS機能的2層的導電體層34，作為選擇電晶體ST1及ST2機能。 在蓋層40上是形成有接觸插塞(contact plug)CP。在接觸插塞CP上是形成有作為位元線BL機能的導電體層(未圖示)。接觸插塞CP是使用導電材料來形成，導電材料是例如可使用金屬材料。 另外，在圖3的例子中，3個的記憶體支柱MP為沿著Y方向而配置，但記憶體支柱MP的配置是可任意地設計。 其次，說明有關電路區域UA。 電路區域UA是例如包含P通道MOSFET(以下亦記載為「PMOS電晶體TrP」)及N通道MOSFET(以下亦記載為「NMOS電晶體TrN」)。另外，在此所示的PMOS電晶體TrP及NMOS電晶體TrN是以高速動作作為目的的超低耐壓電晶體。PMOS電晶體TrP及NMOS電晶體TrN是被用在需要低電壓驅動且高速動作的邏輯電路。又，PMOS電晶體TrP及NMOS電晶體TrN是亦可例如被用在命令寄存器11、位址寄存器12、定序器13、驅動器模組14、列解碼器模組15及讀出放大器模組16等。 在半導體基板30的上面(表面附近)是例如設有P型阱區域PW、N型阱區域NW及元件分離區域STI。 P型阱區域PW、N型阱區域NW及元件分離區域STI的各者是接觸於半導體基板30的上面。元件分離區域STI是例如為了將N型阱區域NW與P型阱區域PW電性分離而設。在元件分離區域STI是例如使用SiO2 。 在N型阱區域NW是設有PMOS電晶體TrP，在P型阱區域PW是設有NMOS電晶體TrN。 PMOS電晶體TrP是包含：p+ 雜質擴散區域PP1及PP2、絕緣層50a、閘極電極GCp、以及被設在閘極電極GCp的側面的絕緣層SW。 p+ 雜質擴散區域PP1及PP2是被形成於N型阱區域NW的上面(表面附近)，例如摻雜硼(B)。p+ 雜質擴散區域PP1是與p+ 雜質擴散區域PP2離開於Y方向而配置。p+ 雜質擴散區域PP1及PP2是作為PMOS電晶體TrP的源極(源極擴散層)及汲極(汲極擴散層)機能。 絕緣層50a是被設在p+ 雜質擴散區域PP1與p+ 雜質擴散區域PP2之間的N型阱區域NW上，作為PMOS電晶體TrP的閘極絕緣膜機能。絕緣層50a是使用絕緣材料來形成，絕緣材料是例如包含SiO2 及SiN的層疊構造。 閘極電極GCp是被設在絕緣層50a上。 絕緣層SW是作為被設在PMOS電晶體TrP及NMOS電晶體TrN的閘極電極GCp及GCn的側面之側壁(side wall)機能。 NMOS電晶體TrN是包含：n+ 雜質擴散區域NP1及NP2、絕緣層50b、閘極電極GCn、以及被設在閘極電極GCn的側面之絕緣層SW。 n+ 雜質擴散區域NP1及NP2是被形成於P型阱區域PW的上面(表面附近)，例如摻雜磷(P)。n+ 雜質擴散區域NP1是與n+ 雜質擴散區域NP2離開於Y方向而配置。n+ 雜質擴散區域NP1及NP2是作為NMOS電晶體TrN的源極(源極擴散層)及汲極(汲極擴散層)機能。 絕緣層50b是被設在n+ 雜質擴散區域NP1及NP2間的P型阱區域PW上，作為NMOS電晶體TrN的閘極絕緣膜機能。絕緣層50b是使用絕緣材料來形成，絕緣材料是例如包含SiO2 及SiN的層疊構造。 閘極電極GCn是被設在絕緣層50b上。 並且，電路區域UA是例如包含接觸插塞CS及C0以及導電體層D0。 導電體層D0是作為被設在比PMOS電晶體TrP及NMOS電晶體TrN更上層的配線機能。 接觸插塞CS是被設在PMOS電晶體TrP及NMOS電晶體TrN的源極或汲極與導電體層D0之間的導電體層。接觸插塞C0是被設在PMOS電晶體TrP及NMOS電晶體TrN的閘極電極與導電體層D0之間的導電體層。p+ 雜質擴散區域PP1及PP2以及n+ 雜質擴散區域NP1及NP2的各者是經由接觸插塞CS來電性連接至不同的導電體層D0。閘極電極GCp及GCn的各者是經由接觸插塞C0來電性連接至不同的導電體層D0。 1.1.4 PMOS電晶體及NMOS電晶體的構造 其次，利用圖4來說明有關PMOS電晶體TrP及NMOS電晶體TrN的構造的詳細。圖4是表示圖3的區域AR。 首先，說明有關PMOS電晶體TrP的詳細的構造之一例。 如圖4所示般，在PMOS電晶體TrP的區域是含有：N型阱區域NW、p+ 雜質擴散區域PP1及PP2、閘極電極GCp、接觸插塞CS及C0、以及絕緣層50a、55、56、及57。 在絕緣層50a上設有閘極電極GCp。在閘極電極GCp上設有絕緣層55。 閘極電極GCp是具有：半導體層52a、在半導體層52a上的絕緣層53a、及在絕緣層53a上的導電體層54a。半導體層52a是P型的半導體層，例如摻雜B的多晶矽層。 絕緣層53a是例如使用SiO2 。另外，絕緣層53a是亦可為自然氧化膜。絕緣層53a的Z方向的膜厚L1是不損其上下的膜之間的導電性的膜厚。絕緣層53a是被利用作為抑制含在半導體層52a的B擴散至導電體層54a的擴散防止層。導電體層54a是使用導電材料來形成，導電材料是例如含鎢矽化物(WSi)。另外，例如，亦可藉由從半導體層52a擴散B，而在絕緣層53a及導電體層54a中含有B。 絕緣層55是例如作為形成接觸插塞C0時的蝕刻阻擋層(etching stopper)機能。絕緣層55是例如含氮化矽(SiN)。 在絕緣層50a、閘極電極GCp及絕緣層55的側面是設有絕緣層56，在絕緣層56上設有絕緣層57。絕緣層56及57是作為PMOS電晶體TrP的閘極電極的側壁使用。 對於與在以上說明的PMOS電晶體TrP關聯的構造，接觸插塞C0是被形成於在絕緣層31及55所設的接觸孔內，接觸插塞C0的底面是接觸於導電體層54a。 接觸插塞CS是被形成於在絕緣層31及57所設的接觸孔內，接觸插塞CS的底面是接觸於p+ 雜質擴散區域PP1或PP2。 接觸插塞C0及CS是例如包含導電體層58及59。例如，導電體層58是被形成於接觸孔的底面及側面。導電體層58是作為位障金屬機能。導電體層58是例如使用鈦(Ti)與氮化鈦(TiN)的層疊構造。並且，以接觸於導電體層58的側面及底面，埋入接觸孔的方式，形成導電體層59。在導電體層59是例如使用鎢(W)。 另外，對應於此PMOS電晶體TrP的接觸插塞C0及CS的詳細的構造是在對應於NMOS電晶體TrN的接觸插塞C0及CS中也同樣。 其次，說明有關NMOS電晶體TrN的詳細的構造之一例。 接著，如圖4所示般，在NMOS電晶體TrN的區域是含有：P型阱區域PW、n+ 雜質擴散區域NP1及NP2、閘極電極GCn、接觸插塞CS及C0、以及絕緣層50b、55、56、及57。 在絕緣層50b上設有閘極電極GCn。在閘極電極GCn設有絕緣層55。 閘極電極GCn是設有：半導體層52b、在半導體層52b上的絕緣層53b、及在絕緣層53b上的導電體層54b。半導體層52b是N型的半導體層，例如摻雜磷(P)的多晶矽層。 在絕緣層53b是例如使用SiO2 。另外，絕緣層53b是亦可為自然氧化膜。絕緣層53b的Z方向的膜厚L2是不損其上下的膜之間的導電性的膜厚。膜厚L1與膜厚L2是處於L1＞L2的關係。絕緣層53b是被利用作為抑制含在半導體層52b的P擴散至導電體層54b的擴散防止層。導電體層54b是使用導電材料來形成，導電材料是例如包含WSi。另外，例如，亦可藉由從半導體層52b擴散P，而在絕緣層53b及導電體層54b中含有P。 絕緣層55~57的構成是與PMOS電晶體TrP同樣。 對於與在以上說明的NMOS電晶體TrN關聯的構造，接觸插塞C0是被形成於在絕緣層31及55所設的接觸孔內，接觸插塞C0的底面是接觸於導電體層54b。 接觸插塞CS是被形成於在絕緣層31及57所設的接觸孔內，接觸插塞CS的底面是接觸於n+ 雜質擴散區域NP1或NP2。 1.2 絕緣層53a及53b的製造方法 其次，利用圖5~圖9來說明有關絕緣層53a及53b的製造方法。 如圖5所示般，在形成有PMOS電晶體TrP的區域(以下亦記載為「TrP形成區域」)中，在P型阱區域PW上形成絕緣層50a及半導體層52a，在形成有NMOS電晶體TrN的區域(以下亦記載為「TrN形成區域」)中，在N型阱區域NW上形成絕緣層50b及半導體層52b。另外，在圖5的例子中，在元件分離區域STI上，半導體層52a與52b的一部分會接觸，但亦可藉由元件分離區域STI來分離半導體層52a與52b。 如圖6所示般，在半導體層52a及52b上，例如藉由自然氧化或熱氧化等來形成絕緣層53。絕緣層53是例如使用SiO2 。另外，在形成絕緣層53時，因增速氧化的影響，含P的半導體層52b上的絕緣層53的Z方向的膜厚亦可比含B的半導體層52a上的絕緣層53的Z方向的膜厚更厚。 如圖7所示般，以能遮蔽半導體層52a上的絕緣層53之方式形成抗蝕層61。其次，藉由濕蝕刻等來除去半導體層52b上的絕緣層53。其次，除去抗蝕層61。 如圖8所示般，形成膜厚L2的絕緣層53。藉此，在TrN形成區域中是形成有膜厚L2的絕緣層53(絕緣層53b)，在TrP形成區域中是形成有比膜厚L2更厚的膜厚L1的絕緣層53(絕緣層53a)。 如圖9所示般，在絕緣層53上形成有導電體層54及絕緣層55。然後，形成圖4所示的閘極電極GCp及GCn。位於TrP形成區域的絕緣層53及導電體層54會成為絕緣層53a及導電體層54a，位於TrN形成區域的絕緣層53及導電體層54會成為絕緣層53b及導電體層54b。 1.3 本實施形態的效果 若為本實施形態的構成，則可提供高品質的半導體裝置。詳細有關本效果。 在半導體裝置的製造工程中，例如圖9所示般，在半導體層52a及52b的上方是形成有導電體層54。亦即，至閘極電極的形成結束為止，導電體層54a與導電體層54b會形成未被分離的狀態。此時，若絕緣層53a及53b未被設置，則半導體層52a的B與半導體層52b的P會經由導電體層54來相互擴散，有可能半導體層52a及52b的界面電阻會上昇。 又，例如，絕緣層53a的Z方向的膜厚與絕緣層53b的Z方向的膜厚為概略相同時，從半導體層52a往導電體層54a之B的擴散是比從半導體層52b往導電體層54b之P的擴散更容易進展。一旦B擴散，則在半導體層52a中，半導體層52a與絕緣層53的界面電阻會上昇、或，有時導電體層54a的電阻值會上昇。藉此，PMOS電晶體TrP的閘極電極的電阻會上昇，PMOS電晶體TrP的特性會劣化。 並且，在半導體裝置的製造工程中，例如，在含B的半導體層52a上及含P的半導體層52b上，若將絕緣層53(絕緣層53a及53b)一併形成，則因P所造成的增速氧化，有絕緣層53b的Z方向的膜厚比絕緣層53a的Z方向的膜厚更厚的傾向。此情況，絕緣層53a的膜厚的上限是依據可取得半導體層52b與導電體層54b的導電性之絕緣層53b的膜厚來決定。因此，有時絕緣層53a未能取得用以抑制B的擴散的充分的膜厚。 相對於此，若為本實施形態的構成，則可將半導體層52a上的絕緣層53a的Z方向的膜厚形成比半導體層52b上的絕緣層53b的Z方向的膜厚更厚。因此，可抑制從半導體層52a往導電體層54a之B的擴散。藉此，可抑制PMOS電晶體TrP的閘極電極的電阻上昇，因此可提升電晶體的品質。所以，可提供高品質的半導體裝置。 進一步，若為本實施形態的構成，則在NMOS電晶體TrN中，可將絕緣層53b的Z方向的膜厚形成比絕緣層53a更薄，因此可抑制絕緣層53b所造成的閘極電極的電阻上昇。 進一步，若為本實施形態的構成，則在半導體裝置的製造工程中，可抑制半導體層52a的B與半導體層52b的P的相互擴散。 2.第2實施形態 其次，說明有關第2實施形態。在第2實施形態中，說明有關與第1實施形態不同的PMOS電晶體TrP的構造。以下，以和第1實施形態不同的點為中心進行說明。 2.1 PMOS電晶體的構造 利用圖10來說明有關本實施形態的PMOS電晶體TrP的構造的詳細。另外，NMOS電晶體TrN的構造是與第1實施形態相同。 如圖10所示般，與第1實施形態的圖4不同，在PMOS電晶體TrP的絕緣層50a與半導體層52a之間設有半導體層51。半導體層51是含碳(C)的P型的半導體層，例如摻雜B及C的多晶矽層。另外，半導體層51的膜中的C濃度是亦可在Z方向不是均等。半導體層51是被利用作為抑制含在半導體層52a的B經由絕緣層50a來擴散至N型阱區域NW的擴散防止層。另外，藉由含在半導體層51的C往半導體層52a擴散，而在半導體層52a中含C也無妨。此時，半導體層52a的膜中的C濃度是比半導體層51的膜中的C濃度更低。 2.2 本實施形態的效果 若根據本實施形態的構成，則可取得與第1實施形態同樣的效果。 進一步，若為本實施形態的構成，則在PMOS電晶體TrP的絕緣層50a與半導體層52a之間設有半導體層51。因此，可抑制從半導體層52a往N型阱區域NW之B的擴散。藉此，抑制半導體層52a的閘極的空乏化，可抑制PMOS電晶體TrP的閘極電極的電阻上昇。因此，可提升電晶體的品質，可提供高品質的半導體裝置。 3. 第3實施形態 其次，說明有關第3實施形態。在第3實施形態中，說明有關與第1實施形態不同的NMOS電晶體TrN的構造。以下，以和第1及第2實施形態不同的點為中心進行說明。 3.1 NMOS電晶體的構造 利用圖11來說明有關本實施形態的NMOS電晶體TrN的構造的詳細。另外，PMOS電晶體TrP的構造是與第1實施形態相同。 如圖11所示般，與第1實施形態的圖4不同，在NMOS電晶體TrN的半導體層52b與絕緣層53b之間設有半導體層62。 半導體層62是含C的N型的半導體層，例如，摻雜P及C的多晶矽層。另外，半導體層62的膜中的C濃度是亦可在Z方向不是均等。半導體層62是被利用作為抑制含在半導體層52b的P經由絕緣層53b來擴散至導電體層54b的擴散防止層。另外，藉由含在半導體層62的C往半導體層52b擴散，而在半導體層52b中含C也無妨。此時，半導體層52b的膜中的C濃度是比半導體層62的膜中的C濃度更低。 3.2 絕緣層53a及53b的製造方法 其次，利用圖12及圖13來說明有關絕緣層53a及53b的製造方法。 如圖12所示般，在TrP形成區域中，在P型阱區域PW上形成絕緣層50a及半導體層52a，在TrN形成區域中，在N型阱區域NW上形成絕緣層50b、半導體層52b、半導體層62。例如，半導體層62是藉由離子注入來將C摻雜至半導體層52b的表面附近而形成。 如圖13所示般，在半導體層52a及半導體層62上形成絕緣層53。另外，絕緣層53是亦可為自然氧化膜或熱氧化膜。此時，半導體層62的上面是表面氧化比半導體層52a的上面更被抑制。藉此，TrP形成區域的絕緣層53的Z方向的膜厚L1是比TrN形成區域的絕緣層53的Z方向的膜厚L2更厚。 3.3 本實施形態的效果 若根據本實施形態的構成，則可取得與第1實施形態同樣的效果。 進一步，若為本實施形態的構成，則在半導體層52b與絕緣層53b之間設有半導體層62。因此，可抑制從半導體層52b往導電體層54b之P的擴散。藉此，可在半導體層52b抑制界面電阻的上昇，可抑制NMOS電晶體TrN的閘極電極的電阻上昇。因此，可提升電晶體的品質，可提供高品質的半導體裝置。 4. 第4實施形態 其次，說明有關第4實施形態。在第4實施形態中，說明有關組合第2實施形態與第3實施形態的情況。以下，以和第1~第3實施形態不同的點為中心進行說明。 4.1 PMOS電晶體及NMOS電晶體的構造 利用圖14來說明有關本實施形態的PMOS電晶體TrP及NMOS電晶體TrN的構造的詳細。 如圖14所示般，PMOS電晶體TrP的閘極電極GCp的構造是與第2實施形態的圖10同樣，在絕緣層50a與半導體層52a之間設有半導體層51。又，NMOS電晶體TrN的閘極電極GCn的構造是與第3實施形態的圖11同樣，在半導體層52b與絕緣層53b之間設有半導體層62。 4.2 本實施形態的效果 若為本實施形態的構成，則可取得與第1~第3實施形態同樣的效果。 5. 第5實施形態 其次，說明有關第5實施形態。在第5實施形態中，說明有關與第1~第4實施形態不同的PMOS電晶體TrP及NMOS電晶體TrN的構造。以下，以和第1~第4實施形態不同的點為中心進行說明。 5.1 PMOS電晶體及NMOS電晶體的構造 利用圖15來說明有關本實施形態的PMOS電晶體TrP及NMOS電晶體TrN的構造的詳細。 如圖15所示般，本實施形態的絕緣層53a的Z方向的膜厚與絕緣層53b的Z方向的膜厚是概略相同。並且，與第2實施形態的圖10同樣地，在PMOS電晶體TrP的絕緣層50a與半導體層52a之間設有半導體層51。 5.2 本實施形態的效果 若為本實施形態的構成，則可取得與第2實施形態同樣的效果。 6. 第6實施形態 其次，說明有關第6實施形態。在第6實施形態中，說明有關與第1~第5實施形態不同的PMOS電晶體TrP及NMOS電晶體TrN的構造。以下，以和第1~第5實施形態不同的點為中心進行說明。 6.1 PMOS電晶體及NMOS電晶體的構造 利用圖16來說明有關本實施形態的PMOS電晶體TrP及NMOS電晶體TrN的構造的詳細。 如圖16所示般，與第5實施形態的圖15不同，在PMOS電晶體TrP的半導體層52a與絕緣層53a之間設有半導體層60a。又，在NMOS電晶體TrN的半導體層52b與絕緣層53b之間設有半導體層60b。半導體層60a是含C的P型的半導體層，例如摻雜B及C的多晶矽層。半導體層60b是含C的N型的半導體層，例如，摻雜P及C的多晶矽層。另外，半導體層60a及60b的膜中的C濃度是亦可在Z方向不是均等。又，半導體層60a及60b是亦可藉由在半導體層52a及52b的表面附近摻雜C來一併形成。半導體層60a是被利用作為抑制含在半導體層52a的B經由絕緣層53a來擴散至導電體層54a的擴散防止層。又，半導體層60b是被利用作為抑制含在半導體層52b的P經由絕緣層53b來擴散至導電體層54b的擴散防止層。另外，藉由含在半導體層60a的C往半導體層52a擴散，而在半導體層52a中含C也無妨。此時，半導體層52a的膜中的C濃度是比半導體層60a的膜中的C濃度更低。又，藉由含在半導體層60b的C往半導體層52b擴散，而在半導體層52b中含C也無妨。此時，半導體層52b的膜中的C濃度是比半導體層60b的膜中的C濃度更低。 6.2 本實施形態的效果 若為本實施形態的構成，則可取得與第2實施形態同樣的效果。 進一步，若為本實施形態的構成，則在半導體層52a與絕緣層53a之間設有半導體層60a。因此，可抑制從半導體層52a往導電體層54a之B的擴散。藉此，在半導體層52a可抑制界面電阻的上昇。 進一步，若為本實施形態的構成，則在半導體層52b與絕緣層53b之間設有半導體層60b。因此，可抑制從半導體層52b往導電體層54b之P的擴散。 7. 變形例等 上述實施形態的半導體裝置是包含：被設在基板的上面的N型的第1阱區域(NW)及P型的第2阱區域(PW)、被設在第1阱區域的PMOS電晶體、及被設在第2阱區域的NMOS電晶體。PMOS電晶體是包含：被設在第1阱區域上的第1閘極絕緣層(50a)、及被設在第1閘極絕緣層上的第1閘極電極(GCp)。NMOS電晶體是包含：被設在第2阱區域上的第2閘極絕緣層(50b)、及被設在第2閘極絕緣層上的第2閘極電極(GCn)。第1閘極電極是包含：P型的第1半導體層(52a)、被設在第1半導體層上的第1絕緣層(53a)、及被設在第1絕緣層上的第1導電體層(54a)。第2閘極電極是包含：N型的第2半導體層(52b)、被設在第2半導體層上的第2絕緣層(53b)、及被設在第2絕緣層上的第2導電體層(54b)。第1絕緣層的膜厚是比第2絕緣層的膜厚更厚。 藉由適用上述實施形態，可提供高品質的半導體裝置。 另外，實施形態是不被限定於上述說明的形態，可實施各種的變形。 例如，上述實施形態中，說明有關半導體裝置為三維層疊型NAND型快閃記憶體的情況，但亦可為平面NAND型快閃記憶體，亦可搭載NAND型快閃記憶體以外的記憶體。而且，半導體裝置是亦可未搭載記憶體。 又，上述實施形態中，說明有關在PMOS電晶體TrP及NMOS電晶體TrN的上方設有記憶格陣列10的情況，但亦可不在PMOS電晶體TrP及NMOS電晶體TrN的上方設有記憶格陣列10。 又，第6實施形態中，半導體層51亦可被省略。 又，上述實施形態的所謂的「連接」是亦包含使例如電晶體或電阻等其他的某些間接性地連接於其間的狀態。 雖說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等新穎的實施形態是可以其他的各種的形態實施，可在不脫離發明的主旨範圍進行各種的省略、置換、變更。該等實施形態或其變形是含在本發明的範圍或主旨，且含在申請專利範圍記載的發明及其均等的範圍。
1:半導體裝置 2:記憶體控制器 10:記憶格陣列 11:命令寄存器 12:位址寄存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:讀出放大器模組 30:半導體基板 31:絕緣層 32:導電體層 33:絕緣層 34:導電體層 35:區塊絕緣膜 36:電荷蓄積層 37:隧道絕緣膜 38:半導體層 39:核心層 40:蓋層 50a,55,56,57:絕緣層 50b:絕緣層 51:半導體層 52a:半導體層 53a:絕緣層 54a:導電體層 52b:半導體層 53b:絕緣層 54b:導電體層 58,59:導電體層 62:半導體層 BLK:區塊 CMD:命令 ADD:位址資訊 BA:區塊位址 PA:頁位址 CA:行位址 DAT:資料 CLE:命令鎖存賦能訊號 ALE:位址鎖存賦能訊號 WEn:寫入賦能訊號 REn:讀出賦能訊號 RBn:就緒忙線訊號 I/O:輸出入訊號 SU:串單元 NS:NAND串 BL:位元線 SL:源極線 WL:字元線 SGS:選擇閘極線 SGD:選擇閘極線 MC:記憶格電晶體 ST1,ST2:選擇電晶體 MP:記憶體支柱 CP,CS,C0:接觸插塞 D0:導電體層 UA:電路區域 TrP:PMOS電晶體 TrN:NMOS電晶體 PW:P型阱區域 NW:N型阱區域 STI:元件分離區域 PP1,PP2:p+ 雜質擴散區域 NP1,NP2:n+ 雜質擴散區域 GCn:閘極電極 GCp:閘極電極 SW:絕緣層
[圖1]是表示第1實施形態的半導體裝置的構成例的方塊圖。 [圖2]是表示第1實施形態的半導體裝置所具備的記憶格陣列的電路構成的電路圖。 [圖3]是表示第1實施形態的半導體裝置所具備的記憶格陣列及超低耐壓電晶體之一例的剖面圖。 [圖4]是表示第1實施形態的半導體裝置所具備的PMOS電晶體及NMOS電晶體的剖面構造之一例的剖面圖。 [圖5~9]是表示第1實施形態的半導體裝置的製造工程之一例的剖面圖。 [圖10]是表示第2實施形態的半導體裝置所具備的PMOS電晶體及NMOS電晶體的剖面構造之一例的剖面圖。 [圖11]是表示第3實施形態的半導體裝置所具備的PMOS電晶體及NMOS電晶體的剖面構造之一例的剖面圖。 [圖12及13]是表示第3實施形態的半導體裝置的製造工程之一例的剖面圖。 [圖14]是表示第4實施形態的半導體裝置所具備的PMOS電晶體及NMOS電晶體的剖面構造之一例的剖面圖。 [圖15]是表示第5實施形態的半導體裝置所具備的PMOS電晶體及NMOS電晶體的剖面構造之一例的剖面圖。 [圖16]是表示第6實施形態的半導體裝置所具備的PMOS電晶體及NMOS電晶體的剖面構造之一例的剖面圖。
31:絕緣層
50b:絕緣層
52a:半導體層
52b:半導體層
53a:絕緣層
53b:絕緣層
54a:導電體層
54b:導電體層
58,59:導電體層
50a,55,56,57:絕緣層
CS,C0:接觸插塞
TrP:PMOS電晶體
TrN:NMOS電晶體
PW:P型阱區域
NW:N型阱區域
STI:元件分離區域
PP1,PP2:p+ 雜質擴散區域
NP1,NP2:n+ 雜質擴散區域
GCn:閘極電極
GCp:閘極電極

Claims (18)

  1. 一種半導體裝置，其特徵係具備：被設在基板的上面之N型的第1阱區域及P型的第2阱區域；被設在前述第1阱區域的PMOS電晶體；及被設在前述第2阱區域的NMOS電晶體，前述PMOS電晶體係具備：被設在前述第1阱區域上的第1閘極絕緣層；及被設在前述第1閘極絕緣層上的第1閘極電極，前述NMOS電晶體係具備：被設在前述第2阱區域上的第2閘極絕緣層；及被設在前述第2閘極絕緣層上的第2閘極電極，前述第1閘極電極係具備：P型的第1半導體層；被設在前述第1半導體層上的第1絕緣層；及被設在前述第1絕緣層上，且可與前述第1半導體層導通的第1導電體層，前述第2閘極電極係具備：N型的第2半導體層；被設在前述第2半導體層上的第2絕緣層；及被設在前述第2絕緣層上，且可與前述第2半導體層導通的第2導電體層，前述第1絕緣層的膜厚，係比前述第2絕緣層的膜厚更厚。
  2. 如請求項1之半導體裝置，其中，前述PMOS電晶體，係更具備：被設在前述第1阱區域的上面之P型的第1擴散層及第2擴散層，前述第1閘極絕緣層，係被設在前述第1擴散層與前述第2擴散層之間的前述第1阱區域上。
  3. 如請求項1之半導體裝置，其中，前述NMOS電晶體，係更具備：被設在前述第2阱區域的上面之N型的第3擴散層及第4擴散層，前述第2閘極絕緣層，係被設在前述第3擴散層與前述第4擴散層之間的前述第2阱區域上。
  4. 如請求項1之半導體裝置，其中，更具備：被設在前述第1導電體層上的第1插塞；及被設在前述第2導電體層上的第2插塞。
  5. 如請求項1之半導體裝置，其中，前述第1閘極電極，係更具備：被設在前述第1閘極絕緣層與前述第1半導體層之間，含碳之P型的第3半導體層。
  6. 如請求項1之半導體裝置，其中，前述第2閘極電極，係更具備：被設在前述第2半導體層與前述第2絕緣層之間，含碳之N型的第4半導體層。
  7. 如請求項1之半導體裝置，其中，更具備：被設在前述PMOS電晶體及前述NMOS電晶體的上方之第1配線層； 在前述第1配線層的上方分離而被層疊之複數的第2配線層；及通過前述複數的第2配線層，被連接至前述第1配線層之第5半導體層。
  8. 如請求項7之半導體裝置，其中，更具備：被設在前述複數的第2配線層與前述第5半導體層之間的電荷蓄積層；被設在前述複數的第2配線層與前述電荷蓄積層之間的第4絕緣層；及被設在前述電荷蓄積層與前述第5半導體層之間的第3絕緣層。
  9. 如請求項5之半導體裝置，其中，前述第2閘極電極，係更具備：被設在前述第2半導體層與前述第2絕緣層之間，含碳之N型的第4半導體層。
  10. 一種半導體裝置，其特徵係具備：被設在基板的上面之N型的第1阱區域；及被設在前述第1阱區域的PMOS電晶體；前述PMOS電晶體係具備：被設在前述第1阱區域上的第1閘極絕緣層；及被設在前述第1閘極絕緣層上的第1閘極電極，前述第1閘極電極係具備：含碳之P型的第1半導體層；被設在前述第1半導體層上之P型的第2半導體層； 被設在前述第2半導體層上的第1絕緣層；及被設在前述第1絕緣層上，且可與前述第2半導體層導通的第1導電體層。
  11. 如請求項10之半導體裝置，其中，前述PMOS電晶體，係更具備：被設在前述第1阱區域的上面之P型的第1擴散層及第2擴散層，前述第1閘極絕緣層，係被設在前述第1擴散層與前述第2擴散層之間的前述第1阱區域上。
  12. 如請求項11之半導體裝置，其中，更具備：被設在前述第1導電體層上的第1插塞；被設在前述第1擴散層上的第2插塞；及被設在前述第2擴散層上的第3插塞。
  13. 如請求項10之半導體裝置，其中，更具備：被設在前述基板的上面之P型的第2阱區域；及被設在前述第2阱區域的NMOS電晶體，前述NMOS電晶體，係具備：被設在前述第2阱區域上的第2閘極絕緣層；及被設在前述第2閘極絕緣層上的第2閘極電極，前述第2閘極電極，係具備：N型的第3半導體層；被設在前述第3半導體層上的第2絕緣層；及被設在前述第2絕緣層上，且可與前述第3半導體層導 通的第2導電體層。
  14. 如請求項13之半導體裝置，其中，前述NMOS電晶體，係更具備：被設在前述第2阱區域的上面之N型的第3擴散層及第4擴散層，前述第2閘極絕緣層，係被設在前述第3擴散層與前述第4擴散層之間的前述第2阱區域上。
  15. 如請求項13之半導體裝置，其中，前述第1閘極電極，係更具備：被設在前述第2半導體層與前述第1絕緣層之間，含碳之P型的第4半導體層，前述第2閘極電極，係更具備：被設在前述第3半導體層與前述第2絕緣層之間，含碳之N型的第5半導體層。
  16. 如請求項13之半導體裝置，其中，前述第1絕緣層的膜厚與前述第2絕緣層的膜厚為相同。
  17. 如請求項10之半導體裝置，其中，更具備“被設在前述PMOS電晶體的上方之第1配線層；在前述第1配線層的上方分離而被層疊之複數的第2配線層；及通過前述複數的第2配線層，被連接至前述第1配線層之第5半導體層。
  18. 如請求項17之半導體裝置，其中，更具備：被設在前述複數的第2配線層與前述第5半導體層之間的電荷蓄積層； 被設在前述複數的第2配線層與前述電荷蓄積層之間的第4絕緣層；及被設在前述電荷蓄積層與前述第5半導體層之間的第3絕緣層。
TW109103828A 2019-09-13 2020-02-07 半導體裝置 TWI750580B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-167653 2019-09-13
JP2019167653A JP2021044519A (ja) 2019-09-13 2019-09-13 半導体装置

Publications (2)

Publication Number Publication Date
TW202111955A TW202111955A (zh) 2021-03-16
TWI750580B true TWI750580B (zh) 2021-12-21

Family

ID=74863162

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109103828A TWI750580B (zh) 2019-09-13 2020-02-07 半導體裝置

Country Status (4)

Country Link
US (2) US11616063B2 (zh)
JP (1) JP2021044519A (zh)
CN (1) CN112509614B (zh)
TW (1) TWI750580B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150508A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US11984165B2 (en) * 2022-05-24 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201330177A (zh) * 2007-10-26 2013-07-16 Estivation Properties Llc 具有單相裝置及雙相裝置之半導體結構及其製造方法
US20160232976A1 (en) * 2015-02-06 2016-08-11 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992728A (ja) 1995-09-21 1997-04-04 Mitsubishi Electric Corp 相補型ｍｏｓ電界効果トランジスタおよびその製造方法
US6686298B1 (en) * 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
JP4471504B2 (ja) * 2001-01-16 2010-06-02 株式会社ルネサステクノロジ 半導体記憶装置
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
JP2004200553A (ja) * 2002-12-20 2004-07-15 Fujitsu Ltd 半導体装置及びその製造方法
CN1965404B (zh) * 2004-06-09 2010-05-26 株式会社瑞萨科技 半导体存储装置
JP2007287795A (ja) * 2006-04-13 2007-11-01 Renesas Technology Corp 不揮発性半導体記憶装置
JP2010129772A (ja) * 2008-11-27 2010-06-10 Toshiba Corp 不揮発性半導体記憶装置
KR101211442B1 (ko) * 2010-03-08 2012-12-12 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 고체 촬상 장치
JP2014179361A (ja) * 2013-03-13 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP6343256B2 (ja) 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
JP6501695B2 (ja) * 2015-11-13 2019-04-17 ルネサスエレクトロニクス株式会社 半導体装置
US10256099B1 (en) * 2018-03-09 2019-04-09 Sandisk Technologies Llc Transistors having semiconductor-metal composite gate electrodes containing different thickness interfacial dielectrics and methods of making thereof
US11101284B2 (en) * 2018-12-18 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing etch stop structures and methods of making the same
JP2020155635A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201330177A (zh) * 2007-10-26 2013-07-16 Estivation Properties Llc 具有單相裝置及雙相裝置之半導體結構及其製造方法
US20160232976A1 (en) * 2015-02-06 2016-08-11 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US20210082916A1 (en) 2021-03-18
CN112509614A (zh) 2021-03-16
US20230207564A1 (en) 2023-06-29
CN112509614B (zh) 2024-07-05
JP2021044519A (ja) 2021-03-18
US11616063B2 (en) 2023-03-28
TW202111955A (zh) 2021-03-16

Similar Documents

Publication Publication Date Title
TWI770363B (zh) 半導體裝置
TWI699876B (zh) 半導體裝置及其製造方法
TWI712162B (zh) 半導體記憶裝置
US20210296340A1 (en) Semiconductor memory device including an asymmetrical memory core region
US20230207564A1 (en) Semiconductor device and semiconductor memory device
TWI764222B (zh) 半導體記憶裝置
TWI774256B (zh) 半導體裝置、記憶體裝置及電晶體之製造方法
TWI759813B (zh) 半導體記憶裝置
TW202036868A (zh) 半導體裝置
TWI759811B (zh) 記憶體裝置
TWI752597B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI838012B (zh) 半導體記憶裝置的製造方法
TW202238951A (zh) 半導體裝置、其製造方法及記憶裝置