CN115050747A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents
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Abstract
实施方式提供具有高可靠性的半导体存储装置及其制造方法。半导体存储装置具备：第1层叠体，其具备具有第1平均晶体粒径的第1多晶半导体层、具有与第1平均晶体粒径相比较小的第2平均晶体粒径的第2多晶半导体层、第1多晶半导体层与第2多晶半导体层之间的中间层、与第2多晶半导体层相接设置且具有与第1平均晶体粒径相比较小的第3平均晶体粒径的第3多晶半导体层；第2层叠体，其设置于第1层叠体的上方，具有多个导电层和多个绝缘层，各个导电层及各个绝缘层交替层叠且沿第1方向延伸；半导体层，其沿与第1方向相交的第2方向贯穿第2层叠体，与第3多晶半导体层相接设置；以及存储器层，其沿第2方向贯穿第2层叠体，在第1方向上设置于半导体层与导电层之间。
Description
相关申请
本申请要求以日本专利申请2021-36203号(申请日：2021年3月8日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体存储装置及半导体存储装置的制造方法。
背景技术
近年来，已知在存储单元阵列的下方具备周边电路的半导体存储装置。
发明内容
实施方式提供具有高可靠性的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备：第1层叠体，其具备具有第1平均晶体粒径的第1多晶半导体层、具有与第1平均晶体粒径相比较小的第2平均晶体粒径的第2多晶半导体层、设置于第1多晶半导体层与第2多晶半导体层之间的中间层、与第2多晶半导体层相接设置且具有与第1平均晶体粒径相比较小的第3平均晶体粒径的第3多晶半导体层；第2层叠体，其设置于第1层叠体的上方，具有多个导电层和多个绝缘层，各个导电层及各个绝缘层交替层叠且沿第1方向延伸；半导体层，其沿与第1方向相交的第2方向贯穿第2层叠体，与第3多晶半导体层相接设置；以及存储器层，其沿第2方向贯穿第2层叠体，在第1方向上设置于半导体层与导电层之间。
附图说明
图1是表示存储器系统的构成例的框图。
图2是表示存储单元阵列110的电路构成的电路图。
图3是用于说明半导体存储装置的截面构造例的截面示意图。
图4是表示图3的局部的放大图。
图5是用于说明半导体存储装置的制造方法例的流程图。
图6至图14是表示半导体存储装置的制造中途的截面构造的一个例子的图。
图15是表示块擦除动作中施加擦除脉冲时的各配线的电压的时序图。
图16是用于说明使磷扩散至半导体层234的方法例的示意图。
图17是表示X-Y平面中的半导体层214与存储柱MP之间的重叠部的示意图。
具体实施方式
以下，参照附图说明实施方式。附图记载的各构成要素的厚度与平面尺寸之间的关系、各构成要素的厚度的比例等有可能与实物不同。另外，在实施方式中，对于实质上相同的构成要素，标注相同的标号，适当地省略说明。
图1是表示存储器系统的构成例的框图。存储器系统具备半导体存储装置101和存储器控制器102。
半导体存储装置101包括存储单元阵列110、命令寄存器111、地址寄存器112、定序器113、驱动器114、行解码器115和感测放大器116。
存储单元阵列110包含多个区块BLK【BLK0～BLK(L－1)(L为2以上的自然数)】。区块BLK是非易失地存储数据的多个存储晶体管MT的集合。
存储单元阵列110经由多个位线BL与感测放大器116连接。如后述所示，存储单元阵列110包括多个字线WL，经由该多个字线WL与行解码器115连接。各存储晶体管MT(存储单元)与多个字线WL之一及多个位线BL之一连接。
命令寄存器111保持从存储器控制器102接收到的命令信号CMD。命令信号CMD例如包括使定序器113执行读取动作、写入动作及擦除动作的命令数据。
地址寄存器112保持从存储器控制器102接收到的地址信号ADD。地址信号ADD例如包括区块地址BA、页地址PA及列地址CA。例如区块地址BA、页地址PA及列地址CA分别用于区块BLK、字线WL及位线BL的选择。
定序器113控制半导体存储装置101的动作。定序器113例如基于命令寄存器111所保持的命令信号CMD控制驱动器114、行解码器115及感测放大器116等，执行读取动作、写入动作及擦除动作等动作。
驱动器114生成读取动作、写入动作及擦除动作等所使用的电压。并且，驱动器114例如基于地址寄存器112所保持的页地址PA，将所生成的电压施加到与所选择的字线WL对应的信号线上。
行解码器115基于地址寄存器112所保持的区块地址BA，选择所对应的存储单元阵列110内的一个区块BLK。并且，行解码器115例如将被施加到与所选择的字线WL对应的信号线上的电压传输至所选择的区块BLK内的所选择的字线WL。
在写入动作中，感测放大器116与从存储器控制器102接收到的写入数据DAT对应地，向各位线BL施加所需要的电压。另外，在读取动作中，感测放大器116基于位线BL的电压判定存储单元所存储的数据，并将判定结果作为读取数据DAT向存储器控制器102传输。
半导体存储装置101与存储器控制器102之间的通信例如支持NAND接口标准。例如，半导体存储装置101与存储器控制器102之间的通信使用命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪/忙信号RBn及输入输出信号I/O。
命令锁存使能信号CLE表示半导体存储装置101接收到的输入输出信号I/O为命令信号CMD。地址锁存使能信号ALE表示接收到的信号I/O为地址信号ADD。写使能信号WEn是向半导体存储装置101命令以进行输入输出信号I/O的输入的信号。读使能信号REn是向半导体存储装置101命令以进行输入输出信号I/O的输出的信号。
就绪/忙信号RBn是将半导体存储装置101是处于接受来自存储器控制器102的命令的就绪状态还是无法接受命令的忙状态的情况向存储器控制器102通知的信号。
输入输出信号I/O例如是8位(8bit)宽的信号，可以包括命令信号CMD、地址信号ADD、写入数据信号DAT等信号。
以上说明的半导体存储装置101及存储器控制器102也可以是由他们的组合构成1个存储器系统。作为这种存储器系统的例子，例如包括存储卡、固态驱动器(SSD)。
下面，说明存储单元阵列110的电路构成例。图2是表示存储单元阵列110的电路构成的电路图。图2例示了区块BLK0，但其它区块BLK的构成也相同。
区块BLK包含多个串单元SU。各串单元SU包含多个NAND串NS。此外，图2图示了3个串单元SU(SU0～SU2)，但串单元SU的数量并不特别限定。
各NAND串NS与多个位线BL【BL0～BL(N-1)(N为2以上的自然数)】之一连接。各NAND串NS包含存储晶体管MT、虚设存储晶体管MTDD、虚设存储晶体管MTDS、选择晶体管ST1和选择晶体管ST2。
存储晶体管MT包括控制栅极和电荷储存层，非易失地保持数据。图2图示了多个存储晶体管MT(MT00～MT159)，但存储晶体管MT的数量并不特别限定。
虚设存储晶体管MTDD、虚设存储晶体管MTDS各自包含控制栅极和电荷储存层。虚设存储晶体管MTDD及虚设存储晶体管MTDS具有与存储晶体管MT的构造相同的构造，但不用于数据保持。
存储晶体管MT、虚设存储晶体管MTDD、虚设存储晶体管MTDS各自可以是在电荷储存层使用绝缘膜的MONOS型，也可以是在电荷储存层使用导电体层的FG型。以下，在本实施方式中，以MONOS型为例进行说明。
选择晶体管ST1用于各种动作时的串单元SU的选择。图2示出了多个选择晶体管ST1(ST1a，ST1b)，但选择晶体管ST1的数量并不特别限定。
选择晶体管ST2是为了向各种动作时的串单元SU供给所需要的电压而使用的。图2示出了多个选择晶体管ST2(ST2a，ST2b)，但选择晶体管ST2的数量并不特别限定。
在各NAND串NS中，选择晶体管ST1的漏极与对应的位线BL连接。选择晶体管ST1的源极与串联连接的存储晶体管MT的一端连接。串联连接的存储晶体管MT的另一端与选择晶体管ST2的漏极连接。
在同一区块BLK中，选择晶体管ST2的源极与源极线SL连接。各串单元SU的选择晶体管ST1a的栅极分别与对应的选择栅极线SGD连接。选择晶体管ST1b的栅极分别与对应的选择栅极线SGDT连接。存储晶体管MT的控制栅极分别与对应的字线WL连接。虚设存储晶体管MTDD的控制栅极分别与对应的虚设字线DD连接。虚设存储晶体管MTDS的控制栅极分别与对应的虚设字线DS连接。选择晶体管ST2a的栅极与选择栅极线SGS连接。选择晶体管ST2b的栅极与选择栅极线SGSB连接。
被分配同一个列地址CA的多个NAND串NS在多个区块BLK间与同一个位线BL连接。源极线SL在多个区块BLK间连接。
下面，说明半导体存储装置101的截面构造例。图3是用于说明半导体存储装置101的截面构造例的截面示意图，图示了与半导体基板100的表面大致平行的X轴方向、沿该表面且与X轴大致垂直的Y轴方向、与该表面大致垂直地相交的Z轴方向。图4是表示图3的局部的放大图。大致平行可以包括例如从平行方向偏斜±10度的方向。大致垂直可以包括例如从垂直方向偏斜±10度的方向。
本实施方式的半导体存储装置101在存储单元阵列110的下方具备命令寄存器111、地址寄存器112、定序器113、驱动器114、行解码器115和感测放大器116等周边电路。
图3所示的半导体存储装置具备：设置于半导体基板100的场效应晶体管TRN及场效应晶体管TRP、导电层201、导电层202、绝缘层203、源极线SL、绝缘层220、导电层221、绝缘层222、绝缘层223、区块绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234、芯绝缘层235、盖层236、导电层241、绝缘层251、接触层252、导电层261(位线BL)。此外，源极线SL、导电层221、绝缘层222、区块绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234、芯绝缘层235、盖层236及导电层241构成存储单元阵列110。
场效应晶体管TRN及场效应晶体管TRP设置于存储单元阵列110的下方。场效应晶体管TRN是N沟道型晶体管。场效应晶体管TRP是P沟道型晶体管。场效应晶体管TRN及场效应晶体管TRP分别构成上述周边电路之一。
多个导电层201各自具有作为接触插塞的功能。多个导电层202具有作为1个配线层的功能，各导电层202具有作为上述配线层的各配线的功能。各导电层202例如经由导电层201与场效应晶体管TRN或场效应晶体管TRP的栅极、源极、漏极的其中之一连接。导电层201及导电层202含有金属材料。
绝缘层203将场效应晶体管TRN与场效应晶体管TRP之间、多个导电层201之间、多个导电层202之间等区域绝缘。绝缘层203例如含有氧和硅。此外，场效应晶体管TRN及场效应晶体管TRP不仅经由导电层201及导电层202，还经由其它配线层、接触插塞与存储单元阵列110连接，但在这里为了方便而省略了这些连接的图示。
源极线SL具有第1层叠体。例如图4所示，第1层叠体具有半导体层211、半导体层212、中间层213、半导体层214、半导体层215、半导体层216、中间层217。
半导体层211、半导体层212、半导体层214、半导体层215及半导体层216各自为例如含有N型杂质元素的多晶硅等多晶半导体层。N型杂质元素的例子为含有磷等。
半导体层211设置于图3所示的半导体基板100的上方。半导体层211具有第1平均晶体粒径。第1平均晶体粒径例如为300nm以上。如果小于300nm，则有可能源极线SL的电阻变大。第1平均晶体粒径的上限并不特别限定，例如为400nm以上。通过增加半导体层211的平均晶体粒径，能够降低源极线SL的电阻。
半导体层212设置于中间层213之上。半导体层212具有比第1平均晶体粒径小的第2平均晶体粒径。第2平均晶体粒径例如为100nm以上150nm以下。如果小于100nm，则有可能源极线SL的电阻变大。如果大于150nm，则如后述所示，有可能成为半导体层214的平均晶体粒径增加的原因。半导体层212与半导体层211相比较薄。半导体层212越薄，半导体层212的平均晶体粒径就越容易变小。
中间层213例如是含有氧、氮、或碳的化合物层。中间层213设置于半导体层211之上。中间层213设置于半导体层211与半导体层212之间，将半导体层211与半导体层212隔断。由此，能够抑制由半导体层211导致的半导体层212的平均晶体粒径(第2平均晶体粒径)的增加。中间层213与半导体层212相比较薄。中间层213的厚度例如为50nm以下。如果大于50nm，则在源极线SL的形成工序中有可能中间层213被去除。另外，中间层213的厚度优选小于后述的存储柱的间隔。
半导体层214设置于半导体层212与半导体层216之间。半导体层214与半导体层212及半导体层216相接。半导体层214具有与第1平均晶体粒径相比较小的第3平均晶体粒径。第3平均晶体粒径例如为100nm以上150nm以下。
半导体层214沿着与X轴大致平行的方向贯穿区块绝缘膜231、电荷储存膜232及隧道绝缘膜233而与半导体层234相接。
半导体层215设置于中间层217之上。半导体层215具有第4平均晶体粒径。第4平均晶体粒径例如为300nm以上。如果小于300nm，则有可能源极线SL的电阻变大。第4平均晶体粒径的上限并未特别限定，例如为400nm以上。通过增加半导体层215的平均晶体粒径，能够减小源极线SL的电阻。
半导体层216设置于半导体层214之上。半导体层216具有与第4平均晶体粒径相比较小的第5平均晶体粒径。第5平均晶体粒径可以小于第1平均晶体粒径。第5平均晶体粒径例如为100nm以上150nm以下。如果小于100nm，则有可能源极线SL的电阻变大。如果大于150nm，则如后述所示，有可能成为半导体层214的平均晶体粒径增加的原因。半导体层216与半导体层215相比较薄。半导体层216越薄，半导体层216的平均晶体粒径就越容易变小。
中间层217例如是含有氧、氮、或碳的化合物层。中间层217设置于半导体层216之上。中间层217设置于半导体层215与半导体层216之间，将半导体层215与半导体层216隔断。由此，能够抑制由半导体层215导致的半导体层216的平均晶体粒径(第5平均晶体粒径)的增加。中间层217与半导体层216相比较薄。中间层217的厚度例如为50nm以下。如果大于50nm，则在源极线SL的形成工序中有可能中间层213被去除。另外，中间层217的厚度优选小于后述的存储柱的间隔。
不限定于图4所示的构造，第1层叠体只要具有中间层213及中间层217中的至少一个中间层即可。在不具有中间层213的情况下，不形成半导体层212，而是半导体层211与半导体层214相接。在不具有中间层217的情况下，不形成半导体层216，而是半导体层215与半导体层214相接。即，源极线SL的第1层叠体只要具有半导体层212及半导体层216中的至少一个多晶半导体层即可。
半导体层211、半导体层212、半导体层214、半导体层215及半导体层216各自的平均晶体粒径能够通过利用例如透射式电子显微镜(Transmission Electron Microscope:TEM)观察各多晶半导体层的与X-Y平面平行的截面，并根据获取的观察像而计算出。例如，能够根据纵横约3μm的视野中的TEM图像，利用Intercept法(也称为Heyn法)或Planimetric法(也称为Jeffries法)计算出平均晶体粒径。
绝缘层220设置于第1层叠体的上方。绝缘层220例如含有氧和硅。
存储单元阵列110具有第2层叠体。第2层叠体具有交替层叠的多个导电层221及多个绝缘层222。多个导电层221能够分别构成选择栅极线SGSB、选择栅极线SGS、虚设字线DS0～DS3、字线WL00～WL159、虚设字线DD0～DD3、选择栅极线SGD0～SGD2、选择栅极线SGDT0～SGDT2。此外，选择栅极线SGD0～SGD2在X-Y平面上配置于不同的位置，在Z轴方向上配置于同一层。另外，选择栅极线SGDT0～SGDT2在X-Y平面上配置于不同的位置，在Z轴方向上配置于同一层。因此，在图3中，作为一个例子图示了选择栅极线SGD0和选择栅极线SGDT0。导电层221含有钨等金属材料。绝缘层222例如含有氧和硅。
绝缘层223设置于第2层叠体之上。绝缘层223例如含有利用正硅酸乙酯(TEOS)形成的氧和硅。
柱状体(存储柱)具有区块绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234及芯绝缘层235。区块绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234及芯绝缘层235沿着与Z轴大致平行的方向延伸。1个存储柱对应1个NAND串NS。存储柱具有存储器层。存储器层具有区块绝缘膜231、电荷储存膜232及隧道绝缘膜233。存储器层在与Z轴大致垂直的方向上贯穿第2层叠体。存储器层在与X轴大致平行的方向上设置于半导体层234与导电层221之间。
区块绝缘膜231及芯绝缘层235例如含有氧和硅。电荷储存膜232例如含有氮和硅。隧道绝缘膜233例如含有氧和硅。此外，区块绝缘膜231及隧道绝缘膜233例如也可以还含有氮。
更具体而言，贯穿多个导电层221而形成有与存储柱对应的孔。孔的侧面顺次层叠有区块绝缘膜231、电荷储存膜232及隧道绝缘膜233。并且，以侧面与隧道绝缘膜233及半导体层214相接的方式，形成有半导体层234。
半导体层234在与Z轴大致平行的方向上贯穿第2层叠体而与源极线SL及位线BL连接。半导体层234具有选择晶体管ST1、选择晶体管ST2、存储晶体管MT、虚设存储晶体管MTDS、虚设存储晶体管MTDD的沟道形成区域。由此，半导体层234作为将选择晶体管ST1、选择晶体管ST2、存储晶体管MT、虚设存储晶体管MTDS、虚设存储晶体管MTDD的电流路径连接的信号线起作用。
半导体层234与隧道绝缘膜233的表面相接。半导体层234例如含有多晶硅等多晶半导体层。半导体层234例如也可以通过将非晶硅膜结晶化而形成。
芯绝缘层235设置于半导体层234的内侧。芯绝缘层235在与Z轴大致平行的方向上贯穿第2层叠体。
如图3所示，盖层236设置于芯绝缘层235之上且与半导体层234相接。盖层236例如含有氧和硅、或含有含N型杂质元素的多晶硅。例如在盖层236含有氧和硅的情况下，能够抑制杂质元素的扩散。在盖层236为绝缘层的情况下，也可以在盖层236的表面注入磷、砷等N型杂质元素。另外，在盖层236包含含有N型杂质元素的多晶硅等多晶半导体层的情况下，能够降低盖层236与接触层252之间的连接电阻。
导电层241是被称为Local Interconnect(Li，局域互连)的接触层。导电层241在与Z轴大致平行的方向上贯穿第2层叠体，并与源极线SL连接。导电层241与半导体层214相接。导电层241例如含有钨。
绝缘层251位于第2层叠体的上方且设置于绝缘层223之上。绝缘层251例如含有利用TEOS形成的氧和硅。接触层252作为接触插塞起作用。导电层261经由接触层252与盖层236相接。导电层261作为位线BL起作用。接触层252及导电层261含有金属材料。
存储柱与构成各字线WL的导电层221之间的交点作为存储晶体管MT起作用。存储柱与构成各虚设字线DD的导电层221之间的交点作为虚设存储晶体管MTDD起作用。存储柱与构成各虚设字线DS的导电层221之间的交点作为虚设存储晶体管MTDS起作用。存储柱与构成各选择栅极线SGD的导电层221之间的交点作为选择晶体管ST1a起作用。存储柱与构成各选择栅极线SGDT的导电层221之间的交点作为选择晶体管ST1b起作用。存储柱与构成选择栅极线SGS的导电层221之间的交点作为选择晶体管ST2a起作用。存储柱与构成选择栅极线SGSB的导电层221之间的交点作为选择晶体管ST2b起作用。
下面，对图3所示的半导体存储装置的制造方法例进行说明。图5是用于说明半导体存储装置的制造方法的例子的流程图。在这里，特别地说明与源极线SL的形成相关的一系列制造工序，在图6至图14中表示图4所示的部分中的制造中途的截面构造，省略其它部分的图示。
如图5所示，半导体存储装置的制造方法的例子具备：层叠工序S1、存储柱形成工序S2、开口形成工序S3、牺牲层去除工序S4、存储器层加工工序S5、半导体层形成工序S6和取代工序S7。这些工序并不限定于图5所示的工序顺序。
[层叠工序S1]
如图6所示，在将半导体层211、中间层213、半导体层212、保护层214b、牺牲层214a、保护层214c、半导体层216、中间层217和半导体层215层叠，形成第3层叠体，该第3层叠体之后将成为第1层叠体。第3层叠体形成于图3所示的设置于半导体基板100的表面的周边电路的上方。
在中间层213或中间层217含有氧的情况下，例如能够以350℃以下的温度使半导体层211、半导体层216的表面氧化而形成中间层213或中间层217。通过上述氧化而形成的、含有氧的中间层213或中间层217也称为低温氧化膜(LTO膜)。并不限定于此，含有氧的中间层213或中间层217也可以通过下述方式形成：在形成半导体层211或半导体层216时暴露于氧气环境的方法、浸渍于含有过氧化氢(H2O2)或臭氧(O3)的药液中。另外，在中间层213或中间层217含有氮的情况下，例如也可以使半导体层211、半导体层216的表面氮化而形成中间层213或中间层217。另外，在中间层213或中间层217含有碳的情况下，例如能够在半导体层211、半导体层216的表面注入碳而形成中间层213或中间层217。
牺牲层214a形成于保护层214b之上。牺牲层214a设置于保护层214b和保护层214c之间。牺牲层214a是用于形成半导体层214的层。牺牲层214a例如含有氮和硅。牺牲层214a例如能够利用化学气相沉积法(CVD)形成。
保护层214b形成于半导体层212之上。保护层214b设置于牺牲层214a和半导体层212之间。为了在去除牺牲层214a时保护半导体层212而形成。保护层214b例如含有氧和硅。保护层214b例如能够利用CVD形成。
保护层214c形成于牺牲层214a之上。保护层214c设置于牺牲层214a和半导体层216之间。保护层214c为了在去除牺牲层214a时保护半导体层216而形成。保护层214c例如含有氧和硅。保护层214c例如能够利用CVD形成。
进一步地，在半导体层215之上形成绝缘层220。另外，在绝缘层220之上，通过交替层叠牺牲层221a、绝缘层222而形成具有多个牺牲层221a和多个绝缘层222的第4层叠体，该第4层叠体在之后将成为第2层叠体。进一步地，在第4层叠体之上形成绝缘层223。绝缘层220、牺牲层221a、绝缘层222及绝缘层223例如能够利用CVD形成。
牺牲层221a是为了形成导电层221而设置的。牺牲层221a与绝缘层222一起例如沿与X轴大致平行的方向延伸。牺牲层221a例如含有氮和硅。
[存储柱形成工序S2]
将半导体层211、半导体层212、中间层213、牺牲层214a、保护层214b、保护层214c、半导体层215、半导体层216、中间层217、绝缘层220、牺牲层221a、绝缘层222及绝缘层223沿与Z轴大致平行的方向部分地去除，形成开口(存储器孔)。层叠体例如能够利用反应离子刻蚀(RIE)部分地去除。
然后，如图7所示，在存储器孔形成区块绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234及芯绝缘层235。这些膜例如可以利用CVD、溅射、或原子层沉积法(ALD)形成。
进一步地，形成盖层236。盖层236例如能够利用CVD或ALD形成。也可以在盖层236形成之前或之后，向半导体层234注入砷、磷等N型杂质元素、硼等P型杂质元素。由此，例如能够在半导体层234的与选择栅极线SGD、SGDT重叠的区域形成杂质半导体区域。另外，也可以使用含有磷等N型杂质元素的半导体层形成盖层236，通过后述的热处理使盖层236含有的杂质元素扩散而形成杂质半导体区域。
区块绝缘膜231、电荷储存膜232、隧道绝缘膜233、半导体层234及盖层236例如通过利用RIE、干法刻蚀的回蚀被部分地去除而露出绝缘层223的表面(上表面)。
[开口形成工序S3]
如图8所示，在与Z轴大致平行的方向上，形成贯穿绝缘层220、牺牲层221a、绝缘层222及绝缘层223而到达半导体层215的开口H。开口H例如通过利用RIE将绝缘层220、牺牲层221a、绝缘层222及绝缘层223在与Z轴大致平行的方向上部分地去除而形成。
下面，如图8所示，在开口H的内壁面及内底面依次形成保护层242和保护层243。保护层242例如含有氧和硅。保护层243例如含有非晶硅等半导体层。保护层242及保护层243是为了保护开口H的内壁面而形成的。保护层242及保护层243例如能够利用CVD或ALD形成。
进一步地，如图9所示，在开口H的底部，将保护层242、保护层243、半导体层215、中间层217、半导体层216、保护层214c、牺牲层214a、保护层214b、半导体层212、中间层213及半导体层211沿与Z轴大致平行的方向部分地去除。这些层例如能够利用RIE部分地去除。然后，在保护层243、半导体层211、半导体层215、半导体层214及半导体层216的面向开口H的部分形成氧化物层244。氧化物层244例如含有氧和硅。氧化物层244能够通过使各层的面向开口H的部分氧化而形成。
[牺牲层去除工序S4]
如图10所示，去除牺牲层214a而形成空间S。牺牲层214a例如能够通过利用磷酸的湿法刻蚀去除。此外，如前述所示，在牺牲层去除工序S4之前形成氧化物层244，由此，能够保护半导体层211、半导体层212、半导体层215及半导体层216不受上述湿法刻蚀影响。
[存储器层加工工序S5]
如图11所示，通过将区块绝缘膜231、电荷储存膜232、隧道绝缘膜233分别部分地去除，从而在与X轴大致平行的方向上使半导体层234的一部分露出。此时，区块绝缘膜231、电荷储存膜232、隧道绝缘膜233在与Z轴大致平行的方向上也部分被去除。区块绝缘膜231例如能够通过利用氢氟酸(稀氢氟酸)的湿法刻蚀部分地去除。此外，通过上述湿法刻蚀，保护层214b、保护层214c及氧化物层244也被去除。电荷储存膜232例如能够通过利用磷酸的湿法刻蚀部分地去除。隧道绝缘膜233例如能够通过利用氢氟酸(稀氢氟酸)的湿法刻蚀、化学干法刻蚀(CDE)部分地去除。
[半导体层形成工序S6]
如图12所示，形成填埋开口H及空间S的半导体层214。半导体层214例如能够如下形成：利用CVD或ALD形成含有磷等的非晶硅等非晶态半导体层，并通过后述的热处理使其结晶化。
然后，如图13所示，在开口H中，将半导体层214及保护层243沿与Z轴大致平行的方向部分地去除，使半导体层211、半导体层212、中间层213、半导体层214、半导体层215、半导体层216、中间层217及保护层243的面向开口H的部分露出。半导体层214例如能够通过利用三氟化氮类气体的化学干法刻蚀进行回蚀而部分地去除。其后，通过湿法刻蚀或干法刻蚀，如图14所示去除保护层242。
进一步地，在将非晶硅层等非晶态半导体层用于半导体层214、半导体层234、盖层236等的情况下，通过进行热处理，使非晶态半导体层结晶化而形成多晶半导体层。另外，通过进行热处理而使掺杂的杂质元素活化。
半导体层214与半导体层212、半导体层216相接地形成，与半导体层211、半导体层215相比，半导体层212、半导体层216的平均晶体粒径较小。因此，半导体层214沿着半导体层212、半导体层216的结晶面结晶化。由此，能够使半导体层214的平均晶体粒径与半导体层211、半导体层216的平均晶体粒径相比较小。半导体层214结晶化的结果是，第3层叠体成为第1层叠体。
[取代工序S7]
去除多个牺牲层221a，在被去除的部分处形成导电层221。多个牺牲层221a例如能够利用干法刻蚀或湿法刻蚀去除。导电层221例如能够利用CVD法或ALD法形成。去除牺牲层221a而形成导电层221的结果是，第4层叠体成为第2层叠体。其后，通过依次形成导电层241、绝缘层251、接触层252、导电层261，从而能够制造图3所示的半导体存储装置。
在本实施方式的半导体存储装置中，存储晶体管MT的沟道形成区域(半导体层234)并未与半导体基板100直接连接。因此，通过在选择晶体管ST1a、选择晶体管ST2b等中的至少一个选择晶体管的栅极与漏极之间施加反向偏压而使Gate Induced DrainLeakage(GIDL，栅致漏极泄漏)发生，从而进行擦除(erase)动作。通过GIDL，能够经由存储晶体管MT的沟道注入空穴而消灭电荷储存膜232的电荷。
在这里对擦除动作进行说明。在这里，作为一个例子，对块擦除进行说明。块擦除是选择1个区块BLK而执行擦除动作。
擦除动作大致而言包括擦除脉冲施加动作和擦除校验动作。擦除脉冲施加动作是为了使存储晶体管MT的阈值电压降低而施加擦除脉冲的动作。擦除校验动作为：判定施加了擦除脉冲施加动作的结果是否为存储晶体管MT的阈值电压低于作为目标的值。在擦除动作中，通过反复进行擦除脉冲施加动作和擦除校验动作的组合，而使存储晶体管MT的阈值电压降低至擦除电平。
图15是表示块擦除动作中的擦除脉冲施加时各配线的电压的时序图。在时刻t0，图1所示的行解码器115向作为擦除对象的区块BLK(以下也表述为“选择区块BLK”)的选择栅极线SGDT、选择栅极线SGD、选择栅极线SGSB、选择栅极线SGS、字线WL、虚设字线DD及虚设字线DS施加例如电源电压即电压VDD。另外，行解码器115对并非擦除对象的区块BLK(以下也表述为“非选择区块BLK”)的字线WL、虚设字线DD及虚设字线DS施加电压VDD。此外，字线WL、虚设字线DD及虚设字线DS的电压也可以不为电压VDD。
字线WL、虚设字线DD及虚设字线DS的电压也可以是比电压VDD低的电压，以使得在GIDL中产生的空穴被注入所对应的存储晶体管MT、虚设存储晶体管MTDD及虚设存储晶体管MTDS的电荷储存膜232。另外，行解码器115也可以不对非选择区块BLK的字线WL、虚设字线DD及虚设字线DS施加电压VDD，而使非选择区块BLK的字线WL、虚设字线DD及虚设字线DS成为浮动状态。
在时刻t1，对源极线SL施加电压Vera。另外，在时刻t1，经由源极线SL向位线BL施加电压Vera。电压Vera是用于使GIDL产生的高电压。并且，行解码器115为了抑制空穴向选择晶体管ST1a及选择晶体管ST2a的电荷储存膜232的注入，向选择栅极线SGD及选择栅极线SGS施加电压Vera。此外，也可以向选择栅极线SGD及选择栅极线SGS分别施加不同于电压Vera的电压。在此情况下，向选择栅极线SGD及选择栅极线SGS施加的电压也可以互不相同。例如，也可以向选择栅极线SGD及选择栅极线SGS分别施加高于电压VDD的电压。
在时刻t2～t3的期间，行解码器115向选择区块BLK的选择栅极线SGDT施加电压Verasgdt。另外，行解码器115向选择区块BLK的选择栅极线SGSB施加电压Verasgsb。电压Verasgdt是用于使选择晶体管ST1b中产生GIDL的高电压，是与电压Vera相比较低而与电压VDD相比较高的电压。电压Verasgsb是用于使选择晶体管ST2b中产生GIDL的高电压，是与电压Vera相比较低而与电压VDD相比较高的电压。电压Verasgdt和电压Verasgsb可以是不同的电压，也可以是相同的电压。由此，产生流过选择区块BLK的选择晶体管ST1b及选择晶体管ST2b的栅极与漏极之间的GIDL。通过GIDL产生的空穴被注入选择区块BLK内的存储晶体管MT、虚设存储晶体管MTDD及虚设存储晶体管MTDS的电荷储存膜232。换言之，从源极线SL侧向存储晶体管MT、虚设存储晶体管MTDD及虚设存储晶体管MTDS供给空穴(数据被擦除)。
在时刻t2～t3的期间，行解码器115使非选择区块BLK的字线WL、虚设字线DD及虚设字线DS成为浮动状态。非选择区块BLK的字线WL及虚设字线DD、DS由于为浮动状态，所以通过与施加有电压Vera的半导体层234(沟道)的耦合，上升至例如电压Vera。因此，非选择区块BLK的存储晶体管MT、虚设存储晶体管MTDD及虚设存储晶体管MTDS未被供给空穴(数据未被擦除)。
然后，在时刻t3，执行刷新动作，向各配线施加电压VSS。以上为擦除动作的说明。
为了上述擦除动作，优选使磷等N型杂质元素扩散至半导体层234的与选择栅极线SGDT、SGSB重叠的区域扩散而使通过GIDL产生的空穴的量增加。
图16是用于说明使磷扩散至半导体层234的方法例的示意图。如图16所示，通过上述热处理，使半导体层214含有的磷经由与半导体层234的接触部扩散至半导体层234的与选择栅极线SGSB重叠的区域中。
磷等N型杂质元素易于沿着半导体层214的晶界扩散。因此，如果半导体层214的平均晶体粒径(第3平均晶体粒径)较大，则有可能导致在多个存储柱MP中上述杂质元素的扩散产生不均。
图17是表示X-Y平面中的半导体层214与存储柱MP之间的重叠部的示意图。图17图示了多个存储柱MP和半导体层214的晶界GB。
如图17所示，半导体层214在X-Y平面与多个存储柱MP重叠。多个存储柱MP以规定的间距P配置。间距P是X-Y平面中的相邻的存储柱MP的中心之间的距离。在半导体层214的平均晶体粒径较大的情况下，由于X-Y平面中存在与晶界GB重叠的存储柱MP及与晶界GB不重叠的存储柱MP，因此会在这些存储柱MP之间产生杂质元素的扩散不均。这成为通过GIDL产生的空穴的量的不均的原因，使半导体存储装置的可靠性降低。
与此相对，在本实施方式的半导体存储装置中，通过抑制半导体层214的平均晶体粒径的增加，从而能够增加与晶界GB重叠的存储柱MP的数量。由此，由于能够抑制杂质元素在存储柱MP之间的扩散不均，所以能够提供具有高可靠性的半导体存储装置。此外，为了增加与晶界GB重叠的存储柱MP的数量，优选半导体层214的平均晶体粒径小于存储柱MP的间距P。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而示出的，并非意图限定发明的范围。这些新的实施方式也可以以其他的各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形包括在发明的范围、主旨中，同样也包括在权利要求书所记载的发明及其等同的范围中。
标号的说明
100…半导体基板，101…半导体存储装置，102…存储器控制器，110…存储单元阵列，111…命令寄存器，112…地址寄存器，113…定序器，114…驱动器，115…行解码器，116…感测放大器，201…导电层，202…导电层，203…绝缘层，211…半导体层，212…半导体层，213…中间层，214…半导体层，214a…牺牲层，214b…保护层，214c…保护层，215…半导体层，216…半导体层，217…中间层，220…绝缘层，221…导电层，221a…牺牲层，222…绝缘层，223…绝缘层，231…区块绝缘膜，232…电荷储存膜，233…隧道绝缘膜，234…半导体层，235…芯绝缘层，236…盖层，241…导电层，242…保护层，243…保护层，244…氧化物层，251…绝缘层，252…接触层，261…导电层。
Claims (20)
1.一种半导体存储装置，其具备：
第1层叠体，其具备具有第1平均晶体粒径的第1多晶半导体层、具有与所述第1平均晶体粒径相比较小的第2平均晶体粒径的第2多晶半导体层、设置于所述第1多晶半导体层与所述第2多晶半导体层之间的中间层、与所述第2多晶半导体层相接设置且具有与所述第1平均晶体粒径相比较小的第3平均晶体粒径的第3多晶半导体层；
第2层叠体，其设置于所述第1层叠体的上方，具有多个导电层和多个绝缘层，各个所述导电层及各个所述绝缘层交替层叠且沿第1方向延伸；
半导体层，其沿与所述第1方向相交的第2方向贯穿所述第2层叠体，与所述第3多晶半导体层相接设置；以及
存储器层，其沿所述第2方向贯穿所述第2层叠体，在所述第1方向上设置于所述半导体层与所述导电层之间。
2.根据权利要求1所述的半导体存储装置，其中，
所述第2多晶半导体层与所述第1多晶半导体层相比较薄。
3.根据权利要求1或2所述的半导体存储装置，其中，
所述中间层与所述第2多晶半导体层相比较薄。
4.根据权利要求1或2所述的半导体存储装置，其中，
所述中间层含有氧、碳或氮。
5.根据权利要求1或2所述的半导体存储装置，其中，
所述第3平均晶体粒径与各自包括所述半导体层和所述存储器层的多个柱状体的间距相比较小。
6.根据权利要求1或2所述的半导体存储装置，其中，
所述第3多晶半导体层含有磷。
7.一种半导体存储装置，其具备：
第1层叠体；
第2层叠体，其设置于所述第1层叠体的上方，具有多个导电层和多个绝缘层，各个所述导电层及各个所述绝缘层交替层叠且沿第1方向延伸；以及
柱状体，其沿与所述第1方向相交的第2方向贯穿所述第2层叠体，
所述第1层叠体具备：
第1多晶半导体层，其具有第1平均晶体粒径；
第2多晶半导体层，其具有与所述第1平均晶体粒径相比较小的第2平均晶体粒径；
第1中间层，其设置于所述第1多晶半导体层与所述第2多晶半导体层之间；
第3多晶半导体层，其具有第3平均晶体粒径；
第4多晶半导体层，其具有第4平均晶体粒径；
第5多晶半导体层，其具有与所述第4平均晶体粒径相比较小的第5平均晶体粒径；以及
第2中间层，其设置于所述第4多晶半导体层与所述第5多晶半导体层之间，
所述柱状体具备：
半导体层，其沿所述第2方向贯穿所述第2层叠体，与所述第3多晶半导体层相接设置；以及
电荷储存层，其在所述第1方向上设置于所述半导体层与所述多个导电层中的至少一个之间，
所述第3多晶半导体层设置于所述第2多晶半导体层与所述第5多晶半导体层之间，且与所述第2多晶半导体层及所述第5多晶半导体层相接，
所述第3平均晶体粒径小于所述第1平均晶体粒径且小于所述第4平均晶体粒径。
8.根据权利要求7所述的半导体存储装置，其中，
所述第2多晶半导体层与所述第1多晶半导体层相比较薄，
所述第5多晶半导体层与所述第4多晶半导体层相比较薄。
9.根据权利要求7或8所述的半导体存储装置，其中，
所述第1中间层与所述第2多晶半导体层相比较薄，
所述第2中间层与所述第5多晶半导体层相比较薄。
10.根据权利要求7或8所述的半导体存储装置，其中，
所述第1中间层和所述第2中间层各自含有氧、碳或氮。
11.一种半导体存储装置的制造方法，其中，
形成第1层叠体，所述第1层叠体具备具有第1平均晶体粒径的第1多晶半导体层、具有与所述第1平均晶体粒径相比较小的第2平均晶体粒径的第2多晶半导体层、所述第1多晶半导体层与所述第2多晶半导体层之间的第1中间层、与所述第2多晶半导体层相接的第1牺牲层，
在所述第1层叠体的上方，通过将各自沿第1方向延伸的导电层及第2牺牲层交替层叠，形成具有多个所述绝缘层和多个所述第2牺牲层的第2层叠体，
形成柱状体，所述柱状体具备半导体层和存储器层，所述半导体层沿与所述第1方向相交的第2方向贯穿所述第2层叠体，所述存储器层在所述第1方向上设置于所述半导体层与所述多个第2牺牲层中的至少一个之间，
以使得所述半导体层露出的方式去除所述第1牺牲层而形成第1空间，并在所述第1空间形成具有与所述第1平均晶体粒径相比较小的第3平均晶体粒径的第3多晶半导体层，
去除所述第2牺牲层而形成第2空间，并在所述第2空间形成导电层。
12.根据权利要求11所述的半导体存储装置的制造方法，其中，
所述第2多晶半导体层与所述第1多晶半导体层相比较薄。
13.根据权利要求11或12所述的半导体存储装置的制造方法，其中，
所述第1中间层与所述第2多晶半导体层相比较薄。
14.根据权利要求11或12所述的半导体存储装置的制造方法，其中，
所述第1中间层含有氧、碳或氮。
15.根据权利要求11或12所述的半导体存储装置的制造方法，其中，
所述第3平均晶体粒径与各自包括所述半导体层和所述存储器层的多个柱状体的间距相比较小。
16.根据权利要求11或12所述的半导体存储装置的制造方法，其中，
所述第3多晶半导体层含有磷。
17.根据权利要求11或12所述的半导体存储装置的制造方法，其中，
所述第1层叠体还具有：
第4多晶半导体层，其具有第4平均晶体粒径；
第5多晶半导体层，其具有与所述第4平均晶体粒径相比较小的第5平均晶体粒径；以及
第2中间层，其设置于所述第4多晶半导体层与所述第5多晶半导体层之间，
所述第1牺牲层设置于所述第2多晶半导体层和所述第5多晶半导体层之间，且与所述第5多晶半导体层相接，
所述第3平均晶体粒径小于所述第4平均晶体粒径。
18.根据权利要求17所述的半导体存储装置的制造方法，其中，
所述第5多晶半导体层与所述第4多晶半导体层相比较薄。
19.根据权利要求17所述的半导体存储装置的制造方法，其中，
所述第2中间层与所述第5多晶半导体层相比较薄。
20.根据权利要求17所述的半导体存储装置的制造方法，其中，
所述第2中间层含有氧、碳或氮。
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