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JP2020038911A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】チャネルをより確実にソース線に接続させること。
【解決手段】実施形態の半導体記憶装置は、基板と、基板の上方に配置される第１の導電層と、第１の導電層上に配置され、絶縁層と第２の導電層とが交互に複数積層された積層体と、積層体の積層方向に延び、積層体を貫通して第１の導電層中に突出するピラー状のチャネルと、チャネルの側面を覆うメモリ層と、を備え、第１の導電層中に突出するチャネルの底面およびチャネルの側面は第１の導電層と接しており、第１の導電層は、上層と、上層を貫く突起部を有する下層と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
３次元不揮発性メモリでは、高さ方向に延びるピラー状のチャネルがメモリ層で覆われることにより、複数のメモリセルがチャネルの高さ方向に沿って配列された構造をとる。メモリ層に覆われたチャネルを、チャネル下層のソース線に如何に接続するかが課題となる。
特開２０１８−００５９６１号公報
一つの実施形態は、チャネルをより確実にソース線に接続させることが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
実施形態の半導体記憶装置は、基板と、前記基板の上方に配置される第１の導電層と、前記第１の導電層上に配置され、絶縁層と第２の導電層とが交互に複数積層された積層体と、前記積層体の積層方向に延び、前記積層体を貫通して前記第１の導電層中に突出するピラー状のチャネルと、前記チャネルの側面を覆うメモリ層と、を備え、前記第１の導電層中に突出する前記チャネルの底面および前記チャネルの側面は前記第１の導電層と接しており、前記第１の導電層は、上層と、前記上層を貫く突起部を有する下層と、を備える。
図１は、実施形態にかかる半導体記憶装置の積層方向の断面図である。 図２は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図７は、比較例にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図８は、実施形態の変形例１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図９は、実施形態の変形例２にかかる半導体記憶装置が有する突起部を示す半導体基板に沿う方向の断面図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
図１〜図９を用いて、実施形態の半導体記憶装置について説明する。
［半導体記憶装置の構成例］
図１は、実施形態にかかる半導体記憶装置１の積層方向の断面図である。実施形態の半導体記憶装置１は、例えば、３次元構造を有するＮＡＮＤ型フラッシュメモリとして形成されている。
図１に示すように、半導体記憶装置１は、シリコン基板等の半導体基板ＳＵＢ上に配置された周辺回路ＰＥＲを備える。周辺回路ＰＥＲは、トランジスタＴｒ、ゲートコンタクトＣＧ、ソースドレインコンタクトＣＳ、及び配線Ｄ０〜Ｄ２等を含む。トランジスタＴｒは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとして構成されている。これらの構成は、層間絶縁層ＩＤＬで覆われている。周辺回路ＰＥＲは、半導体記憶装置１が備えるメモリセルを動作させる回路として機能する。
周辺回路ＰＥＲの上方には、導電層ＤＳＣ、及び導電層ＤＳＣ上の導電層ＢＳＬが配置されている。導電層ＤＳＣは、導電層ＢＳＬを貫く突起部ＰＲＯを備える。突起部ＰＲＯは、上面視で例えば円形を有するピラー状の構造物である。導電層ＤＳＣ，ＢＳＬは、例えば不純物が注入されたポリシリコン等から構成される。導電層ＤＳＣ，ＢＳＬ中の不純物の注入量は、それぞれ異なっていてもよい。
導電層ＢＳＬ上には、絶縁層ＳＧＯを介して導電層ＳＧＰが配置されている。絶縁層ＳＧＯは、例えばＳｉＯ２等から構成される。導電層ＳＧＰは、例えば不純物が注入されたポリシリコン等から構成される。導電層ＳＧＰ中の不純物の注入量は、導電層ＤＳＣ，ＢＳＬとは異なっていてもよい。
導電層ＳＧＰ上には、絶縁層と導電層とが交互に複数積層された積層体ＯＷが配置されている。絶縁層は例えばＳｉＯ２等から構成される。導電層は例えばタングステン等から構成される。
積層体ＯＷには、積層体ＯＷを貫くようにピラー状のチャネルＣＨが複数設けられている。個々のチャネルＣＨの下端部は導電層ＢＳＬにまで達し、導電層ＢＳＬ中に突出している。また、個々のチャネルＣＨは、チャネルＣＨの底面が導電層ＤＳＣの突起部ＰＲＯの上面と完全には重ならない位置に配置されることが好ましい。換言すれば、チャネルＣＨの底面と突起部ＰＲＯの上面とは一部が重なり合っていても構わない。
チャネルＣＨは、ピラー状のコア部を有する。コア部は、例えばＳｉＯ２等から構成される。コア部以外において、チャネルは例えばシリコン等から構成される。チャネルを構成するシリコンは、例えばアモルファスシリコン、またはポリシリコン等である。
チャネルＣＨの、導電層ＢＳＬ中に突出する部分を除く側面には、メモリ層Ｍが設けられている。メモリ層Ｍは、例えばチャネルＣＨ側から、トンネル絶縁層、電荷蓄積層、およびブロック絶縁層を含む。電荷蓄積層は例えばＳｉＮ等から構成され、トンネル絶縁層及びブロック絶縁層は例えばＳｉＯ２等から構成される。
チャネルＣＨに含まれるコア部は、上面視で例えば円形または楕円形を有し、これにより、メモリ層Ｍを含む全体が円形または楕円形の断面を有するピラー状の構造物となっている。メモリ層Ｍ全体を含む構造物の底面の径は、導電層ＤＳＣが有する突起部ＰＲＯの上面の径よりも大きいことが望ましい。
積層体ＯＷの複数のチャネルＣＨが設けられる領域の外側には、積層体ＯＷを貫くようにスリットＳＴが設けられている。スリットＳＴの下端部は導電層ＢＳＬにまで達する。つまり、このスリットＳＴにより、積層体ＯＷ、導電層ＳＧＰ、絶縁層ＳＧＯ、導電層ＢＳＬ，ＤＳＣは、スリットＳＴの両側で分断されている。また、スリットＳＴの底面の幅は、例えば導電層ＤＳＣが有する突起部ＰＲＯの高さよりも大きい数値を有していることが望ましい。
スリットＳＴ内は、絶縁物で埋められた構造となっていてもよい。別の形態として、絶縁体でスリットＳＴの側面を覆い、絶縁体内側のスリットＳＴ内が導電体で埋められて、配線として機能してもよい。
半導体記憶装置１の３次元ＮＡＮＤ型フラッシュメモリとしての機能について説明する。
積層体ＯＷを貫くチャネルＣＨ、及びトンネル絶縁層と電荷蓄積層とブロック絶縁層とを有するメモリ層Ｍは、少なくとも一部がメモリセルとして機能する。メモリセルは、積層体ＯＷ中の導電層の高さ位置に配置される。すなわち、ピラー状のチャネルＣＨには、チャネルＣＨの高さ方向に沿って複数のメモリセルが配列されている。これらのメモリセルは、１本のチャネルＣＨの側面に連なるメモリストリングとして機能する。
積層体ＯＷに含まれる複数の導電層は、少なくともメモリ層Ｍの側面と接する部分とその近傍において、メモリセルに接続されるワード線として機能する。個々のメモリセルは、同じ高さにある導電層（ワード線）にそれぞれ対応付けられている。
導電層ＳＧＰは、複数のメモリストリングの中から所定のメモリストリングを選択する選択ゲート線として機能する。選択ゲート線に対応付けられたチャネル、トンネル絶縁層、電荷蓄積層、およびブロック絶縁層は、選択ゲートとして機能する。選択ゲートがオンまたはオフすることで、所定のメモリストリングが選択された状態または非選択の状態となる。
導電層ＤＳＣ，ＢＳＬは、チャネルＣＨと接続するソース線として機能する。上述のように、チャネルＣＨの下端部、つまり、チャネルＣＨの導電層ＢＳＬに突出する部分の側面および底面はメモリ層Ｍを有さず、導電層ＢＳＬに接している。これにより、チャネルＣＨと導電層ＤＳＣ，ＢＳＬの間で電気的な導通を取ることができる。
なお、メモリセルの上方には図示しない導電層が配置され、チャネルＣＨと接続するビット線として機能する。
［半導体記憶装置の製造処理］
次に、図２〜図６を用いて、半導体記憶装置１の製造処理例について説明する。図２〜図６は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。図２〜図６において、導電層ＤＳＣ下層の周辺構造ＰＥＲは省略されている。トランジスタＴｒを含む周辺構造ＰＥＲは、例えばトランジスタを含む一般的な半導体装置の製造処理にて製造することができる。
図２（ａ）に示すように、周辺構造ＰＥＲを覆う層間絶縁層ＩＤＬ上に導電層ＤＳＣを形成する。このとき、導電層ＤＳＣの層厚を、後に形成される突起部ＰＲＯを含む厚さとする。
図２（ｂ）に示すように、導電層ＤＳＣに突起部ＰＲＯを形成する。突起部ＰＲＯは、例えば、導電層ＤＳＣ上にドット状のレジストパターン（不図示）を形成し、導電層ＤＳＣを層厚の途中までハーフエッチングすることにより形成することができる。導電層ＤＳＣのエッチング後、さらにウェットエッチング等により突起部ＰＲＯのスリミングを行ってもよい。
図２（ｃ）に示すように、突起部ＰＲＯを埋めるように、導電層ＤＳＣ上に犠牲層ＳＣＮを形成する。犠牲層ＳＣＮは、後に導電層ＢＳＬを構成するポリシリコン等と置き換え可能な絶縁層であって、例えばＳｉＮ等から構成される。
図２（ｄ）に示すように、犠牲層ＳＣＮ上に絶縁層ＳＧＯ、導電層ＳＧＰ、および絶縁層と犠牲層とが交互に複数積層された積層体ＯＮを形成する。積層体ＯＮを構成する犠牲層は、後に積層体ＯＷの導電層を構成するタングステン等と置き換え可能な絶縁層であって、例えばＳｉＮ等から構成される。
図３（ａ１）に示すように、積層体ＯＮを貫くように複数のメモリホールＭＨを形成する。個々のメモリホールＭＨの下端部は犠牲層ＳＣＮにまで達し、犠牲層ＳＣＮ中に突出している。また、メモリホールＭＨの底面の径は突起部ＰＲＯの上面の径より大きいことが好ましい。メモリホールＭＨは、後にチャネルＣＨが設けられる位置に形成される。
図３（ａ２）の半導体基板ＳＵＢに沿う方向の断面図に示すように、より具体的には、メモリホールＭＨと、導電層ＤＳＣが有する突起部ＰＲＯとは、上面視にて交互に配置される。このように、メモリホールＭＨと突起部ＰＲＯとは、互いに重ならない位置に配置されることが好ましい。ただし、メモリホールＭＨに突起部ＰＲＯに対する合わせずれが生じ、メモリホールＭＨと突起部ＰＲＯとが一部重なり合っていても構わない。
図３（ｂ）に示すように、メモリホールＭＨの内壁にメモリ層Ｍを形成する。メモリ層Ｍは、メモリホールＭＨの内壁面側から、ブロック絶縁層、電荷蓄積層、トンネル絶縁層をこの順にデポジションすることで形成することができる。これにより、メモリホールＭＨの内壁面および底面の全面にメモリ層Ｍが形成される。
図４（ａ）に示すように、メモリ層Ｍの内壁にチャネルＣＨを形成する。チャネルＣＨは、メモリ層Ｍの内壁面および底面の全面にシリコン層を形成し、メモリホールＭＨの最後に残った空隙にコア部としてＳｉＯ２等を充填することで形成することができる。これにより、側面および底面がメモリ層Ｍで覆われたチャネルＣＨが形成される。
図４（ｂ）に示すように、積層体ＯＮの複数のチャネルＣＨが形成された領域の外側に、積層体ＯＮを貫くようにスリットＳＴを形成する。スリットＳＴの下端部は犠牲層ＳＣＮにまで達する。このとき、スリットＳＴの底面の幅が、例えば導電層ＤＳＣが有する突起部ＰＲＯの高さよりも大きい数値を有するように形成されることが望ましい。
図４（ｃ）に示すように、スリットＳＴの内壁にスペーサ層ＳＰを形成する。スペーサ層ＳＰは絶縁材料をデポジションすることで形成することができる。スペーサ層ＳＰは、犠牲層ＳＣＮを構成する絶縁層とは異なる材料からなる絶縁層であって、例えばＳｉＯ２等から構成される。
図５（ａ）に示すように、スリットＳＴを介して犠牲層ＳＣＮを除去する。これにより、犠牲層ＳＣＮが存在していた部分、つまり、導電層ＤＳＣと絶縁層ＳＧＯとの間には空隙ＧＰが生じる。このとき、上層の絶縁層ＳＧＯ、導電層ＳＧＰ、積層体ＯＮ等の構造は、導電層ＤＳＣの突起部ＰＲＯにより支持された状態となっている。また、メモリ層Ｍに覆われたチャネルＣＨの下端部が空隙ＧＰに突出した状態となっている。
図５（ｂ）に示すように、空隙ＧＰに突出したチャネルＣＨ下端部のメモリ層ＭをスリットＳＴを介して除去する。これにより、チャネルＣＨの空隙ＧＰに突出した部分の側面と底面とからメモリ層Ｍが除去され、チャネルＣＨの下端部が露出した状態となる。
図５（ｃ）に示すように、スリットＳＴを介して空隙ＧＰに導電材料を充填し、導電層ＢＳＬを形成する。これにより、チャネルＣＨの露出した下端部が導電層ＢＳＬ中に突出した状態となる。よって、チャネルＣＨと導電層ＤＳＣ，ＢＳＬとが電気的に導通した状態となる。
図６（ａ）に示すように、スリットＳＴの内壁のスペーサ層ＳＰを除去する。ただし、スペーサ層ＳＰは、メモリ層Ｍを除去する際に一緒に除去されてもよい。
図６（ｂ）に示すように、スリットＳＴを介して積層体ＯＮを構成する犠牲層を除去する。これにより、犠牲層が存在していた部分、つまり、絶縁層同士の間には空隙が生じる。このとき、絶縁層から構成される積層体ＯＧは、個々の絶縁層がメモリ層Ｍに接続していることにより、チャネルＣＨを含むピラー状の構造により支持された状態となっている。
図６（ｃ）に示すように、犠牲層が除去されて生じた空隙にスリットＳＴを介して導電材料等を充填し、絶縁層間に積層される導電層を形成する。これにより、絶縁層と導電層とが交互に複数積層された積層体ＯＷが形成される。
この後、スリットＳＴ内に絶縁物が埋め込まれてもよい。または、スリットＳＴの側面を絶縁体で覆い、絶縁体の内側のスリットＳＴ内を導電体で埋めることにより、配線として機能するようにしてもよい。
以上により、半導体記憶装置１が製造される。
［比較例］
３次元構造を有するＮＡＮＤ型フラッシュメモリは、例えばメモリ層で覆われたピラー状のチャネルを備える。チャネルの下層には例えばソース線として機能する導電層が配置される。しかしながら、メモリ層は、絶縁層と導電層との積層体に貫通させたメモリホールに絶縁材料等を埋め込むことで形成され、ソース線である導電層に接続されるべきチャネルの下端部をも覆ってしまう。このように、メモリ層で覆われたチャネルを如何に下層の導電層に接続するかが課題となる。
実施形態の半導体記憶装置１では、その製造処理において、ソース線となる導電層ＤＳＣ，ＢＳＬの一部を犠牲層ＳＣＮで形成し、犠牲層ＳＣＮ中にメモリ層Ｍで覆われたチャネルＣＨを突出させる。そして、犠牲層ＳＣＮを導電層ＢＳＬで置き換える際、チャネルＣＨ下端部のメモリ層Ｍを除去する。これにより、導電層ＢＳＬ中に突出し、突出した部分の側面と底面とで導電層ＢＳＬに接続するチャネルＣＨを得ることができる。このように、簡便で安定性の高い処理により、導電層ＢＳＬと強固な接続を有するチャネルＣＨを構成することができる。
ここで、犠牲層としてどのような材料を用いるか、また、犠牲層を除去することで生じる空隙をどのように支持するか、という新たな課題が生じる。本発明者らは、当初、ポリシリコンを犠牲層として用いることを考えた。また、本発明者らは、チャネルを下層の導電層まで到達させ、犠牲層によって生じた空隙をチャネルによって支持することを考えた。
図７に、そのような構成を有する比較例の半導体記憶装置の製造処理の手順の一例を示す。図７（ａ）に示すように、ソース線となる下層の導電層ＤＳＣ１’，ＤＳＣ２’を上下に分け、その間に、ＳｉＯ２等の絶縁層ＳＣＯ’に挟まれた犠牲層ＳＣＮ’を配置した。そして、導電層ＤＳＣ’までメモリホールを貫通させ、導電層ＤＳＣ’に達するチャネルＣＨ’及びメモリ層Ｍ’を形成した。また、犠牲層ＳＣＮ’まで達し、ＳｉＮ等のスペーサＳＰ’を有するスリットＳＴ’を形成した。図７（ｂ）に示すように、スリットＳＴ’を介して犠牲層ＳＣＮ’を除去し、さらにメモリ層Ｍ’を除去した。このとき、犠牲層ＳＣＮ’の上下に配置された絶縁層ＳＣＯ’も除去し、空隙ＧＰ’を生じさせた。図７（ｃ）に示すように、スリットＳＴ’を介して導電材料を空隙ＧＰ’に充填し、導電層ＤＳＣ１’，ＢＳＬ’，ＤＳＣ２’からなるソース線とした。
しかしながら、ポリシリコンの犠牲層ＳＣＮ’を用いる場合、上下層の導電層ＤＳＣ１’，ＤＳＣ２’を保護する絶縁層ＳＣＯ’が必要となり、構造が複雑になってしまう。また、スリットＳＴ’のスペーサＳＰ’がスリットＳＴ’側壁を完全に覆っていないと、犠牲層ＳＣＮ’を除去するときに導電層ＤＳＣ２’，ＳＧＰ’等が除去されてしまう恐れがある。さらには、導電層ＤＳＣ１’，ＢＳＬ’，ＤＳＣ２’をソース線として機能させるため、犠牲層ＳＣＮ’の上下の絶縁層ＳＣＯ’を確実に除去しなければならない。
また、導電層ＤＳＣ２’、絶縁層ＳＣＯ’、犠牲層ＳＣＮ’、絶縁層ＳＣＯ’を貫通して導電層ＤＳＣ１’まで達するメモリホールを形成しなければならず、高アスペクト比のエッチング処理が必要となる。一方で、スリットＳＴ’は犠牲層ＳＣＮ’を貫通してはならず、高アスペクト比かつ高選択比のエッチング処理が必要となる。なおかつ、スリットＳＴ’底面の間口を確保しないと、導電層ＢＳＬ’の埋め込みが困難となってしまう。
実施形態の半導体記憶装置１では、その製造処理において、ＳｉＮ等の導電層ＤＳＣ，ＳＧＰとは異なる材料から構成される犠牲層ＳＣＮを用いる。これにより、絶縁層ＳＣＯ’が無くとも、導電層ＤＳＣが除去されるのを抑制しつつ、犠牲層ＳＣＮを選択的に除去することができる。導電層ＳＧＰが除去されてしまう恐れもない。また、スリットＳＴは、絶縁層ＳＧＯをエッチングして選択的に犠牲層ＳＣＮでエッチストップさせることで形成することができ、高アスペクト比かつ高選択比の高度なエッチング処理が不要となる。
実施形態の半導体記憶装置１では、その製造処理において、犠牲層ＳＣＮ中に突起部ＰＲＯを設けている。これにより、犠牲層ＳＣＮを除去して生じた空隙ＧＰを突起部ＰＲＯにより支持することができる。よって、例えば、導電層ＤＳＣまで達する高アスペクト比のメモリホールを形成する必要がない。換言すれば、メモリホールＭＨのエッチング時間を低減することができ、スループットが向上する。
実施形態の半導体記憶装置１では、その製造処理において、メモリホールＭＨの底面の径を突起部ＰＲＯの上面の径より大きくする。これにより、メモリホールＭＨ内に形成されるチャネルＣＨと突起部ＰＲＯとが完全に重なってしまうことを抑制することができる。したがって、より確実にチャネルＣＨと導電層ＤＳＣ，ＢＳＬとの導通を取ることができる。
実施形態の半導体記憶装置１では、その製造処理において、スリットＳＴの底面の幅が、導電層ＤＳＣが有する突起部ＰＲＯの高さよりも大きい寸法を有するように形成される。ここで、スリットＳＴを介して充填されるべき導電材料の厚さは、突起部ＰＲＯの高さと略等しい。スリットＳＴの底面の幅を突起部ＰＲＯの高さよりも大きくすることで、原理的には、スリットＳＴの間口が塞がってしまう前に導電材料を空隙ＧＰに充填することができる。スリットＳＴ形成時、高アスペクト比かつ高選択比の高度なエッチング処理を必要としないので、このようにスリットＳＴの間口を確保することが容易となる。また、スリットＳＴの側壁が弓なりとなるボーイング形状を抑制しつつ、間口を確保することが容易となる。
［変形例１］
次に、実施形態の変形例１の半導体記憶装置について図８を用いて説明する。図８は、実施形態の変形例１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。変形例１の半導体記憶装置においては、突起部ＰＲＯａの形成手法が実施形態とは異なる。
図８（ａ）に示すように、周辺構造を覆う層間絶縁層ＩＤＬ上にポリシリコン等の導電層ＤＳＣａを形成する。このとき、導電層ＤＳＣａの層厚を、後に形成される突起部ＰＲＯａを含まない厚さとする。つまり、導電層ＤＳＣａは、実施形態の導電層ＤＳＣ（図２（ａ）参照）よりも薄く形成される。
図８（ｂ）に示すように、導電層ＤＳＣａ上に犠牲層ＳＣＮａを形成する。犠牲層ＳＣＮａは、後にソース線の一部を構成する導電層のポリシリコン等と置き換え可能な絶縁層であって、例えばＳｉＮ等から構成される。
図８（ｃ）に示すように、犠牲層ＳＣＮａに貫通孔ＴＨを形成する。貫通孔ＴＨは、例えば、犠牲層ＳＣＮａ上にホールを有するレジストパターン（不図示）を形成し、レジストパターンをマスクに犠牲層ＳＣＮａをエッチングすることにより形成することができる。
図８（ｄ）に示すように、犠牲層ＳＣＮａの貫通孔ＴＨに、導電層ＤＳＣａと同種の導電材料を充填することにより、犠牲層ＳＣＮａ中に突起部ＰＲＯａが形成される。
［変形例２］
次に、実施形態の変形例２の半導体記憶装置について図９を用いて説明する。図９は、実施形態の変形例２にかかる半導体記憶装置が有する突起部ＰＲＯｂ，ＰＲＯｃを示す半導体基板ＳＵＢに沿う方向の断面図である。変形例２の半導体記憶装置においては、突起部ＰＲＯｂ，ＰＲＯｃの形状が実施形態とは異なる。
図９（ａ）に示すように、突起部ＰＲＯｂは上面視で、３つの頂点が、それぞれメモリホールＭＨに重なる三角形状を有する。この場合であっても、突起部ＰＲＯｂとメモリホールＭＨとは完全には重なっておらず、後にメモリホールＭＨ内に形成されるチャネルは、ソース線となる導電層と導通を取ることができる。
図９（ｂ）に示すように、突起部ＰＲＯｃは上面視で、４つの頂点が、それぞれメモリホールＭＨに重なるひし形の形状を有する。この場合であっても、突起部ＰＲＯｃとメモリホールＭＨとは完全には重なっておらず、後にメモリホールＭＨ内に形成されるチャネルは、ソース線となる導電層と導通を取ることができる。
以上のように、メモリホールと完全に重なっていなければ、突起部は如何なる形状、配置を取ることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、ＢＳＬ，ＤＳＣ，ＳＧＰ…導電層、ＣＨ…チャネル、Ｍ…メモリ層、ＭＨ…メモリホール、ＯＮ，ＯＷ…積層体、ＰＲＯ，ＰＲＯａ，ＰＲＯｂ，ＰＲＯｃ…突起部、ＳＴ…スリット、ＳＵＢ…半導体基板、Ｔｒ…トランジスタ。

Claims (5)

  1. 基板と、
    前記基板の上方に配置される第１の導電層と、
    前記第１の導電層上に配置され、絶縁層と第２の導電層とが交互に複数積層された積層体と、
    前記積層体の積層方向に延び、前記積層体を貫通して前記第１の導電層中に突出するピラー状のチャネルと、
    前記チャネルの側面を覆うメモリ層と、を備え、
    前記第１の導電層中に突出する前記チャネルの底面および前記チャネルの側面は前記第１の導電層と接しており、
    前記第１の導電層は、
    上層と、
    前記上層を貫く突起部を有する下層と、を備える、
    半導体記憶装置。
  2. 前記チャネルの底面と前記突起部の上面とは、上面視において少なくとも完全には重なり合わないように配置される、
    請求項１に記載の半導体記憶装置。
  3. 前記積層体の積層方向に延び、前記積層体を貫通して前記第１の導電層に達するスリットを備え、
    前記スリットの底面の幅方向の寸法は、前記突起部の高さの寸法より大きい、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記基板上に配置されるトランジスタを備え、
    前記第１の導電層は前記トランジスタの上方に配置される、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
  5. 第１の導電層が形成された基板を準備するステップと、
    前記第１の導電層上に、前記第１の導電層と同じ材料からなる突起部が貫通した第１の犠牲層を形成するステップと、
    前記第１の犠牲層上に、絶縁層と第２の犠牲層とが交互に複数積層された積層体を形成するステップと、
    側面および底面がメモリ層で覆われ、前記積層体を貫通するピラー状のチャネルを、前記第１の犠牲層中に突出するよう形成するステップと、
    前記積層体を前記突起部で支持しつつ前記第１の犠牲層を除去し、前記第１の導電層と前記積層体との間に空隙を生じさせ、生じた前記空隙に突出する前記チャネルの前記メモリ層を除去して前記チャネルの底面と側面とを露出させるステップと、
    前記空隙を第３の導電層で充填するステップと、を含む、
    半導体記憶装置の製造方法。
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