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TW202213793A - 半導體裝置、其製造方法及半導體記憶裝置 - Google Patents

半導體裝置、其製造方法及半導體記憶裝置 Download PDF

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TW202213793A TW110130316A TW110130316A TW202213793A TW 202213793 A TW202213793 A TW 202213793A TW 110130316 A TW110130316 A TW 110130316A TW 110130316 A TW110130316 A TW 110130316A TW 202213793 A TW202213793 A TW 202213793A
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Abstract

本發明之實施形態提供一種具有高信賴性之半導體裝置、其製造方法及半導體記憶裝置。 實施形態之半導體裝置具備：半導體基板，其包含第1區域及第2區域；第1絕緣體層；第1閘極電極，其具有含有雜質之第1半導體層、含有鈦之第1導電體層、含有氮與鈦或鎢之第2導電體層、及含有鎢之第3導電體層；第2絕緣體層，其設置於第3導電體層之上，含有氧與矽；第3絕緣體層，其設置於第2絕緣體層之上，含有氮與矽；第1接觸部，其設置於第1區域之上；第2接觸部，其設置於第2區域之上；及第3接觸部，其設置於第1閘極電極之第3導電體層之上，貫通第2絕緣體層與第3絕緣體層。

Description

半導體裝置、其製造方法及半導體記憶裝置
本發明之實施形態係關於一種半導體裝置、其製造方法及半導體記憶裝置。
近年來，已知一種具備包含場效電晶體之周邊電路、及記憶胞陣列之半導體記憶裝置。
本發明之實施形態提供一種具有高信賴性之半導體裝置、其製造方法及半導體記憶裝置。
實施形態之半導體裝置具備：半導體基板，其包含分別包含第1型雜質之第1區域及第2區域；第1絕緣體層，其設置於半導體基板之第1區域與第2區域之間之區域之上；第1閘極電極，其具有設置於第1絕緣體層之上含有雜質之第1半導體層、設置於第1半導體層之上含有鈦之第1導電體層、設置於第1導電體層之上含有氮與鈦或鎢之第2導電體層、及設置於第2導電體層之上含有鎢之第3導電體層；第2絕緣體層，其設置於第3導電體層之上，含有氧與矽；第3絕緣體層，其設置於第2絕緣體層之上，含有氮與矽；第1接觸部，其設置於第1區域之上；第2接觸部，其設置於第2區域之上；及第3接觸部，其設置於第1閘極電極之第3導電體層之上，貫通第2絕緣體層與第3絕緣體層。
以下，對於實施形態參照圖式進行說明。圖式所記載之各構成要素之厚度與平面尺寸之關係、各構成要素之厚度之比率等有與實物不同之情形。又，於實施形態中，對於實質上相同之構成要素賦予相同之符號且適當省略說明。
(第1實施形態) 以下對於本實施形態之半導體裝置之構造例進行說明。圖1係顯示半導體裝置之構造例之剖面示意圖，顯示X軸、與X軸大致垂直地交叉之Y軸、及與X軸及Y軸各者大致垂直地交叉之Z軸，且顯示X-Z剖面之一部分。
圖1所示之半導體裝置具備場效電晶體TrN、及場效電晶體TrP。圖1為了便於理解而將場效電晶體TrN及場效電晶體TrP相鄰地圖示，但並不限定於此。例如，亦可為場效電晶體TrN及場效電晶體TrP相互分開地配置，且於其間設置其他電晶體等。
有時將形成有場效電晶體TrN之區域、形成有場效電晶體TrP之區域分別表述為TrN形成區域、TrP形成區域。
場效電晶體TrN及場效電晶體TrP係以高速動作為目的之超低耐壓電晶體，例如可適用於能夠進行低電壓驅動及高速動作之邏輯電路。並不限定於此，場效電晶體TrN之例亦可更包含能夠進行高電壓驅動之超高耐壓電晶體、或具有較超高耐壓電晶體低之耐壓之高耐壓電晶體等。於本實施形態中，作為一例，對於場效電晶體TrN及場效電晶體TrP係超低耐壓電晶體之例進行說明。
場效電晶體TrP設置於N型井區域NW。場效電晶體TrN設置於P型井區域PW。N型井區域NW及P型井區域PW係由元件分離區域STI電性分離。元件分離區域STI含有氧與矽。元件分離區域STI例如含有氧化矽。N型井區域NW、P型井區域PW、及元件分離區域STI，面向半導體基板10之表面地設置。
場效電晶體TrP包含：p型雜質擴散區域PP1、p型雜質擴散區域PP2、絕緣體層2a、閘極電極3a、絕緣體層4a、絕緣體層5a、絕緣體層6a、及絕緣體層7a。
場效電晶體TrN包含：n型雜質擴散區域NP1、n型雜質擴散區域NP2、絕緣體層2b、閘極電極3b、絕緣體層4b、絕緣體層5b、絕緣體層6b、及絕緣體層7b。
圖1所示之半導體裝置更包含接觸插塞CS、及接觸插塞C0。接觸插塞CS係與場效電晶體TrP、場效電晶體TrN之源極或汲極連接之導電體層。接觸插塞C0係與場效電晶體TrP、場效電晶體TrN之閘極電極連接之導電體層。p型雜質擴散區域PP1及p型雜質擴散區域PP2以及n型雜質擴散區域NP1及n型雜質擴散區域NP2各者，經由設置於其等之上之接觸插塞CS電性連接於不同之導電體層。閘極電極3a、閘極電極3b各者經由設置於其等之上之接觸插塞C0電性連接於不同之導電體層。
p型雜質擴散區域PP1及p型雜質擴散區域PP2形成於N型井區域NW之上表面(表面附近)，例如含有經摻雜之硼(B)。p型雜質擴散區域PP1與p型雜質擴散區域PP2於X軸方向分開地配置。
p型雜質擴散區域PP1及p型雜質擴散區域PP2作為場效電晶體TrP之源極(源極擴散層)及汲極(汲極擴散層)發揮功能。
n型雜質擴散區域NP1及n型雜質擴散區域NP2形成於P型井區域PW之上表面(表面附近)，例如含有經摻雜之磷(P)。n型雜質擴散區域NP1與n型雜質擴散區域NP2於X軸方向上分開地配置。
n型雜質擴散區域NP1及n型雜質擴散區域NP2作為場效電晶體TrN之源極(源極擴散層)及汲極(汲極擴散層)發揮功能。
絕緣體層2a設置於p型雜質擴散區域PP1與p型雜質擴散區域PP2之間之N型井區域NW之上，作為場效電晶體TrP之閘極絕緣膜發揮功能。
絕緣體層2b設置於n型雜質擴散區域NP1與n型雜質擴散區域NP2之間之N型井區域NW之上，作為場效電晶體TrN之閘極絕緣膜發揮功能。
絕緣體層2a及絕緣體層2b含有絕緣材料。絕緣材料含有矽、及氧或氮。絕緣材料之例包含氧化矽、氮化矽等。
閘極電極3a設置於絕緣體層2a之上。閘極電極3a包含：半導體層31a、導電體層32a、導電體層33a、及導電體層34a。
閘極電極3b設置於絕緣體層2b之上。閘極電極3b包含：半導體層31b、導電體層32b、導電體層33b、及導電體層34b。
半導體層31a、半導體層31b分別設置於絕緣體層2a、絕緣體層2b之上。半導體層31a之例包含摻雜硼(B)等雜質之多晶矽層。半導體層31b之例包含摻雜磷(P)等雜質之多晶矽層。藉由在半導體層31a及半導體層31b中含有硼或磷等雜質，而可調整場效電晶體TrP、場效電晶體TrN之臨限值電壓。
導電體層32a、導電體層32b分別設置於半導體層31a、半導體層31b之上。導電體層32a及導電體層32b例如含有鈦(Ti)。
導電體層33a、導電體層33b分別設置於導電體層32a、導電體層32b之上。導電體層33a及導電體層33b含有氮與鈦或鎢。導電體層33a及導電體層33b例如含有氮化鈦(TiN)或氮化鎢(WN)。
導電體層34a、導電體層34b分別設置於導電體層33a、導電體層33b之上。導電體層34a及導電體層34b例如含有鎢(W)。
絕緣體層4a、絕緣體層4b分別設置於導電體層34a、導電體層34b之上。絕緣體層4a及絕緣體層4b含有氧與矽。絕緣體層4a及絕緣體層4b例如含有氧化矽。
絕緣體層4a及絕緣體層4b例如係藉由在350℃以下之溫度下使含有矽之原料氧化而形成之氧化矽膜。亦將藉由上述氧化而形成之氧化膜稱為低溫氧化膜(LTO膜)。作為LTO膜之氧化矽膜因可抑制導電體膜34之異常氧化，故為較佳。再者，自然氧化膜不包含於LTO膜。
絕緣體層4a、絕緣體層4b較佳為分別較絕緣體層5a、絕緣體層5b薄。絕緣體層4a及絕緣體層4b各者之厚度為5 nm以下。藉由減薄絕緣體層4a，而可抑制閘極電極3a與接觸插塞C0之連接電阻之增加。藉由減薄絕緣體層4b，而可抑制閘極電極3b與接觸插塞C0之連接電阻之增加。
絕緣體層5a、絕緣體層5b分別設置於絕緣體層4a、絕緣體層4b之上。絕緣體層5a及絕緣體層5b含有氮與矽。絕緣體層5a及絕緣體層5b例如含有氮化矽。絕緣體層5a及絕緣體層5b例如作為形成接觸插塞C0時之蝕刻阻擋層發揮功能。接觸插塞C0之一者，設置於導電體層34a之上且貫通絕緣體層4a及絕緣體層5a。接觸插塞C0之又一者，設置於導電體層34b之上且貫通絕緣體層4b及絕緣體層5b。
絕緣體層6a設置於絕緣體層2a、閘極電極3a、絕緣體層4a、及絕緣體層5a之積層之側面。絕緣體層6b設置於絕緣體層2b、閘極電極3b、絕緣體層4b、及絕緣體層5b之積層之側面。絕緣體層6a及絕緣體層6b例如含有氧與矽。絕緣體層6a及絕緣體層6b例如含有氧化矽。絕緣體層6a、絕緣體層6b作為場效電晶體TrP、場效電晶體TrN之側壁分別發揮功能。
絕緣體層7a設置於絕緣體層6a之上。絕緣體層7b設置於絕緣體層6b之上。絕緣體層7a及絕緣體層7b含有氮與矽。絕緣體層7a及絕緣體層7b含有氮化矽。絕緣體層7a、絕緣體層7b作為場效電晶體TrP、場效電晶體TrN之側壁分別發揮功能。
接著，適當參照圖2對於圖1所示之半導體裝置之與場效電晶體之閘極電極之形成相關之一系列製造工序之一例進行說明。圖2係用於說明半導體裝置之製造方法例之流程圖。圖3～圖10各者係顯示半導體裝置之製造中途之剖面構造之一例之圖，顯示與圖1同樣之剖面。
又，例如在絕緣體膜4遍及TrP形成區域、TrN形成區域之全部而設置之情形下，有時將TrP形成區域、TrN形成區域內之絕緣體膜4分別稱為絕緣體層4a、絕緣體層4b。換言之，在對於絕緣體層4a、絕緣體層4b之全部進行表述之情形下，使用如「絕緣體膜4」般共通之參考符號。如此之記載方法遍及本說明書整體，亦可使用於其他參考符號。
首先，如圖3所示般，於半導體基板10之上形成絕緣體膜2(步驟S1)。
接著，如圖4所示般，於絕緣體膜2之上形成半導體膜31(步驟S2)。半導體膜31例如可藉由堆積非摻雜之多晶矽而形成。
接著，如圖5所示般，形成元件分離區域STI(步驟S3)。具體而言，形成元件分離區域STI之區域，例如藉由微影工序及蝕刻而去除，於被去除之區域，埋入絕緣材料。本工序中之蝕刻例如係RIE(Reactive Ion Etching，反應離子蝕刻)。元件分離區域STI以將截至目前已形成之層分離成TrP形成區域、TrN形成區域之方式形成。
接著，如圖6所示般，形成半導體層31a、半導體層31b(步驟S4)。具體而言，半導體層31a藉由在TrN形成區域由遮罩覆蓋之狀態下藉由離子注入而於半導體膜31之一部分摻雜硼而形成。半導體層31b藉由在TrP形成區域由遮罩覆蓋之狀態下藉由離子注入而於半導體膜31之另外一部分摻雜磷而形成。
接著，如圖7所示般，形成導電體膜32、導電體膜33、及導電體膜34(步驟S5)。具體而言，導電體膜32形成於半導體層31a、半導體層31b、及元件分離區域STI之上，導電體膜33形成於導電體膜32之上，導電體膜34形成於導電體膜33之上。
接著，如圖8所示般，形成絕緣體膜4(步驟S6)。具體而言，絕緣體膜4形成於導電體膜34之上。絕緣體膜4例如藉由在350℃以下之溫度下使含有矽之原料氧化而形成。
接著，如圖9所示般，形成絕緣體膜5(步驟S7)。具體而言，絕緣體膜5形成於絕緣體膜4之上。絕緣體膜5例如藉由使用二氯矽烷(SiH 2Cl 2：DCS)之低壓電漿化學氣相成長法(LP-CVD)，在氨(NH 3)環境下堆積氮化矽而形成。
接著，如圖10所示般，形成閘極電極3a、閘極電極3b(步驟S8)。具體而言，元件分離區域STI之一部分與積層於較半導體基板10更上方之層中之元件分離區域STI之周邊之部分，藉由蝕刻被去除。積層於較半導體基板10更上方之層於TrP形成區域、TrN形成區域中被分離。該等加工之結果為，形成絕緣體層2a、絕緣體層2b、導電體層32a、導電體層32b、導電體層33a、導電體層33b、導電體層34a、導電體層34b、絕緣體層4a、絕緣體層4b、絕緣體層5a、及絕緣體層5b。本工序中之蝕刻例如係RIE，RIE可進行複數次。
接著，如圖1所示般，形成n型雜質擴散區域NP1、n型雜質擴散區域NP2、p型雜質擴散區域PP1、p型雜質擴散區域PP2、絕緣體層6a、絕緣體層6b、絕緣體層7a、絕緣體層7b、接觸插塞CS、及接觸插塞C0。
以上所說明之製造工序畢竟僅為一例，可於各製造工序之間插入其他處理，且製造工序之順序可在不產生問題之範圍內進行調換。
根據以上所說明之半導體裝置，可抑制場效電晶體之電氣特性之劣化，而可提供具有高信賴性之半導體裝置。
圖11係用於說明場效電晶體之電氣特性之劣化之圖。具有具備鈦層/金屬氮化物層/鎢層之積層構造之閘極電極之場效電晶體，如圖11所示般，於表示場效電晶體之次臨界特性之汲極電流(Id)-閘極電壓(Vg)曲線上產生鼓包(隆起)，而有臨限值電壓在面內大幅度波動之情形。進而，因隆起而在測定由窄通道效應所致之臨限值電壓之變化時，即便在具有相同之通道寬度之情形下亦有臨限值電壓大幅度波動之情形。
該等之臨限值電壓之偏差例如認為在半導體裝置之製造過程中產生之氫為原因之一。圖12及圖13係用於說明在半導體裝置之製造過程中之氫之舉動之示意圖。再者，圖12及圖13作為一例而圖示TrP區域之一部分，認為於TrN區域中亦顯示同樣之舉動。
絕緣體膜5如前述般，藉由利用使用二氯矽烷之LP-CVD，在氨環境下堆積氮化矽而形成。
假定在導電體層34之上直接形成絕緣體膜5時，如圖12所示般，飛至導電體層34之表面之氨分子(NH 3)，藉由導電體層34所含之鎢之觸媒作用而被分解而生成氫(H ＊)。所生成之H ＊被吸藏於導電體膜32及導電體膜33之至少一者之膜。
進而，絕緣體膜5於成膜過程中被加熱。藉由該加熱，如圖13所示般，所吸藏之氫朝半導體基板10移動。於半導體基板10之面向元件分離區域STI之區域，主要為了抑制元件間之洩漏電流而注入硼，特別是於N型井區域NW或P型井區域PW與元件分離區域STI之邊界，若所注入之硼被氫鈍化，則出現僅端部臨限值電壓為低之區域，而產生角電流。在角電流達到一定之電流時，於Id-Vg曲線上產生拐點。該拐點形成隆起。再者，硼之鈍化並不限定於上述邊界，亦有在半導體基板10之其他區域內產生之情形。
相對於此，於本實施形態之半導體裝置中，於導電體膜34與絕緣體膜5之間作為保護膜而形成絕緣體膜4。藉此，可保護導電體層34之表面而抑制因導電體層34所致之氨之分解反應，因此可抑制氫之生成。藉由抑制氫之生成，而可減少因絕緣體膜5之成膜時之加熱而朝半導體基板10移動之氫，因此可抑制隆起之產生。因此，可抑制場效電晶體之臨限值電壓之偏差。故可提供具有高信賴性之半導體裝置。
(第2實施形態) 第1實施形態之半導體裝置可適用於半導體記憶裝置。圖14係顯示半導體記憶裝置之構成例之方塊圖。半導體記憶裝置具備記憶體101、及記憶體控制器102。
記憶體101包含：記憶胞陣列110、指令暫存器111、位址暫存器112、定序器113、驅動器114、列解碼器115、及感測放大器116。
記憶胞陣列110包含複數個區塊BLK(BLK0～BLK(L-1)(L係2以上之自然數))。區塊BLK係非揮發地記憶資料之複數個記憶體電晶體MT之集合。
記憶胞陣列110經由複數個位元線BL連接於感測放大器116。記憶胞陣列110如後述般包含複數個字元線WL，並經由該等連接於列解碼器115。各記憶體電晶體MT(記憶胞)連接於複數個字元線WL之一者及複數個位元線BL之一者。
指令暫存器111保持自記憶體控制器102接收之指令信號CMD。指令信號CMD例如包含使定序器113執行讀出動作、寫入動作、及抹除動作之命令資料。
位址暫存器112保持自記憶體控制器102接收之位址信號ADD。位址信號ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於區塊BLK、字元線WL、及位元線BL之選擇。
定序器113控制記憶體101之動作。定序器113例如基於保持於指令暫存器111之指令信號CMD控制驅動器114、列解碼器115、及感測放大器116等，執行讀出動作、寫入動作、及抹除動作等之動作。
驅動器114產生在讀出動作、寫入動作、及抹除動作等中所使用之電壓。而且，驅動器114例如基於保持於位址暫存器112之頁位址PA，對與所選擇之字元線WL對應之信號線施加所產生之電壓。
列解碼器115基於保持於位址暫存器112之區塊位址BA，選擇所對應之記憶胞陣列110內之1個區塊BLK。然後，列解碼器115例如將施加於與所選擇之字元線WL對應之信號線之電壓，向所選擇之區塊BLK內之所選擇之字元線WL傳送。
感測放大器116於寫入動作中，根據自記憶體控制器102接收到之寫入資料DAT，對各位元線BL施加所期望之電壓。又，感測放大器116於讀出動作中，基於位元線BL之電壓判定記憶於記憶胞之資料，並將判定結果作為讀出資料DAT向記憶體控制器102傳送。
記憶體101與記憶體控制器102之間之通訊例如支持NAND介面規格。例如，記憶體101與記憶體控制器102之間之通訊使用指令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號WEn、讀出啟用信號REn、備妥/忙碌信號RBn、及輸入/輸出信號I/O。
指令鎖存啟用信號CLE表示記憶體101所接收到之輸入/輸出信號I/O係指令信號CMD。位址鎖存啟用信號ALE表示所接收到之信號I/O係位址信號ADD。寫入啟用信號WEn係對記憶體101命令輸入/輸出信號I/O之輸入之信號。讀出啟用信號REn係對記憶體101命令輸入/輸出信號I/O之輸出之信號。
備妥/忙碌信號RBn係將記憶體101係受理來自記憶體控制器102之命令之備妥狀態或者係不受理命令之忙碌狀態，通知給記憶體控制器102之信號。
輸入/輸出信號I/O例如係8位元寬度之信號，可包含指令信號CMD、位址信號ADD、寫入資料信號DAT等之信號。
以上所說明之記憶體101及記憶體控制器102可藉由該等之組合構成1個半導體記憶裝置。如此之半導體記憶裝置之例，例如包含如SD卡之記憶體卡、或固態硬碟(SSD)。
接著，對於記憶胞陣列110之電路構成例進行說明。圖15係顯示記憶胞陣列110之電路構成之電路圖。圖15例示區塊BLK0，但其他區塊BLK之構成亦相同。
區塊BLK包含複數個串單元SU。各串單元SU包含複數個NAND串NS。再者，圖15圖示3個串單元SU(SU0～SU2)，但串單元SU之數目並無特別限定。
各NAND串NS連接於複數個位元線BL(BL0～BL(N-1)(N為2以上之自然數))之一者。各NAND串NS包含：記憶體電晶體MT、虛設記憶體電晶體MTDD、虛設記憶體電晶體MTDS、選擇電晶體ST1、及選擇電晶體ST2。
記憶體電晶體MT包含控制閘極與電荷蓄積膜，非揮發地保持資料。圖15圖示複數個記憶體電晶體MT(MT00～MT159)，但記憶體電晶體MT之數目並無特別限定。
虛設記憶體電晶體MTDD、虛設記憶體電晶體MTDS分別包含控制閘極與電荷蓄積膜。虛設記憶體電晶體MTDD及虛設記憶體電晶體MTDS具有與記憶體電晶體MT之構造相同之構造，但不使用於資料之保持。
記憶體電晶體MT、虛設記憶體電晶體MTDD、虛設記憶體電晶體MTDS可分別係將絕緣膜用於電荷蓄積膜之MONOS型，亦可為將導電體層用於電荷蓄積膜之FG型。以下，於本實施形態中，以MONOS型為例進行說明。
選擇電晶體ST1使用於各種動作時之串單元SU之選擇。圖15圖示複數個選擇電晶體ST1(ST1a、ST1b)，但選擇電晶體ST1之數目並無特別限定。
選擇電晶體ST2使用於各種動作時之串單元SU之選擇。圖15圖示複數個選擇電晶體ST2(ST2a、ST2b)，但選擇電晶體ST2之數目並無特別限定。
於各NAND串NS中，選擇電晶體ST1之汲極連接於所對應之位元線BL。選擇電晶體ST1之源極連接於串聯地連接之記憶體電晶體MT之一端。串聯地連接之記憶體電晶體MT之另一端，連接於選擇電晶體ST2之汲極。
於同一區塊BLK中，選擇電晶體ST2之源極連接於源極線SL。各串單元SU之選擇電晶體ST1a之閘極連接於各自對應之選擇閘極線SGD。選擇電晶體ST1b之閘極連接於各自對應之選擇閘極線SGDT。記憶體電晶體MT之控制閘極連接於各自對應之字元線WL。虛設記憶體電晶體MTDD之控制閘極連接於各自對應之虛設字元線DD。虛設記憶體電晶體MTDS之控制閘極連接於各自對應之虛設字元線DS。選擇電晶體ST2a之閘極連接於所對應之選擇閘極線SGS。選擇電晶體ST2b之閘極連接於所對應之選擇閘極線SGSB。
分配有相同之行位址CA之複數個NAND串NS，於複數個區塊BLK間連接於相同之位元線BL。源極線SL於複數個區塊BLK間連接。
接著，對於半導體記憶裝置之剖面構造例進行說明。圖16係用於說明半導體記憶裝置之剖面構造例之剖面示意圖，圖示沿著半導體基板10之表面之X軸方向、沿著該表面與X軸大致垂直之Y軸方向、及與該表面大致垂直之Z軸方向。再者，圖16中，例示如下之構造，即：於記憶胞陣列110之下方具備：指令暫存器111、位址暫存器112、定序器113、驅動器114、列解碼器115、感測放大器116等周邊電路。
如圖16所示般，半導體記憶裝置具備：設置於半導體基板10之場效電晶體TrN及場效電晶體TrP、絕緣體層203、導電體層211、導電體層212、導電體層213、絕緣體層214、導電體層221、絕緣體層222、區塊絕緣膜231、電荷蓄積膜232、通道絕緣膜233、半導體層234、芯絕緣體層235、覆蓋層236、絕緣體層241、絕緣體層251、導電體層252、及導電體層261。再者，導電體層211、導電體層212、導電體層213、絕緣體層214、導電體層221、絕緣體層222、區塊絕緣膜231、電荷蓄積膜232、通道絕緣膜233、半導體層234、芯絕緣體層235、覆蓋層236、及絕緣體層241構成上述記憶胞陣列110。
場效電晶體TrN及場效電晶體TrP設置於記憶胞陣列110之下方。場效電晶體TrN係N通道型場效電晶體。場效電晶體TrP係P通道型場效電晶體。場效電晶體TrN及場效電晶體TrP分別具有圖1所示之半導體裝置之場效電晶體TrN及場效電晶體TrP。場效電晶體TrN及場效電晶體TrP分別構成上述周邊電路之任一者。圖16為了便於理解而將場效電晶體TrN及場效電晶體TrP相鄰地圖示，但並不限定於此。例如，亦可為場效電晶體TrN及場效電晶體TrP相互分開地配置，且於其間設置其他電晶體等。
接觸插塞CS連接場效電晶體TrP、場效電晶體TrN之源極或汲極與導電體層D0。接觸插塞C0連接場效電晶體TrP、場效電晶體TrN之閘極電極與導電體層D0。
絕緣體層203覆蓋場效電晶體TrP、場效電晶體TrN，將場效電晶體TrN與場效電晶體TrP之間、或接觸插塞C0與接觸插塞CS之間、導電體層D0之間等予以絕緣。絕緣體層203例如含有氧化矽。再者，場效電晶體TrN及場效電晶體TrP經由其他配線層或接觸插塞連接於記憶胞陣列110，但此處為了便於理解而省略該等之圖示。
導電體層211、導電體層212、及導電體層213構成源極線SL。導電體層211、導電體層212、及導電體層213各者例如係含有經摻雜之磷之多晶矽層。又，導電體層212設置於導電體層211與導電體層213之間，沿著X軸方向貫通區塊絕緣膜231、電荷蓄積膜232、及通道絕緣膜233並與半導體層234相接。再者，於本實施形態中，於構成記憶胞之通道之半導體層(半導體層234)之側面，形成與構成源極線SL之導電體層之間之電性連接，但亦可為其他構成，例如為如下之構成，即：於構成記憶胞之通道之半導體層之底面，與構成源極線SL之導電體層之間電性連接。
絕緣體層214設置於導電體層213之上。絕緣體層214例如含有氧化矽。
導電體層221及絕緣體層222交替地積層而構成積層體。複數個導電體層221分別構成：選擇閘極線SGSB0～SGSB4、選擇閘極線SGS0～SGS2、虛設字元線DS0～DS3、字元線WL00～WL159、虛設字元線DD0～DD3、選擇閘極線SGD0～SGD2、及選擇閘極線SGDT0～SGDT2。導電體層221含有金屬材料。絕緣體層222例如含有氧化矽。
區塊絕緣膜231、電荷蓄積膜232、通道絕緣膜233、半導體層234、及芯絕緣體層235構成記憶體柱。記憶體柱之各構成要素沿著Z軸方向延伸。1個記憶體柱對應於1個NAND串NS。
區塊絕緣膜231、通道絕緣膜233、及芯絕緣體層235例如含有氧化矽。電荷蓄積膜232例如含有氮化矽。半導體層234及覆蓋層236例如含有多晶矽。
更具體而言，形成貫通複數個導電體層221且對應於記憶體柱之孔。於孔之側面依次積層有區塊絕緣膜231、電荷蓄積膜232、及通道絕緣膜233。然後，以側面與通道絕緣膜233及導電體層212相接之方式形成半導體層234。
半導體層234具有：選擇電晶體ST1、選擇電晶體ST2、記憶體電晶體MT、虛設記憶體電晶體MTDS、虛設記憶體電晶體MTDD之通道形成區域。因此，半導體層234作為連接選擇電晶體ST1、選擇電晶體ST2、記憶體電晶體MT、虛設記憶體電晶體MTDS、虛設記憶體電晶體MTDD之電流路徑之信號線發揮功能。
芯絕緣體層235設置於半導體層234之內側。
覆蓋層236設置於半導體層234及芯絕緣體層235之上，且與通道絕緣膜233相接。
絕緣體層251設置於導電體層221與絕緣體層222之積層之上。絕緣體層251例如含有正矽酸四乙酯(TEOS)。導電體層252構成接觸插塞。導電體層261經由導電體層252與覆蓋層236相接。導電體層261構成位元線BL。導電體層252及導電體層261含有金屬材料。
記憶體柱與構成各字元線WL之導電體層221之交點作為記憶體電晶體MT發揮功能。記憶體柱與構成各虛設字元線DD之導電體層221之交點作為虛設記憶體電晶體MTDD發揮功能。記憶體柱與構成各虛設字元線DS之導電體層221之交點，作為虛設記憶體電晶體MTDS發揮功能。記憶體柱與構成各選擇閘極線SGD之導電體層221之交點，作為選擇電晶體ST1a發揮功能。記憶體柱與構成各選擇閘極線SGDT之導電體層221之交點，作為選擇電晶體ST1b發揮功能。記憶體柱與構成各選擇閘極線SGS之導電體層221之交點作為選擇電晶體ST2a發揮功能。記憶體柱與構成各選擇閘極線SGSB之導電體層221之交點作為選擇電晶體ST2b發揮功能。
再者，半導體記憶裝置之構造並不限定於圖16所示之構造。圖17係用於說明半導體記憶裝置之又一剖面構造例之剖面示意圖，圖示沿著半導體基板10之表面之X軸方向、沿著該表面與X軸大致垂直之Y軸方向、及與該表面大致垂直之Z軸方向。再者，於圖17中，例示具備與記憶胞陣列110並置之周邊電路之構造，且圖示記憶胞陣列之一部分之區域及周邊電路之一部分之區域。
如圖17所示般，半導體記憶裝置具備：設置於半導體基板10之場效電晶體TrP及場效電晶體TrN、絕緣體層203、絕緣體層214、導電體層221、絕緣體層222、區塊絕緣膜231、電荷蓄積膜232、通道絕緣膜233、半導體層234、芯絕緣體層235、覆蓋層236、絕緣體層241、絕緣體層242、導電體層252、及導電體層261。再者，對於與圖16所示之半導體記憶裝置之構成要素共通之部分，省略說明。
於圖17所示之半導體記憶裝置中，半導體層234貫通區塊絕緣膜231、電荷蓄積膜232、及通道絕緣膜233並與半導體基板10相接。半導體層234經由半導體基板10連接於未圖示之源極線SL。
如以上所述般，本實施形態之半導體記憶裝置藉由將第1實施形態之半導體裝置應用於周邊電路，而可提供具有高信賴性之半導體記憶裝置。
對於本發明之若干個實施形態進行了說明，但所述實施形態作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態可利用其他各種形態實施，在不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
2:絕緣體膜 2a:絕緣體層 2b:絕緣體層 3a:閘極電極 3b:閘極電極 4:絕緣體膜 4a:絕緣體層 4b:絕緣體層 5:絕緣體膜 5a:絕緣體層 5b:絕緣體層 6a:絕緣體層 6b:絕緣體層 7a:絕緣體層 7b:絕緣體層 10:半導體基板 31:半導體膜 31a:半導體層 31b:半導體層 32:導電體膜 32a:導電體層 32b:導電體層 33:導電體膜 33a:導電體層 33b:導電體層 34:導電體膜 34a:導電體層 34b:導電體層 101:記憶體 102:記憶體控制器 110:記憶胞陣列 111:指令暫存器 112:位址暫存器 113:定序器 114:驅動器 115:列解碼器 116:感測放大器 203:絕緣體層 211:導電體層 212:導電體層 213:導電體層 214:絕緣體層 221:導電體層 222:絕緣體層 231:區塊絕緣膜 232:電荷蓄積膜 233:通道絕緣膜 234:半導體層 235:芯絕緣體層 236:覆蓋層 241:絕緣體層 251:絕緣體層 252:導電體層 261:導電體層 ALE:位址鎖存啟用信號 ADD:位址信號 BA:區塊位址 BL:位元線 BL0~BL(N-1):位元線 BLK0:區塊 C0:接觸插塞 CA:行位址 CLE:指令鎖存啟用信號 CMD:指令信號 CS:接觸插塞 D0:導電體層 DAT:寫入資料/讀出資料/寫入資料信號 DD0~DD3:虛設字元線 DS0~DS3:虛設字元線 I/O:輸入/輸出信號 MT00~MT159:記憶體電晶體 MTDD0~MTDD3:虛設記憶體電晶體 MTDS0~MTDS3:虛設記憶體電晶體 NP1:n型雜質擴散區域 NP2:n型雜質擴散區域 NS:NAND串 NW:N型井區域 PA:頁位址 PP1:p型雜質擴散區域 PP2:p型雜質擴散區域 PW:P型井區域 RBn:備妥/忙碌信號 REn:讀出啟用信號 S1~S8:步驟 SGD0~SGD2:選擇閘極線 SGDT0~SGDT2:選擇閘極線 SGS0~SGS2:選擇閘極線 SGSB0~SGSB4:選擇閘極線 SL:源極線 ST1a:選擇電晶體 ST1b:選擇電晶體 ST2a:選擇電晶體 ST2b:選擇電晶體 STI:元件分離區域 SU0~SU2:串單元 TrN:場效電晶體 TrP:場效電晶體 WL00~WL159:字元線 WEn:寫入啟用信號 WL:字元線 X:軸 Y:軸 Z:軸
圖1係顯示半導體裝置之構造例之剖面示意圖。 圖2係用於說明半導體裝置之製造方法例之流程圖。 圖3～圖10係顯示半導體裝置之製造中途之剖面構造之一例之圖。 圖11係用於說明場效電晶體之電氣特性之劣化之圖。 圖12係用於說明在半導體裝置之製造過程中之氫之舉動之示意圖。 圖13係用於說明在半導體裝置之製造過程中之氫之舉動之示意圖。 圖14係顯示半導體記憶裝置之構成例之方塊圖。 圖15係顯示記憶胞陣列之電路構成之電路圖。 圖16係用於說明半導體記憶裝置之剖面構造例之剖面示意圖。 圖17係用於說明半導體記憶裝置之又一剖面構造例之剖面示意圖。
2a:絕緣體層
2b:絕緣體層
3a:閘極電極
3b:閘極電極
4a:絕緣體層
4b:絕緣體層
5a:絕緣體層
5b:絕緣體層
6a:絕緣體層
6b:絕緣體層
7a:絕緣體層
7b:絕緣體層
10:半導體基板
31a:半導體層
31b:半導體層
32a:導電體層
32b:導電體層
33a:導電體層
33b:導電體層
34a:導電體層
34b:導電體層
C0:接觸插塞
CS:接觸插塞
NP1:n型雜質擴散區域
NP2:n型雜質擴散區域
NW:N型井區域
PP1:p型雜質擴散區域
PP2:p型雜質擴散區域
PW:P型井區域
STI:元件分離區域
TrN:場效電晶體
TrP:場效電晶體
X:軸
Y:軸
Z:軸

Claims (15)

  1. 一種半導體裝置，其具備：半導體基板，其包含分別包含第1型雜質之第1區域及第2區域； 第1絕緣體層，其設置於前述半導體基板之前述第1區域與前述第2區域之間之區域之上； 第1閘極電極，其具有設置於前述第1絕緣體層之上含有雜質之第1半導體層、設置於前述第1半導體層之上含有鈦之第1導電體層、設置於前述第1導電體層之上含有氮與鈦或鎢之第2導電體層、及設置於前述第2導電體層之上含有鎢之第3導電體層； 第2絕緣體層，其設置於前述第3導電體層之上，含有氧與矽； 第3絕緣體層，其設置於前述第2絕緣體層之上，含有氮與矽； 第1接觸部，其設置於前述第1區域之上； 第2接觸部，其設置於前述第2區域之上；及 第3接觸部，其設置於前述第1閘極電極之前述第3導電體層之上，貫通前述第2絕緣體層與前述第3絕緣體層。
  2. 如請求項1之半導體裝置，其中前述第2絕緣體層較前述第3絕緣體層薄。
  3. 如請求項1或2之半導體裝置，其中前述第2絕緣體層抑制前述第3導電體層之氧化。
  4. 如請求項1或2之半導體裝置，其中前述第1半導體層含有摻雜前述第1型雜質之多晶矽。
  5. 如請求項1或2之半導體裝置，其中前述半導體基板包含含有第2型雜質之第3區域及第4區域，且前述半導體裝置具備： 第4絕緣體層，其設置於前述半導體基板中之前述第3區域與前述第4區域之間之區域之上； 第2閘極電極，其具有設置於前述第4絕緣體層之上含有第2雜質之第2半導體層、設置於前述第2半導體層之上含有鈦之第4導電體層、設置於前述第4導電體層之上含有氮與鈦或鎢之第5導電體層、及設置於前述第5導電體層之上含有鎢之第6導電體層； 第5絕緣體層，其設置於前述第6導電體層之上，含有氧與矽； 第6絕緣體層，其設置於前述第5絕緣體層之上，含有氮與矽； 第4接觸部，其設置於前述第3區域之上； 第5接觸部，其設置於前述第4區域之上；及 第6接觸部，其設置於前述第2閘極電極之前述第6導電體層之上，貫通前述第5絕緣體層與前述第6絕緣體層。
  6. 如請求項5之半導體裝置，其中前述第5絕緣體層較前述第6絕緣體層薄。
  7. 如請求項5之半導體裝置，其中前述第5之絕緣體層抑制前述第6導電體層之氧化。
  8. 如請求項5之半導體裝置，其中前述第2半導體層含有摻雜前述第2型雜質之多晶矽。
  9. 一種半導體裝置之製造方法，其具備如下之步驟： 於半導體基板之上形成第1絕緣體膜； 於前述第1絕緣體膜之上形成半導體膜； 對前述半導體膜之一部分注入雜質； 於前述半導體膜之上形成含有鈦之第1導電體膜； 於前述第1導電體膜之上形成含有氮與鈦或鎢之第2導電體膜； 於前述第2導電體膜之上形成含有鎢之第3導電體膜； 於前述第3導電體膜之上形成含有氧與矽之第2絕緣體膜； 於前述第2絕緣體膜之上形成含有氮與矽之第3絕緣體膜； 藉由對前述第1至第3絕緣體膜、前述半導體膜、及前述第1至第3導電體膜予以加工，而形成第1絕緣體層、第1閘極電極、第2絕緣體層、及第3絕緣體層，前述第1閘極電極具有含有前述雜質之第1半導體層、第1導電體層、第2導電體層、及第3導電體層； 藉由對前述半導體基板注入第1型雜質，而形成將前述半導體基板之前述第1絕緣體層之下之區域夾於其間之第1區域及第2區域；及 於前述第1區域上形成第1接觸部，於前述第2區域上形成第2接觸部，於前述第1閘極電極之前述第3導電體層上形成貫通前述第2絕緣體層與前述第3絕緣體層之第3接觸部。
  10. 如請求項9之半導體裝置之製造方法，其更具備如下之步驟： 在形成前述第1導電體膜之前，對前述半導體膜之另外一部分注入第2雜質； 藉由對前述第1至第3絕緣體膜、前述半導體膜、及前述第1至第3導電體膜予以加工，而形成前述第1絕緣體層、前述第1閘極電極、前述第2絕緣體層、及前述第3絕緣體層，且更形成第4絕緣體層、第2閘極電極、第5絕緣體層、及第6絕緣體層，前述第2閘極電極具有含有前述第2雜質之第2半導體層、第4導電體層、第5導電體層、及第6導電體層； 藉由對前述半導體基板注入第2型雜質，而形成將前述半導體基板之前述第4絕緣體層之下之區域夾於其間之第3區域及第4區域；及 形成前述第1至第3接觸部，且於前述第3區域上形成第4接觸部，於前述第4區域上形成第5接觸部，於前述第2閘極電極之前述第6導電體層上形成貫通前述第5絕緣體層與前述第6絕緣體層之第6接觸部。
  11. 如請求項9或10之半導體裝置之製造方法，其中前述第2絕緣體膜較前述第3絕緣體膜薄。
  12. 如請求項9或10之半導體裝置之製造方法，其中前述半導體膜含有多晶矽。
  13. 如請求項9或10之半導體裝置之製造方法，其中前述第2絕緣體膜藉由在350℃以下之溫度下使含有矽之原料氧化而形成。
  14. 如請求項9或10之半導體裝置之製造方法，其中前述第3絕緣體膜藉由利用使用二氯矽烷之低溫電漿化學氣相成長法，在氨環境下堆積氮化矽而形成。
  15. 一種半導體記憶裝置，其具備：記憶胞陣列，及 包含請求項1至8中任一項之半導體裝置之周邊電路。
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