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JP2013102133A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。
近年、トランジスタの活性層の材料として、半導体特性を示す金属酸化物（以下、酸化物半導体材料ともいう）に注目が集まっている。活性層の材料として酸化物半導体材料を適用したトランジスタは、活性層の材料としてアモルファスシリコンを適用したトランジスタと同様のプロセスで製造でき、且つそれよりも移動度が高い。そのため、活性層の材料として酸化物半導体材料を適用したトランジスタは、活性層の材料としてアモルファスシリコンを適用したトランジスタを代替又は凌駕するトランジスタとして期待されている。例えば、アクティブマトリクス型の表示装置の各画素に配設されるトランジスタとして適用することが期待されている。
さらに、酸化物半導体材料によって活性層が構成されているトランジスタは、オフ電流値が低いという特性を有する。これにより、当該トランジスタがオフ状態となることによって浮遊状態となるノードの電位（当該ノードに保持される電荷量）を長期間に渡って保持することが可能である。そのため、当該トランジスタを活用して半導体記憶装置を構成することが期待されている。例えば、特許文献１では、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルを構成するトランジスタとして当該トランジスタを適用したＤＲＡＭが開示されている。
また、酸化物半導体材料によって活性層が構成されているトランジスタは、各種薄膜の成膜及び加工を組み合わせて行うことによって形成される。よって、当該トランジスタは、他の半導体素子が存在する領域と重畳する領域に形成することができる。例えば、特許文献２では、積層配置されている２種のトランジスタ（半導体基板によって活性層が構成されているトランジスタ（下部のトランジスタ）と酸化物半導体材料によって活性層が構成されているトランジスタ（上部のトランジスタ））を有する半導体装置が開示されている。
特開２０１１−１０９０８４号公報 特開２０１１−１１９６７２号公報
ＤＲＡＭは、それぞれにおいてデータに応じた電荷量を保持する複数のメモリセルが配設されているメモリセルアレイと、メモリセルに対するデータの書き込み、読み出し、及びリフレッシュなどを行う周辺回路とを有する。
具体的には、メモリセルは、トランジスタと、キャパシタとを有する。そして、当該トランジスタがオフ状態となることによってキャパシタの一方の電極が電気的に接続するノードの電位を浮遊状態とする。これにより、当該ノード（キャパシタの一方の電極）において所望のデータ（電荷量）を保持する。
また、周辺回路は、当該トランジスタによって当該キャパシタの一方の電極との電気的な接続が制御される信号線（ビット線）の電位を制御する。そして、当該トランジスタをオン状態とすることで当該メモリセルに所望のデータを書き込む。また、周辺回路は、当該ビット線の電位の値を予め所定の値とした後に当該トランジスタをオン状態とする。これにより、当該ビット線の電位が当該データに応じて変動する。そして、当該ビット線の電位を検出することで当該メモリセルに保持されていたデータを読み出す。また、周辺回路は、所望のリフレッシュレートで当該メモリセルに電荷を補充する（リフレッシュ）。
ここで、当該メモリセルを構成するトランジスタとして酸化物半導体材料によって活性層が構成されているトランジスタを適用する場合、リフレッシュレートの低減を図ることが可能である。さらには、メモリセルアレイと周辺回路を積層配置することでＤＲＡＭの高集積化を図ることが可能である。具体的には、単結晶シリコン基板を用いて周辺回路を構成し、さらに、当該単結晶シリコン基板上に成膜される酸化物半導体材料を用いてメモリセルアレイを構成する。これにより、メモリセルアレイと周辺回路が同一平面上に配置される場合と比較して、ＤＲＡＭの高集積化を図ることが可能となる。
ただし、メモリセルアレイと周辺回路を積層配置する場合、メモリセルアレイと周辺回路の間に放射ノイズが生じる蓋然性が高くなる。これにより、ＤＲＡＭにおけるデータの読み出し動作時に放射ノイズによって誤動作を起こす蓋然性が高くなる。上述したように当該動作は、ビット線の電位の変動を検出することによって行われるからである。
上述の点に鑑み、本発明の一態様は、半導体記憶装置において誤動作が生じる蓋然性を低減することを目的の一とする。
上述した目的は、メモリセルアレイと周辺回路の間に遮蔽層を配置することによって達成することが可能である。
例えば、本発明の一態様は、複数のメモリセルを含むメモリセルアレイと、メモリセルに保持されているデータの判別を行う読み出し回路を含む周辺回路と、メモリセルアレイと周辺回路の間に配置され、且つ電位が一定に保持されている遮蔽層と、を有し、メモリセルは、データに応じた電荷量を保持し、読み出し回路は、メモリセルに保持されている電荷量に応じて電位が変動する信号線の電位を検出することでデータを判別する半導体記憶装置である。
また、半導体基板を用いて構成されている半導体素子を含む周辺回路と、周辺回路上に配置され、且つ導電性材料を用いて構成されている遮蔽層と、遮蔽層上に配置され、且つ酸化物半導体材料を用いて構成されている半導体素子を含むメモリセルアレイと、を有し、メモリセルアレイは、データに応じた電荷量を保持するメモリセルを有し、周辺回路は、メモリセルに保持されている電荷量に応じて電位が変動する信号線の電位を検出することでデータを判別する読み出し回路を有する半導体記憶装置も本発明の一態様である。
本発明の一態様の半導体記憶装置は、メモリセルアレイと周辺回路の間に遮蔽層を有する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。
半導体記憶装置の構成例を示す図。 （Ａ）周辺回路の構成例を示す図、（Ｂ）周辺回路とメモリセルアレイの接続の一態様を示す模式図。 （Ａ）〜（Ｄ）半導体記憶装置の構造例及びその作製工程を説明するための断面模式図。 （Ａ）〜（Ｃ）半導体記憶装置の構造例及びその作製工程を説明するための断面模式図。 （Ａ）、（Ｂ）半導体記憶装置の構造例及びその作製工程を説明するための断面模式図。 （Ａ）、（Ｂ）半導体記憶装置の構造例及びその作製工程を説明するための断面模式図。 （Ａ）、（Ｂ）半導体記憶装置の構造例及びその作製工程を説明するための断面模式図。 半導体記憶装置の構成例を示す図。 半導体記憶装置の構成例を示す図。 （Ａ）、（Ｂ）半導体記憶装置の構造例を説明するための断面模式図。 （Ａ）、（Ｂ）半導体記憶装置の構造例を説明するための断面模式図。 （Ａ）、（Ｂ）半導体記憶装置の構造例を説明するための断面模式図。 半導体記憶装置の構造例を説明するための断面模式図。
以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
＜半導体記憶装置の構成例＞
図１は、本発明の一態様の半導体記憶装置の構成例を示す図である。図１に示す半導体記憶装置は、半導体基板１０を用いて構成されている半導体素子を含む周辺回路１００と、周辺回路１００上に配置され、且つ導電性材料を用いて構成されている遮蔽層２０と、遮蔽層２０上に配置され、且つ酸化物半導体材料を用いて構成されている半導体素子を含むメモリセルアレイ３０とを有する。そして、図１に示すメモリセルアレイ３０は、それぞれにおいてデータに応じた電荷を保持する複数のメモリセル３００を有する。具体的には、メモリセル３００は、活性層が酸化物半導体材料によって構成されているトランジスタ３０１と、一方の電極が、トランジスタ３０１がオフ状態となることによって浮遊状態となるノードに電気的に接続されているキャパシタ３０２とを有する。なお、キャパシタ３０２の他方の電極は、一定の電位を保持する配線に電気的に接続されている。ここで、当該電位としては、接地電位又は０Ｖ等を適用することが可能である。
なお、遮蔽層２０は、周辺回路１００とメモリセルアレイ３０の間に生じる放射ノイズを遮蔽することを目的として設けられている。よって、遮蔽層２０が配置されている領域が、周辺回路１００が配置されている領域及びメモリセルアレイ３０が配置されている領域の少なくとも一方と重畳する構成とすることが好ましい。周辺回路１００とメモリセルアレイ３０の間に遮蔽層２０が配置されていない領域が存在する場合、当該領域における放射ノイズの遮蔽ができないからである。
＜周辺回路１００の構成例＞
図２（Ａ）は、図１に示す半導体記憶装置の周辺回路１００の構成を示すブロック図である。図２（Ａ）に示す周辺回路１００は、制御回路１１０と、ワード線駆動回路１２０と、ビット線駆動回路１３０とを有する。なお、ワード線駆動回路１２０は、それぞれがメモリセルアレイ３０に配設されている複数のワード線３２０の電位を制御する回路である。そして、ワード線３２０は、複数のトランジスタ３０１のゲートに電気的に接続されている。すなわち、ワード線駆動回路１２０は、メモリセルアレイ３０に配設されているトランジスタ３０１のスイッチングを制御する回路である。また、ビット線駆動回路１３０は、それぞれがメモリセルアレイ３０に配設されている複数のビット線３３０の電位を制御、検出する回路である。そして、ビット線３３０は、複数のトランジスタ３０１のソース及びドレインの一方に電気的に接続されている。すなわち、ビット線駆動回路１３０は、メモリセルアレイ３０に配設されているメモリセル３００に対するデータの書き込み及び読み出しを行う回路である。また、制御回路１１０は、ワード線駆動回路１２０及びビット線駆動回路１３０の動作を制御する回路である。
なお、ワード線駆動回路１２０は、デコーダ１２０１、レベルシフタ１２０２、及びバッファ１２０３等を有する。また、ビット線駆動回路１３０は、デコーダ１３０１、レベルシフタ１３０２、セレクタ１３０３、書き込み回路１３１及び読み出し回路１３２等を有する。また、周辺回路１００とメモリセルアレイ３０の間には接地電位が供給されている遮蔽層２０が配置されている。なお、遮蔽層２０に供給される電位は、接地電位に限定されない。遮蔽層２０に接地電位と異なる一定値の電位が供給される構成とすることも可能である。
図２（Ａ）に示す周辺回路１００の動作例について以下に述べる。
周辺回路１００にアドレス信号（ＡＤ）及びリードイネーブル信号（ＲＥ）又はライトイネーブル信号（ＷＥ）が入力されると、制御回路１１０がワード線駆動回路１２０及びビット線駆動回路１３０を制御する。そして、当該メモリセル３００において、データの書き込み又は読み出しが行われる。
例えば、所望のメモリセル３００に対するデータの書き込みが行われる場合には、ワード線駆動回路１２０において、デコーダ１２０１による複数のワード線３２０のいずれか一を選択する信号が生成される。当該信号は、レベルシフタ１２０２による電位の調整及びバッファ１２０３による波形の処理の後に選択されたワード線３２０に供給される。これにより、当該ワード線３２０にゲートが電気的に接続されているトランジスタ３０１がオン状態となる。そして、ビット線駆動回路１３０において、デコーダ１３０１による複数のビット線３３０のいずれか一を選択する信号が生成される。当該信号は、レベルシフタ１３０２による当該信号の電位の調整の後にセレクタ１３０３に入力される。セレクタ１３０３は、入力された信号に従ってデータ信号（ＤＡＴＡ）をサンプリングする。当該サンプリングされたデータは、書き込み回路１３１によって選択されたビット線３３０に供給される。これにより、選択されたメモリセル３００に対して所望のデータを書き込むことができる。
また、所望のメモリセル３００からデータの読み出しが行われる場合には、ビット線駆動回路１３０が、読みだす対象となるメモリセル３００に電気的に接続されているビット線３３０に所望の電位を与える。そして、当該ビット線３３０を浮遊状態とする。その後、ワード線駆動回路１２０が書き込みを行う際と同様に動作する。すなわち、当該メモリセル３００が有するトランジスタ３０１をオン状態とする。これにより、当該ビット線３３０の電位が当該メモリセル３００に保持されていたデータに応じて変動する。そして、ビット線駆動回路１３０が有する読み出し回路１３２において、当該ビット線３３０の電位の変動を検出させる。これにより、当該メモリセル３００に保持されていたデータを判別することができる。
＜周辺回路１００とメモリセルアレイ３０の接続の一態様＞
図２（Ｂ）は、図１に示す半導体記憶装置の周辺回路１００とメモリセルアレイ３０の接続の一態様を示す模式図である。図２（Ｂ）に示す半導体記憶装置は、図１に示す構成と、当該構成に近接して設けられる接続配線部４０とを有する。ここで、接続配線部４０は、メモリセルアレイ３０から延設されている複数の配線４１Ａのそれぞれの一部と、複数の配線４１Ｂと、周辺回路１００から延設されている複数の配線４１Ｃのそれぞれの一部とを含む。なお、配線４１Ｂは、周辺回路１００、遮蔽層２０、及びメモリセルアレイ３０が積層する方向と平行又は略平行に延伸して設けられている。
そして、図２（Ｂ）に示す接続配線部４０において、配線４１Ａ、配線４１Ｂ、及び配線４１Ｃが接続されている。すなわち、図２（Ｂ）に示す半導体記憶装置においては、周辺回路１００とメモリセルアレイ３０を電気的に接続させる配線（例えば、図２（Ａ）に示すワード線３２０、ビット線３３０）のそれぞれが、配線４１Ａ、配線４１Ｂ、及び配線４１Ｃを含んで構成されている。
接続配線部４０を有する半導体記憶装置においては、周辺回路１００とメモリセルアレイ３０を電気的に接続させるために遮蔽層２０に開口を設ける必要がない。これにより、周辺回路１００とメモリセルアレイ３０の間に、開口が存在しない単一物によって構成される遮蔽層２０を配置することが可能となる。よって、当該半導体記憶装置においては、周辺回路１００とメモリセルアレイ３０の間に生じる放射ノイズの遮蔽効果を高めることが可能である。
＜半導体記憶装置の構造例＞
図３乃至図７は、本明細書で開示される半導体記憶装置の構造例及びその作製工程を説明するための断面模式図である。具体的には、図３乃至図７におけるＡ−Ｂ断面は、図１に示す周辺回路１００に含まれるトランジスタ（半導体基板を用いて構成されているトランジスタ）、図１に示す遮蔽層２０、及び図１に示すメモリセルアレイ３０に含まれるトランジスタ（酸化物半導体材料を用いて構成されているトランジスタ）の構造例及びその作製工程を説明するための断面模式図であり、図３乃至図７におけるＣ−Ｄ断面は、図１に示す周辺回路１００とメモリセルアレイ３０を電気的に接続させる配線（図２（Ｂ）に示す接続配線部４０）の構造例及びその作製工程を説明するための断面模式図である。
まず、図３（Ａ）に示すように、ｐ型の半導体基板２０１に素子分離領域２０３を形成する。
ｐ型の半導体基板２０１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いることができる。
また、ｐ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キヤノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
また、同一基板上にｐチャネル型のトランジスタを形成する場合、ｐ型の半導体基板２０１の一部にｎウェル領域を形成してもよい。ｎウェル領域は、リン、ヒ素等のｎ型を付与する不純物元素を添加して形成される。
なお、ここでは、ｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐチャネル型のトランジスタを形成してもよい。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎチャネル型のトランジスタを形成してもよい。
次に、図３（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７ａおよび絶縁膜２０７ｂならびにゲート電極２０９ａおよび配線２０９ｂを形成する。
例えば、熱処理を行い半導体基板２０１の表面を酸化する、又は、当該酸化後に窒化処理を行う。これにより、酸化シリコン膜、又は、酸化シリコン膜と、酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層を形成する。次に、酸化シリコン膜又は酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７ａおよび絶縁膜２０７ｂを形成する。また、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、又は酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７ａおよび絶縁膜２０７ｂを形成してもよい。
ゲート電極２０９ａおよび配線２０９ｂは、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９ａおよび配線２０９ｂを形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
ゲート電極２０９ａおよび配線２０９ｂは、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
なお、高集積化を実現するためには、ゲート電極２０９ａの側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９ａの側面にサイドウォール絶縁層を設けることもできる。
次に、図３（Ｃ）に示すように、半導体基板２０１にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加してｐ型の不純物領域を形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｎウェル領域に添加する。
また、ゲート電極２０９ａの側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域とは異なる不純物濃度の不純物領域を形成することができる。
次に、図３（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７ａ、絶縁膜２０７ｂ、ゲート電極２０９ａ、および配線２０９ｂ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの無機材料、又は、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
絶縁膜２１５又は絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域に添加された不純物元素を活性化するための熱処理を行う。
以上の工程により、図３（Ｄ）に示すように、ｎチャネル型のトランジスタ２００Ａを作製することができる。
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａ、コンタクトプラグ２１９ｂ、およびコンタクトプラグ２１９ｃを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処理を行い、導電膜の不要な部分を除去して、コンタクトプラグ２１９ａ、コンタクトプラグ２１９ｂ、およびコンタクトプラグ２１９ｃを形成する（図４（Ａ）参照）。
コンタクトプラグ２１９ａ、コンタクトプラグ２１９ｂ、およびコンタクトプラグ２１９ｃとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
次に、絶縁膜２１７並びにコンタクトプラグ２１９ａ、コンタクトプラグ２１９ｂ、およびコンタクトプラグ２１９ｃ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、配線２２３ａ、配線２２３ｂ、および配線２２３ｃを形成する（図４（Ａ）参照）。
ここで、配線２２３ａおよび配線２２３ｂは、それぞれトランジスタのソース電極又はドレイン電極として機能する。
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
配線２２３ａ、配線２２３ｂ、および配線２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
次に、絶縁膜２２１、配線２２３ａ、配線２２３ｂ、および配線２２３ｃ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する（図４（Ｂ）参照）。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層又は積層して形成する。
次に、絶縁膜２２５の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２２７を形成する。なお、コンタクトプラグ２２７の製法および材料として、コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂと同様の製法および材料を適宜用いることができる（図４（Ｃ）参照）。
次に、絶縁膜２２５およびコンタクトプラグ２２７上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、絶縁膜２３１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、導電膜２２９ａおよび配線２２９ｂを形成する（図４（Ｃ）参照）。
なお、導電膜２２９ａは、図１、２に示す半導体記憶装置における遮蔽層２０となる導電膜である。
また、導電膜２２９ａおよび配線２２９ｂは、配線２２３ａ、配線２２３ｂ、および配線２２３ｃと同様の材料を用いて形成することができ、絶縁膜２３１は、絶縁膜２１５、絶縁膜２２１と同様の材料を用いて形成することができる。
次に、導電膜２２９ａ、配線２２９ｂ、絶縁膜２３１上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２３３を形成する。絶縁膜２３３は、絶縁膜２２５と同様の材料を用いて形成することができる。また、絶縁膜２３３として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる（図５（Ａ）参照）。
また、絶縁膜２３３は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜２３３の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とする。
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜２３３の表面の平坦性をさらに向上させることができる。
また、絶縁膜２３３を平坦化させる処理としては、プラズマ処理を用いることもできる。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこともできる。
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２３３のさらなる平坦化を図ることができる。
なお、当該プラズマ処理によって、絶縁膜２３３表面に付着した酸素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプ又は水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる。
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、又は防着板に付着した水素、水分を取り除く工程を行ってもよい。
次に、絶縁膜２３３上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法又はＭＢＥ法等を用いて酸化物半導体膜２３５を形成する（図５（Ａ）参照）。ここでは、酸化物半導体膜２３５として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２３５の厚さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャネル効果を抑制することができる。
酸化物半導体膜２３５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、その原子比は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体膜２３５において、アルカリ金属又はアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流値の上昇の原因となるためである。
また、酸化物半導体膜２３５には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
なお、酸化物半導体膜２３５に用いることが可能な酸化物半導体は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体とする。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流値を低減することができる。
酸化物半導体膜２３５は、単結晶構造であってもよいし、非単結晶構造であってもよい。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、上述のように、絶縁膜２３３の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２３５を形成することが好ましい。
ここでは、酸化物半導体膜２３５をスパッタリング法により形成する。
スパッタリング法に用いるターゲットとしては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、又は３：１：４などとすればよい。このような原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。また、ターゲットの原子数比を上記のようにすることにより、多結晶膜又は後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えば、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、又は２０：４５：３５などとすればよい。このような原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。また、ターゲットの原子数比を上記のようにすることにより、多結晶膜又は後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。
酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。このような原子数比のＩｎ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
また、酸化物半導体膜２３５として、ＣＡＡＣ−ＯＳ膜を適用してもよい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の３次元領域内に存在することが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。特に、上述のように、絶縁膜２２３の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上にＣＡＡＣ−ＯＳ膜を形成することが好ましい。これにより、ＣＡＡＣ−ＯＳ膜の結晶性を向上させ、当該ＣＡＡＣ−ＯＳ膜を用いたトランジスタの移動度の向上を図ることができる。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
酸化物半導体膜２３５をＣＡＡＣ−ＯＳ膜とする場合は、酸化物半導体膜２３５を成膜する際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。このように、基板を加熱しながら酸化物半導体膜２３５を成膜することにより、酸化物半導体膜２３５をＣＡＡＣ−ＯＳ膜とすることができる。
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱しながらさらに厚い膜厚の第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜と第２の酸化物半導体膜を積層して、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜２３５を形成しても良い。
また、酸化物半導体膜２３５を非晶質構造とする場合は、酸化物半導体膜２３５を成膜する際に、基板の加熱を行わない、又は基板温度を２００℃未満、より好ましくは１８０℃未満として基板を加熱する。このように、酸化物半導体膜２３５を成膜することにより、酸化物半導体膜２３５を非晶質構造とすることができる。
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃、さらに好ましくは５５０℃以上の温度で熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を結晶化し、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜２３５を形成しても良い。なお、当該熱処理は不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、又は希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化又は脱水素化の熱処理などで兼ねることも可能である。
以上の方法において、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜２３５の不純物濃度は低くなる。また、酸化物半導体膜２３５中の原子配列が整い、高密度化され、多結晶膜又はＣＡＡＣ−ＯＳ膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶膜又はＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
酸化物半導体膜２３５形成後、酸化物半導体膜２３５に対して、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体膜２３５中に含まれる水素原子を含む物質をさらに除去することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、又は希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、又は熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、又は窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
また、上記熱処理で酸化物半導体膜２３５を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用によって、脱水化又は脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化又は脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化又は脱水素化の熱処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体膜２３５の一部を選択的にエッチングして、島状の酸化物半導体膜２３７を形成する。その後、酸化物半導体膜２３７上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３９を形成する。そして、絶縁膜２３９上にゲート電極２４１を形成する（図５（Ｂ）参照）。
絶縁膜２３９は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ−Ｏ系金属酸化物膜などを用いればよく、積層又は単層で設ける。また、絶縁膜２３９は、絶縁膜２３３と同様に、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３９に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２３７に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
また、絶縁膜２３９として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
絶縁膜２３９の厚さは、１０ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
ゲート電極２４１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用いてもよい。また、ゲート電極２４１は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、又は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極２４１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ゲート電極２４１は、印刷法又はインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして形成される。
なお、ゲート電極２４１と絶縁膜２３９との間に、絶縁膜２３９に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２３７より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
なお、絶縁膜２３９の成膜後に、不活性ガス雰囲気下、又は酸素雰囲気下で熱処理（第２の熱処理）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜２３７と接する絶縁膜２３３又は絶縁膜２３９が酸素を含む場合、酸化物半導体膜２３７に酸素を供給し、該酸化物半導体膜２３７の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
なお、ここでは、絶縁膜２３９の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されるものではない。
上述のように、脱水化又は脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体膜２３７中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２３７をその主成分以外の不純物が極力含まれないように高純度化することができる。
次に、ゲート電極２４１をマスクとして、酸化物半導体膜２３７にドーパントを添加する処理を行ってもよい。この結果、図６（Ａ）に示すように、ゲート電極２４１に覆われ、ドーパントが添加されない第１の領域２４３ａと、ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃを形成する。ゲート電極２４１をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２４３ａ、及びドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃを形成することができる。なお、ゲート電極２４１と重畳する第１の領域２４３ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃは、電界緩和領域として機能する。また、第１の領域２４３ａ、及びドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃを有する酸化物半導体膜を酸化物半導体膜２４３と呼ぶこととする。
酸化物半導体膜２４３の第１の領域２４３ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２４３の第１の領域２４３ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを抑制することができる。
ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃはドーパントを含むため、キャリア密度又は欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２４３ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃの導電性を低下させることになる。
ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
酸化物半導体膜２４３において、ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃが存在することで、チャネル領域として機能する第１の領域２４３ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
酸化物半導体膜２３７にドーパントを添加する方法として、イオンドーピング法又はイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。又は、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。又は、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
また、図６（Ａ）においては、絶縁膜２３９を介して酸化物半導体膜２３７にドーパントを添加することで酸化物半導体膜２４３を形成する工程について示したが、絶縁膜２３９がない状態（酸化物半導体膜２３７が露出している状態）の酸化物半導体膜２３７にドーパントを添加することで酸化物半導体膜２４３を形成する工程としてもよい。
さらに、上記ドーパントの添加はイオンドーピング法又はイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置、高密度ＣＶＤ装置などを用いることができる。
この後、熱処理を行ってもよい。当該熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。又は、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
当該熱処理により、ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃの抵抗値を低減することができる。なお、当該熱処理において、ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃは、結晶状態でも非晶質状態でもよい。
次に、図６（Ｂ）に示すように、ゲート電極２４１の側面にサイドウォール絶縁膜２４５、及びゲート絶縁膜２４７、並びに電極２４９ａ、電極２４９ｂを形成する。
サイドウォール絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、サイドウォール絶縁膜２４５として、絶縁膜２３３と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
ここで、サイドウォール絶縁膜２４５の形成方法について説明する。
まず、絶縁膜２３９およびゲート電極２４１上に、後にサイドウォール絶縁膜２４５となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２４１の形状に応じる被覆性を考慮して、適宜選択すればよい。
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２４５を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２４５は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
また、ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃにおいて、電界緩和領域として機能する幅は、サイドウォール絶縁膜２４５の幅に対応し、またサイドウォール絶縁膜２４５の幅は、ゲート電極２４１の厚さにも対応することから、電界緩和領域の範囲が、所望の範囲となるように、ゲート電極２４１の厚さを決めればよい。
また、サイドウォール絶縁膜２４５の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２３９をエッチングし、酸化物半導体膜２４３を露出させることで、ゲート絶縁膜２４７を形成することができる。
一対の電極２４９ａ、電極２４９ｂは、配線２２３ａ、配線２２３ｂ、配線２２３ｃ、導電膜２２９ａ、および配線２２９ｂと同様の材料を適宜用いて形成することができる。なお、一対の電極２４９ａ、電極２４９ｂは配線としても機能させてもよい。
一対の電極２４９ａ、電極２４９ｂは、印刷法又はインクジェット法を用いて形成される。また、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４９ａ、電極２４９ｂを形成してもよい。
一対の電極２４９ａ、電極２４９ｂは、サイドウォール絶縁膜２４５及びゲート絶縁膜２４７の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４９ａ、電極２４９ｂの端部がサイドウォール絶縁膜２４５上に位置し、酸化物半導体膜２４３において、ドーパントを含む一対の第２の領域２４３ｂ、第２の領域２４３ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２４３ｂ、第２の領域２４３ｃにおいて、一対の電極２４９ａ、電極２４９ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２４５及びゲート絶縁膜２４７と重なる領域が電界緩和領域として機能する。また、サイドウォール絶縁膜２４５の長さにより電界緩和領域の幅が制御できるため、一対の電極２４９ａ、電極２４９ｂを形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
なお、ここでは、ゲート電極２４１の側面に接してサイドウォール絶縁膜２４５を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２４５を設けない構成とすることもできる。また、ここでは、一対の第２の領域２４３ｂ、第２の領域２４３ｃを形成した後でサイドウォール絶縁膜２４５を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２４５を設けた後で一対の第２の領域２４３ｂ、第２の領域２４３ｃを形成しても良い。このような構成とすることにより、第１の領域２４３ａをサイドウォール絶縁膜２４５と重畳する領域まで広げることができる。
次に、図７（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２５１及び絶縁膜２５３を形成する。
絶縁膜２５１、絶縁膜２５３は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、絶縁膜２５３として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２５１から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２５３として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２５１を、加熱により酸素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
以上の工程により、図７（Ａ）に示すように、酸化物半導体を含んで構成されるトランジスタ２００Ｂを作製することができる。なお、上記トランジスタ２００Ｂは、ｉ型（真性半導体）又はｉ型に限りなく近い第１の領域２４３ａを含む酸化物半導体膜２４３を有するため、極めて優れた特性を示す。
なお、ここでは、トランジスタ２００Ｂをトップゲート構造としたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としても良い。また、ここでは、トランジスタ２００Ｂは、一対の電極２４９ａおよび電極２４９ｂが、一対の第２の領域２４３ｂおよび第２の領域２４３ｃの上面の少なくとも一部と接する構成としているが、本発明はこれに限られるものではなく、例えば、一対の第２の領域２４３ｂおよび第２の領域２４３ｃが、一対の電極２４９ａおよび電極２４９ｂの少なくとも一部と接する構成としても良い。また、酸化物半導体膜２３７に不純物領域を設けなくてもよい。
次に、絶縁膜２３３、絶縁膜２５１、絶縁膜２５３のそれぞれ一部を選択的にエッチングし、開口部を形成して、配線２２３ｃ、電極２４９ａ、および電極２４９ｂのそれぞれ一部を露出する。次に、コンタクトプラグ２５５ａ、コンタクトプラグ２５５ｂ、およびコンタクトプラグ２５５ｃを形成する。なお、コンタクトプラグ２５５ａ、コンタクトプラグ２５５ｂ、およびコンタクトプラグ２５５ｃの製法および材料として、コンタクトプラグ２１９ａ、コンタクトプラグ２１９ｂ、コンタクトプラグ２１９ｃ、コンタクトプラグ２２７と同様の製法および材料を適宜用いることができる。
次に、絶縁膜２５３、コンタクトプラグ２５５ａ、コンタクトプラグ２５５ｂ、およびコンタクトプラグ２５５ｃ上に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、エッチングにより該導電膜の不要な部分を除去して、配線２５７ａ、配線２５７ｂ、および配線２５７ｃを形成する（図７（Ｂ）参照）。
なお、配線２５７ａ、配線２５７ｂ、および配線２５７ｃは、配線２２３ａ、配線２２３ｂ、配線２２３ｃ、導電膜２２９ａ、および配線２２９ｂと同様の材料を用いて形成することができる。
以上の工程により、図１に示す周辺回路１００に含まれるトランジスタ２００Ａ（半導体基板を用いて構成されているトランジスタ）、図１に示す遮蔽層２０として機能する導電膜２２９ａ、及び図１に示すメモリセルアレイ３０に含まれるトランジスタ２００Ｂ（酸化物半導体材料を用いて構成されているトランジスタ）並びに図１に示す周辺回路１００とメモリセルアレイ３０を電気的に接続させる配線（配線２０９ｂ、コンタクトプラグ２１９ｃ、配線２２３ｃ、コンタクトプラグ２２７、配線２２９ｂ、コンタクトプラグ２５５ｃ、及び配線２５７ｃ）を作製することができる。
＜本明細書で開示される半導体記憶装置について＞
本明細書で開示される半導体記憶装置では、メモリセルアレイ３０と周辺回路１００を積層配置することによって高集積化を図ることが可能である。また、本明細書で開示される半導体記憶装置は、メモリセルアレイ３０と周辺回路１００の間に遮蔽層２０を有する。これにより、メモリセルアレイ３０と周辺回路１００の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能である。なお、本明細書で開示される半導体記憶装置がＤＲＡＭである場合、メモリセルアレイ３０と周辺回路１００の間に遮蔽層２０を有する構成は特に好ましい。上述のように、メモリセルアレイと周辺回路が積層配置されているＤＲＡＭにおいては、データの読み出し動作時に放射ノイズによって誤動作が生じる蓋然性が高くなるからである。
＜変形例＞
上述した半導体記憶装置は本発明の一態様であり、本発明には上述した半導体記憶装置と異なる構成を有する半導体記憶装置も含まれる。
例えば、図１においては、１層からなるメモリセルアレイ３０について例示したが、メモリセルアレイ３０が複数の分割メモリセルアレイからなる構成とすることも可能である。具体的には、図８に示すように、メモリセルアレイ３０が、各層に複数のメモリセルが配置され、且つ積層されている分割メモリセルアレイ層３０ａ、分割メモリセルアレイ層３０ｂ、及び分割メモリセルアレイ層３０ｃを有する構成とすることが可能である。これにより、半導体記憶装置のさらなる高集積化を図ることが可能である。
また、図８に示す半導体記憶装置において、複数の分割メモリセルアレイ層の間のそれぞれに遮蔽層を配置する構成とすることも可能である。具体的には、図９に示すように、周辺回路１００と分割メモリセルアレイ層３０ａの間に遮蔽層２０ａを、分割メモリセルアレイ層３０ａと分割メモリセルアレイ層３０ｂの間に遮蔽層２０ｂを、分割メモリセルアレイ層３０ｂと分割メモリセルアレイ層３０ｃの間に遮蔽層２０ｃを配置する構成とすることも可能である。これにより、半導体記憶装置の高集積化と共に誤動作の抑制を図ることが可能となる。
また、本明細書で開示される半導体記憶装置において、周辺回路１００とメモリセルアレイ３０を電気的に接続させる配線の構成は、図３乃至図７に示す構成に限定されない。
例えば、図１０（Ａ）に示すように、配線２０９ｂ及び配線２５７ｃの間に存在する絶縁膜の全てを貫通するコンタクトプラグ２５９を設けて、周辺回路１００とメモリセルアレイ３０を電気的に接続させることも可能である。
また、図１０（Ｂ）に示すように半導体基板を用いて構成されているトランジスタのソース電極及びドレイン電極と同一層に存在する配線２２３ｃと、配線２５７ｃとの間に存在する絶縁膜の全てを貫通するコンタクトプラグ２６１を設けて、周辺回路１００とメモリセルアレイ３０を電気的に接続させることも可能である。
このように、周辺回路１００とメモリセルアレイ３０の接続の態様は多種存在するため、設計条件又は製造条件などに応じて適宜選択することが可能である。なお、図３乃至図７に示すように、遮蔽層２０として機能する導電膜２２９ａと同一層に存在する配線２２９ｂが、周辺回路１００とメモリセルアレイ３０を電気的に接続させる配線の一部をなしている構成は、好ましい構成である。仮に、製造工程中においてマスクずれなどに起因してプロセスパターンがずれた場合に当該構成は、図１０（Ａ）、（Ｂ）に示す構成と比較して、コンタクト不良が発生する蓋然性を低減することが可能であるからである。
また、本明細書で開示される半導体記憶装置において、周辺回路１００と遮蔽層２０の間又は遮蔽層２０とメモリセルアレイ３０の間に存在する絶縁膜の構成は、図３乃至図７に示す構成に限定されない。
例えば、図１１（Ａ）に示すように、遮蔽層２０として機能する導電膜２２９ａと、周辺回路１００とメモリセルアレイ３０を電気的に接続させる配線の一部として機能する配線２２９ｂとの間、及び導電膜２２９ａとメモリセルアレイ３０の間に存在する絶縁膜を単一の絶縁膜とすることも可能である。具体的には、絶縁膜２２５およびコンタクトプラグ２２７上に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、該導電膜の一部を選択的にエッチングし、導電膜２２９ａ及び配線２２９ｂを形成する。次に、導電膜２２９ａ、配線２２９ｂ、及び絶縁膜２２５上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２６３を形成する。
また、図１１（Ｂ）に示すように、周辺回路１００と導電膜２２９ａの間、周辺回路１００を構成する配線（配線２２３ａ、配線２２３ｂ）の間、及び周辺回路１００を構成する配線と、周辺回路１００とメモリセルアレイ３０を電気的に接続させる配線の一部として機能する配線２２３ｃとの間に存在する絶縁膜を単一の絶縁膜２６５とすることも可能である。
また、周辺回路１００と遮蔽層２０の間に絶縁膜２６５が存在し、遮蔽層２０とメモリセルアレイ３０の間に絶縁膜２６３が存在する構成（図示しない）とすることも可能である。
また、本明細書で開示される半導体記憶装置において、遮蔽層２０が周辺回路１００とメモリセルアレイ３０の間に生じる放射ノイズを遮蔽する機能以外の機能を有する構成とすることもできる。例えば、メモリセルアレイ３０が図１に示すメモリセル３００を有する場合であれば、遮蔽層２０の一部がキャパシタ３０２を構成する一対の電極の一方（一定電位が供給される電極）として機能する構成とすることも可能である。
具体的には、図１２（Ａ）に示すように、トランジスタのソース又はドレインとして機能する電極２４９ａと、絶縁膜２３３と、遮蔽層２０として機能する導電膜２２９ａとによってキャパシタ３０２を構成することも可能である。さらに、キャパシタ３０２が形成される領域の絶縁膜２３３は、その他の領域よりも膜厚が薄いことが好ましい。すなわち、電極２４９ａと導電膜２２９ａ間の距離が、メモリセルアレイ３０に存在する他の電極又は配線（例えば、ゲート電極２４１、電極２４９ｂなど）と配線２２９ｂ間の距離よりも短くなるように構成することが好ましい。例えば、図１２（Ｂ）に示すように、絶縁膜２３３に凹部を形成し、当該凹部においてキャパシタ３０２を形成すればよい。これにより、キャパシタ３０２の単位面積当たりの保持容量を高めること及びメモリセルアレイ３０を高集積化することが可能となる。
また、図１３に示すようにキャパシタ３０２をトレンチ型キャパシタとすることも可能である。具体的には、凹部又は開口部が存在する絶縁膜２６９において、キャパシタ３０２を、電極２４９ａと、絶縁膜２６７と、導電膜２２９ａによって構成することも可能である。図１３に示す構成においては、キャパシタ３０２の単位面積当たりの保持容量を高めること及びメモリセルアレイ３０を高集積化することが可能となる。なお、絶縁膜２６７は、絶縁膜２３１と同様に形成することができる。また、図１３に示す半導体記憶装置の作製に際しては、導電膜２２９ａの形成前に凹部又は開口部が存在する絶縁膜２６９を形成しておくこと、及び電極２４９ａの形成前に絶縁膜２３３に開口部を形成しておくこと等が必要である。また、絶縁膜２６９は、絶縁膜２２５と同様の材料を用いて形成することができる。
なお、変形例として説明した構成の複数を図１乃至図７を参照して説明した半導体記憶装置に対して適用することも可能である。
１０ 半導体基板
２０ 遮蔽層
２０ａ 遮蔽層
２０ｂ 遮蔽層
２０ｃ 遮蔽層
３０ メモリセルアレイ
３０ａ 分割メモリセルアレイ層
３０ｂ 分割メモリセルアレイ層
３０ｃ 分割メモリセルアレイ層
４０ 接続配線部
４１Ａ 配線
４１Ｂ 配線
４１Ｃ 配線
１００ 周辺回路
１１０ 制御回路
１２０ ワード線駆動回路
１３０ ビット線駆動回路
１３１ 書き込み回路
１３２ 読み出し回路
２００Ａ トランジスタ
２００Ｂ トランジスタ
２０１ 半導体基板
２０３ 素子分離領域
２０７ａ ゲート絶縁膜
２０７ｂ 絶縁膜
２０９ａ ゲート電極
２０９ｂ 配線
２１１ａ 不純物領域
２１１ｂ 不純物領域
２１５ 絶縁膜
２１７ 絶縁膜
２１９ａ コンタクトプラグ
２１９ｂ コンタクトプラグ
２１９ｃ コンタクトプラグ
２２１ 絶縁膜
２２３ａ 配線
２２３ｂ 配線
２２３ｃ 配線
２２５ 絶縁膜
２２７ コンタクトプラグ
２２９ａ 導電膜
２２９ｂ 配線
２３１ 絶縁膜
２３３ 絶縁膜
２３５ 酸化物半導体膜
２３７ 酸化物半導体膜
２３９ 絶縁膜
２４１ ゲート電極
２４３ 酸化物半導体膜
２４３ａ 第１の領域
２４３ｂ 第２の領域
２４３ｃ 第２の領域
２４５ サイドウォール絶縁膜
２４７ ゲート絶縁膜
２４９ａ 電極
２４９ｂ 電極
２５１ 絶縁膜
２５３ 絶縁膜
２５５ａ コンタクトプラグ
２５５ｂ コンタクトプラグ
２５５ｃ コンタクトプラグ
２５７ａ 配線
２５７ｂ 配線
２５７ｃ 配線
２５９ コンタクトプラグ
２６１ コンタクトプラグ
２６３ 絶縁膜
２６５ 絶縁膜
２６７ 絶縁膜
２６９ 絶縁膜
３００ メモリセル
３０１ トランジスタ
３０２ キャパシタ
３２０ ワード線
３３０ ビット線
１２０１ デコーダ
１２０２ レベルシフタ
１２０３ バッファ
１３０１ デコーダ
１３０２ レベルシフタ
１３０３ セレクタ

Claims (15)

  1. 複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルに保持されているデータの判別を行う読み出し回路を含む周辺回路と、
    前記メモリセルアレイと前記周辺回路の間に配置され、且つ電位が一定に保持されている遮蔽層と、を有し、
    前記メモリセルは、前記データに応じた電荷量を保持し、
    前記読み出し回路は、前記メモリセルに保持されている電荷量に応じて電位が変動する信号線の電位を検出することで前記データを判別する半導体記憶装置。
  2. 半導体基板を用いて構成されている半導体素子を含む周辺回路と、
    前記周辺回路上に配置され、且つ導電性材料を用いて構成されている遮蔽層と、
    前記遮蔽層上に配置され、且つ酸化物半導体材料を用いて構成されている半導体素子を含むメモリセルアレイと、を有し、
    前記メモリセルアレイは、データに応じた電荷量を保持する複数のメモリセルを有し、
    前記周辺回路は、前記メモリセルに保持されている電荷量に応じて電位が変動する信号線の電位を検出することで前記データを判別する読み出し回路を有する半導体記憶装置。
  3. 請求項１又は請求項２において、
    前記遮蔽層に接地電位が供給される半導体記憶装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記信号線が、複数の前記メモリセルに電気的に接続されている半導体記憶装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記メモリセルアレイから延設されている第１の接続配線の一部と、前記周辺回路から延設されている第２の接続配線の一部と、前記メモリセルアレイ、前記遮蔽層、及び前記周辺回路が積層する方向と平行又は略平行に延伸して設けられている第３の接続配線と、を含む接続配線部を有し、
    前記遮蔽層が、開口が存在しない単一物によって構成され、
    前記信号線が、前記第１の接続配線、前記第２の接続配線、及び前記第３の接続配線を含んで構成されている半導体記憶装置。
  6. 請求項５において、
    前記接続配線部が、前記遮蔽層が配置される平面と同一平面上に配置される第４の接続配線を含み、
    前記信号線が、前記第４の接続配線を含んで構成されている半導体記憶装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記遮蔽層が配置されている領域が、前記メモリセルアレイが配置されている領域及び前記周辺回路が配置されている領域の少なくとも一方を含んで重畳する半導体記憶装置。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記メモリセルアレイが、各層に複数の前記メモリセルが配置され、且つ積層されている複数の分割メモリセルアレイ層を有する半導体記憶装置。
  9. 請求項８において、
    隣接する２つの前記分割メモリセルアレイ層の間にメモリセルアレイ層間遮蔽層が配置されている半導体記憶装置。
  10. 請求項１乃至請求項９のいずれか一項において、
    前記メモリセルが、トランジスタ及びキャパシタを有し、
    前記トランジスタのソース及びドレインの一方は、前記信号線に電気的に接続され、
    前記トランジスタのソース及びドレインの他方は、前記キャパシタの一方の電極に電気的に接続され、
    前記キャパシタの他方の電極は、一定の電位を保持する配線に電気的に接続されている半導体記憶装置。
  11. 請求項１０において、
    前記トランジスタの活性層が、酸化物半導体材料によって構成されている半導体記憶装置。
  12. 請求項１０又は請求項１１において、
    前記キャパシタの他方の電極が、前記遮蔽層に供給される電位と等電位を保持する配線に電気的に接続されている半導体記憶装置。
  13. 請求項１０又は請求項１１において、
    前記キャパシタの他方の電極が、前記遮蔽層の一部によって構成されている半導体記憶装置。
  14. 請求項１３において、
    前記キャパシタの一方の電極と前記遮蔽層間の距離が、前記トランジスタのソース及びドレインの一方と前記遮蔽層間の距離よりも短い半導体記憶装置。
  15. 請求項１３において、
    前記キャパシタが、トレンチ型キャパシタである半導体記憶装置。
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