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KR20220050859A - 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법 - Google Patents

주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법 Download PDF

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KR20220050859A
KR20220050859A KR1020220045329A KR20220045329A KR20220050859A KR 20220050859 A KR20220050859 A KR 20220050859A KR 1020220045329 A KR1020220045329 A KR 1020220045329A KR 20220045329 A KR20220045329 A KR 20220045329A KR 20220050859 A KR20220050859 A KR 20220050859A
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conductivity type
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이재은
김성훈
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삼성전자주식회사
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Abstract

본 발명은 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법에 관한 것으로, 하부 기판 상에 제공된 주변 회로를 포함하는 주변 영역, 그리고 상부 기판 상에 제공된 셀 어레이를 포함한다. 상기 주변 영역 상에 적층된 셀 영역을 포함한다. 상기 주변 영역으로부터 상기 셀 영역으로 동작 신호가 인가될 때, 접지 신호가 인가되어 전기적으로 접지된 상태를 갖는 접지 패턴을 포함한다.

Description

주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE INCLUDING CELL REGION STACKED ON PERIPERAL REGION AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 제조 기술의 발전과 더불어 반도체 소자의 미세화 및 고집적화가 요구되고 있다. 고집화 요구를 충족하기 위한 일환으로 반도체 소자를 3차원 구조로 형성하는 것이다. 이를 위해 주변 영역 상에 셀 영역을 적층한 씨오피(COP: Cell on Peripheral) 구조가 제안된 바 있었다.
상기 COP 구조에선 주변 영역의 금속 배선과 셀 영역의 기판 사이에 불필요한 커플링이 발생하는 것이 일반적이다. 이러한 커플링에 의해 반도체 소자의 전기적 특성이 나빠질 수 있다.
본 발명의 목적은 상하 적층된 주변 영역과 셀 영역 사이의 불필요한 커플링을 없애거나 줄일 수 있는 반도체 소자 및 그의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 크로스 토크와 같은 전기적 간섭을 없애거나 줄일 수 있는 반도체 소자 및 그의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 향상된 전기적 특성을 가질 수 있는 반도체 소자 및 그의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그의 제조방법은 상하 적층된 주변 영역과 셀 영역 사이에 접지 패턴을 갖는 것을 특징으로 한다.
본 발명은 셀 영역의 기판 일부가 접지된 상태를 가져 주변 영역의 금속 배선과의 불필요한 커플링을 없애거나 줄이는 것을 다른 특징으로 한다.
본 발명은 주변 영역의 금속 배선 상에 접지 금속판이 제공되므로써 금속 배선과 셀 영역의 기판 간의 커플링을 없애거나 줄이는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 하부 기판 상에 제공된 주변 회로를 포함하는 주변 영역; 그리고 상부 기판 상에 제공된 셀 어레이를 포함하고, 상기 주변 영역 상에 적층된 셀 영역을 포함할 수 있다. 상기 주변 영역으로부터 상기 셀 영역으로 동작 신호가 인가될 때, 접지 신호가 인가되어 전기적으로 접지된 상태를 갖는 접지 패턴을 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 상부 기판은: 제1 도전형으로 도핑된 베이스 기판; 상기 베이스 기판의 일부를 차지하며 상기 제1 도전형과 반대되는 제2 도전형으로 도핑된 딥 웰; 그리고 상기 딥 웰의 일부를 차지하며 상기 제1 도전형으로 도핑된 포켓 웰을 포함할 수 있다. 상기 베이스 기판은 상기 동작 신호가 상기 포켓 웰로 인가될 때 상기 접지 신호가 인가되는 상기 접지 패턴으로 동작할 수 있다.
일 실시예의 소자에 있어서, 상기 셀 영역은: 상기 포켓 웰에 전기적으로 연결되어 상기 동작 신호를 상기 포켓 웰에 전달하는 제1 플러그; 그리고 상기 베이스 기판에 전기적으로 연결되어 상기 접지 신호를 상기 베이스 기판에 전달하는 제2 플러그를 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 상부 기판은: 상기 포켓 웰에 제공되어 상기 제1 플러그가 접속되는 그리고 상기 제1 도전형으로 도핑된 제1 접합 영역; 그리고 상기 베이스 기판에 제공되어 상기 제2 플러그가 접속되는 그리고 상기 제1 도전형으로 도핑된 제2 접합 영역을 더 포함할 수 있다. 상기 제1 접합 영역은 상기 포켓 웰에 비해 높은 도핑 농도를 가질 수 있다. 상기 제2 접합 영역은 상기 베이스 기판에 비해 높은 농도를 가질 수 있다.
일 실시예의 소자에 있어서, 상기 셀 영역은 상기 딥 웰에 전기적으로 연결되어 상기 동작 신호를 상기 딥 웰에 전달하는 제3 플러그를 더 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 상부 기판은 상기 딥 웰에 제공되어 상기 제3 플러그가 접속되는 그리고 상기 제2 도전형으로 도핑된 제3 접합 영역을 더 포함할 수 있다. 상기 제3 접합 영역은 상기 딥 웰에 비해 도핑 농도가 높을 수 있다.
일 실시예의 소자에 있어서, 상기 제2 플러그와 상기 제3 플러그는 서로 전기적으로 연결된 싱글 플러그를 구성할 수 있다.
일 실시예의 소자에 있어서, 상기 딥 웰은 전기적으로 플로팅 상태일 수 있다.
일 실시예의 소자에 있어서, 상기 주변 영역은 상기 주변 회로와 상기 상부 기판 사이에 제공된 접지 금속판을 더 포함할 수 있다. 상기 접지 금속판은 상기 동작 신호가 상기 상부 기판으로 인가될 때 상기 접지 신호가 인가되는 상기 접지 패턴으로 동작할 수 있다.
일 실시예의 소자에 있어서, 상기 접지 금속판은 적어도 상기 주변 영역과 상기 셀 영역 간의 상하 중첩되는 영역을 커버하는 크기를 가질 수 있다.
일 실시예의 소자에 있어서, 상기 상부 기판의 적어도 일부는 상기 주변 영역과 상하 중첩될 수 있다. 상기 접지 금속판은 적어도 상기 주변 영역과 상하 중첩되는 상기 상부 기판의 적어도 일부를 커버하는 크기를 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자는: 주변 영역 상에 셀 영역이 적층된 구조를 포함할 수 있다. 상기 주변 영역은: 하부 기판과, 상기 하부 기판 상에 제공된 주변 트랜지스터와, 그리고 상기 주변 트랜지스터와 전기적으로 연결된 주변 금속 배선을 갖는 주변 영역을 포함할 수 있다. 상기 셀 영역은: 상부 기판과, 그리고 상기 상부 기판 상에 제공된 복수개의 메모리 셀을 갖는 셀 어레이를 갖는 셀 영역을 포함할 수 있다. 상기 적층 구조는, 적어도 상기 상부 기판에 동작 신호가 인가되어 상기 셀 어레이가 동작할 때, 접지 신호의 인가에 의해 접지 상태를 가져 상기 상부 기판과 상기 주변 금속 배선 간의 커플링을 저지하는 접지 패턴을 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 접지 패턴은 상기 상부 기판에 제공된 제1 도전형의 반도체 패턴을 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 상부 기판은: 상기 주변 영역 상에 제공되어 상기 주변 금속 배선과 인접한 상기 제1 도전형의 반도체 패턴; 상기 반도체 패턴 상에 제공된 상기 제1 도전형의 포켓 웰; 그리고 상기 반도체 패턴과 상기 포켓 웰 사이에 제공되어 상기 포켓 웰을 감싸며, 상기 제1 도전형과 반대되는 제2 도전형의 딥 웰을 포함할 수 있다. 상기 셀 어레이의 동작시 상기 포켓 웰에 상기 동작 신호가 인가될 수 있다.
다른 실시예의 소자에 있어서, 상기 셀 영역은: 상기 반도체 패턴에 전기적으로 연결되어 상기 접지 신호를 상기 반도체 패턴에 인가하는 적어도 하나의 접지 플러그; 그리고 상기 포켓 웰에 전기적으로 연결되어 상기 동작 신호를 상기 포켈 웰에 인가하는 적어도 하나의 메인 플러그를 더 포함할 수 있다. 상기 상부 기판은: 상기 반도체 패턴에 제공되어 상기 적어도 하나의 접지 플러그가 접속되며, 상기 반도체 패턴에 비해 높은 농도의 상기 제1 도전형을 갖는 적어도 하나의 접지 접합 영역; 그리고 상기 포켓 웰에 제공되어 상기 적어도 하나의 메인 플러그가 접속되며, 상기 포켓 웰에 비해 높은 농도의 상기 제1 도전형을 갖는 적어도 하나의 메인 접합 영역을 더 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 적어도 하나의 메인 플러그는: 상기 셀 어레이의 일 측면 바깥에 제공되어 상기 포켓 웰에 상기 동작 신호를 인가하는 제1 메인 플러그와; 그리고 상기 셀 어레이의 반대 측면 바깥에 제공되어 상기 포켓 웰에 상기 동작 신호를 인가하는 제2 메인 플러그를 포함할 수 있다. 상기 적어도 하나의 메인 접합 영역은: 상기 셀 어레이의 일 측면 바깥 아래의 상기 포켓 웰에 제공되어 상기 제1 메인 플러그가 접속되는 제1 메인 접합 영역과; 그리고 상기 셀 어레이의 반대 측면 바깥 아래의 상기 포켓 웰에 제공되어 상기 제2 메인 플러그가 접속되는 제2 메인 접합 영역을 포함할 수 있다. 상기 제1 및 제2 메인 플러그들은 서로 전기적으로 연결될 수 있다.
다른 실시예의 소자에 있어서, 상기 적어도 하나의 접지 플러그는: 상기 셀 어레이의 일 측면 바깥에 제공되어 상기 반도체 패턴에 상기 접지 신호를 인가하는 제1 접지 플러그와; 그리고 상기 셀 어레이의 반대 측면 바깥에 제공되어 상기 반도체 패턴에 상기 접지 신호를 인가하는 제2 접지 플러그를 포함할 수 있다. 상기 상부 기판은: 상기 셀 어레이의 일 측면 바깥의 상기 반도체 패턴에 제공되어 상기 제1 접지 플러그가 접속되는 제1 접지 접합 영역과; 그리고 상기 셀 어레이의 반대 측면 바깥의 상기 반도체 패턴에 제공되어 상기 제2 접지 플러그가 접속되는 제2 접지 접합 영역을 포함할 수 있다. 상기 제1 및 제2 접지 플러그들은 서로 전기적으로 연결될 수 있다.
다른 실시예의 소자에 있어서, 상기 셀 영역은 상기 딥 웰에 전기적으로 연결되어 상기 동작 신호를 상기 딥 웰에 인가하는 적어도 하나의 서브 플러그를 더 포함할 수 있다. 상기 상부 기판은 상기 딥 웰에 제공되어 상기 적어도 하나의 서브 플러그가 접속되며, 상기 딥 웰에 비해 높은 농도의 상기 제2 도전형을 갖는 적어도 하나의 서브 접합 영역을 더 포함할 수 있다. 상기 적어도 하나의 서브 플러그는 상기 적어도 하나의 메인 플러그와 전기적으로 연결될 수 있다.
다른 실시예의 소자에 있어서, 상기 적어도 하나의 서브 플러그는: 상기 셀 어레이의 일 측면 바깥에 제공되어 상기 딥 웰에 상기 동작 신호를 인가하는 제1 서브 플러그와; 그리고 상기 셀 어레이의 반대 측면 바깥에 제공되어 상기 딥 웰에 상기 동작 신호를 인가하는 제2 서브 플러그를 포함할 수 있다. 상기 적어도 하나의 서브 접합 영역은: 상기 셀 어레이의 일 측면 바깥 아래의 상기 딥 웰에 제공되어 상기 제1 서브 플러그가 접속되는 제1 서브 접합 영역과; 그리고 상기 셀 어레이의 반대 측면 바깥 아래의 상기 딥 웰에 제공되어 상기 제2 서브 플러그가 접속되는 제2 서브 접합 영역을 포함할 수 있다. 상기 제1 및 제2 서브 플러그들은 서로 전기적으로 연결될 수 있다.
다른 실시예의 소자에 있어서, 상기 딥 웰은 전기적 신호가 인가되지 아니하여 전기적으로 플로팅 상태를 가질 수 있다.
다른 실시예의 소자에 있어서, 상기 접지 패턴은 상기 주변 영역에 제공된 접지 금속판을 포함할 수 있다. 상기 접지 금속판은 상기 주변 금속 배선과 상기 상부 기판 사이에 제공될 수 있다.
다른 실시예의 소자에 있어서, 상기 상부 기판은 상기 주변 영역과 상하 중첩되는 중첩 영역을 가질 수 있다. 상기 접지 금속판은 적어도 상기 중첩 영역에 상당하는 크기를 가질 수 있다.
다른 실시예의 소자에 있어서, 상기 주변 금속 배선은 접지 신호가 인가되는 적어도 하나의 접지 배선을 포함할 수 있다. 상기 접지 금속판은 상기 접지 배선에 전기적으로 연결될 수 있다.
다른 실시예의 소자에 있어서, 상기 셀 영역은 접지 신호가 인가되는 접지 배선을 더 포함할 수 있다. 상기 접지 금속판은 상기 접지 배선에 전기적으로 연결될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 소자는: 하부 기판 상에 제공된 주변 회로를 포함하는 주변 영역; 그리고 제1 도전형의 반도체막에 서로 다른 도전형의 불순물들로 도핑된 웰을 갖는 상부 기판 상에 제공된 셀 어레이를 포함하고, 상기 주변 영역 상에 적층된 셀 영역을 포함할 수 있다. 상기 상부 기판의 웰은: 상기 셀 어레이가 제공되는 영역을 제공하는, 상기 제1 도전형으로 도핑된 포켓 웰; 그리고 상기 포켓 웰을 감싸는, 상기 제1 도전형의 반대되는 제2 도전형으로 도핑된 딥 웰을 포함할 수 있다. 상기 포켓 웰에 상기 셀 어레이의 동작 신호가 인가될 때 상기 반도체막은 접지 상태를 가질 수 있다.
변형 실시예의 소자에 있어서, 상기 셀 영역은: 상기 포켓 웰 및 상기 반도체막 각각에 전기적으로 연결되는 플러그들; 및 상기 포켓 웰 및 상기 반도체막 각각의 일부에 제공되어 상기 플러그들이 접속하는 접합 영역들을 더 포함할 수 있다.
변형 실시예의 소자에 있어서, 상기 셀 영역은: 상기 딥 웰에 전기적으로 연결되는 추가 플러그; 및 상기 딥 웰의 일부에 제공되어 상기 추가 플러그가 접속하는 추가 접합 영역들을 더 포함할 수 있다. 상기 포켓 웰에 상기 셀 어레이의 동작 신호가 인가될 때, 상기 딥 웰에 상기 동작 신호가 인가될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 변형 실시예에 따른 반도체 소자는: 하부 기판 상에 제공된 주변 회로를 포함하는 주변 영역; 그리고 상부 기판 상에 제공된 셀 어레이를 포함하고, 상기 주변 영역 상에 적층된 셀 영역을 포함할 수 있다. 상기 주변 영역은, 상기 상부 기판과 상기 주변 회로 사이에 제공되어 상기 상부 기판에 상기 셀 어레이의 동작 신호가 인가될 때 접지 상태를 갖는 접지 금속판을 더 포함할 수 있다.
다른 변형 실시예의 소자에 있어서, 상기 상부 기판의 적어도 일부는 상기 주변 영역과 상하 중첩되는 영역을 포함할 수 있다. 상기 접지 금속판은 상기 중첩 영역과 동일하거나 큰 크기를 가질 수 있다.
다른 변형 실시예의 소자에 있어서, 상기 접지 금속판은 상기 상부 기판과 동일하거나 큰 크기를 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 하부 기판 상에 제공된 주변 회로를 포함하는 주변 영역을 제공하고; 상부 기판 상에 제공된 셀 어레이를 포함하는 셀 영역을 제공하여, 상기 주변 영역 상에 적층하고; 그리고 상기 셀 영역과 상기 주변 영역 사이의 커플링을 저지하는 접지 패턴을 형성하는 것을 포함할 수 있다. 상기 접지 패턴은, 적어도 상기 상부 기판에 동작 신호가 인가될 때 접지 신호가 인가되어 접지 상태를 가질 수 있다.
일 실시예의 방법에 있어서, 상기 셀 영역을 제공하는 것은: 상기 주변 영역 상에 제1 도전형의 반도체막을 형성하고; 상기 반도체막을 상기 제1 도전형과 반대되는 제2 도전형의 불순물로 도핑하여 상기 반도체막의 일부를 딥 웰로 형성하고; 그리고 상기 딥 웰을 상기 제1 도전형의 불순물로 도핑하여 상기 딥 웰의 일부를 포켓 웰로 형성하는 것을 포함할 수 있다. 상기 포켓 웰은 상기 딥 웰로 감싸져 상기 반도체막과 연결되지 아니하고, 상기 딥 웰에 의해 상기 포켓 웰과 연결되지 아니하는 상기 반도체막은 상기 접지 패턴으로 동작할 수 있다.
일 실시예의 방법에 있어서, 상기 셀 영역을 제공하는 것은; 상기 셀 어레이의 일 측면 바깥의 상기 포켓 웰의 일부를 상기 제1 도전형의 불순물로 도핑하여 상기 포켓 웰에 비해 불순물 농도가 높은 제1 접합 영역을 형성하고; 상기 셀 어레이의 일 측면 바깥의 상기 반도체막의 일부를 상기 제1 도전형의 불순물로 도핑하여 상기 반도체막에 비해 불순물 농도가 높은 제2 접합 영역을 형성하고; 상기 제1 접합 영역에 접속되어 상기 포켓 웰과 전기적으로 연결되는 제1 플러그를 형성하고; 그리고 상기 제2 접합 영역에 접속되어 상기 반도체막과 전기적으로 연결되는 제2 플러그를 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 셀 영역을 제공하는 것은: 상기 셀 어레이의 일 측면 바깥의 상기 딥 웰의 일부를 상기 제2 도전형의 불순물로 도핑하여 상기 딥 웰에 비해 불순물 농도가 높은 제3 접합 영역을 형성하고; 그리고 상기 제3 접합 영역과 접속되어 상기 딥 웰과 전기적으로 연결되는 제3 플러그를 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 주변 영역을 제공하는 것은 상기 주변 회로 상에 접지 금속판을 형성하는 것을 포함할 수 있다. 상기 접지 금속판은 상기 접지 패턴으로 동작할 수 있다.
일 실시예의 방법에 있어서, 상기 셀 영역을 형성하는 것은 상기 셀 어레이에 전기적으로 연결되는 연결 회로를 형성하는 것을 포함할 수 있다. 상기 접지 금속판은 상기 주변 회로 및 상기 연결 회로 중 접지 신호가 인가되는 접지 배선과 전기적으로 연결될 수 있다.
본 발명에 의하면, 셀 영역의 기판을 웰 구조로 형성하여 주변 영역에 인접한 기판의 일부를 접지 상태로 설정하거나 혹은 셀 영역의 기판에 인접한 주변 영역의 상부에 접지 금속판을 더 형성하므로써, 셀 영역의 기판과 주변 영역의 금속 배선 간의 커플링 현상을 없애거나 최소화할 수 있다. 이처럼 불필요한 커플링을 없애거나 줄이므로써 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1b는 도 1a의 일부를 확대 도시한 단면도이다.
도 1c는 도 1b의 일부를 확대 도시한 평면도이다.
도 1d는 도 1b의 변형예를 도시한 단면도이다.
도 1e는 비교예에 따른 반도체 소자를 도시한 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2b는 도 2a의 일부를 확대 도시한 단면도이다.
도 2c는 도 2b의 일부를 확대 도시한 평면도이다.
도 2d는 도 2b의 변형예를 도시한 단면도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 3b는 도 3a의 일부를 확대 도시한 단면도이다.
도 3c는 도 3b의 일부를 확대 도시한 평면도이다.
도 3d는 도 3b의 변형예를 도시한 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 4b는 도 4a의 일부를 확대 도시한 단면도이다.
도 4c는 도 4b의 일부를 확대 도시한 평면도이다.
도 4d는 도 4b의 변형예를 도시한 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 5b는 도 5a의 일부를 확대 도시한 단면도이다.
도 5c는 도 5b의 일부를 확대 도시한 평면도이다.
도 6a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 6b는 도 6a의 평면도이다.
도 6c 내지 6f는 도 6b의 변형예들을 도시한 평면도들이다.
도 7a 내지 7c는 도 6a의 변형예들을 도시한 단면도들이다.
도 8a 내지 8f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 9a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 9b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예>
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 1b는 도 1a의 일부를 확대 도시한 단면도이다. 도 1c는 도 1b의 일부를 확대 도시한 평면도이다. 도 1d는 도 1b의 변형예를 도시한 단면도이다.
도 1a를 참조하면, 반도체 소자(10)는 주변 영역(100) 상에 셀 영역(200)이 적층된 씨오피(COP: Cell on Peripheral) 구조를 가질 수 있다. 주변 영역(100)의 적어도 일부와 셀 영역(200)의 적어도 일부는 상하 오버랩될 수 있다. 편의상 셀 영역(200)의 전부와 주변 영역(100)의 전부가 상하 오버랩된 예에 대해 설명하며, 본 발명을 이에 한정하려는 의도는 전혀 아니다.
주변 영역(100)은 하부 기판(110) 상에 배치된 하나 이상의 주변 트랜지스터(112), 주변 트랜지스터(112)와 전기적으로 연결된 주변 회로 배선(120), 그리고 주변 회로 배선(120)과 주변 트랜지스터(112)를 덮는 하부 절연막(130)을 포함할 수 있다.
셀 영역(200)은 상부 기판(210), 상부 기판(210) 상에 배치된 셀 어레이(240), 그리고 셀 어레이(240)를 덮는 상부 절연막(230)을 포함할 수 있다. 셀 영역은(200)은 셀 어레이(240)와 주변 회로 배선(120)을 전기적으로 연결하는 연결 회로 배선(220)을 더 포함할 수 있다. 셀 어레이(240)는 셀 어레이(240)를 연결 회로 배선(220)에 전기적으로 연결하는 금속 콘택(260)을 포함할 수 있다.
주변 영역(100)에 있어서, 하부 기판(110)은 가령 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 주변 회로 배선(120)은 일례로서 하부 기판(110) 상에 순차 적층된 하부 금속 배선(LM0), 중간 금속 배선(LM1), 그리고 상부 금속 배선(LM2)을 포함할 수 있다. 주변 회로 배선(120)은 주변 트랜지스터(112)를 하부 금속 배선(LM0)에 전기적으로 연결하는 하부 금속 콘택(LMC1), 하부 금속 배선(LM0)을 중간 금속 배선(LM1)에 전기적으로 연결하는 중간 금속 콘택(LMC2), 그리고 중간 금속 배선(LM1)을 상부 금속 배선(LM2)에 전기적으로 연결하는 상부 금속 콘택(LMC3)을 더 포함할 수 있다.
셀 영역(200)에 있어서, 셀 어레이(240)는 웰 구조를 갖는 상부 기판(210) 상에 복수개의 셀이 수직 적층된 3차원 구조를 가질 수 있다. 금속 콘택(260)은 셀 어레이(240)의 복수개의 셀과 상부 기판(210)을 연결 회로 배선(220)에 전기적으로 연결할 수 있다. 이에 대해선 도 1b를 참조하여 후술한다.
연결 회로 배선(220)은 주변 회로 배선(120)과 전기적으로 연결될 수 있다. 연결 회로 배선(220)은 셀 어레이(240) 상에 순차 적층된 하부 금속 배선(M0), 중간 금속 배선(M1), 그리고 상부 금속 배선(M2)을 포함할 수 있다. 연결 회로 배선(220)은 주변 회로 배선(120)을 연결 회로 배선(220)에 전기적으로 연결하는 연결 금속 콘택(MC0), 연결 금속 콘택(MC0)과 하부 금속 배선(M0)을 전기적으로 연결하는 하부 금속 콘택(MC1), 하부 금속 배선(M0)을 중간 금속 배선(M1)에 전기적으로 연결하는 중간 금속 콘택(MC2), 중간 금속 배선(M1)을 상부 금속 배선(M2)에 전기적으로 연결하는 상부 금속 콘택으로서 비아(VA)를 더 포함할 수 있다. 하부 금속 콘택(MC1)은 셀 어레이(240)를 중간 금속 배선(M0)에 연결할 수 있다. 중간 금속 배선(M1)은 셀 어레이(240)의 수직 채널(도 1b의 254)과 전기적으로 연결된 비트 라인(BL)을 포함할 수 있다.
도 1b를 참조하면, 상부 기판(210)은 가령 폴리실리콘막으로 구성될 수 있다. 상부 기판(210)은 폴리실리콘막을 제1 도전형(예: p형)과 제2 도전형(예: n형)으로 도핑하여 형성된 웰 구조를 포함할 수 있다. 일례로, 상부 기판(210)은 제1 도전형(예: p형)으로 도핑된 포켓 웰(213), 포켓 웰(213)을 감싸는 제2 도전형(예: n형)으로 도핑된 딥 웰(212), 그리고 딥 웰(212)을 감싸는 제1 도전형(예: p형)으로 도핑된 베이스 기판(211)으로 구분될 수 있다. 딥 웰(212)은 포켓 웰(213)을 베이스 기판(211)으로부터 전기적 및 공간적으로 이격시킬 수 있다.
셀 어레이(240)는 상부 기판(210)의 포켓 웰(213) 상에 수직 적층된 게이트 스택(248)을 포함할 수 있다. 게이트 스택(248)은 상부 기판(210) 상에 수직 적층된 게이트들(243)을 포함할 수 있다. 셀 어레이(240)는 게이트 스택(248)을 수직 관통하여 상부 기판(210)과 전기적으로 연결된 수직 채널(254), 수직 채널(254)을 따라 연장된 메모리막(252), 상부 기판(210)의 포켓 웰(213)에 형성된 공통 소스라인(CSL)을 구성하는 공통 소스(214), 공통 소스(214)와 전기적으로 연결된 공통 소스 플러그(257)를 더 포함할 수 있다.
공통 소스 플러그(257)는 게이트들(243)과 전기적으로 절연될 수 있다. 수직 채널(254)의 상단부는 드레인을 구성할 수 있다. 메모리막(252)은 수직 채널(254)을 감싸는 형태를 가질 수 있다. 다른 예로, 메모리막(252)은 게이트들(243)을 감싸는 형태를 가질 수 있다.
수직 채널(254)은 하부 금속 배선(M0)을 통해 비트라인(BL)에 전기적으로 연결될 수 있다. 공통 소스 플러그(257)는 도 1a에서 알 수 있듯이, 하부 금속 콘택(MC1)을 통해 하부 금속 배선(M0)에 전기적으로 연결될 수 있다.
게이트들(243) 중 최하층의 게이트(243)는 접지 선택라인(GSL)을 구성하고, 최상층의 게이트(243)는 스트링 선택라인(SSL)을 구성하고, 그리고 나머지 게이트들(243)은 워드라인들(WL)을 구성할 수 있다. 즉, 셀 어레이(240)는 수직 낸드(VNAND) 플래시 메모리일 수 있다. 이들 게이트들(243)은 계단식으로 적층되어 금속 콘택(260)이 접속하는 패드를 각각 가질 수 있다. 하나의 수직 채널(254)을 따라 수직 적층된 게이트들(243)은 하나의 메모리 셀 스트링(249)을 구성할 수 있다.
금속 콘택(260)은 게이트들(243)의 패드들 각각에 접속하는 복수개의 제1 금속 플러그들(261)과, 그리고 상부 기판(210)에 접속하는 적어도 하나의 제2 금속 플러그(262)와 적어도 하나의 제3 금속 플러그(263)를 포함할 수 있다.
제1 금속 플러그들(261) 각각은 도 1a에 도시된 바와 같이 하부 금속 콘택(MC1)을 통해 하부 금속 배선(M0)에 전기적으로 연결될 수 있다. 이에 따라, 게이트들(243)은 주변 영역(100)과 전기적 신호를 주고 받을 수 있다.
제2 금속 플러그(262)는 포켓 웰(213)에 전기적으로 연결되는 메인 금속 플러그(262a)와 딥 웰(212)에 전기적으로 연결되는 서브 금속 플러그(262b)를 포함하는 2중 플러그 구조를 가질 수 있다.
포켓 웰(213)에 메인 금속 플러그(262a)가 접속되는 메인 접합 영역(213a)이 제공될 수 있다. 메인 접합 영역(213a)은 포켓 웰(213)과 동일한 제1 도전형(예: p형)으로 도핑될 수 있다. 메인 접합 영역(213a)의 도핑 농도는 포켓 웰(213)의 도핑 농도에 비해 높을 수 있다.
딥 웰(212)에 서브 금속 플러그(262b)가 접속되는 서브 접합 영역(212a)이 제공될 수 있다. 서브 접합 영역(212a)은 딥 웰(212)과 동일한 제2 도전형(예: n형)으로 도핑되어 있을 수 있다. 서브 접합 영역(212a)의 도핑 농도는 딥 웰(212)의 도핑 농도에 비해 높을 수 있다.
제3 금속 플러그(263)는 베이스 기판(211)에 전기적으로 연결될 수 있다. 베이스 기판(211)에 제3 금속 플러그(263)가 접속되는 기판 접합 영역(211a)이 제공될 수 있다. 기판 접합 영역(211a)은 베이스 기판(211)과 동일한 제1 도전형(예: p형)으로 도핑되어 있을 수 있다. 기판 접합 영역(211a)의 도핑 농도는 베이스 기판(211)의 도핑 농도에 비해 높을 수 있다.
도 1c를 참조하면, 메인 접합 영역(213a)과 서브 접합 영역(212a) 그리고 기판 접합 영역(211a)은 게이트 스택(248)의 어느 일 측면 바깥에 제공될 수 있다. 따라서, 도 1b에서 보는 바와 같이, 제2 금속 플러그(262)와 제3 금속 플러그(263)는 게이트 스택(248)의 일 측면에 이격 배치될 수 있다.
다른 예로, 도 1d에 도시된 바와 같이, 메인 접합 영역(213a)과 서브 접합 영역(212a)은 게이트 스택(248)의 우측면 바깥에 제공될 수 있고, 기판 접합 영역(211a)은 게이트 스택(248)의 좌측면 바깥에 제공될 수 있다. 이 경우, 제2 금속 플러그(262)는 게이트 스택(248)의 우측면에 이격 배치될 수 있고, 제3 금속 플러그(263)는 게이트 스택(248)의 좌측면에 이격 배치될 수 있다.
도 1b를 다시 참조하면, 메인 금속 플러그(262a)와 서브 금속 플러그(262b)는 도 1a에 도시된 바와 같이 하부 금속 콘택(MC1)을 통해 하부 금속 배선(M0)에 전기적으로 공통 연결될 수 있다. 다시 말해, 메인 금속 플러그(262a)와 서브 금속 플러그(262b)는 전기적으로 싱글 플러그(single plug)로 행동할 수 있다. 이에 따라 포켓 웰(213)와 딥 웰(212)은 주변 영역(100)으로부터 전기적 신호를 공통으로 받을 수 있다.
제3 금속 플러그(263)는 도 1a에 도시된 바와 같이 하부 금속 콘택(MC1)을 통해 하부 금속 배선(M0) 중 접지 신호가 흐르는 접지 배선(M0-1)에 전기적으로 연결될 수 있다. 따라서, 베이스 기판(211)은 접지 신호를 받아 접지 상태를 가질 수 있다.
일례에 따르면, 베이스 기판(211)은 셀 어레이(240)가 동작할 때 접지 상태에 있을 수 있다. 다른 예로, 베이스 기판(211)은 셀 어레이(240)의 동작 여부와 상관없이 언제나 접지 상태에 있을 수 있다. 이처럼 적어도 셀 어레이(240)가 동작하는 경우 베이스 기판(211)이 접지 상태에 있을 수 있으므로, 아래에서 설명한 바와 같이 셀 영역(200)과 주변 영역(100) 사이의 전기적 간섭 현상이 없어지거나 최소화될 수 있다.
도 1a 및 1b를 다시 참조하면, 상부 기판(210)에 전압을 인가하여 셀 어레이(240)를 동작시킬 수 있다. 가령, 메인 금속 플러그(262a)와 서브 금속 플러그(262b)를 통해 상부 기판(210)의 포켓 웰(213)과 딥 웰(212)에 소거 전압(erase voltage)을 인가하고, 게이트들(243)에는 0V 혹은 이에 가까운 전압을 인가하여, 블록 단위로 소거 동작을 구현할 수 있다.
상기 소거 동작시 제3 금속 플러그(263)는 접지 전압을 베이스 기판(211)에 인가하여, 베이스 기판(211)은 접지 상태에 있을 수 있다. 베이스 기판(211)이 접지된 상태에 있으므로 상부 기판(210)에 인접한 주변 영역(100)의 상부 금속 배선(LM2)은 상부 기판(210)에 인가된 접압(예: 소거 전압)에 의해 발생할 수 있는 크로스 토크와 같은 전기적 간섭을 경험하지 않을 수 있다.
도 1a 내지 1d에서 도면 부호로 특정하지 않은 구성요소는 특별한 언급이 없는 한 절연막을 나타낼 수 있다. 이하 다른 실시예에 있어서도 이와 마찬가지일 수 있다.
<비교예>
도 1e는 비교예에 따른 반도체 소자를 도시한 단면도이다.
도 1e를 참조하면, 비교예의 반도체 소자(10p)는 도 1a의 반도체 소자(10)와 유사한 구조를 가질 수 있다. 반도체 소자(10)와 다르게, 비교예의 반도체 소자(10p)의 상부 기판(210p)은 웰 구조를 가지지 않을 수 있다. 예컨대, 상부 기판(210p)은 제1 도전형(예: p형)으로 도핑된 폴리실리콘막일 수 있다. 비교예의 금속 콘택(260p)은 셀 어레이(240)의 게이트들(243) 및 상부 기판(210p)에 접속하는 복수개의 금속 플러그를 포함할 수 있다.
비교예의 반도체 소자(10p)에 있어서 상부 기판(210p)에 전압을 인가하여 셀 어레이(240)를 동작(예: 소거)시키는 경우, 전기적 경로(P)를 따라 전압이 상부 기판(210p)에 인가될 수 있다. 이 경우, 상부 기판(210p)에 인가되는 전압은 12V 내지 20V의 비교적 높은 값일 수 있다.
상부 기판(210p)에 인가된 전압에 의해 상부 기판(210p)과 인접한 주변 영역(100)의 상부 금속 배선(LM2)에서 크로스 토크와 같은 전기적 간섭 현상이 발생할 수 있다. 다시 말해, 상부 기판(210p)과 상부 금속 배선(LM2) 사이에 기생 커패시턴스(Cp)가 생성될 수 있고, 이와 같은 불필요한 커플링에 의해 반도체 소자(10p)의 전기적 특성이 나빠질 수 있다.
이와 달리, 본 실시예에 따르면, 도 1a 및 1b를 참조하여 전술한 바와 같이, 상부 기판(210)에 전압이 인가되더라도 베이스 기판(211)이 접지되어 있으므로 상부 기판(210)과 상부 금속 배선(LM2) 간의 커플링이 발생할 여지가 없어지거나 최소화될 수 있다.
<변형예>
도 2a는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 2b는 도 2a의 일부를 확대 도시한 단면도이다. 도 2c는 도 2b의 일부를 확대 도시한 평면도이다. 도 2d는 도 2b의 변형예를 도시한 단면도이다.
도 2a를 참조하면, 반도체 소자(20)는 도 1a의 반도체 소자(10)와 동일하거나 유사하게 수직 낸드(VNAND) 타입의 셀 어레이(240)를 갖는 셀 영역(200)이 주변 영역(100) 상에 적층된 COP 구조를 가질 수 있다. 이하에서와 같은 특별한 언급이 없는 한, 반도체 소자(10)에 대한 설명은 반도체 소자(20)에 마찬가지로 적용될 수 있다. 이하의 다른 실시예들에 있어서도 이와 마찬가지다.
도 2b를 참조하면, 반도체 소자(20)는 게이트 스택(248)의 우측면 및 좌측면에 이격되어 제공된 한 쌍의 제2 금속 플러그(262)를 포함할 수 있다. 유사하게, 반도체 소자(20)는 게이트 스택(248)의 우측면 및 좌측면에 이격되어 제공된 한 쌍의 제3 금속 플러그(263)를 포함할 수 있다. 복수개의 제2 금속 플러그(262)는 전기적으로 싱글 플러그로 행동할 수 있다. 마찬가지로, 복수개의 제3 금속 플러그(263)는 전기적으로 싱글 플러그로 행동할 수 있다.
도 2b 및 2c를 같이 참조하면, 한 쌍의 제2 금속 플러그(262) 각각은 메인 금속 플러그(262a) 및 서브 금속 플러그(262b)를 포함하는 2중 플러그 구조를 가질 수 있다. 게이트 스택(248)의 우측면 및 좌측면 바깥의 포켓 웰(213)에 한 쌍의 메인 금속 플러그(262a)가 접속하는 한 쌍의 메인 접합 영역(213a)이 제공될 수 있다. 유사하게, 게이트 스택(248)의 우측면 및 좌측면 바깥의 딥 웰(212)에 한 쌍의 서브 금속 플러그(262b)가 접속하는 한 쌍의 서브 접합 영역(212a)이 제공될 수 있다.
게이트 스택(248)의 우측면 및 좌측면 바깥에 각각 제3 금속 플러그(263)가 제공될 수 있다. 게이트 스택(248)의 우측면 및 좌측면 바깥의 베이스 기판(211)에는 한 쌍의 제3 금속 플러그(263)가 접하는 한 쌍의 기판 접합 영역(211a)이 제공될 수 있다.
본 실시예에 따르면, 게이트 스택(248)의 양측면에 한 쌍의 제2 금속 플러그(262)와 한 쌍의 제3 금속 플러그(263)가 제공되므로써, 게이트 스택(248)에 포함되는 메모리 셀과 제2 금속 플러그(262) 사이의 및/또는 게이트 스택(248)에 포함되는 메모리 셀과 제3 금속 플러그(263) 사이의 거리차에 따른 전기적 신호의 지연이 줄어들거나 최소화될 수 있다.
다른 예로, 도 2d에 도시된 것처럼, 한 쌍의 제3 금속 플러그(263) 중 어느 하나가 결여될 수 있다. 예컨대, 게이트 스택(248)의 우측면 바깥에 제3 금속 플러그(263)가 제공되고, 게이트 스택(248)의 좌측면 바깥에 제3 금속 플러그(263)가 제공되지 않을 수 있다.
<다른 변형예>
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 3b는 도 3a의 일부를 확대 도시한 단면도이다. 도 3c는 도 3b의 일부를 확대 도시한 평면도이다. 도 3d는 도 3b의 변형예를 도시한 단면도이다.
도 3a 및 3b를 같이 참조하면, 반도체 소자(30)는 한 쌍의 제2 금속 플러그(262)와 한 쌍의 제3 금속 플러그(263)를 가질 수 있다. 일례로, 반도체 소자(30)는 게이트 스택(248)의 우측면 및 좌측면 각각의 바깥에 제공된 제2 금속 플러그(262)를 포함할 수 있다. 한 쌍의 제2 금속 플러그(262)는 전기적으로 싱글 플러그로 행동할 수 있다. 유사하게, 반도체 소자(30)는 게이트 스택(248)의 우측면 및 좌측면 각각의 바깥에 제공된 제3 금속 플러그(263)를 포함할 수 있다. 한 쌍의 제3 금속 플러그(263)는 전기적으로 싱글 플러그로 행동할 수 있다.
이처럼 게이트 스택(248)의 양측면에 한 쌍의 제2 금속 플러그(262)와 한 쌍의 제3 금속 플러그(263)가 제공되므로써, 도 2b 및 2c를 같이 참조하여 전술한 같이 셀과 금속 플러그 사이의 거리차에 따른 전기적 신호의 지연이 줄어들거나 최소화될 수 있다.
도 3b 및 3c를 같이 참조하면, 한 쌍의 제2 금속 플러그(262) 각각은 단일 플러그 구조를 가질 수 있다. 가령 제2 금속 플러그(262)는 도 1b의 메인 금속 플러그(262a)에 상당하는 하나의 금속 플러그일 수 있다. 게이트 스택(248)의 우측면 및 좌측면 바깥의 포켓 웰(213)에 한 쌍의 메인 제2 금속 플러그(262)가 접속하는 한 쌍의 메인 접합 영역(213a)이 제공될 수 있다. 게이트 스택(248)의 우측면 및 좌측면 바깥의 베이스 기판(211)에 한 쌍의 제3 금속 플러그(263)가 접속하는 한 쌍의 기판 접합 영역(211a)이 제공될 수 있다.
본 실시예에 따르면, 딥 웰(212)에 접속되는 금속 플러그가 제공되지 않을 수 있어, 도 1b의 서브 접합 영역(212a)에 상당하는 접합 영역이 제공되지 않을 수 있다. 이에 따라, 딥 웰(212)은 전기적으로 플로팅 상태에 있을 수 있다.
본 실시예에 있어서, 상부 기판(210)에 전압을 인가하여 셀 어레이(240)를 동작시킬 수 있다. 가령, 한 쌍의 제2 금속 플러그(262)를 통해 상부 기판(210)의 포켓 웰(213)에 소거 전압을 인가하고, 게이트들(243)에는 0V 혹은 이에 가까운 전압을 인가하여, 블록 단위로 소거 동작을 구현할 수 있다. 상기 소거 동작시 한 쌍의 제3 금속 플러그(263)는 접지 전압을 베이스 기판(211)에 인가할 수 있다. 이에 따라 베이스 기판(211)은 접지 상태에 있을 수 있다. 딥 웰(212)은 플로팅 상태에 있을 수 있다.
다른 예로, 도 3d에 도시된 것처럼, 한 쌍의 제3 금속 플러그(263) 중 어느 하나가 결여될 수 있다. 예컨대, 게이트 스택(248)의 우측면 바깥에 제3 금속 플러그(263)가 제공되고, 게이트 스택(248)의 좌측면 바깥에 제3 금속 플러그(263)가 제공되지 않을 수 있다.
<또 다른 변형예>
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 4b는 도 4a의 일부를 확대 도시한 단면도이다. 도 4c는 도 4b의 일부를 확대 도시한 평면도이다. 도 4d는 도 4b의 변형예를 도시한 단면도이다.
도 4a 내지 4c를 참조하면, 반도체 소자(40)는 단일 플러그 구조를 갖는 제2 금속 플러그(262)를 포함할 수 있다. 일례로, 반도체 소자(40)는 가령 게이트 스택(248)의 우측면 바깥의 상부 기판(210)에 전기적으로 연결되는 도 1b의 메인 금속 플러그(262a)에 상당하는 제2 금속 플러그(262)를 포함할 수 있다. 딥 웰(212)에 접속되는 금속 플러그가 제공되지 않을 수 있고, 이에 따라 딥 웰(212)은 전기적으로 플로팅 상태에 있을 수 있다.
본 실시예에 있어서, 상부 기판(210)에 전압을 인가하여 셀 어레이(240)를 동작시킬 수 있다. 가령, 제2 금속 플러그(262)를 통해 상부 기판(210)의 포켓 웰(213)에 소거 전압을 인가하고, 게이트들(243)에는 0V 혹은 이에 가까운 전압을 인가하여, 블록 단위로 소거 동작을 구현할 수 있다. 상기 소거 동작시 제3 금속 플러그(263)는 접지 전압을 베이스 기판(211)에 인가할 수 있다. 이에 따라 베이스 기판(211)은 접지 상태에 있을 수 있다. 딥 웰(212)은 플로팅 상태에 있을 수 있다.
제3 금속 플러그(263)는 가령 게이트 스택(248)의 우측면 바깥에 제공되어 제2 금속 플러그(262)에 인접할 수 있다. 다른 예로, 도 4d에 도시된 것처럼, 제3 금속 플러그(263)는 가령 게이트 스택(248)의 좌측면 바깥에 제공되어 있을 수 있다.
<또 다른 변형예>
도 5a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 5b는 도 5a의 일부를 확대 도시한 단면도이다. 도 5c는 도 5b의 일부를 확대 도시한 평면도이다.
도 5a를 참조하면, 반도체 소자(50)는 도 1a의 반도체 소자(10)와 유사하게 주변 영역(100) 상에 셀 어레이(340)를 갖는 셀 영역(200)이 적층된 COP 구조를 가질 수 있다. 이하에서와 같은 특별한 언급이 없는 한, 반도체 소자(10)에 대한 설명은 반도체 소자(50)에 마찬가지로 적용될 수 있다.
도 5b를 참조하면, 셀 어레이(340)는 웰 구조를 갖는 상부 기판(210) 상에 수직 적층된 게이트 스택(348)을 포함할 수 있다. X 영역은 비트라인(BL)의 연장 방향을 따라 절개한 단면이고, Y 영역은 비트라인(BL)의 연장 방향과 직교하는 방향을 따라 절개한 단면이다.
게이트 스택(348)은 상부 기판(210)의 포켓 웰(213) 상에 수직 적층된 게이트들(343)을 포함할 수 있다. 셀 어레이(340)는 게이트 스택(348)을 파이프(pipe) 혹은 “U”자 형태로 관통하는 채널(354), “U”자형 채널(354)을 따라 연장된 메모리막(352), “U”자형 채널(354)의 일단에 전기적으로 연결된 소스 라인을 구성하는 게이트(345)를 더 포함할 수 있다. “U”자형 채널(354) 중 소스 라인을 구성하는 게이트(345)에 전기적으로 연결되는 일단은 소오스를 구성하고, 비트라인(BL)에 전기적으로 연결되는 타단은 드레인을 구성할 수 있다.
게이트들(343) 중에서 최하층의 게이트(343)는 백 게이트를 구성하고, 최상층의 게이트(343)은 스트링 선택라인(CSL)을 구성하고, 나머지 게이트들(343)은 워드라인들(WL)을 구성할 수 있다. 하나의 “U”자형 채널(354)을 따라 “U”자형으로 배열된 게이트들(343)은 하나의 메모리 셀 스트링(349)을 구성할 수 있다.
도 5b 및 5c를 같이 참조하면, 도 1b의 셀 어레이(240)와 동일하거나 유사하게, 셀 어레이(340)는 게이트 스택(348)의 우측면 바깥에 제공되어 상부 기판(210)의 포켓 웰(213) 및 딥 웰(212)에 각각 전기적으로 연결되는 메인 금속 플러그(262a) 및 서브 금속 플러그(262b)를 갖는 제2 금속 플러그(262)와, 그리고 상부 기판(210)의 베이스 기판(211)에 전기적으로 연결되는 제3 금속 플러그(263)를 포함할 수 있다. 제2 금속 플러그(262)는 셀 어레이(340)의 동작에 필요한 전압을 포켓 웰(213) 및 딥 웰(212)에 인가할 수 있고, 제3 금속 플러그(263)는 접지 전압을 베이스 기판(211)에 인가할 수 있다.
포켓 웰(213)에는 메인 금속 플러그(262a)가 접속되는 메인 접합 영역(213a)이 제공되고, 딥 웰(212)에는 서브 금속 플러그(262b)가 접속되는 서브 접합 영역(212a)이 제공되고, 그리고 베이스 기판(211)에는 제3 금속 플러그(263)가 접속되는 기판 접합 영역(211a)이 제공될 수 있다.
제2 금속 플러그(262)와 제3 금속 플러그(263) 각각의 수와 위치, 및/또는 접합 영역들(211a,212a,213a) 각각의 수 및 위치는 도 2a 내지 2d, 도 3a 내지 3d, 도 4a 내지 4d를 참조하여 전술한 바와 같이 다양하게 변경될 수 있다.
다른 예로, 상부 기판(210)은 절연막으로 구성될 수 있고, 플러그들(262,263)이 제공되지 않을 수 있다. 또 다른 예로, 상부 기판(210)은 n형 및 p형 중 어느 하나의 도전형의 반도체로 구성되거나 혹은 i형 반도체로 구성된 단일막일 수 있고, 플러그들(262,263) 중 어느 하나가 제공되거나 혹은 제공되지 않을 수 있다.
<또 다른 변형예>
도 6a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 6b는 도 6a의 평면도이다. 도 6c 내지 6f는 도 6b의 변형예들을 도시한 평면도들이다.
도 6a를 참조하면, 반도체 소자(60)는 단일 도전형으로 도핑된 상부 기판(210a)을 포함할 수 있다. 예컨대, 상부 기판(210a)은 제1 도전형(예: p형)으로 도핑된 폴리실리콘막으로 구성될 수 있다.
주변 영역(100)은 접지 금속판(140)을 더 포함할 수 있다. 접지 금속판(140)은 주변 영역(100)의 상부 금속 배선(LMC)과 셀 영역(200)의 상부 기판(210) 사이에 제공될 수 있다. 접지 금속판(140)은 주변 회로 배선(120)이나 연결 회로 배선(220) 중 접지 신호가 인가되는 금속 배선에 연결될 수 있다. 일례로, 상부 기판(210a)을 바라보는 접지 금속판(140)의 상면은 연결 회로 배선(220) 중 접지 신호가 인가되는 접지 배선(M0-1)에 전기적으로 연결될 수 있다. 반도체 소자(60)는 접지 금속판(140)을 접지 배선(M0-1)에 전기적으로 연결하는 접지 플러그(270)를 더 포함할 수 있다.
접지 금속판(140)은 셀 어레이(240)가 동작할 때 접지 상태에 있을 수 있다. 가령, 상부 기판(210a)에 소거 전압이 인가되는 경우 접지 금속판(140)은 접지 상태에 있을 수 있다. 다른 예로, 접지 금속판(140)은 셀 어레이(240)의 동작 여부와 상관없이 언제나 접지 상태에 있을 수 있다. 이처럼 적어도 셀 어레이(240)가 동작하는 경우 접지 금속판(240)이 접지 상태에 있을 수 있으므로, 상부 기판(210a)과 상부 금속 배선(LM2) 사이에 커플링이 발생하지 않을 수 있다.
셀 영역(200)의 적어도 일부와 주변 영역(100)의 적어도 일부는 상하 오버랩될 수 있다. 접지 금속판(140)은 셀 영역(240)과 주변 영역(100) 간의 상하 오버랩된 영역 중 적어도 일부를 커버할 수 있는 크기 내지 면적을 가질 수 있다.
일례로, 도 6b에 도시된 바와 같이, 셀 영역(200)은 주변 영역(100)과 거의 혹은 전체적으로 상하 오버랩될 수 있다. 이 경우, 접지 금속판(140)은 적어도 상부 기판(210a)과 상하 오버랩될 수 있다. 접지 금속판(140)은 상부 기판(210a)과 평면적으로 동일하거나 유사한 형상을 가질 수 있다. 접지 금속판(140)은 상부 기판(210a)을 넘어 돌출되어 접지 플러그(270)가 접속되는 돌출부(142)를 가질 수 있다.
다른 예로서, 도 6c에 도시된 것처럼, 주변 영역(100)은 셀 영역(200)의 일부와 상하 오버랩될 수 있다. 예컨대, 주변 영역(100)은 셀 영역(200)의 일측 가장자리와 상하 오버랩될 수 있다. 접지 금속판(140)은 주변 영역(100)과 상하 오버랩되는 상부 기판(210a)의 일부를 커버하는 형태 내지 크기를 가질 수 있다.
또 다른 예로서, 도 6d에서 보는 바와 같이, 셀 영역(200)의 일측 가장자리와 반대측 가장자리 각각과 상하 오버랩되는 주변 영역들(100)이 제공될 수 있다. 주변 영역들(100)과 상하 오버랩되는 상기 기판(210a)의 일측 및 반대측 가장자리를 커버하는 접지 금속판들(140)이 제공될 수 있다. 접지 금속판들(140)은 도 6a의 접지 배선(M0-1)에 전기적으로 공통 연결될 수 있다.
또 다른 예로서, 도 6e에서처럼, 주변 영역(100)은 셀 영역(200)의 일부와 상하 오버랩되는 반전된 “L”자 형상을 가질 수 있다. 접지 금속판(140)은 주변 영역(100)과 상하 오버랩되는 상부 기판(210a)의 일부를 커버하는 반전된 “L”자 형상을 가질 수 있다.
또 다른 예로서, 도 6f에 도시된 바와 같이, 접지 금속판(140)은 주변 영역(100)과 상하 오버랩되는 상부 기판(210a)보다 큰 크기를 가질 수 있다. 일례로, 접지 금속판(140)은 상부 기판(210a)과 상하 오버랩되고 접지 플러그(270)쪽으로 더 확장된 크기를 가질 수 있다.
도 6b 내지 6e의 접지 금속판(140)은 본 실시예처럼 주변 영역(100)과 상하 오버랩되는 상부 기판(210a)의 일부에 비해 큰 크기를 가질 수 있다. 다른 예로, 접지 금속판(140)은 상기 기판(210a)의 일부가 주변 영역(100)과 상하 중첩되더라도 상부 기판(210a)과 동일하거나 더 큰 크기 내지 면적을 가질 수 있다.
<또 다른 변형예>
도 7a 내지 7c는 도 6a의 변형예들을 도시한 단면도들이다.
도 7a를 참조하면, 반도체 소자(70)는 도 6a의 반도체 소자(60)와 유사하게 주변 영역(100) 상에 셀 어레이(240)를 갖는 셀 영역(200)이 적층된 COP 구조를 가질 수 있다. 이하에서와 같은 특별한 언급이 없는 한, 반도체 소자(60)에 대한 설명은 반도체 소자(70)에 마찬가지로 적용될 수 있다.
접지 금속판(140a)은 상부 기판(210a)의 가장자리를 넘지 않을 수 있다. 예컨대, 접지 금속판(140a)은 도 6b 내지 6e의 접지 금속판(140)에서 돌출부(142)가 없는 형상을 가질 수 있다. 혹은 접지 금속판(140a)은 도 6b 내지 6e의 접지 금속판(140)보다 작은 크기를 가질 수 있다.
접지 금속판(140a)은 주변 영역(100)의 상부 금속 배선(LM2)을 바라보는 접지 금속판(140a)의 하면에 접속된 연결 플러그(150)를 통해 주변 회로 배선(120)이나 연결 회로 배선(220) 중 접지 신호가 인가되는 금속 배선에 전기적으로 연결될 수 있다.
일례로, 연결 플러그(150)는 상부 금속 배선(LM2) 중 어느 하나를 통해 접지 플러그(270)와 연결되고, 이에 따라 접지 금속판(140a)은 접지 배선(M0-1)으로부터 접지 신호를 전달받을 수 있다.
다른 예로, 도 7b에 도시된 바와 같이, 연결 플러그(150)는 상부 금속 배선(LM2) 중 접지 신호가 인가되는 접지 배선(LM2-1)에 접속되고 이에 따라 접지 금속판(140a)은 접지 배선(LM2-1)으로부터 접지 신호를 전달받을 수 있다.
도 7c를 참조하면, 반도체 소자(80)는 도 6a의 반도체 소자(60)와 유사하게 주변 영역(100) 상에 셀 어레이(240)를 갖는 셀 영역(200)이 적층된 COP 구조를 가질 수 있다.
반도체 소자(80)는 웰 구조를 갖는 상부 기판(210)을 포함할 수 있다. 상부 기판(210)은 가령 도 1b에 도시된 바와 같이 접지 신호가 인가되는 베이스 기판(211)을 포함할 수 있다. 따라서, 포켓 웰(213) 및 딥 웰(212)에 셀 어레이(240)의 동작 전압(예: 소거 전압)이 인가되는 경우, 베이스 기판(211) 및 접지 금속판(140)에 접지 전압이 인가될 수 있다. 베이스 기판(211)과 접지 금속판(140)은 접지 배선(M0-1)에 공통으로 전기적으로 연결될 수 있다.
<제조방법예>
도 8a 내지 8f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 8a를 참조하면, 실리콘 웨이퍼와 같은 하부 기판(110) 상에 주변 영역(100)을 형성할 수 있다. 주변 영역(100)을 형성하는 것은 주변 트랜지스터(112)를 형성하고, 주변 트랜지스터(112)와 전기적으로 연결되는 주변 회로 배선(120)을 형성하고, 그리고 주변 트랜지스터(112)와 주변 회로 배선(120)을 덮는 하부 절연막(130)을 형성하는 것을 포함할 수 있다. 주변 회로 배선(120)은 도 1a를 참조하여 설명한 바와 동일하거나 유사하게 구성될 수 있으며, 상세한 설명은 생략한다.
도 8b를 참조하면, 주변 영역(100) 상에 웰 구조를 갖는 상부 기판(210)을 형성할 수 있다. 가령, 제1 도전형(예: p형)으로 도핑된 폴리실리콘막을 증착하거나 혹은 폴리실리콘막을 증착하고 제1 도전형(예: p형)의 불순물을 도핑하여 베이스 기판(211)을 형성할 수 있다. 그리고, 베이스 기판(211)의 일부에 제2 도전형(예: n형)의 불순물을 도핑하여 딥 웰(212)을 형성하고, 딥 웰(212)의 일부에 제1 도전형(예: p형)의 불순물을 도핑하여 포켓 웰(213)을 형성할 수 있다.
이에 더하여, 베이스 기판(211)에 베이스 기판(211)에 비해 도핑 농도가 높은 제1 도전형(예: p형)을 갖는 기판 접합 영역(211a)을 베이스 기판(211)에 형성할 수 있다. 유사하게, 포켓 웰(212)에 비해 도핑 농도가 높은 제1 도전형(예: p형)을 갖는 메인 접합 영역(213a)을 포켓 웰(213)에 형성하고, 딥 웰(212)에 비해 도핑 농도가 높은 제2 도전형(예: n형)을 갖는 서브 접합 영역(212a)을 딥 웰(212)에 형성할 수 있다.
상부 기판(210)은 주변 영역(100)의 일부와 상하 중첩되는 크기를 가질 수 있다. 다른 예로, 상부 기판(210)은 주변 영역(100)의 전부와 상하 중첩되는 크기를 가질 수 있다.
도 8c를 참조하면, 상부 기판(210)의 포켓 웰(213) 상에 절연막들(241)과 희생막들(242)이 계단식으로 적층된 몰드 스택(247)을 형성하고, 몰드 스택(247)을 관통하며 메모리막(252)으로 둘러싸인 수직 채널(254)을 형성할 수 있다. 수직 채널(254)은 포켓 웰(213)과 전기적으로 연결될 수 있다.
도 8d를 참조하면, 상부 기판(210) 상에 절연막(231)을 증착하고, 몰드 스택(247)을 수직 관통하여 포켓 웰(213)을 노출시키는 트렌치(201)를 형성할 수 있다. 트렌치(201)를 통해 에천트를 제공하여 희생막들(도 8c의 242)을 제거하여 스페이스들(203)을 형성할 수 있다.
도 8e를 참조하면, 스페이서들(203)을 도전막으로 채워 수직 채널(254)을 따라 게이트들(243)이 수직 적층된 게이트 스택(248)을 형성할 수 있다. 최하층의 게이트(243)는 접지 선택라인(GSL)을 구성하고, 최상층의 게이트(243)는 스트링 선택라인(SSL)을 구성하고, 그리고 나머지 게이트들(243)은 워드라인들(WL)을 구성할 수 있다.
트렌치(201)를 통해 노출된 포켓 웰(213)에 제2 도전형(예: n형)의 불순물을 도핑하여 공통 소스라인(CSL)을 구성하는 공통 소스(214)를 형성할 수 있다. 수직 채널(254)의 상단을 제2 도전형(예: n형)의 드레인으로 형성할 수 있다.
도 8f를 참조하면, 공통 소스(214)에 연결되는 공통 소스 플러그(257)를 형성할 수 있다. 이로써, 상부 기판(210) 상에는 수직 낸드(VNAND) 타입의 셀 어레이(240)가 형성될 수 있다. 셀 어레이(240) 및 상부 기판(210)에 전기적으로 연결되는 금속 콘택(260)을 형성하고, 셀 어레이(240)를 주변 회로 배선(120)에 연결하는 연결 회로 배선(220)을 형성하고, 연결 회로 배선(220)을 덮는 절연막(232)을 형성할 수 있다. 연결 회로 배선(220)은 도 1a를 참조하여 설명한 바와 동일하거나 유사하게 구성될 수 있으며, 상세한 설명은 생략한다.
상기 일련의 공정을 통해 주변 영역(100) 상에 셀 영역(200)이 적층된 COP (Cell on Peripheral) 구조를 갖는 반도체 소자(10)를 제조할 수 있다. 금속 콘택(260) 중에서 포켓 웰(213)과 딥 웰(212)에 전기적으로 연결된 제2 금속 플러그(262)와 베이스 기판(211)에 전기적으로 연결된 제3 금속 플러그(263)의 수와 위치는 도 1a 내지 1d, 도 2a 내지 2d, 도 3a 내지 3d, 도 4a 내지 4d를 참조하여 전술한 바와 같이 다양하게 변경 가능하다.
셀 어레이(240)는 도 5b의 셀 어레이(340)로 대체될 수 있고, 이에 따라 도 5a의 반도체 소자(50)가 제조될 수 있다. 도 5b에 도시된 것처럼 셀 어레이(340)는 “U”자형 채널(354)을 형성하고 “U”자형 채널(354) 상에 소스 라인을 구성하는 게이트(345)를 형성하는 것을 제외하곤 셀 어레이(240)와 유사한 공정으로 형성될 수 있다.
주변 영역(100)을 형성하는 단계에서 접지 금속판(140)을 더 형성하고, 상부 기판(210)을 제1 도전형(예: p형)의 벌크 폴리실리콘막 형태로 형성하면 도 7a 혹은 도 7b의 반도체 소자(70)가 제조될 수 있다. 주변 영역(100)에 접지 금속판(140)을 형성하고 상부 기판(210)을 웰 구조로 형성하면 도 7c의 반도체 소자(80)가 제조될 수 있다.
<응용예>
도 9a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 9b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 9a를 참조하면, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 메모리(1210)는 본 발명의 실시예들에 따른 반도체 소자(10-80) 중 적어도 어느 하나를 포함할 수 있다.
에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 9b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(10-80) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다.
일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있다. 메모리 컨트롤러(1312)는 도 9a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 하부 기판 상에 제공된 주변 회로 및 상기 주변 회로 상의 접지 금속판을 포함하는 주변 영역; 및
    상기 주변 영역 상에 적층 및 중첩되는 셀 영역을 포함하되,
    상기 셀 영역은 상기 접지 금속판과 중첩되는 상부 기판 및 상기 상부 기판의 상면에 대해 수직하며 상기 상부 기판에 연결되는 수직 채널들을 포함하는 메모리 셀 스트링들을 포함하되,
    상기 상부 기판에 소거 전압이 인가될 때, 상기 접지 금속판은 전기적 접지 상태를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 상부 기판은:
    제1 도전형으로 도핑된 상기 베이스 기판;
    상기 베이스 기판의 일부를 차지하며 상기 제1 도전형과 반대되는 제2 도전형으로 도핑된 딥 웰; 그리고
    상기 딥 웰의 일부를 차지하며 상기 제1 도전형으로 도핑된 포켓 웰을 포함하되,
    상기 소거 전압은 상기 포켓 웰에 인가되는 반도체 소자.
  3. 제2항에 있어서,
    상기 셀 영역은:
    상기 포켓 웰에 전기적으로 연결되는 제1 플러그; 그리고
    상기 베이스 기판에 전기적으로 연결되는 제2 플러그를 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 상부 기판은:
    상기 포켓 웰에 제공되어 상기 제1 플러그가 접속되며, 상기 제1 도전형으로 도핑된 제1 접합 영역; 그리고
    상기 베이스 기판에 제공되어 상기 제2 플러그가 접속되며, 상기 제1 도전형으로 도핑된 제2 접합 영역을 더 포함하고,
    상기 제1 접합 영역은 상기 포켓 웰에 비해 높은 도핑 농도를 가지며,
    상기 제2 접합 영역은 상기 베이스 기판에 비해 높은 농도를 갖는 반도체 소자.
  5. 제4항에 있어서,
    상기 셀 영역은:
    상기 딥 웰에 전기적으로 연결되는 제3 플러그를 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 상부 기판은:
    상기 딥 웰에 제공되어 상기 제3 플러그가 접속되는 그리고 상기 제2 도전형으로 도핑된 제3 접합 영역을 더 포함하고,
    상기 제3 접합 영역은 상기 딥 웰에 비해 도핑 농도가 높은 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 플러그와 상기 제3 플러그는 서로 전기적으로 연결된 싱글 플러그를 구성하는 반도체 소자.
  8. 제2항에 있어서,
    상기 딥 웰은 전기적으로 플로팅 상태인 반도체 소자.
  9. 제1항에 있어서,
    상기 셀 영역은:
    상기 접지 금속판에 접속되는 접지 플러그; 및
    상기 접지 플러그와 연결되며, 접지 신호가 인가되는 접지 배선을 더 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 접지 금속판은,
    적어도 상기 주변 영역과 상기 셀 영역 간의 상하 중첩되는 영역을 커버하는 크기를 갖는 반도체 소자.
  11. 제1항에 있어서,
    상기 상부 기판의 적어도 일부는 상기 주변 영역과 상하 중첩되고,
    상기 접지 금속판은,
    적어도 상기 주변 영역과 상하 중첩되는 상기 상부 기판의 적어도 일부를 커버하는 크기를 갖는 반도체 소자.
  12. 주변 영역 상에 셀 영역이 적층된 구조를 포함하고,
    상기 주변 영역은:
    하부 기판과, 상기 하부 기판 상에 제공된 주변 트랜지스터와, 그리고 상기 주변 트랜지스터와 전기적으로 연결된 주변 금속 배선을 포함하고,
    상기 셀 영역은:
    상기 주변 영역 일부와 중첩되는 상부 기판 및 상기 상부 기판의 상면에 대해 수직하는 수직 채널들을 포함하는 메모리 셀 스트링들을 포함하는 셀 어레이를 포함하고,
    상기 상부 기판은:
    상기 수직 채널들과 전기적으로 연결되며, 제1 도전형으로 도핑된 포켓 웰; 그리고
    상기 포켓 웰을 감싸며, 상기 제1 도전형의 반대되는 제2 도전형으로 도핑된 딥 웰을 포함하고,
    상기 적층된 구조는,
    상기 상부 기판과 상기 주변 금속 배선 사이에 배치되는 접지 구조체를 포함하되,
    상기 셀 영역은 상기 주변 영역과 중첩되고,
    상기 포켓 웰에 소거 전압이 인가되어 상기 셀 어레이가 소거 동작할 때, 상기 접지 구조체는 접지 신호의 인가에 의해 접지 상태를 가져 상기 상부 기판과 상기 주변 금속 배선 간의 커플링을 저지하는 접지 패턴을 포함하는 반도체 소자.
  13. 하부 기판 상에 제공된 주변 회로 및 상기 주변 회로와 전기적으로 연결된 주변 금속 배선을 포함하는 주변 영역; 그리고
    상기 주변 영역 상에 적층 및 중첩되는 셀 영역을 포함하되,
    상기 셀 영역은 상기 주변 영역 일부와 중첩되며 제1 도전형의 반도체막에 서로 다른 도전형의 불순물들로 도핑된 웰을 갖는 상부 기판, 및 상기 상부 기판의 상면에 대해 수직하는 수직 채널들을 포함하는 메모리 셀 스트링들을 포함하는 셀 어레이를 포함하고,
    상기 상부 기판의 상기 웰은:
    상기 수직 채널들과 전기적으로 연결되며, 상기 제1 도전형으로 도핑된 포켓 웰; 그리고
    상기 포켓 웰을 감싸며, 상기 제1 도전형의 반대되는 제2 도전형으로 도핑된 딥 웰을 포함하고,
    상기 반도체막은 상기 주변 금속 배선과 중첩되되,
    상기 포켓 웰에 소거 전압이 인가될 때 상기 반도체막은 접지 상태를 갖는 반도체 소자.
  14. 하부 기판 상에 제공된 주변 회로를 포함하는 주변 영역; 그리고
    상기 주변 영역 상에 적층 및 중첩되는 셀 영역을 포함하되,
    상기 셀 영역은 상기 주변 영역 일부와 중첩되는 상부 기판 및 상기 상부 기판의 상면에 대해 수직하는 수직 채널들을 포함하는 메모리 셀 스트링들을 포함하는 셀 어레이를 포함하고,
    상기 주변 영역은 상기 상부 기판과 중첩되는 접지 금속판을 포함하되,
    상기 상부 기판은:
    상기 수직 채널들과 전기적으로 연결되며, 제1 도전형으로 도핑된 포켓 웰; 그리고
    상기 포켓 웰을 감싸며, 상기 제1 도전형의 반대되는 제2 도전형으로 도핑된 딥 웰을 포함하고,
    상기 접지 금속판은 상기 상부 기판과 상기 주변 회로 사이에 배치되고, 상기 포켓 웰에 소거 전압이 인가될 때 접지 상태를 갖는 반도체 소자.
  15. 하부 기판 상에 제공된 주변 회로 및 상기 주변 회로와 전기적으로 연결되는 주변 금속 배선을 포함하는 주변 영역을 제공하고;
    상기 주변 영역 일부와 중첩되는 상부 기판 및 상기 상부 기판의 상면에 대해 수직하는 수직 채널들을 포함하는 메모리 셀 스트링들을 포함하는 셀 어레이를 포함하는 셀 영역을 제공하되, 상기 주변 영역과 중첩되도록 상기 주변 영역 상에 적층하고; 그리고
    상기 상부 기판과 상기 주변 금속 배선 사이에 배치되는 접지 구조체를 형성하는 것을 포함하되,
    상기 셀 영역을 제공하는 것은:
    상기 주변 영역 상에 제1 도전형의 반도체막을 형성하고;
    상기 반도체막을 상기 제1 도전형과 반대되는 제2 도전형의 불순물로 도핑하여 상기 반도체막의 일부에 딥 웰을 형성하고; 그리고
    상기 딥 웰을 상기 제1 도전형의 불순물로 도핑하여 상기 딥 웰의 일부에 상기 수직 채널들과 연결되는 포켓 웰을 형성하는 것을 포함하고,
    상기 접지 구조체는 상기 상부 기판에 소거 전압이 인가될 때 접지 신호가 인가되어 접지 상태를 갖는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 포켓 웰은 상기 딥 웰로 감싸져 상기 반도체막과 연결되지 아니하고,
    상기 딥 웰에 의해 상기 포켓 웰과 연결되지 아니하는 상기 반도체막은 상기 접지 구조체로 동작하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 셀 영역을 제공하는 것은;
    상기 셀 어레이의 일 측면 바깥의 상기 포켓 웰의 일부를 상기 제1 도전형의 불순물로 도핑하여 상기 포켓 웰에 비해 불순물 농도가 높은 제1 접합 영역을 형성하고;
    상기 셀 어레이의 일 측면 바깥의 상기 반도체막의 일부를 상기 제1 도전형의 불순물로 도핑하여 상기 반도체막에 비해 불순물 농도가 높은 제2 접합 영역을 형성하고;
    상기 제1 접합 영역에 접속되어 상기 포켓 웰과 전기적으로 연결되는 제1 플러그를 형성하고; 그리고
    상기 제2 접합 영역에 접속되어 상기 반도체막과 전기적으로 연결되는 제2 플러그를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  18. 제16항에 있어서,
    상기 셀 영역을 제공하는 것은:
    상기 셀 어레이의 일 측면 바깥의 상기 딥 웰의 일부를 상기 제2 도전형의 불순물로 도핑하여 상기 딥 웰에 비해 불순물 농도가 높은 제3 접합 영역을 형성하고; 그리고
    상기 제3 접합 영역과 접속되어 상기 딥 웰과 전기적으로 연결되는 제3 플러그를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  19. 제15항에 있어서,
    상기 주변 영역을 제공하는 것은:
    상기 주변 회로 상에 접지 금속판을 형성하는 것을 포함하고,
    상기 접지 금속판은 상기 접지 구조체로 동작하는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 셀 영역을 형성하는 것은:
    상기 셀 어레이에 전기적으로 연결되는 연결 회로를 형성하는 것을 포함하고,
    상기 접지 금속판은 상기 주변 회로 및 상기 연결 회로 중 접지 신호가 인가되는 접지 배선과 전기적으로 연결되는 반도체 소자의 제조방법.



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