JP2003338559A

JP2003338559A - 半導体装置及び半導体製造方法

Info

Publication number: JP2003338559A
Application number: JP2002137143A
Authority: JP
Inventors: Hitoshi Iwabuchi; 等岩渕
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-03-13
Filing date: 2002-05-13
Publication date: 2003-11-28

Abstract

(57)【要約】【課題】ＬＳＩチップの作成工程に於いて、絶縁性の
基板を用いてウェハーを必要とせず、基板形状をフリー
にし、且つ構造自体をＳＯＩと同じ効果を持つ様にす
る。また配線層やコンタクト層より上側にトランジスタ
形成層を作成する方法と、通常のトランジスタ形成方法
で作成したトランジスタとを積層した多層化された半導
体装置を得る。【解決手段】絶縁性基板２８に配線１５ａ，１５ｂ及
びコンタクト１４ｂ〜１４ｄを形成し、半導体層を絶縁
性基板２８の略最上部に形成し、ソース２、ゲート電極
５、ドレイン３等のトランジスタ６を形成した半導体装
置を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及び半導
体製造方法に係わり、特に、配線層やコンタクト層が半
導体層の下側に形成される半導体装置及び半導体製造方
法に関する。

【０００２】

【従来の技術】従来から、半導体装置及び半導体製造方
法とし１枚のウェハーから多くのＬＳＩチップ（大規模
集積回路）を採取する（以下、理収を上げると記す）た
めに微細化技術が進められている。

【０００３】この様な従来の微細化技術は全てトランジ
スタの如き半導体素子を主に図１２に示す様に平面上に
構成する思想のもとで研究開発されていた。トランジス
タの縮小はトランジスタ自体を微細化プロセスにより縮
小して平面的に作成する方法が主流であったが、微細化
によらず、トランジスタを３次元方向に立体的多層化す
ることによりトランジスタの上方占有面積の縮小も考え
られている。

【０００４】図１２及び図１３に於いて、図１２ではプ
レーナ技術を用いて、半導体基板１上にソース２、ドレ
イン３、ゲート絶縁膜４、ゲート電極５より成るＦＥＴ
（電界効果トランジスタ）６を形成している。又図１３
では第１層目の半導体基板１上に第１のＦＦＴ６等のＬ
ＳＩ（大規模集積回路）から成る１層目のトランジスタ
層９と３次元方向に積み上げられる第２層目の半導体基
板１上のＦＥＴ６等のＬＳＩから成る２層目のトランジ
スタ層１０とを結合する貼り合わせ層７上に絶縁膜層８
を介して第２層目の半導体基板１上に２層目のトランジ
スタ層１０が形成されている。

【０００５】この様な多層化技術による半導体装置及び
半導体製造方法は例えば特開平４−３０５７４号公報、
特開平７−１９３１４４号公報に開示されている。

【０００６】「特開平４−３０５７４号公報のスタティ
ックメモリセル」では、各層にはＰ ^chもしくはＮ^chだけ
のトランジスタを３層形成することにより、ＰＮ分離の
為の面積が不要となることで面積の縮小が図られる。ま
た、各層に同じ働きのトランジスタを形成することによ
り、トランジスタ性能のバラツキを押さえることを目的
とした技術が披瀝されている。「特開平７−１９３１４
４号公報の半導体メモリ装置及びその製造方法」では、
ＳＯＩ（ＳｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）構
造概念とＴＦＴ（ＴｈｉｎｆｉｌｍＴｒａｎｓｉｓ
ｔｏｒ）製造技術を用いてＮＭＯＳ（Ｎ−ｃｈａｎｎｅ
ｌｍａｔａｌｏｘｉｄｅｓｅｍｅｃｏｎｄｕｃｔ
ｏｒ）トランジスタ層の上にＰＭＯＳ（Ｐ−ｃｈａｎｎ
ｅｌＭＯＳ）トランジスタ層を形成するメモリの形成
方法について記述がある。これらの公報はトランジスタ
層の多層化という面で既に検討が行なわれている事を表
している。

【０００７】又、従来、トランジスタの形成順序は多少
の差や各社のノウハウの違いはあれ、図１２の様に半導
体基板１上もしくはＳＯＩ基板上などに、公知の手法に
より基板上にトランジスタ６を形成し、コンタクト層、
配線層、密封のためのガラス層の順序で形成されてい
た。便宜上これを正順形成トランジスタ構造と呼ぶ。こ
れは、トランジスタ６を形成する半導体基板層１とゲー
ト電極層５（以下まとめてトランジスタ層）が多層化さ
れていても同様であった。

【０００８】

【発明が解決しようとする課題】上述の公報に関しては
包括的にはトランジスタを形成する層を多層化すること
で面積の縮小を図ることが提案されている。然し、特開
平４−３０５７４号公報ではＣＭＯＳ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙＭＯＳ）スタティックＲＡＭ（Ｒａｎｄ
ｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の面積縮小を目的
とするものであり、多層化したトランジスタ層がＳＯＩ
構成を持った場合に図１４に示す様な問題が生ずる。

【０００９】今、図１４で図１３と同様にＳＯＩ構造を
持つ１層目の第１のＦＥＴ６を含むトランジスタ層９と
２層目のＳＯＩ構造を持つ２層目のトランジスタ層１０
を積層した場合を考えると上層にある第２層目の上層に
更に、スルーホール層のコンタクト及び配線１１ａ，１
１ｂ，１１ｃ，１１ｄを設けて１層目のトランジスタ層
９と接続する配線層やスルーホール層等が必要と成る。
この為に、製造工程が増加し、ＬＳＩ作成費用も増加す
る問題が生ずる。

【００１０】今、上述の図１４の略線的な構成を図１５
で説明する。従来のトランジスタ製造工程では、概ね、
半導体基板１の上にゲート電極４を作成した後に、ソー
ス２及びドレイン３である拡散層を半導体基板１上層に
形成するために不純物原子を打ち込む。つまり、横から
見た断面はソース２及びドレイン３を形成した半導体基
板１層の上にゲート電極５が作成されていることにな
る。この従来型のトランジスタ層の積層形成層の如き、
正順形成トランジスタの場合、半導体基板１よりも下に
形成されている配線１２ａ，１２ｂ及びスルーホール等
のコンタクト１３ａ，１３ｂの使用によりソース２及び
ドレイン３とゲート電極５への配線接続は構造上接続可
能であるが、ＳＯＩ構造を持つトランジスタのソース及
びドレイン配線を接続するためには新たな配線１５ａ，
１５ｂとコンタクト１４ａ〜１４ｄを有する層がＦＥＴ
６の上層に必要となってしまう。

【００１１】即ち、前述の公報に関してはトランジスタ
を形成する層を多層化することによる面積の縮小が提案
されている。しかし、ＣＭＯＳスタティックＲＡＭの面
積縮小という観点だけであり、ほぼ最上位層に配置され
たトランジスタ層がＳＯＩ構造を持った場合には、図１
５の様に上層に更に配線層を形成する必要があり、その
分、製造工程が増加しＬＳＩ作成費用が増加する問題が
ある。

【００１２】また、ＳＯＩ技術を利用したトランジスタ
層の多層化においてはトランジスタの上方占有面積の縮
小において、最上位のトランジスタ層の上に配線層を形
成することで、マスク枚数が増加しＬＳＩチップの製造
工程が一層複雑になり製造単価が引き上げられてしまう
問題がある。

【００１３】更に、従来のトランジスタ構造では、１枚
のウェハーから同一サイズのＬＳＩチップが幾つ取れる
か（以降理収）は半導体基板となるシリコンウェハーの
直径サイズにより決まってしまう必然があった。また、
本問題点は上記の場合に限らず、ウェハーの作成の最初
の工程である単結晶の作成ではＣＺ法（単結晶引き上げ
法）が主流であり、ウェハーの形状が円盤形状になって
しまう。ＬＳＩチップ作成の工程においては、円盤形状
であるが故、ウェハーの外側周辺でのＬＳＩチップが正
確に形成されないため理収が悪くなってしまうという点
で問題があった。

【００１４】上述の問題点を図１６によって、考えてみ
る。ここで、半導体基板上にＬＳＩチップ１９を作成す
るには、まず先にウェハー１７を必要とするが、このウ
ェハー１７が円盤状で有ることから生ずるウェハー１７
の円盤形状の有効面積外の外周部に存在する不完全なＬ
ＳＩチップ２０の作成をする無駄な工程を省く必要があ
る。そこで、本発明では所謂円盤状のウェハーを必要と
しないばかりではなく、ＬＳＩチップを作成する際のベ
ースとなる基板（以下ベース基板）は絶縁素材で良い様
に成し、たとえば絶縁ガラス素材を使用することにより
その形状は如何様にも作成が可能になり、チップサイズ
に最適化したベース基板の形状を作成し、たとえば、四
角形のベース基板を作成する。

【００１５】また別の観点からは、最近の多層配線技術
によりマスクロムへのイオン打ち込み工程を後ろに持っ
ていくことが難しく、マスクロム用のデータが確定して
からマスクロム版のチップ製造出荷までに時間がかか
り、少ない配線層で作成されていた従来の工程に比べ
て、より難しくなっているという問題もある。

【００１６】上述の問題を例えば図１７によって考察し
てみると、従来ではマスクＲＯＭ等の作製工程では半導
体基板１上にソース２やドレイン３を形成し、コンタク
ト２１や配線等の第１の配線層２２、第２の配線層２３
を形成した後にイオンビーム２５の打ち込みによって、
拡散層２６等へデータの書き込みが行なわれる。この際
に、第２の配線層２３上にマスク２４を介してイオンビ
ーム２５の打ち込みを行なっても、イオンビーム２５は
第１及び第２の配線層２２，２３の配線に衝突して拡散
層２６に不完全なイオン打ち込み部２７が形成される。

【００１７】本発明は叙上の課題を解決するために成さ
れたものであり、本発明が解決しようとする。主なる課
題は、いわゆる配線層及びコンタクト層より上層にＳＯ
Ｉ構造概念やＴＦＴ製造技術を用いてトランジスタ層を
形成することでＬＳＩチップ等の半導体装置及び半導体
製造方法を得ようとするものである。

【００１８】

【課題を解決するための手段】本発明の第１の半導体装
置は絶縁基板上に配線層及び半導体層が順次積層され、
最上層の半導体層上に絶縁層を形成したものである。

【００１９】本発明の第２の半導体装置は絶縁基板を非
円形基板で構成させたものである。

【００２０】本発明の第３の半導体装置は絶縁基板上に
半導体層及び配線層を順次形成した第１の半導体装置上
に配線層及び半導体層を順次形成した第２の半導体層を
形成して成るものである。

【００２１】本発明の第４の半導体装置は基板上に形成
するトランジスタ層のソース及びドレイン層をゲート層
の上側に形成したものである。

【００２２】本発明の第５の半導体装置は半導体を２つ
のゲート電極で挟むことでチャンネルを２系路形成しダ
ブルゲートトランジスタとしたものである。

【００２３】本発明の第６の半導体装置はダブルゲート
トランジスタの上下のソース及びドレインを絶縁層で絶
縁しダブルゲートトランジスタとしたものである。

【００２４】本発明の第７の半導体装置は第１と最上層
の少くとも第２のチップ層群間、最上層のチップ、最下
層のチップと基板間のいづれか１個所或は複数個所に平
坦化用金属膜を形成したものである。

【００２５】本発明の第１の半導体製造方法は絶縁基板
上に配線層、コンタクト層、半導体層、絶縁層を順次形
成し、半導体層を絶縁基板の上部位置に形成させたもの
である。

【００２６】本発明の第２の半導体製造方法は絶縁基板
上に配線層及び半導体層が順次積層され、最上層の半導
体層側から該半導体層の拡散層にイオン打込みを行なっ
てデータ書き込みを行ないマスクＲＯＭを得るように成
したものである。

【００２７】本発明の第１の半導体装置及び第１の半導
体製造方法によれば半導体層を基板に対し上側に持って
来たことでウェハー等の半導体基板を用いる必要のない
ものが得られ、半導体層の上層にコンタクト層や配線層
を必要としないのでＬＳＩ製造工程数を減少させること
が可能となる。

【００２８】本発明の第２の半導体装置によると非円形
基板からＬＳＩチップを取得するため不良ＬＳＩチップ
の取得数が減少し、且つ理収の増加が図られ、高価なウ
ェハーを必要としないものが得られる。

【００２９】本発明の第３の半導体装置によると正順形
成トランジスタ層と逆順形成トランジスタを多層化した
のでトランジスタの上方占有面積の縮小が図られ、ＳＯ
Ｉによる多層化の場合も、正、逆順形成トランジスタ間
に配線層及びコンタクト層を有するので、これら各層の
形成工程が減少して半導体作製工程を省略し、その構成
を簡単にすることができる。

【００３０】本発明の第４の半導体装置及び第２の半導
体製造方法によればマスクロムへのデータ及びプログラ
ムの書込み工程の、例えば拡散層へのイオンビームの打
ち込み工程は従来では後工程にすることが困難であった
が本発明では逆順形成トランジスタを上層位置にするこ
とで拡散層製造工程を後工程に移動することが可能とな
って、正確な不純物イオンビームの打ち込みを行なうこ
とが出来る。又、ＴＡＴ〔ｔｕｒｎａｒｏｕｎｄＴ
ｉｍｅ：ユーザよりコードデータを受けてから製品（マ
スクロム）を納入するまでに掛かる期日〕を短くするこ
とが可能となる。

【００３１】本発明の第５の半導体装置によると上下ゲ
ート電極で１つのチャンネル領域を共有するためゲート
幅が１／２となり、トランジスタの上方占有面積を１／
２とすることが可能となる。

【００３２】本発明の第６の半導体装置によると、上下
トランジスタは絶縁層を挟んで無関係となるためトラン
ジスタ配置面積を２倍に拡げることが可能となる。

【００３３】本発明の第７の半導体装置によると第１の
チップ層群と第２のチップ層間に２枚の平坦化用金属膜
を絶縁層を介して配設することでキャパシタを構成し、
ノイズ対策用のバイパスコンデンサを形成可能となり、
チップのシールド効果やノイズ発生の抑制が可能と成
る。

【００３４】

【発明の実施の形態】以下、本発明の半導体装置及び半
導体製造方法の１形態例を図１乃至図４を用いて説明す
る。

【００３５】図１は本発明の半導体装置及び半導体製造
方法を説明するための要部の側断面図、図２は本発明に
用いる絶縁性基板のＬＳＩチップの切出し方法を説明す
るための平面図、図３は本発明の半導体装置及び半導体
製造方法の拡散層製造工程を説明するための半導体装置
の側断面図、図４は本発明の半導体装置の製造方法を説
明するための要部側断面図である。

【００３６】従来のＳＯＩ技術を利用した半導体の多層
化においては図１５の様に配線１２ａ，１２ｂ等の配線
層及びコンタクト１３ａ，１３ｂの如きコンタクト層の
上層にＦＥＴ６を形成する製造工程では、概ね、図１２
の様に半導体基板１の上にゲート絶縁膜４とゲート電極
５を作成した後に、ソース２及びドレイン３である拡散
層を半導体基板１上に形成するため不純物原子の打ち込
みが行なわれる正順形成トランジスタ層と成されるが、
本発明の半導体装置及び半導体製造方法ではトランジス
タ層製造工程を従来のトランジスタ層製造工程と逆転配
置し、ゲート電極５を作成した後に半導体層３６及び拡
散層を配置することにより対応を図る。つまり横から見
た断面は、ゲート電極５の上にソース２及びドレイン３
を形成した半導体層３６となる基板層が作成されている
ことになる。この場合、基板層よりも下に形成されてい
る配線１５ａ，１５ｂ及びコンタクト１４ｂ，１４ｃ，
１４ｄによりソース２及びドレイン３への配線接続とゲ
ート電極５への配線接続が構造上接続可能になる。この
手法により半導体層３６上にゲート電極５等を接続する
配線層とコンタクト層を作成する必要が無くなる。この
様な半導体層（トランジスタ）の形成方法を便宜上、逆
順形成トランジスタと呼ぶ。

【００３７】図１は、上述の逆順形成トランジスタ層を
有する半導体装置を示す断面図であり、図１に於いて、
２８は絶縁性基板で、例えば絶縁ガラス素材で構成され
る。この絶縁性基板２８は、図１６で説明した様なウェ
ハー１７の如き円盤状の半導体基板でなく、図２の如き
非円形の正方形、矩形等の多角形と成されている。

【００３８】この様な絶縁性基板２８が半導体基板１の
代わりに選択されることで、高価なウェハーを必要とせ
ず、ＬＳＩチップ１９を作製する際にＬＳＩチップ１９
のサイズに最適化したベース基板形状を作成することが
出来る。例えば、正方形の一辺が２０ｃｍと直径が２０
ｃｍの円盤状のウェハーの面積比は図１６に比べて図２
に示す様に不完全なＬＳＩ２０は全くなく、理収の増加
と共に製造コストを大幅に引下げることが可能と成る。

【００３９】図１に戻って、本発明の逆順形成トランジ
スタ層の形成方法を説明する。１５ａ，１５ｂは絶縁性
基板２８の下側にパターニングされた配線（配線層）を
示す。

【００４０】この絶縁性基板２８には、配線１５ａ，１
５ｂとコンタクトするスルーホール等のコンタクト１４
ｂ，１４ｃ，１４ｄを有するコンタクトが形成される。

【００４１】更に絶縁性基板２８の上面の半導体形成領
域のゲート電極形成部分をエッチングし、エッチング領
域にポリシリコン等を埋込み、ゲート電極５を形成す
る。このゲート電極５の表面を酸化させて酸化膜等でゲ
ート絶縁膜４を形成する。

【００４２】次に図４（ａ）に示す様に半導体形成領域
に半導体層３６を形成し、この半導体層３６に不純物拡
散等を行なってソース２及びドレイン３を形成後に図１
及び図４（ｂ）の様に酸化膜等の絶縁膜層３９を半導体
層３６及び絶縁基板２８の上面に形成することで逆順形
成トランジスタを形成することが出来る。

【００４３】図３は、図１７で説明したと同様に、ゲー
ト電極５等の拡散層３７がソース２及びドレイン３と同
一面上にあるものとして示してあるが、配線層か半導体
層の下側にある場合の本発明の拡散層へのイオンビーム
の打ち込みによるマスクロムへのデータ書き込みを説明
するための断面図を示している。

【００４４】図３に於いては、絶縁性基板２８上には第
１の配線層３０→絶縁層３１→第２の配線層３３→コン
タクト層３５→半導体層３６の順序で形成された最上位
層のトランジスタのソース２及びドレイン３間の拡散層
３７にマスク２４を介してデータ書き込み用のイオンビ
ーム２５を打ち込むことで第１及び第２の配線層３０，
３３が拡散層３７の下側にあるため、図１７で説明した
様に第１及び第２の配線層２２及び２３内の配線に邪魔
にされることもなく、トランジスタ製作工程で略最終工
程にデータ書込み工程を持って行くことが出来る。従っ
て、マスクロム版のＬＳＩチップ作成時には、マスクロ
ムのデータが確定してから製品出荷までの期間即ち、Ｔ
ＡＴコストが短縮され、コンタクト形成型のマスクロム
に比較してチップ面積縮小にも貢献する。

【００４５】上述の様に逆順形成トランジスタ層に設け
た半導体装置及び半導体製造方法によると図１に示す様
に配線層１５ａ，１５ｂ、コンタクト１４ｂ，１４ｃ，
１４ａより上層にトランジスタ（ＦＥＴ６）が設けら
れ、ゲート電極５より上層にソース２及びドレイン３を
有する構造としたため、ウェハー１７を必要としない半
導体の製造工程が得られる。つまり、半導体基板１にト
ランジスタを形成するのではなく、絶縁体基板２８上に
配線層と半導体層を積層すると半導体基板１が不要にな
る。半導体材料はトランジスタ形成に必要であるが、ウ
ェハー１７を必要としないために絶縁体基板２８は円盤
形状に捕らわれる事なく自由な形状で作成が可能とな
る。

【００４６】また、図１５と図１を比較すると図１５に
ある絶縁体層８を避けるように形成しなくてはならない
コンタクト用のスルーホール１３ａ，１３ｂ，１４ａ，
１４ｂの為の面積を必要としないことも本発明ではＬＳ
Ｉチップ面積縮小に貢献する。

【００４７】さらに、逆順形成トランジスタの形成によ
り、ＬＳＩチップのほぼ最上位層にＦＥＴ６のソース２
とドレイン３を形成することにより、配線層に邪魔され
ること無く、ほぼ最終工程にてソースとドレインの拡散
層を正確に形成できる。このためマスクロム版のＬＳＩ
チップ作成をする際は、マスクロムのデータが確定して
から、製品出荷までの期間を短縮することが可能とな
る。

【００４８】次に、本発明の他の半導体装置及び半導体
製造方法として正順形成トランジスタと逆順形成トラン
ジスタを用いて多層化を図った構成を図５及び図６によ
り説明する。

【００４９】図５（Ａ）及び図５（Ｂ）は正順形成トラ
ンジスタ層を形成する場合の工程を説明するための半導
体部の断面図、図６は正順形成トランジスタ層と逆順形
成トランジスタ層とを有するトランジスタによって多層
化を図った場合の半導体部の断面図を示している。

【００５０】正順形成トランジスタを得る場合の有効な
ＳＯＩの絶縁膜に関してはシリコン基板に酸素イオン打
ち込みにより形成する手法もみられるが、本発明では図
５（Ａ）及び図５（Ｂ）の（ａ）及び（ａ′）に示す絶
縁性基板２８にガラス基板等が用いられる。

【００５１】図５（Ａ）に示す構成では図５（Ａ）の
（ｂ）に示す様に絶縁性基板２８上にトランジスタが形
成できるだけの領域にエッチング等で窪み３７を形成す
る。

【００５２】次に、図５（Ａ）の（ｃ）に示す様に窪み
３７内に半導体層３６を埋込む、例えば、ポリシリコン
を形成して単結晶化させる。次に図５（Ａ）の（ｄ）の
如く、半導体層３６上にゲート絶縁膜４及びゲート電極
５を形成した後に図６に示す様にソース２及びドレイン
３の拡散層を形成し、正順形成トランジスタ層となるＳ
ＯＩ構造を持った図６に示す様な１層目のトランジスタ
層９が形成される。

【００５３】図５（Ｂ）の場合は、図５（Ｂ）の
（ａ′）に示す絶縁性基板２８の表面に所定のフォトリ
ソグラフィを用いて、トランジスタ形成領域にポリシリ
コン等を形成し、〔図５（Ｂ）の（ｂ′）〕単結晶化し
て半導体層３６を形成した後に絶縁膜を塗布し、半導体
層３６上の絶縁膜を除去した絶縁層３８を図５（Ｂ）の
（ｃ′）の如く半導体層３６の基面を除く周囲を絶縁層
３８で囲繞させる。

【００５４】次に図５（Ｂ）の（ｄ′）に示す様にゲー
ト絶縁膜４、ゲート電極５を形成し、図６に示す様にソ
ース２及びドレイン３を形成してＳＯＩ構造を持つ１層
目のトランジスタ層９を構成する。この場合の１層目の
正順形成トランジスタ層に形成されるＦＥＴ６はすべて
Ｐ^ch又はＮ^chのいづれか一方のチャンネルのみの例えば
Ｐ^chを形成する。

【００５５】第１層目のトランジスタ層９上にはＦＥＴ
のソース２、ゲート電極５、ドレイン３等と接続するた
めのスルーホール用のコンタクト１４ｂ，１４ｃ，１４
ｄを有する第１のコンタクト層４０をＳｉＯ₂膜等で形
成する。

【００５６】第１のコンタクト層４０の上側には第１層
目のＦＥＴ６の配線１５ａ，１５ｂ，１５ｃを構成する
第１の配線層４１がＳｉＯ₂膜等で形成される。

【００５７】第１の配線層４１の上側には第１及び第２
の配線層４１及び４３を継ぐコンタクト４５ａ，４５
ｂ，４５ｃを有するコンタクト層４２を形成する。

【００５８】第１及び第２の配線層を継ぐコンタクト層
４２の上側には配線１５ａ，１５ｂ，１５ｃを有する第
２の配線層４３がＳｉＯ₂等で積層される。

【００５９】第２の配線層４３の上には更に第２のＦＥ
Ｔ６のソース２、ゲート電極５、ドレイン３と接続する
スルーホールの如きコンタクト１４ｂ，１４ｃ，１４ｄ
を有する第２のコンタクト層４４がＳｉＯ₂等で形成さ
れる。この第２のコンタクト層４４は図１の絶縁性基板
２８に対応している。

【００６０】上述の第２のコンタクト層４４の表面に例
えば図４（ａ）と同様にゲート電極５→ゲート絶縁膜５
を形成し、半導体層３６上にソース２及びドレイン３を
形成して、このＳＯＩ構造を持つ２層目のトランジスタ
層１０のすべてのトランジスタはＮ^ch又はＰ^chのいづれ
か一方のチャンネルのみの例えばＮ^chを形成する。

【００６１】この様にＦＥＴ６（Ｎ^ch）を構成する、Ｓ
ＯＩ構造を持つ第２層目のトランジスタ層１０が形成さ
れる。上記の構成ではトランジスタはＦＥＴ６として説
明したが多層化したトランジスタの全ての材質は、全体
としてトランジスタとして機能することに問題が無けれ
ば材質は何を用いてもかまわない。例えば、各層の配線
１５ａ〜１５ｃはアルミでも銅でも良く、ゲート電極５
はポリシリコンでも、金属でもかまわない。

【００６２】半導体基板１は通常はシリコン基板である
が、絶縁性基板２８は設計中の取り扱いに耐えうる十分
な強度を持つ絶縁体基板であればよい。この場合、ウェ
ハーを必要としないという利点が得られる。

【００６３】また、トランジスタを構成するロジック回
路部分ではトランジスタの上方占有面積がＮ^chトランジ
スタの方が面積が大きい場合はＮ^chトランジスタ面積に
まで縮小されることになる。またＰ^chトランジスタの方
が大きい場合はその逆もあり得る。

【００６４】図７は本発明の半導体装置の他の構成を示
すものである。図７はダブルゲートトランジスタ構成と
したものである。

【００６５】本例では図４（ａ）と同様に絶縁性基板２
８のエッチング領域に下位ゲート電極５ｄと下位ゲート
絶縁膜４ｄを形成し、半導体層３６に半導体ソース２及
び半導体ドレイン５を形成することで逆順形成トランジ
スタ層１０を構成する。更に半導体層３６の上方にも下
位ゲート電極５ｄのゲート絶縁膜４ｄと対向して上位ゲ
ート絶縁膜４ｕ及び上位ゲート電極５ｕを形成すること
で正順形成トランジスタ層９を形成することで上下の半
導体層３６を上下位のゲート電極５ｕ及び５ｄで挟むこ
とでダブルゲートトランジスタを構成することが出来
る。

【００６６】この様なダブルゲートトランジスタの構成
によればトランジスタのを上下２系路作成することでチ
ャンネルのゲート幅を半分にすることが可能となり、微
細化技術に頼らずにトランジスタの上方に占める占有面
積を削減することができる。

【００６７】図８はダブルゲートトランジスタ構成の他
の形態例を示すものである。図８に於いて、図７との対
応部分には同一符号を付して説明するが、絶縁性基板２
８に図４（ａ）と同様にエッチングを施したゲート領域
に下位ゲート電極５ｄと下位ゲート絶縁膜４ｄを形成
し、絶縁性基板２８上に第１の半導体層３６を形成し、
この半導体層３６に下位ソース２ｄ及び下位ドレイン３
ｄを形成することで逆順成型トランジスタ層１０を形成
する。

【００６８】次に、第１の半導体層３６上に絶縁層４５
を形成し、この絶縁層４５の上面に第２の半導体層４６
を形成し、この第２の半導体層４６上に上位ゲート絶縁
膜４ｕ及び上位ゲート電極５ｕを形成後に第２の半導体
層４６上に上位ソース２ｕ及び上位ドレイン３ｕを形成
し絶縁層３９を形成することで正順形成トランジスタ層
９を形成する。

【００６９】図８のダブルゲートトランジスタによれば
上下の正順形成トランジスタ層９と逆順形成トランジス
タ層１０の上下位ソース２ｕ及び２ｄと上下位ドレイン
３ｕ及び３ｄ間は絶縁層４５で絶縁されているため、上
下トランジスタを無関係にすることが可能である。即
ち、絶縁層４５を挟んで上下で別のトランジスタやＩＣ
を作成することが可能であり、これはトランジスタやＩ
Ｃを配置する面積が２倍に拡がったことを意味する。

【００７０】更に、図７で説明したダブルゲートトラン
ジスタ及び逆順形成トランジスタ層１０並びに正順形成
トランジスタ層９の構造の各トランジスタを用いてＭＣ
Ｍ（マルチ・チップ・モジュール）の形成方法を図９を
用いて説明する。

【００７１】図９で絶縁性基板２８上には図７で示した
と同様の構成を持つダブルゲートトランジスタ４７が形
成される。通常はこのダブルゲートトランジスタ４７は
表面面積の大きいＰ^chのＦＥＴ等が選択される。

【００７２】ダブルゲートトランジスタ４７上にはコン
タクト或は配線を形成する第１の絶縁層から成るコンタ
クト層４０が形成され、このコンタクト層４０上には図
１及び図４（ａ）で詳記したと同様の逆順形成トランジ
スタ４８（図６のＳＯＩ構造を持つ２層目のトランジス
タ層１０参照）を形成する。この逆順形成トランジスタ
は通常Ｎ^chに選択されている。

【００７３】上述のダブルゲートトランジスタ４７と逆
順形成トランジスタ４８によって第１のチップ層群５０
が形成される。

【００７４】次に逆順形成トランジスタ４８上に第２の
絶縁層５１を形成して、該第２の絶縁層５１上に平坦化
を目的として第１の金属膜５２を形成する。

【００７５】第１の金属膜５２は第１のチップ層群５０
を覆う様な大きな面積に選択するを可とし、接地電位
〔ＧＮＤ〕に落す様にする。次に第１金属膜５２上に所
定厚の第３絶縁層５３を形成し、さらに、第３の絶縁層
５３上に平坦化用の第２の金属膜５４を形成して、ホッ
ト（ＶＤＤ）電位に接続させ、接地及びＶＤＤ間でキャ
パシタンスを形成させる。

【００７６】次の工程では第２の金属膜５４上に第４の
絶縁層５５を形成し、第４の絶縁層５５上に図６及び図
１２で示したと同様の正順形成トランジスタ５６から成
る第２のチップ層群（図６のＳＯＩ構造を持つ１層目の
トランジスタ層９参照）５７を形成する。尚、５８は第
５の絶縁層で必要に応じてコンタクト或は配線１４ｂ，
１４ｄが形成される。

【００７７】上述の図９に示す構成によれば、ＭＣＭを
構成する第１のチップ層群５０と第２のチップ層群５７
間に接地接続された平坦化用の第１の金属膜５２とＶＤ
Ｄ接続された平坦化用の第２の金属膜５４を介在させた
ので第１のチップ層群５０と第２のチップ層群５７間で
生ずるノイズをこれら金属膜で遮蔽することが出来る。

【００７８】また、ＶＤＤのホット電位と接地電位間で
生じたキャパシタンスをＭＣＭ外で生じたノイズ対策用
のバイパスコンデンサを外付けすることなくＭＣＭ成形
工程で作ることが出来る。

【００７９】図９のＭＣＭ構成ではダブルゲートトラン
ジスタ４７と逆順形成トランジスタ４８から成る第１チ
ップ層群５０と正順形成トランジスタ５６から成る第２
チップ層群５７について説明したが、これらは第１及び
第２の２層のチップ層群５０及び５７に限定されるもの
ではなくｎ層のチップ層群の積層が可能であり、また、
ＥＥＴ６の成形だけに限定されるものでなく各種ＩＣチ
ップ、ＬＳＩチップを形成可能とする。

【００８０】例えば、図９での第１のチップ層群５０は
通常のチップとして機能させ、第２チップ層群５７をマ
イクロコンピュータの開発支援装置の一種であるインサ
キットエミュレータ（In-Curcuit Emulater ：以下ＩＣ
Ｅと記す）の一部ＩＣ或はＪＴＡＧ〔Joint Test Actio
n Group ：国際標準規格ＩＥＥＥ１１４９．１のバウン
ダリ・スキャン・アーキテクチャとシリアルボード（通
常ＪＴＡＧボード）規格〕用のボードテスト回路を装備
している場合とすることができる。

【００８１】第１チップ層群５０の通常のＩＣチップと
してのダブルゲートトランジスタ４７は通常は電子と正
孔の移動度の違いにより、Ｐ^chトランジスタの方がトラ
ンジスタとしての上方占有面積がＮ^chトランジスタに比
べて上方占有面積が２〜３倍大きいので、このダブルゲ
ートトランジスタ４７をＰ^chとすることでトランジスタ
としての上方占有面積を削減することが出来る。

【００８２】また、逆順形成トランジスタ４８はＮ^chと
し、ＣＭＯＳ構成とする。

【００８３】次に、上記した第２チップ層群５７を構成
する。デバック用のＩＣＥの一部回路やＪＴＡＧ回路の
テスト用回路について考察する。

【００８４】ＩＣＥの一部回路を構成する場合、現在の
デバック環境は「チップ」からＩＣＥ本体までの距離が
あり、高速にデバック処理う行うことが出来ないが、第
２チップ層群５７をＩＣＥの一部回路や大きなドライバ
ートランジスタをチップ上に構成することで現在より、
高速なデバック環境可能を半導体装置及びその製造方法
が得られる。

【００８５】また、ＪＴＡＧ回路を第２チップ層群５７
に構成することにより、チップ面積を削減することも可
能となる。その際、チップ面積の縮小によるチップ本来
の配線長の削減が期待できるので、チップの動作周波数
を高めることも可能となる。さらに一度、実機によるテ
スト評価が終了してしまえば、量産時に第２チップ層群
５７を省くことにより設計の工程を削除することが可能
となり、設計単価の削減に直接的に寄与する。また、こ
のようなテスト回路がハードマクロ化されているのであ
れば、レイアウト設計者はテスト回路のレイアウトに関
わるレイアウト工数の削減が可能になり、設計工程の削
減と、テスト回路の信頼性が向上することから、全体の
検証工数が削減される。

【００８６】図９では第１及び第２の金属層５２及び５
４を第１チップ層群５０と第２チップ層群５７間に介在
させたが、図１０に示す様にダブルゲートトランジスタ
４７と絶縁性基板２８間の最下層に第１及び第２の金属
層５２及び５４を介在させるようにしてもよい。

【００８７】また、図１０には示されていないが第２チ
ップ層群５７の最上層上側のみ或は最上層と最下層の両
方にコンデンサを構成する第１及び第２の金属膜５２及
び５４を設ける様にしてバイパスコンデンサを形成する
ことも出来る。

【００８８】図１１はＭＣＭ最上部と最下部に接地電位
に落された第１の金属膜５２を形成したものでこの場合
は更に、「ＥＭＩ対策」として「チップのシールド効
果」を期待することが可能である。これは、「ノイズの
発生の抑制」と「ノイズの耐性の向上」につながる。

【００８９】上述の構成では正順形成トランジスタ層と
逆順形成トランジスタ層を２層構成とした例を説明した
が、これら２層構成を繰り返し積層することでマルチチ
ップモジュール（ＭＣＭ）化を図ることが実装技術を用
いずに行なうことが出来る。

【００９０】本発明では叙上の如く構成させたので（ａ）まず、配線層の上部に、トランジスタ層を形成
する手法によりウェハーを必要としない半導体の製造工
程が可能になる。つまり、半導体基板にトランジスタを
形成するのではなく、絶縁体基板上に配線層とトランジ
スタ層を積層すると半導体基板が不要になる。半導体材
料はトランジスタ形成に必要であるが、ウェハーを必要
としないために絶縁体基板は円盤形状に捕らわれる事な
く自由な形状で作成が可能となる。（ｂ）また、逆順形成トランジスタの形成により、Ｌ
ＳＩチップのほぼ最上位層にトランジスタのソースとド
レインを形成することにより、配線層に邪魔されること
無く、ほぼ最終工程にてソースとドレインの拡散層を正
確に形成できる。このためマスクロム版のＬＳＩチップ
を形成する際は、マスクロムのデータが確定してから、
製品出荷までの期間を短縮することがよりいっそう可能
である。（ｃ）トランジスタ層の多層化を目的とした場合に
も、正順形成トランジスタと逆順形成トランジスタ形成
を組み合わせることにより、ＣＭＯＳトランジスタの上
方占有面積が押さえられる。この際、正順形成トランジ
スタ層と逆順形成トランジスタ層には同じ層に同様のト
ランジスタ層を形成することによりツインウェル構造を
用いる必要が無くなる等の効果が得られる。

【００９１】

【発明の効果】本発明によれば下記の各項目の効果を得
ることが出来る。（ａ）半導体基板にトランジスタを形成するのではな
く、設計中の取り扱いに耐えうる十分な強度を持つ絶縁
体基板上に配線層とトランジスタ層を積層することで半
導体基板であるウェハーが不要になる。（ｂ）半導体材料はトランジスタ形成に必要である
が、ウェハーを必要としないために絶縁体基板は円盤形
状に捕らわれる事なく自由な形状でＬＳＩチップ作成が
可能となり理収が上がる。（ｃ）半導体領域の略最上層にソースとドレインが有
るため、マスクロム版のＬＳＩチップ作製工程では、マ
スクロムデータ作成から製品出荷時間（ＴＡＴ）が短縮
される。（ｄ）正順形成トランジスタの場合、絶縁体基板上に
トランジスタを形成することによりトランジスタの底面
は絶縁され、トランジスタの側面にも絶縁体の形成を行
う事によりＳＯＩ構造を容易に形成できる。逆順形成ト
ランジスタの場合には、絶縁層上に半導体材料であるソ
ースとトランジスタをシリコン単結晶で形成した後、酸
素雰囲気中に晒すことで、ＳＯＩ構造が容易に実現で
き、低消費、高速化なトランジスタを実現出来る。（ｅ）正順形成トランジスタと逆順形成トランジスタ
を組み合わせて、トランジスタ層の多層化によるトラン
ジスタの上方占有面積を縮小する際に、最上位のトラン
ジスタ層の上層に配線層とコンタクト層を形成する必要
が無く、工程が短縮されることと、トランジスタ層を突
き抜けるためのコンタクトホールの面積が不要となり、
ＬＳＩチップ面積が縮小されることが可能と成る。（ｆ）ＬＳＩチップとして機能する正順形成トランジ
スタと逆順形成トランジスタを繰り返し積層することが
出来るので、実装技術を用いること無くＳＯＩ構造のＬ
ＳＩチップのマルチチップモジュール化（ＭＣＭ）が容
易にできる。（ｇ）一つのトランジスタ層に異なる電位の電源接続
をしない図１４の様な構造とすることで、１層目にはＶ
ＤＤのみと２層目にはＶＳＳのみが電源として接続され
る構造のために、寄生サイリスタによるラッチアップが
起こりにくい。また、１層目、２層目には、Ｐ／Ｎ分離
の必要が無用の場合には、基本的にウエルを形成する必
要が無いものが得られる。（ｈ）ダブルゲートトランジスタの上下ゲート電極で１
つのチャンネル領域を共有するためゲート幅が１／２と
なり、トランジスタの上方占有面積を１／２とすること
が可能となる。（ｉ）ダブルゲートトランジスタの上下トランジスタは
絶縁層を挟んで無関係となるためトランジスタ配置面積
を２倍に拡げることが可能となる。（ｊ）第１のチップ層群と第２のチップ層間に２枚平坦
化用金属膜を絶縁層を介して配設することでキャパシタ
を構成し、ノイズ対策用のバイパスコンデンサを形成可
能となり、チップのシールド効果やノイズ発生の抑制が
可能と成る。

【図面の簡単な説明】

【図１】本発明の半導体装置の１形態例を示す要部の側
断面図である。

【図２】本発明の半導体装置に用いる絶縁性基板のＬＳ
Ｉチップ取得状態を示す平面図である。

【図３】本発明の半導体装置のイオンビーム打込み状態
を説明するための側断面図である。

【図４】本発明の半導体装置の形成方法を説明するため
の要部の側断面図である。

【図５】本発明の半導体装置に用いる正順形成トランジ
スタ成形方法を説明するための要部の側断面図である。

【図６】本発明の半導体装置の他の形態例を示す要部の
側断面図である。

【図７】本発明の半導体装置の更に他の形態例（Ｉ）を
示す要部の側断面図である。

【図８】本発明の半導体装置の更に他の形態例（II）を
示す要部の側断面図である。

【図９】本発明の半導体装置のマルチチップモジュール
構成を示す要部の側断面図である。

【図１０】本発明の半導体装置の他のマルチチップモジ
ュール構成を示す要部の側断面図である。

【図１１】本発明の半導体装置の更に他のマルチチップ
モジュール構成を示す要部の側断面図である。

【図１２】従来の半導体装置の要部の側断面図である。

【図１３】従来の半導体装置の多層構造を有する半導体
の側断面図である。

【図１４】従来の多層構造を有する半導体装置の上層配
線を説明するための側断面図である。

【図１５】従来の正順形成トランジスタの上層に形成す
るコンタクト及び配線を説明するための半導体装置の要
部の側断面図である。

【図１６】従来の半導体装置に用いるウェハーのＬＳＩ
チップ取得状態を示す平面図である。

【図１７】従来の半導体装置のイオンビーム打込み状態
を説明するための側断面図である。

【符号の説明】

１‥‥半導体基板、２‥‥ソース、３‥‥ドレイン、５
‥‥ゲート電極、６‥‥ＦＥＴ、７‥‥ボンディングパ
ット、８‥‥絶縁膜層、９，１０‥‥第１及び第２のト
ランジスタ層、１１ａ〜１１ｄ‥‥コンタクト及び配
線、１４ａ〜１４ｅ‥‥新たなコンタクト、１５ａ，１
５ｂ‥‥新たな配線、１７‥‥ウェハー、１９‥‥ＬＳ
Ｉチップ、２８‥‥絶縁性基板、４０，４４‥‥第１及
び第２のコンタクト層、４１，４３‥‥第１及び第２の
配線層、４２‥‥第１及び第２の配線層を継ぐコンタク
ト層、５２，５４‥‥第１及び第２の金属膜、５０，５
７‥‥第１及び第２のチップ層群

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/08 １０２Ｄ 27/08 ３３１３２１Ｆ 27/088 27/10 ３８１ 27/092 ４３３ 27/11 27/04 Ａ 27/112 27/12 29/786 Ｆターム(参考） 5F038 CA02 CA06 CA16 EZ06 EZ14 EZ20 5F048 AA01 AA03 AA09 AB01 AC01 AC03 AC10 BA09 BA16 BA19 BB01 BB05 BC01 BC11 BC12 BC18 BD01 BF02 BF12 BF16 BG07 CB01 CB03 CB04 CB10 5F083 BS27 CR02 GA09 HA02 5F110 AA30 BB04 BB05 BB11 CC02 CC04 DD02 DD24 EE09 EE30 EE38 FF02 FF22 GG12 HL02 HM17 HM19 NN02 NN28 NN72

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に配線層及び半導体層が順次
積層され、最上層の半導体層上に絶縁層を形成したこと
を特徴とする半導体装置。
【請求項２】前記半導体層がトランジスタ素子で構成
され、ゲート電極の上層にドレイン及びソースを形成し
たことを特徴とする請求項１記載の半導体装置。
【請求項３】前記絶縁基板が非円形基板であることを
特徴とする請求項１記載の半導体装置。
【請求項４】前記半導体層の前記ゲート電極を該半導
体層を挟着するように上下に形成したことを特徴とする
請求項２記載の半導体装置。
【請求項５】前記半導体層の前記ドレイン及びソース
電極を該半導体層を挟着するように上下に形成したこと
を特徴とする請求項２記載の半導体装置。
【請求項６】絶縁基板上に半導体層及び配線層を順次
形成した第１の半導体装置上に配線層及び半導体層を順
次形成した少くとも第２の半導体層を形成して成ること
を特徴とする半導体装置。
【請求項７】前記第１の半導体装置及び前記少くとも
第２の半導体装置間、該少くとも第２の半導体装置上、
該第１の半導体装置と前記絶縁基板間のいづれか１個所
或は複数個所に平坦化用金属膜を形成したことを特徴と
する請求項６記載の半導体装置。
【請求項８】前記平坦化用金属膜が絶縁体層の上下で
挟着した少くとも２枚の金属膜で形成されていることを
特徴とする請求項７記載の半導体装置。
【請求項９】絶縁基板上に配線層を形成する工程と、上記配線層上にコンタクト層を形成する工程と、上記コンタクト層上に半導体層を形成する工程と、上記半導体層上に絶縁層を形成する工程とにより該半導
体層を最上位位置に形成して成ることを特徴とする半導
体製造方法。
【請求項１０】前記半導体層を挟むように第１及び第
２のゲートを形成する工程と、該半導体層にソース及び
ドレインを形成する工程とより成ることを特徴とする請
求項９記載の半導体製造方法。
【請求項１１】絶縁基板或は第１の絶縁層に第１のゲ
ート電極を形成する工程と、上記第１のゲート電極上に第１の半導体層を形成する工
程と、上記第１の半導体層に第１のソース及びドレインを形成
する工程と、上記第１の半導体層上に第２の絶縁層を形成する工程
と、上記絶縁層上に第２の半導体層を形成する工程と、上記第２の半導体層に第２のソース及びドレインを形成
する工程と、上記第２の半導体層上に第２のゲートを形成する工程
と、上記第２の半導体層と上記第２のゲート上に第３の絶縁
層を形成する工程とよた成ることを特徴とする半導体製
造方法。
【請求項１２】絶縁基板上に半導体素子形成領域とな
る窪みをエッチングする工程と、上記窪みに半導体材料を充填する工程と、上記半導体材料上に第１の半導体層を形成する工程と、上記第１の半導体層上に第１のコンタクト層を形成する
工程と、上記第１のコンタクト層上に第１の配線層を形成する工
程と、上記第１の配線層上に上記第１の配線層と第２の配線層
とを接合するコンタクト層を形成する工程と、上記コンタクト層上に第２の配線層を形成する工程と、上記第２の配線層上に第２のコンタクト層を形成する工
程と、上記第２のコンタクト層上に第２の半導体層を形成する
工程と、上記第２の半導体層上に第２の絶縁層を形成する工程と
より成ることを特徴とする半導体製造方法。
【請求項１３】絶縁基板上に半導体素子形成領域とな
る半導体材料層を形成する工程と、上記半導体材料層を除く上記絶縁基板上に絶縁膜を形成
する工程と、上記半導体材料層上に第１の半導体層を形成する工程
と、上記第１の半導体層上に第１のコンタクト層を形成する
工程と、上記第１のコンタクト層上に第１の配線層を形成する工
程と、上記第１の配線層上に上記第１の配線層と第２の配線層
とを接合するコンタクト層を形成する工程と、上記コンタクト層上に第２の配線層を形成する工程と、上記第２の配線層上に第２のコンタクト層を形成する工
程と、上記第２のコンタクト層上に第２の半導体層を形成する
工程と、上記第２の半導体層上に第２の絶縁層を形成する工程と
より成ることを特徴とする半導体製造方法。
【請求項１４】絶縁基板上に第１の半導体層及び第１
の絶縁層を順次形成した第１のチップ層群上に第２の絶
縁層を介して最上層に少くとも第２の半導体層を形成し
た少くとも第２のチップ層群を形成して成ることを特徴
とする半導体製造方法。
【請求項１５】前記第１のチップ層群と前記少くとも
第２のチップ層群間、該少くとも第２のチップ層上、該
第１のチップ層間と前記絶縁基板間のいづれか１個所或
は複数個所に平坦化金属膜を形成したことを特徴とする
請求項１４記載の半導体装置方法。
【請求項１６】絶縁基板上に配線層及び半導体層が順
次積層され、最上層の半導体層側から該半導体層の拡散
層にイオン打込みを行なってデータ書き込みを行ないマ
スクＲＯＭを得ることを特徴とする半導体製造方法。