JP2005092969A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供する。
【解決手段】 メモリマット１０〜６０を含むメモリアレイをコの字型に配置し、メモリアレイが配置されていない空き領域にロジック回路９２およびアナログ回路９１を配置している。これにより、アナログ回路９１およびロジック回路９２などの周辺回路と電源パッド１０１およびデータパッド１００などのパッド帯との間で電源電圧および信号のやりとりが容易となる。また、アナログ回路９１については電源パッド１０１に近くなるため、電源配線抵抗による電圧降下を抑制でき、かつ電源パッド１０１付近でチャージポンプ用電源配線１０２と周辺回路用電源配線１０３とを分離することが可能となる。
【選択図】 図１

Description

この発明は、不揮発性半導体記憶装置に関し、より特定的には、消去単位がブロック毎である不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置の一つであるフラッシュメモリは、消去単位がブロック毎である。具体的には、メモリセルのワード線とウェル＆ソース線との間に高電圧を印加することによって、フラッシュメモリの消去動作が行なわれる。

フラッシュメモリのメモリマット内において、ワード線とビット線との間のショート、またはワード線とウェル＆ソース線との間のショートが発生すると、それに起因したリーク電流により、消去動作時にメモリセルのワード線とウェル＆ソース線との間に印加される高電圧のレベルが低下する。これにより、当該フラッシュメモリにおいて消去不良が発生する。フラッシュメモリの消去単位はブロック毎であるため、消去不良もブロック単位となる。

したがって、フラッシュメモリにおける消去不良を救済するためには、ブロック単位での置換を行なうためのスペアブロックが必要となる。フラッシュメモリにスペアブロックを搭載すると、チップ面積は必然的に増加する。そのため、周辺回路を如何にしてノーマルブロックと共有しチップ面積の増加を抑えるかが、フラッシュメモリのフロアプラン（回路配置設計）において重要である。

フラッシュメモリのフロアプランは、フラッシュメモリ特有の高電圧発生回路による周辺回路への電源ノイズの影響を抑制する上でも重要である。また、フラッシュメモリのフロアプランは、自動配置配線ツールを使用してレイアウトされるロジック回路帯のアスペクト比（縦横比）を低減する上でも重要である。ロジック回路帯のアスペクト比を低減することにより、フラッシュメモリの集積度を向上させることができる。

また、フラッシュメモリにスペアブロックを搭載する場合、リーク電流によって生ずる不良ブロックの非選択処理が重要となる。フラッシュメモリのＷＴ（Wafer Test）では全ブロック一括の電圧ストレス印加テストを実施するが、その際、不良ブロックでのリーク電流による電圧降下を抑制する必要がある。そのためには、不良ブロックに電圧ストレスが印加されないようにしなければならない。

従来の不揮発性半導体記憶装置（フラッシュメモリ）は、一括書込み・消去テストモード時に、昇圧回路の出力電圧を低下させるような不良番地を自動的に検出する。そして、その番地には高電圧ストレスがかからないよう不良番地を記憶回路に記憶することで、冗長回路使用前に行なわれるメモリセルへの一括書込み・消去試験を実現する。（たとえば、特許文献１参照）
特開２００１−８４８００号公報

しかしながら、従来の不揮発性半導体記憶装置は、フロアプランを考慮せず、駆動電圧発生回路から駆動される電位の変化をモニタすることにより不良ブロックの判定を行なっている。そのため、チップ面積が増大し、かつ不良ブロックのリーク電流を直接モニタすることができないという問題点があった。

この発明の目的は、チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供することである。

この発明のある局面による不揮発性半導体記憶装置は、平面形状がコの字型に配置されるメモリアレイと、メモリアレイの配置によって形成される凹部に配置されるアナログ回路およびロジック回路と、メモリアレイに接せず、かつアナログ回路およびロジック回路の近傍に配置される電源パッドとを備える。

この発明の他の局面による不揮発性半導体記憶装置は、ノーマルブロックとスペアブロックとを含む複数のメモリブロックと、複数のメモリブロックごとのスペアブロック置換情報と不良スペアブロック情報とからなるブロック情報を格納するメモリアレイと、ブロック情報を受けて、複数のメモリブロックが良か不良かを判定するスペアブロック判定信号を出力するスペアブロック判定回路と、スペアブロック判定信号を受けて、複数のメモリブロックごとにデコードを行なうデコード回路とを備える。

この発明のさらに他の局面による不揮発性半導体記憶装置は、複数のワード線、複数のメインビット線、複数のサブビット線、および複数のメインビット線と複数のサブビット線とを制御信号に応じてそれぞれ電気的に接続／分離する複数の選択ゲートを有する不揮発性メモリアレイと、不揮発性メモリアレイにおけるリーク電流をモニタするアナログ回路とを備える。アナログ回路は、一定の内部高電圧を発生する内部高電圧発生回路と、ワード線のリーク電流に伴うワード線電圧を増幅するワード線アンプと、選択ゲートのリーク電流に伴う選択ゲート電圧を増幅する選択ゲートアンプと、内部高電圧およびワード線電圧を受けて、ワード線のリーク電流をモニタする第１のリークモニタ回路と、内部高電圧および選択ゲート電圧を受けて、選択ゲートのリーク電流をモニタする第２のリークモニタ回路とを含む。

この発明によれば、チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能となる。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［実施の形態１］
図１は、この発明の実施の形態１による不揮発性半導体記憶装置１Ａの構成を示したブロック図である。

図１を参照して、実施の形態１の不揮発性半導体記憶装置１Ａは、平面形状がコの字型に配置されたメモリアレイ２（図１の太線で囲まれた部分）と、アナログ回路９１と、ロジック回路９２と、制御回路９３，９４と、データパッド１００と、電源パッド１０１と、アドレスパッド１１０とを備える。メモリアレイ２は、メモリマット１０，２０，３０，４０（たとえば２８Ｍｂ）と、不良メモリセル情報記憶領域１９と、メモリマット５０，６０（たとえば８Ｍｂ）と、スペアブロック１１，２１，２２，３１，３２，４１，４２，５１，５２，６１と、ロウプリデコーダ１３，６３と、ロウデコーダ１４，２４，３４，４４，５４，６４と、コラムデコーダ１５，２５，３５，４５，５５，６５と、センスアンプ７１，７３，７４，７６と、制御回路８１とを含む。

メモリマット１０（バンク１とも称する）は、スペアブロック１１を含む。ロウプリデコーダ１３およびロウデコーダ１４は、メモリマット１０の図示しないワード線等を活性化する。コラムデコーダ１５は、メモリマット１０の図示しないビット線等を活性化する。不良メモリセル情報記憶領域１９は、不揮発性メモリであって、ユーザーが書込みおよび消去ができない領域であり、ブロックごとの良／不良情報を格納することができる。

メモリマット２０（バンク２とも称する）は、スペアブロック２１，２２を含む。ロウデコーダ２４は、メモリマット２０の図示しないワード線等を活性化する。コラムデコーダ２５は、メモリマット２０の図示しないビット線等を活性化する。センスアンプ７１は、メモリマット１０，２０に対して共通に設置され、メモリマット１０，２０における図示しないビット線対の電位差を検知増幅する。ここで、メモリマット１０，２０に対して共通に設置されるセンスアンプ７０、およびコラムデコーダ１５，２５のより詳細な構成および動作について、図面を参照しながら説明する。

図２は、メモリマット１０，２０に対して共通に設置されるセンスアンプ７０、およびコラムデコーダ１５，２５の構成を示した回路図である。

図２を参照して、センスアンプ７０は、リードセンスアンプ７１Ｒと、ベリファイセンスアンプ７１Ｖとを含む。

コラムデコーダ１５は、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３を含む。ＮチャネルＭＯＳトランジスタＮ１１は、メモリマット１０からのメインビット線ＭＢＬ１とノードＮＤ１１との間に接続され、ゲートにコラム制御信号ＣＡＬ＿ＢＡＮＫ１を受ける。ＮチャネルＭＯＳトランジスタＮ１２は、ノードＮＤ１１とリードセンスアンプ７１Ｒとの間に接続され、ゲートにコラム制御信号ＣＡＵＥ＿ＢＡＮＫ１を受ける。ＮチャネルＭＯＳトランジスタＮ１３は、ノードＮＤ１１とベリファイセンスアンプ７１Ｖとの間に接続され、ゲートにコラム制御信号ＣＡＵＯ＿ＢＡＮＫ１を受ける。

コラムデコーダ２５は、ＮチャネルＭＯＳトランジスタＮ１４，Ｎ１５，Ｎ１６を含む。ＮチャネルＭＯＳトランジスタＮ１４は、メモリマット２０からのメインビット線ＭＢＬ２とノードＮＤ１２との間に接続され、ゲートにコラム制御信号ＣＡＬ＿ＢＡＮＫ２を受ける。ＮチャネルＭＯＳトランジスタＮ１５は、ノードＮＤ１２とリードセンスアンプ７１Ｒとの間に接続され、ゲートにコラム制御信号ＣＡＵＥ＿ＢＡＮＫ２を受ける。ＮチャネルＭＯＳトランジスタＮ１６は、ノードＮＤ１２とベリファイセンスアンプ７１Ｖとの間に接続され、ゲートにコラム制御信号ＣＡＵＯ＿ＢＡＮＫ２を受ける。

メモリマット１０は、選択ゲートＳＧ１０，ＳＧ１１（いずれもＮチャネルＭＯＳトランジスタ）と、メモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１とを含む。選択ゲートＳＧ１０は、メインビット線ＭＢＬ１とサブビット線ＳＢＬ１０との間に接続され、ゲートが選択ゲート線ＳＧＬ１０に接続される。選択ゲートＳＧ１１は、メインビット線ＭＢＬ１とサブビット線ＳＢＬ１１との間に接続され、ゲートが選択ゲート線ＳＧＬ１１に接続される。

メモリセルＭＣ００は、サブビット線ＳＢＬ１０とソース線ＳＬ１との間に接続され、ゲートがワード線ＷＬ１０に接続される。メモリセルＭＣ０１は、ソース線ＳＬ１とサブビット線ＳＢＬ１０との間に接続され、ゲートがワード線ＷＬ１１に接続される。メモリセルＭＣ１０は、サブビット線ＳＢＬ１１とソース線ＳＬ１との間に接続され、ゲートがワード線ＷＬ１０に接続される。メモリセルＭＣ１１は、ソース線ＳＬ１とサブビット線ＳＢＬ１１との間に接続され、ゲートがワード線ＷＬ１１に接続される。

メモリマット２０は、選択ゲートＳＧ２０，ＳＧ２１（いずれもＮチャネルＭＯＳトランジスタ）と、メモリセルＭＣ２０，ＭＣ２１，ＭＣ３０，ＭＣ３１とを含む。選択ゲートＳＧ２０は、メインビット線ＭＢＬ２とサブビット線ＳＢＬ２０との間に接続され、ゲートが選択ゲート線ＳＧＬ２０に接続される。選択ゲートＳＧ２１は、メインビット線ＭＢＬ２とサブビット線ＳＢＬ２１との間に接続され、ゲートが選択ゲート線ＳＧＬ２１に接続される。

メモリセルＭＣ２０は、サブビット線ＳＢＬ２０とソース線ＳＬ２との間に接続され、ゲートがワード線ＷＬ２０に接続される。メモリセルＭＣ２１は、ソース線ＳＬ２とサブビット線ＳＢＬ２０との間に接続され、ゲートがワード線ＷＬ１１に接続される。メモリセルＭＣ３０は、サブビット線ＳＢＬ２１とソース線ＳＬ２との間に接続され、ゲートがワード線ＷＬ２０に接続される。メモリセルＭＣ３１は、ソース線ＳＬ２とサブビット線ＳＢＬ２１との間に接続され、ゲートがワード線ＷＬ２１に接続される。

リードセンスアンプ７１Ｒは、ＮチャネルＭＯＳトランジスタＮ１２，Ｎ１５をそれぞれ介して入力される信号を受けて、リード出力信号ＳＡＯＵＴ＿ＲＥＡＤを出力する。ベリファイセンスアンプ７１Ｖは、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１６をそれぞれ介して入力される信号を受けて、ベリファイ出力信号ＳＡＯＵＴ＿ＶＥＲＩＦＹを出力する。次に、バンク１，２のリード動作およびベリファイ動作におけるコラム制御信号の信号レベルについて説明する。

図３は、バンク１，２のリード動作およびベリファイ動作におけるコラム制御信号の信号レベルについて示した図である。

図３を参照して、バンク１のリード動作のとき、コラムデコーダ１５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ１，ＣＡＵＥ＿ＢＡＮＫ１，ＣＡＵＯ＿ＢＡＮＫ１は、それぞれＨレベル（論理ハイ），Ｈレベル，Ｌレベル（論理ロー）となる。このとき、図２のメインビット線ＭＢＬ１とリードセンスアンプ７１Ｒとが電気的に接続される。リードセンスアンプ７１Ｒは、メインビット線ＭＢＬ１から読み出されるデータを受けて、リード出力信号ＳＡＯＵＴ＿ＲＥＡＤを出力する。一方、コラムデコーダ２５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ２，ＣＡＵＥ＿ＢＡＮＫ２，ＣＡＵＯ＿ＢＡＮＫ２は、いずれもＬレベルとなる。このため、図２のメインビット線ＭＢＬ２とリードセンスアンプ７１Ｒおよびベリファイセンスアンプ７１Ｖとはいずれも電気的に遮断される。

バンク２のリード動作のとき、コラムデコーダ１５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ１，ＣＡＵＥ＿ＢＡＮＫ１，ＣＡＵＯ＿ＢＡＮＫ１は、いずれもＬレベルとなる。このため、図２のメインビット線ＭＢＬ１とリードセンスアンプ７１Ｒおよびベリファイセンスアンプ７１Ｖとはいずれも電気的に遮断される。一方、コラムデコーダ２５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ２，ＣＡＵＥ＿ＢＡＮＫ２，ＣＡＵＯ＿ＢＡＮＫ２は、それぞれＨレベル，Ｈレベル，Ｌレベルとなる。このとき、図２のメインビット線ＭＢＬ２とリードセンスアンプ７１Ｒとが電気的に接続される。リードセンスアンプ７１Ｒは、メインビット線ＭＢＬ２から読み出されるデータを受けて、リード出力信号ＳＡＯＵＴ＿ＲＥＡＤを出力する。

バンク１のベリファイ動作のとき、コラムデコーダ１５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ１，ＣＡＵＥ＿ＢＡＮＫ１，ＣＡＵＯ＿ＢＡＮＫ１は、それぞれＨレベル，Ｌレベル，Ｈレベルとなる。このとき、図２のメインビット線ＭＢＬ１とベリファイセンスアンプ７１Ｖとが電気的に接続される。ベリファイセンスアンプ７１Ｖは、メインビット線ＭＢＬ１からのデータを受けて、ベリファイ出力信号ＳＡＯＵＴ＿ＶＥＲＩＦＹを出力する。一方、コラムデコーダ２５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ２，ＣＡＵＥ＿ＢＡＮＫ２，ＣＡＵＯ＿ＢＡＮＫ２は、いずれもＬレベルとなる。このため、図２のメインビット線ＭＢＬ２とリードセンスアンプ７１Ｒおよびベリファイセンスアンプ７１Ｖとはいずれも電気的に遮断される。

バンク２のベリファイ動作のとき、コラムデコーダ１５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ１，ＣＡＵＥ＿ＢＡＮＫ１，ＣＡＵＯ＿ＢＡＮＫ１は、いずれもＬレベルとなる。このため、図２のメインビット線ＭＢＬ１とリードセンスアンプ７１Ｒおよびベリファイセンスアンプ７１Ｖとはいずれも電気的に遮断される。一方、コラムデコーダ２５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ２，ＣＡＵＥ＿ＢＡＮＫ２，ＣＡＵＯ＿ＢＡＮＫ２は、それぞれＨレベル，Ｌレベル，Ｈレベルとなる。このとき、図２のメインビット線ＭＢＬ２とベリファイセンスアンプ７１Ｖとが電気的に接続される。ベリファイセンスアンプ７１Ｖは、メインビット線ＭＢＬ２からのデータを受けて、ベリファイ出力信号ＳＡＯＵＴ＿ＶＥＲＩＦＹを出力する。

次に、バンク１のリード動作とともにバンク２のベリファイ動作を行なうとき、コラムデコーダ１５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ１，ＣＡＵＥ＿ＢＡＮＫ１，ＣＡＵＯ＿ＢＡＮＫ１は、それぞれＨレベル，Ｈレベル，Ｌレベルとなる。このとき、図２のメインビット線ＭＢＬ１とリードセンスアンプ７１Ｒとが電気的に接続される。リードセンスアンプ７１Ｒは、メインビット線ＭＢＬ１から読み出されるデータを受けて、リード出力信号ＳＡＯＵＴ＿ＲＥＡＤを出力する。一方、コラムデコーダ２５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ２，ＣＡＵＥ＿ＢＡＮＫ２，ＣＡＵＯ＿ＢＡＮＫ２は、それぞれＨレベル，Ｌレベル，Ｈレベルとなる。このとき、図２のメインビット線ＭＢＬ２とベリファイセンスアンプ７１Ｖとが電気的に接続される。ベリファイセンスアンプ７１Ｖは、メインビット線ＭＢＬ２からのデータを受けて、ベリファイ出力信号ＳＡＯＵＴ＿ＶＥＲＩＦＹを出力する。

次に、バンク１のベリファイ動作とともにバンク２のリード動作を行なうとき、コラムデコーダ１５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ１，ＣＡＵＥ＿ＢＡＮＫ１，ＣＡＵＯ＿ＢＡＮＫ１は、それぞれＨレベル，Ｌレベル，Ｈレベルとなる。このとき、図２のメインビット線ＭＢＬ１とベリファイセンスアンプ７１Ｖとが電気的に接続される。ベリファイセンスアンプ７１Ｖは、メインビット線ＭＢＬ１からのデータを受けて、ベリファイ出力信号ＳＡＯＵＴ＿ＶＥＲＩＦＹを出力する。一方、コラムデコーダ２５に入力されるコラム制御信号ＣＡＬ＿ＢＡＮＫ２，ＣＡＵＥ＿ＢＡＮＫ２，ＣＡＵＯ＿ＢＡＮＫ２は、それぞれＨレベル，Ｈレベル，Ｌレベルとなる。このとき、図２のメインビット線ＭＢＬ２とリードセンスアンプ７１Ｒとが電気的に接続される。リードセンスアンプ７１Ｒは、メインビット線ＭＢＬ２から読み出されるデータを受けて、リード出力信号ＳＡＯＵＴ＿ＲＥＡＤを出力する。

上記のように、あるメモリバンクに対する書込み、消去またはベリファイ動作中に、別のメモリバンクに対する読出し動作を行なうことをＢＧＯ（Back Ground Operation）と呼ぶ。図２に示すようにセンスアンプ７１をメモリマット１０，２０に対して共通に設置してコラム制御信号をＢＧＯ制御することにより、たとえばメモリマット１０のデータを書換中に、アドレスを切り替えるだけでメモリマット２０よりデータを読み出すことができる。これにより、メモリマット１０，２０は、書込み、読出し等の動作を単独で行なうだけでなくＢＧＯによる複合動作を実現することができる。

再び図１を参照して、メモリマット３０（バンク３とも称する）は、スペアブロック３１，３２を含む。ロウデコーダ３４は、メモリマット３０の図示しないワード線等を活性化する。コラムデコーダ３５は、メモリマット３０の図示しないビット線等を活性化する。センスアンプ７３は、メモリマット３０における図示しないビット線対の電位差を検知増幅する。メモリマット４０（バンク４とも称する）は、スペアブロック４１，４２を含む。ロウデコーダ４４は、メモリマット４０の図示しないワード線等を活性化する。コラムデコーダ４５は、メモリマット４０の図示しないビット線等を活性化する。センスアンプ７４は、メモリマット４０における図示しないビット線対の電位差を検知増幅する。

メモリマット５０（バンク５とも称する）は、スペアブロック５１，５２を含む。ロウデコーダ５４は、メモリマット５０の図示しないワード線等を活性化する。コラムデコーダ５５は、メモリマット５０の図示しないビット線等を活性化する。メモリマット６０（バンク６とも称する）は、スペアブロック６１を含む。ロウプリデコーダ６３およびロウデコーダ６４は、メモリマット６０の図示しないワード線等を活性化する。コラムデコーダ６５は、メモリマット６０の図示しないビット線等を活性化する。センスアンプ７６は、メモリマット５０，６０に対して共通に設置され、メモリマット５０，６０における図示しないビット線対の電位差を検知増幅する。これにより、メモリマット５０，６０は、図２，３において説明したのと同じく、書込み、読出し等の動作を単独で行なうだけでなくＢＧＯによる複合動作を実現することができる。

制御回路８１は、図１では明示していないが、たとえば、ＷＥバッファ１２０およびアドレスバッファ１４０を含む。これらの詳細については、後に説明する。アナログ回路９１は、図１では明示していないが、内部高電圧発生回路９３１などを含む。内部高電圧発生回路９３１などについては、後に説明する。ロジック回路９２は、図１では明示していないが、ＣＵＩ（Command User Interface）９８およびＣＰＵ（Central Processing Unit）９９を含む。ＣＵＩ９８およびＣＰＵ９９については、後に説明する。

制御回路９３は、図１では明示していないが、たとえば、ＣＥバッファ１３０、スペアブロック制御回路２１０、およびセンス制御回路２４０ｓを含む。これらの詳細については、後に説明する。制御回路９４は、図１では明示していないが、データ制御回路２５０および入出力バッファ回路２６０を含む。データ制御回路２５０および入出力バッファ回路２６０については、後に説明する。

データパッド１００は、外部とのデータ信号のやりとりが行なわれるパッドである。電源パッド１０１は、アナログ回路９１における明示しない内部高電圧発生回路９３１等に電源電圧を供給するチャージポンプ用電源配線１０２を伸張している。また、電源パッド１０１は、コラムデコーダ１５，６５等に電源電圧を供給する周辺回路用電源配線１０３を伸張している。アドレスパッド１１０は、外部とのアドレス信号のやりとりが行なわれるパッドである。

スペアブロックを搭載する場合、ＢＧＯを実現するためのスペアブロックの効率的な配置が重要となる。スペアブロックをメインアレイと切り離してミニアレイ化するときは、スペアブロックごとにロウデコーダ、コラムデコーダ、センスアンプ等の回路が必要となる。そのため、いわゆるエリアペナルティが大きくなる。このエリアペナルティを回避するためには、メモリバンクごとにスペアブロックを配置し、同一メモリバンク内のノーマルブロックと上記回路とを共有する必要がある。

図１に示した実施の形態１の不揮発性半導体記憶装置１Ａでは、メモリマット１０〜６０のメモリマットごとにスペアブロックを配置している、また、メモリマット１０，２０に対してセンスアンプ７１を共通に設置し、メモリマット５０，６０に対してセンスアンプ７６を共通に設置している。これらにより、ＢＧＯを実現しつつ、回路面積の増加を最小限に抑えることができる。

また、従来のフロアプランでは、パッケージに入れるためのチップ縦横サイズ（アスペクト比）およびメモリマットのバンク数などの制約により、チップ内で大面積を占めるメモリマットを優先的に配置していた。これにより、ロジック回路およびアナログ回路については空いている場所に高アスペクト比で配置されるため、回路の配置効率が悪くなるという問題があった。

ロジック回路は、通常、自動配置配線ツールを用いてレイアウトされる。そのため、高アスペクト比の領域では配線律束になりやすく、集積度が落ちる傾向がある。よって、ロジック回路の配置される領域では、アスペクト比を低減して配線エリアを確保することにより集積度を向上する必要があった。

アナログ回路は、電力消費の多いチャージポンプ回路等を含む。そのため、アナログ回路が電源パッドから遠い位置に配置されると、電源配線抵抗による電圧降下で電源供給能力が低下する場合がある。また、これらチャージポンプ回路用の電源配線とデコーダ等の周辺回路用の電源配線とを共有化すると、チャージポンプ動作時の電源電圧降下により周辺回路の動作遅延によりアクセス遅延を引き起こすという問題があった。

実施の形態１の不揮発性半導体記憶装置１Ａでは、図１に示すように、メモリマット１０〜６０を含むメモリアレイ２をコの字型に配置し、メモリアレイ２が配置されていない空き領域にロジック回路９２およびチャージポンプ回路等を含むアナログ回路９１を配置している。

フラッシュメモリをＭＣＰ（Multi Chip Package）に搭載する場合、別チップが当該フラッシュメモリの上部に搭載される可能性もある。そのため、パッド帯は、ＤＲＡＭ（Dynamic Random Access Memory）のように中央ではなく、側面に配置する必要がある。従来のフラッシュメモリのようにメモリアレイ２をロの字型に配置してしまうと、ロの字型の中に配置された周辺回路とパッド帯との間で電源電圧および信号のやりとりが困難となる。これに対し、メモリアレイ２をコの字型に配置すると、ロジック回路９２などの周辺回路と電源パッド１０１およびデータパッド１００などのパッド帯との間で電源電圧および信号のやりとりが容易となる。

また、メモリアレイ２が配置されていない空き領域にロジック回路９２を配置することにより、ロジック回路９２についてはアスペクト比を低減して配置可能なため、自動配置配線実行時の集積度を向上させることができる。

また、メモリアレイ２が配置されていない空き領域にアナログ回路９１を配置することにより、アナログ回路９１については電源パッド１０１に近くなるため、電源配線抵抗による電圧降下を抑制でき、かつ電源パッド１０１付近でチャージポンプ用電源配線１０２と周辺回路用電源配線１０３とを分離することが可能となる。ここで周辺回路とは、アクセス系の回路を指し、たとえば、ロジック回路９２などを含む。

これにより、内部高電圧発生回路９３１等によるチャージポンプ動作時において発生するノイズの周辺回路への影響を回避することができる。次に、メモリマット１０のより詳細なブロック構成について説明する。

図４は、実施の形態１の不揮発性半導体記憶装置１Ａにおけるメモリマット１０のより詳細なブロック構成を示したブロック図である。

図４に示すように、メモリマット１０は、一括消去単位であるノーマルブロック１０ｎ１〜１０ｎ７（いずれも３２ＫＷ）を含む。また、メモリマット１０は、ＮＯＲ型フラッシュメモリにおいて存在するブートブロック１０ｂ１〜１０ｂ８（いずれも４ＫＷ）を含む。ブートブロック１０ｂ１〜１０ｂ８は、ノーマルブロック１０ｎ１〜１０ｎ７よりも一括消去単位が小さく、たとえばブート用コードの記憶に用いられる。なお、「Ｗ」は記憶容量の単位「ワード」を示す。

各々が４ＫＷのブートブロック１０ｂ１〜１０ｂ８は、各々が３２ＫＷのノーマルブロック１０ｎ１〜１０ｎ７とメモリサイズが異なるため、レイアウト的に歪みになり得る。そのため、トータル容量３２ＫＷのブートブロック１０ｂ１〜１０ｂ８は、ノーマルブロック１０ｎ１〜１０ｎ７とは物理的に異なる領域に配置される。よって、本来ブートブロック用にアサインされているノーマルブロック領域には何も配置されないことになるという問題があった。

図４に示した実施の形態１の不揮発性半導体記憶装置１Ａにおけるメモリマット１０では、この領域をスペアブロック１１として用いている。スペアブロック１１は、ノーマルブロック１０ｎ１〜１０ｎ７の欠陥時に、ノーマルブロック１０ｎ１〜１０ｎ７を置換するブロックである。これにより、本来ブートブロック用にアサインされているノーマルブロック領域を有効活用することができる。

以上のように、実施の形態１によれば、メモリマット１０〜６０を含むメモリアレイ２をコの字型に配置し、メモリアレイが配置されていない空き領域にロジック回路９２およびアナログ回路９１を配置することによって、チップ面積の増大を抑制しつつ、チャージポンプ動作時において発生するノイズのデコーダ等の周辺回路への影響を回避することができる。

［実施の形態２］
実施の形態１の不揮発性半導体記憶装置１Ａのようにスペアブロックを搭載する場合、先述したように、リーク性不良ブロックの非選択処理が重要となる。不揮発性半導体記憶装置（フラッシュメモリ）のＷＴでは、全ブロック一括の電圧ストレス印加テストを実施する。その際、不良ブロックでのリーク成分による電圧降下を抑制するため、不良ブロックには電圧ストレスを印加しないようにしなければならない。

これを実現するためには、各ブロックアドレスデコーダにブロックごとの良／不良情報を格納するためのレジスタを配置する必要がある。このレジスタは一般に揮発性であることが多く、この場合、テストごとに電源を立ち下げると情報が消えてしまうという問題があった。一方、チップ毎に異なる情報をテストごとにテスタから与えると、テスト同測数を減らしてしまうという問題があった。

ここで、ブロックごとの良／不良情報とは、どの不良ブロックをどのスペアブロックで置換するかを示すスペアブロック置換情報と、不良であるために置換不可のスペアブロックを示す不良スペアブロック情報とを指す。不良スペアブロック情報のデータが“１”であった場合、全データを消去してデータ“１”にする必要があり、その前までのデータを再書込みしなければならない。したがって、不良スペアブロック情報は、テスト途中でスペアブロックが良品から不良品に変化した時の上書きを可能とするためにデータ“０”とする必要がある。

また、ＷＴ時にチップがＬＴ（Laser Trimming）前の状態であった場合、チップ内の不揮発性メモリ領域に格納されているスペアブロック置換情報をヒューズレジスタに転送する必要がある。なお、ＬＴ後はヒューズレジスタのヒューズ情報がそのまま使用される。ヒューズレジスタに転送されたスペアブロック置換情報は、各ブロックアドレスデコーダに配置されたブロックごとの良／不良情報を格納するためのレジスタに転送する必要がある。

なお、１段階でスペアブロック置換情報を転送するには、チップ内の不揮発性メモリ領域にブロックごとの良／不良情報を格納しておく必要がある。各ブロックアドレスデコーダに配置されたブロックごとの良／不良情報をレジスタに転送するには、ブロックの数に応じた信号線が必要となる。チップにおけるブロック数は、チップが大容量になればなるほど多くなる。ブロック数が多くなると、レイアウトが制約され、チップが信号線律束になってしまうという問題があった。以上のような問題を解決する実施の形態２の不揮発性半導体記憶装置１Ｂについて次に説明する。

図５は、この発明の実施の形態２による不揮発性半導体記憶装置１Ｂの構成を示したブロック図である。

図５を参照して、実施の形態２の不揮発性半導体記憶装置１Ｂは、ロジック回路９２と、フラッシュメモリアレイ２００と、Ｘゲート２０１と、Ｙゲート＆センスアンプ２０２と、スペアブロック制御回路２１０と、ロウデコーダ２２０Ｎ，２２０Ｓとを備える。

ロジック回路９２は、ＣＵＩ９８と、ＣＰＵ９９とを含む。ＣＵＩ９８は、ライトイネーブル信号／ＷＥ、データ信号ＤＱおよびアドレス信号ＡＤＤなどを外部から受けて、これらのコマンドをデコードする。ＣＰＵ９９は、ＣＵＩ９８でのデコード結果を受けて、フラッシュメモリアレイ２００を含む不揮発性半導体記憶装置１Ｂ全体を制御する。ＣＰＵ９８は、ライトステートマシン情報信号ＣＸＨＲＤＹがＨレベルからＬレベルに遷移したとき、動作を開始する。

フラッシュメモリアレイ２００、Ｘゲート２０１、およびＹゲート＆センスアンプ２０２からなるフラッシュメモリアレイ部は、ＣＰＵ９９によって制御される。フラッシュメモリアレイ２００は、実施の形態１で説明したメモリマット１０〜６０および不良メモリセル情報記憶領域１９の両方を含むが、図５では、ユーザーが書込みおよび消去ができない領域にブロックごとの良／不良情報を格納する不良メモリセル情報記憶領域１９の機能を主に記載している。Ｙゲート＆センスアンプ２０２は、フラッシュメモリアレイ２００に格納されていたデータを読み出した読出データ信号ＲＤＯをスペアブロック制御回路２１０に出力する。

スペアブロック制御回路２１０は、ヒューズレジスタ２１１と、アドレス選択回路２１２と、アドレス判定回路２１３とを含む。ヒューズレジスタ２１１は、レジスタ初期化信号ＩＳＰＲＳＴ、読出データ信号ＲＤＯ、アドレスデコード信号ＡＤＤＤＥＣ、および情報切替信号ＩＰＲＯＭＳＥＬを受けて、アドレス判定回路２１３にレジスタ出力信号ＲＯＵＴを出力する。

レジスタ初期化信号ＩＳＰＲＳＴは、ヒューズレジスタ２１１の初期化を制御する。アドレスデコード信号ＡＤＤＤＥＣは、フラッシュメモリアレイ２００に格納されていたデータを読み出した読出データ信号ＲＤＯをヒューズレジスタ２１１に転送する際に用いられる。情報切替信号ＩＰＲＯＭＳＥＬは、ヒューズレジスタ２１１に格納されていたヒューズ情報とフラッシュメモリアレイ２００に格納されていた読出データ信号ＲＤＯとのどちらを使用するかを選択する。ヒューズレジスタ２１１の具体的な回路構成については、後に説明する。

アドレス選択回路２１２は、内部アドレス信号ＡＥ＜２２：１５＞，ＡＯ＜２２：１５＞のいずれか一方を選択してアドレス判定回路２１３に出力する。アドレス判定回路２１０は、アドレス選択回路２１２から出力される内部アドレス信号およびレジスタ出力信号ＲＯＵＴを受けて、ロウデコーダ２２０Ｎ，２２０Ｓにスペアブロック判定信号ＳＰＢＬＫＳＥＬをそれぞれ出力する。

ロウデコーダ２２０Ｎは、ノーマルブロック（図示せず）用であって、ブロックアドレスレジスタ２２１と、ワード線デコーダ２２２Ｎと、選択ゲートデコーダ２２３Ｎと、ソース線＆ウェルデコーダ２２４Ｎとを含む。ブロックアドレスレジスタ２２１は、ブロック選択制御信号ＢＬＫＳＥＬ０、スペアブロック判定信号ＳＰＢＬＫＳＥＬ、およびデータ取込ストローブ信号ＩＳＴＲＢを受けて、ブロックの良・不良を判定するブロック判定信号ＢＬＫＳＥＬを出力する。データ取込ストローブ信号ＩＳＴＲＢは、ブロックアドレスレジスタ２２１にスペアブロック判定信号ＳＰＢＬＫＳＥＬを取り込むのに用いられる。ブロックアドレスレジスタ２２１の具体的な回路構成については、後に説明する。

ワード線デコーダ２２２Ｎは、ブロック判定信号ＢＬＫＳＥＬを受けて、ワード線の信号をデコードする。選択ゲートデコーダ２２３Ｎは、ブロック判定信号ＢＬＫＳＥＬを受けて、選択ゲートの信号をデコードする。ソース線＆ウェルデコーダ２２４Ｎは、ブロック判定信号ＢＬＫＳＥＬを受けて、ソース線およびウェルの信号をデコードする。

ロウデコーダ２２０Ｓは、スペアブロック（図示せず）用であって、ワード線デコーダ２２２Ｓと、選択ゲートデコーダ２２３Ｓと、ソース線＆ウェルデコーダ２２４Ｓとを含む。ワード線デコーダ２２２Ｓは、スペアブロック判定信号ＳＰＢＬＫＳＥＬを受けて、ワード線の信号をデコードする。選択ゲートデコーダ２２３Ｓは、スペアブロック判定信号ＳＰＢＬＫＳＥＬを受けて、選択ゲートの信号をデコードする。ソース線＆ウェルデコーダ２２４Ｓは、スペアブロック判定信号ＳＰＢＬＫＳＥＬを受けて、ソース線およびウェルの信号をデコードする。なお、上記の図示しないノーマルブロックおよびスペアブロックを、実施の形態２では、総称してメモリブロックと呼ぶ。

以下では、フラッシュメモリアレイ２００から読み出される読出データ信号ＲＤＯをヒューズレジスタ２１１に転送する読出データ信号転送プロセスと、アドレス判定回路２１０から出力されるスペアブロック判定信号ＳＰＢＬＫＳＥＬをブロックアドレスレジスタ２１１に転送するスペアブロック判定信号転送プロセスとに大別して説明する。このように２段階でスペアブロック置換情報を転送することにより、スペアブロック置換情報を各スペアブロックに直接転送する必要がなくなり、フラッシュメモリ２００から各スペアブロックにスペアブロック置換情報を転送する信号線の数を削減することができる。まず、読出データ信号転送プロセスにおいて重要となるヒューズレジスタ２１１の具体的な回路構成について説明する。

図６は、この発明の実施の形態２によるヒューズレジスタ２１１の回路構成を示した回路図である。

図６を参照して、実施の形態２のヒューズレジスタ２１１は、ＰチャネルＭＯＳトランジスタＰ２１と、ＮチャネルＭＯＳトランジスタＮ２１，Ｎ２２，Ｎ２３と、ヒューズＦ２１と、インバータＩ２１，Ｉ２２，Ｉ２３とを含む。

ＰチャネルＭＯＳトランジスタＰ２１は、電源ノードとノードＮＤ２１との間に接続され、ゲートにレジスタ初期化信号ＩＳＰＲＳＴを受ける。ＮチャネルＭＯＳトランジスタＮ２１は、ドレインがノードＮＤ２１に接続され、ソースがヒューズＦ２１に接続され、ゲートに情報切替信号ＩＰＲＯＭＳＥＬを受ける。ヒューズＦ２１は、ＮチャネルＭＯＳトランジスタＮ２１と接地ノードとの間に接続される。

ＮチャネルＭＯＳトランジスタＮ２２，Ｎ２３は、ノードＮＤ２１と接地ノードとの間に直列に接続される。ＮチャネルＭＯＳトランジスタＮ２２は、ゲートに読出データ信号ＲＤＯを受ける。ＮチャネルＭＯＳトランジスタＮ２３は、ゲートにアドレスデコード信号ＡＤＤＤＥＣを受ける。インバータＩ２１，Ｉ２２は、ノードＮＤ２１とノードＮＤ２２との間に互いに環状に接続される。インバータＩ２３は、入力端子がノードＮＤ２２に接続され、レジスタ出力信号ＲＯＵＴを出力する。次に、ヒューズレジスタ２１１の回路動作を含む読出データ信号転送プロセスにおける回路動作について、主要な信号の動作波形を参照しながら説明する。

図７は、読出データ信号転送プロセスにおける主要な信号の動作波形を示したタイミング図である。

図７（ａ）を参照して、ライトイネーブル信号／ＷＥは、時刻ｔ１においてＨレベルからＬレベルに立ち下がり、時刻ｔ２においてＬレベルからＨレベルに立ち上がる。これを受けて、データ信号ＤＱ［７：０］においてコマンド信号ＣＭＤ１が発生する。また、ライトイネーブル信号／ＷＥは、時刻ｔ３においてＨレベルからＬレベルに立ち下がり、時刻ｔ４においてＬレベルからＨレベルに立ち上がる。これを受けて、データ信号ＤＱ［７：０］においてコマンド信号ＣＭＤ２が発生する。

時刻ｔ５において、ライトステートマシン情報信号ＣＸＨＲＤＹがＨレベルからＬレベルに立ち下がる。これを受けて、図５のＣＰＵ９８は動作を開始する。時刻ｔ６において、情報切替信号ＩＰＲＯＭＳＥＬがＨレベルからＬレベルに立ち下がる。これにより、図６を参照して、ヒューズＦ２１とノードＮＤ２１とが電気的に遮断される。その結果、図５を参照して、ヒューズレジスタ２１１の情報を使用する状態からフラッシュメモリ２００に格納されたデータを使用する状態へと遷移する。

時刻ｔ７において、レジスタ初期化信号ＩＳＰＲＳＴがＨレベルからＬレベルに立ち下がる。これにより、図６のノードＮＤ２１がＨレベルにプリチャージされる。その結果、ヒューズレジスタ２１１が初期化される。時刻ｔ８において、レジスタ初期化信号ＩＳＰＲＳＴがＬレベルからＨレベルに立ち上がる。時刻ｔ９において、内部アドレス信号ＡＯ［３：０］がインクリメントされる。内部アドレス信号ＡＯ［３：０］が時刻ｔ９にインクリメントされてから時刻ｔ１５に再びインクリメントされるまでの各種信号の動作について、図７（ｂ）を参照して説明する。

図７（ｂ）を参照して、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２は、互いに相補に変化する。図５のＣＰＵ９８は、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、内部アドレス信号ＡＯ［３：０］をインクリメントする。センスコントロール信号ＴＸＬＡＴＤＯは、時刻ｔ１０においてＨレベルからＬレベルに立ち下がり、時刻ｔ１１においてＬレベルからＨレベルに立ち上がる。時刻ｔ１２において、読出データ信号ＲＤＯ［８：０］が無効状態（invalid）から有効状態（valid）に切り替わる。

アドレスデコード信号ＡＤＤＤＥＣは、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期し、時刻ｔ１３においてＬレベルからＨレベルに立ち上がる。これにより、図６のＮチャネルＭＯＳトランジスタＮ２３が導通する。その結果、読出データ信号ＲＤＯの情報が図６のノードＮＤ２１に反映される。すなわち、読出データ信号ＲＤＯがヒューズレジスタ２１１に取り込まれる。時刻ｔ１４において、アドレスデコード信号ＡＤＤＤＥＣは、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、ＨレベルからＬレベルに立ち下がる。

図７（ａ）に戻って、時刻ｔ１６において、ライトステートマシン情報信号ＣＸＨＲＤＹがＬレベルからＨレベルに立ち上がる。これを受けて、図５のＣＰＵ９８は動作を終了する。ただし、情報切替信号ＩＰＲＯＭＳＥＬは、ヒューズＦ２１とノードＮＤ２１とを引き続き電気的に遮断しておく必要があるため、Ｌレベルに固定しておく。次に、スペアブロック判定信号転送プロセスにおいて重要となるブロックアドレスレジスタ２２１の具体的な回路構成について説明する。

図８は、この発明の実施の形態２によるブロックアドレスレジスタ２２１の回路構成を示した回路図である。

図８を参照して、実施の形態２のブロックアドレスレジスタ２２１は、インバータＩ３１〜Ｉ３６と、ＮＯＲ回路３２１と、ＮＡＮＤ回路３２２と、トランスファゲートＴＧ３１とを含む。

インバータＩ３１は、ブロック選択制御信号ＢＬＫＳＥＬ０を反転する。インバータＩ３２は、インバータＩ３１から出力された信号を反転する。ＮＯＲ回路３２１は、インバータＩ３１から出力された信号およびデータ取込ストローブ信号ＩＳＴＲＢを受ける。インバータＩ３３は、ＮＯＲ回路３２１から出力された信号を反転する。トランスファゲートＴＧ３１は、ＮＯＲ回路３２１から出力された信号に応じて、スペアブロック判定信号ＳＰＢＬＫＳＥＬとノードＮＤ３１とを電気的に接続／分離する。

インバータＩ３４は、入力端子がノードＮＤ３１に接続され、出力端子がノードＮＤ３２に接続される。インバータＩ３５は、入力端子がノードＮＤ３２に接続され、出力端子がノードＮＤ３１に接続される。インバータＩ３５は、ＮＯＲ回路３２１から出力された信号の反転信号に応じて動作がオンオフする。インバータＩ３６は、入力端子がノードＮＤ３２に接続される。ＮＡＮＤ回路３２２は、インバータＩ３２，Ｉ３６からそれぞれ出力された信号を受けて、ブロック判定信号ＢＬＫＳＥＬを出力する。次に、ブロックアドレスレジスタ２２１の回路動作を含むスペアブロック判定信号転送プロセスにおける回路動作について、主要な信号の動作波形を参照しながら説明する。

図９は、この発明の実施の形態２によるブロックアドレスレジスタ２２１の回路構成を示した回路図である。

図９（ａ）を参照して、ライトイネーブル信号／ＷＥは、時刻ｔ１においてＨレベルからＬレベルに立ち下がり、時刻ｔ２においてＬレベルからＨレベルに立ち上がる。これを受けて、データ信号ＤＱ［７：０］においてコマンド信号ＣＭＤ１が発生する。また、ライトイネーブル信号／ＷＥは、時刻ｔ３においてＨレベルからＬレベルに立ち下がり、時刻ｔ４においてＬレベルからＨレベルに立ち上がる。これを受けて、データ信号ＤＱ［７：０］においてコマンド信号ＣＭＤ２が発生する。

時刻ｔ５において、ライトステートマシン情報信号ＣＸＨＲＤＹがＨレベルからＬレベルに立ち下がる。これを受けて、図５のＣＰＵ９８は動作を開始する。時刻ｔ６において、内部アドレス信号ＡＯ［２２：１５］がインクリメントされる。内部アドレス信号ＡＯ［２２：１５］が時刻ｔ６にインクリメントされてから時刻ｔ９に再びインクリメントされるまでの各種信号の動作について、図９（ｂ）を参照して説明する。

図９（ｂ）を参照して、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２は、互いに相補に変化する。図５のＣＰＵ９８は、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、内部アドレス信号ＡＯ［２２：１５］をインクリメントする。時刻ｔ６において、ブロック選択制御信号ＢＬＫＳＥＬ０およびスペアブロック判定信号ＳＰＢＬＫＳＥＬが、有効状態（valid）に切り替わる。時刻ｔ７において、データ取込ストローブ信号ＩＳＴＲＢは、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、ＨレベルからＬレベルに立ち下がる。

これにより、図８を参照して、ブロック選択制御信号ＢＬＫＳＥＬ０がＨレベルのとき、ＮＯＲ回路３２１はＨレベルの信号を出力する。その結果、トランスファゲートＴＧ３１が導通し、スペアブロック判定信号ＳＰＢＬＫＳＥＬの情報がノードＮＤ３１に反映される。すなわち、スペアブロック判定信号ＳＰＢＬＫＳＥＬがブロックアドレスレジスタ２２１に取り込まれる。

ブロック判定信号ＢＬＫＳＥＬは、図８を参照して、ブロック選択制御信号ＢＬＫＳＥＬ０がＨレベルで、かつブロックアドレスレジスタ２２１にＬレベルの信号が取り込まれているとき、Ｌレベル（データ“０”）の信号を出力する。このデータ“０”を不良スペアブロック情報とすることにより、テスト途中でスペアブロックが良品から不良品に変化した時の上書きが可能となる。時刻ｔ８において、データ取込ストローブ信号ＩＳＴＲＢは、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、ＬレベルからＨレベルに立ち上がる。図９（ａ）に戻って、時刻ｔ１０において、ライトステートマシン情報信号ＣＸＨＲＤＹがＬレベルからＨレベルに立ち上がる。これを受けて、図５のＣＰＵ９８は動作を終了する。

このように、フラッシュメモリアレイ２００から読み出される読出データ信号ＲＤＯをヒューズレジスタ２１１に転送する読出データ信号転送プロセスと、アドレス判定回路２１０から出力されるスペアブロック判定信号ＳＰＢＬＫＳＥＬをブロックアドレスレジスタ２１１に転送するスペアブロック判定信号転送プロセスとの２段階でスペアブロック置換情報を転送することにより、スペアブロック置換情報を転送するのに必要な信号線の数を削減することができる。

以上のように、実施の形態２によれば、読出データ信号転送プロセスとスペアブロック判定信号転送プロセスとの２段階でスペアブロック置換情報を転送することにより、スペアブロック置換情報を転送するのに必要な信号線の数を削減でき、チップ面積の増大を抑制することができる。

［実施の形態３］
実施の形態２の不揮発性半導体記憶装置１Ｂにおいて不良ブロックを判定するには、ブロックごとのリーク電流をモニタする必要がある。このリーク電流モニタをテスタで判定しようとすると時間がかかるため、チップ内部にリーク電流の判定回路を設ける必要がある。電流判定レベルは、リーク電流の大小による信頼性への影響と製品としてのチップの歩留まりとの関係で決定する必要がある。このため、電流判定レベルはチューナブルにする必要がある。また、リーク電流が、メモリセルのワード線側から流れ込む電流か、メモリセルのウェル＆ソース線側（選択ゲート側）から流れ込む電流か、などを弁別する必要がある。このような問題を解決する実施の形態３の不揮発性半導体記憶装置１Ｃについて次に説明する。

図１０は、この発明の実施の形態３による不揮発性半導体記憶装置１Ｃの構成を示したブロック図である。

図１０を参照して、実施の形態３の不揮発性半導体記憶装置１Ｃは、ＷＥバッファ１２０と、ＣＥバッファ１３０と、アドレスバッファ１４０と、ロジック回路９２と、アナログ回路９３と、スペアブロック制御回路２１０と、フラッシュメモリアレイ３００と、ロウプリデコーダ２２０ｐと、ロウデコーダ２２０と、コラムデコーダ２３０と、センスアンプ２４０と、センス制御回路２４０ｓと、データ制御回路２５０と、入出力バッファ２６０とを備える。

ＷＥバッファ１２０は、外部からライトイネーブル信号／ＷＥを受けてバッファ処理を行なう。ＣＥバッファ１３０は、外部からチップイネーブル信号ＣＥを受けてバッファ処理を行なう。アドレスバッファ１４０は、外部からアドレス信号ＡＤＤを受けてバッファ処理を行なう。

ロジック回路９２は、ＣＵＩ９８と、ＣＰＵ９９とを含む。ＣＵＩ９８は、ＷＥバッファ１２０、ＣＥバッファ１３０およびアドレスバッファ１４０からそれぞれ出力される信号を受けて、これらのコマンドをデコードする。ＣＰＵ９９は、ＣＵＩ９８でのデコード結果を受けて、フラッシュメモリアレイ３００を含む不揮発性半導体記憶装置１Ｃ全体を制御する。ＣＰＵ９８は、ライトステートマシン情報信号ＣＸＨＲＤＹがＨレベルからＬレベルに遷移したとき、動作を開始する。

アナログ回路９３は、内部高電圧発生回路９３１と、ワード線アンプ９３２と、選択ゲートアンプ９３３と、リークモニタ９３４ＷＬ，９３４ＳＧとを含み、ロジック回路９２からアナログ回路制御信号ＡＣＴＲを受けて動作する。内部高電圧発生回路９３１は、内部高電圧信号ＶＰＳを発生する。ワード線アンプ９３２は、フラッシュメモリ３００におけるワード線の信号を増幅する。選択ゲートアンプ９３３は、フラッシュメモリ３００における選択ゲートおよびウェル＆ソース線の信号を増幅する。リークモニタ９３４ＷＬは、ワード線側から流れ込むリーク電流をモニタして、ワード線リーク信号ＶＶＷＬ２を出力する。リークモニタ９３４ＳＧは、選択ゲートおよびウェル＆ソース線側から流れ込むリーク電流をモニタして、選択ゲートリーク信号ＶＶＳＧを出力する。

スペアブロック制御回路２１０は、ヒューズレジスタ２１１と、アドレス判定回路２１３とを含む。ヒューズレジスタ２１１は、ロジック回路９２から出力されるレジスタ初期化信号ＩＳＰＲＳＴ、アドレスデコード信号ＡＤＤＤＥＣおよび情報切替信号ＩＰＲＯＭＳＥＬと、データ制御回路２５０から出力される読出データ信号ＲＤＯとを受けて、アドレス判定回路２１３にレジスタ出力信号ＲＯＵＴを出力する。アドレス判定回路２１３は、内部アドレス信号ＡＯ，ＡＥ、およびレジスタ出力信号ＲＯＵＴを受けて、ロウデコーダ２２０にスペアブロック判定信号ＳＰＢＬＫＳＥＬを出力する。

ロウプリデコーダ２２０ｐは、アドレスバッファ１４０からの出力を受けて、ロウデコーダ２２０にブロック選択制御信号ＢＬＫＳＥＬ０を出力する。ロウデコーダ２２０は、アナログ回路９３から出力される内部高電圧信号ＶＰＳ、ワード線リーク信号ＶＶＷＬ２、選択ゲートリーク信号ＶＶＳＧと、ロジック回路９２から出力されるデータ取込ストローブ信号ＩＳＴＲＢと、スペアブロック制御回路２１０から出力されるスペアブロック判定信号ＳＰＢＬＫＳＥＬを受けて動作する。

センス制御回路２４０ｓは、アドレスバッファ１４０からの出力を受けて、センスアンプ２４０を制御する。入出力バッファ２６０は、外部に対して入出力されるデータ信号ＤＱをバッファ処理し、ＣＵＩ９８にコマンド信号を出力する。次に、フラッシュメモリ３００においてリーク電流がどの部分から流れるのかを説明する。なお、フラッシュメモリ３００は、実施の形態１におけるメモリマット１０〜６０およびそれらのスペアブロックに相当する。

図１１は、この発明の実施の形態３によるフラッシュメモリ３００の回路構成の一部を示した回路図である。

図１１を参照して、フラッシュメモリ３００は、ＹゲートトランジスタＹＧと、選択ゲートＳＧ００，ＳＧ０１，ＳＧ１０，ＳＧ１１（いずれもＮチャネルＭＯＳトランジスタ）と、フラッシュメモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１，ＭＣ２０，ＭＣ２１，ＭＣ３０，ＭＣ３１とを含む。

ＹゲートトランジスタＹＧは、図１０に示したコラムデコーダ２３０からのメインビット線ＭＢＬとメインビット線ＭＢＬ上のノードＮＤ４１との間に接続される。ＹゲートトランジスタＹＧは、ゲートに接続されるＹゲート選択線ＹＧＬからの制御信号に応じて、コラムデコーダ２３０とフラッシュメモリ３００（ノードＮＤ４１）とを電気的に接続／分離する。

選択ゲートＳＧ００は、メインビット線ＭＢＬとサブビット線ＳＢＬ００との間に接続され、ゲートが選択ゲート線ＳＧＬ００に接続される。選択ゲートＳＧ０１は、メインビット線ＭＢＬとサブビット線ＳＢＬ０１との間に接続され、ゲートが選択ゲート線ＳＧＬ０１に接続される。選択ゲートは、選択ゲート線からの制御信号に応じて、メインビット線とサブビット線とを電気的に接続／分離する。

フラッシュメモリセルＭＣ００は、サブビット線ＳＢＬ００とソース線ＳＬとの間に接続され、ゲートがワード線ＷＬ０に接続される。フラッシュメモリセルＭＣ０１は、ソース線ＳＬとサブビット線ＳＢＬ００との間に接続され、ゲートがワード線ＷＬ１に接続される。フラッシュメモリセルＭＣ１０は、サブビット線ＳＢＬ１０とソース線ＳＬとの間に接続され、ゲートがワード線ＷＬ０に接続される。フラッシュメモリセルＭＣ１１は、ソース線ＳＬとサブビット線ＳＢＬ１０との間に接続され、ゲートがワード線ＷＬ１に接続される。

フラッシュメモリセルＭＣ２０は、サブビット線ＳＢＬ０１とソース線ＳＬとの間に接続され、ゲートがワード線ＷＬ０に接続される。フラッシュメモリセルＭＣ２１は、ソース線ＳＬとサブビット線ＳＢＬ０１との間に接続され、ゲートがワード線ＷＬ１に接続される。フラッシュメモリセルＭＣ３０は、サブビット線ＳＢＬ１１とソース線ＳＬとの間に接続され、ゲートがワード線ＷＬ０に接続される。フラッシュメモリセルＭＣ３１は、ソース線ＳＬとサブビット線ＳＢＬ１１との間に接続され、ゲートがワード線ＷＬ１に接続される。

選択ゲートＳＧ１０は、メインビット線ＭＢＬとサブビット線ＳＢＬ１０との間に接続され、ゲートが選択ゲート線ＳＧＬ１０に接続される。選択ゲートＳＧ１１は、メインビット線ＭＢＬとサブビット線ＳＢＬ０１との間に接続され、ゲートが選択ゲート線ＳＧＬ１１に接続される。フラッシュメモリセルＭＣ００にショートが存在すると仮定した場合の具体的な構造について次に説明する。

図１２は、フラッシュメモリセルＭＣ００にショートが存在すると仮定した場合の断面構造を示した断面図である。

図１２を参照して、フラッシュメモリセルＭＣ００は、基板３０１と、ウェル層３０２と、フローティングゲート層３０３と、ワード線層３０４と、Ｎ型高濃度不純物領域３０５，３０６と、ドレインコンタクト層３０７と、サブビット線層３０８と、ソース線層３０９とから構成される。

基板（ＢＮ）３０１の上部には、ウェル層（ＰＷ）３０２が形成される。ウェル層３０２の上方には、フローティングゲート層３０３が形成される。フローティングゲート層３０３の上方には、ワード線層３０４が形成される。フローティングゲート層３０３の両側には、基板３０１の主表面から所定の深さにかけて、相対的に不純物濃度の高いＮ型高濃度不純物領域３０５，３０６が形成される。Ｎ型高濃度不純物領域３０５の上部には、ドレイン線層３０７が形成される。ドレインコンタクト層３０７の上部には、サブビット線層３０８が形成される。また、Ｎ型高濃度不純物領域３０５の上部には、ソース線層３０９が形成される。

図１２に示すように、フラッシュメモリセルＭＣ００は、ワード線層３０４とソース線層３０９との間にショート３１０を有する。また、フラッシュメモリセルＭＣ００は、ワード線層３０４とドレインコンタクト層３０７との間にショート３１１を有する。ショート３１０，３１１は、ワード線リーク電流または選択ゲートリーク電流の原因となる。ワード線リーク電流モニタ時および選択ゲートリーク電流モニタ時におけるフラッシュメモリセルＭＣ００の各部位の電圧状態について、次に説明する。

図１３は、ワード線リーク電流モニタ時および選択ゲートリーク電流モニタ時におけるフラッシュメモリセルＭＣ００の各部位の電圧状態を示した図である。

図１３に示すように、ワード線リーク電流モニタ時には、ワード線ＷＬを所定の高電圧ＶＰに設定し、ウェルＰＷ、ソース線ＳＬおよびサブビット線ＳＢＬを所定の低電圧ＶＮに設定し、基板ＢＮを電源電位ＶＣＣに設定する。これにより、ワード線ＷＬからウェルＰＷおよびソース線ＳＬに対して電位差が発生し、ショート３１０，３１１からリーク電流が計測される。一方、選択ゲートリーク電流モニタ時には、ウェルＰＷ、基板ＢＮおよびソース線ＳＬを所定の所定の高電圧ＶＰに設定し、ワード線ＷＬを所定の低電圧ＶＮに設定し、サブビット線ＳＢＬをＶＰ−Ｖｄ（ＶｄはＰＮ拡散電位）に設定する。これにより、ウェルＰＷおよびソース線ＳＬからワード線ＷＬに対して電位差が発生し、ショート３１０，３１１からリーク電流が計測される。

このようにフラッシュメモリセルＭＣ００の各部位の電圧状態を設定することにより、フラッシュメモリセルＭＣ００のワード線リーク電流および選択ゲートリーク電流をそれぞれモニタすることができる。次に、図１０に示したアナログ回路９３およびその周辺回路についてより詳細に説明する。

図１４は、この発明の実施の形態３によるアナログ回路９３およびその周辺回路についてより詳細に示したブロック図である。

図１４を参照して、アナログ回路９３は、内部高電圧発生回路９３１と、ワード線アンプ９３２と、選択ゲートアンプ９３３と、リークモニタ９３４ＷＬ，９３４ＳＧとを含む。内部高電圧発生回路９３１は、内部高電圧信号ＶＰＳを発生する。ワード線アンプ９３２は、内部高電圧信号ＶＰＳを受けて、モニタ入力信号ＶＩＮ＿ＷＬを出力する。選択ゲートアンプ９３３は、内部高電圧信号ＶＰＳを受けて、モニタ入力信号ＶＩＮ＿ＳＧを出力する。

リークモニタ９３４ＷＬは、内部高電圧信号ＶＰＳ、モニタ入力信号ＶＩＮ＿ＷＬ、およびリークモニタ活性化信号ＬＥＡＫＭＯＮ＿ＷＬ，ＩＬＥＡＫＭＯＮ＿ＷＬを受けて、ワード線リーク信号ＶＶＷＬ２およびリークモニタ判定出力信号ＳＡＯＵＴ＿ＷＬを出力する。なお、リークモニタ活性化信号ＩＬＥＡＫＭＯＮ＿ＷＬは、リークモニタ活性化信号ＩＬＥＡＫＭＯＮ＿ＷＬの相補信号である。

リークモニタ９３４ＳＧは、内部高電圧信号ＶＰＳ、モニタ入力信号ＶＩＮ＿ＳＧ、およびリークモニタ活性化信号ＬＥＡＫＭＯＮ＿ＳＧ，ＩＬＥＡＫＭＯＮ＿ＳＧを受けて、選択ゲートリーク信号ＶＶＳＧおよびリークモニタ判定出力信号ＳＡＯＵＴ＿ＳＧを出力する。なお、リークモニタ活性化信号ＩＬＥＡＫＭＯＮ＿ＳＧは、リークモニタ活性化信号ＩＬＥＡＫＭＯＮ＿ＳＧの相補信号である。

データ制御回路２５０は、リークモニタ判定出力信号ＳＡＯＵＴ＿ＷＬ，ＳＡＯＵＴ＿ＳＧを受けて、入出力バッファ２６０を介してリークモニタ判定結果を出力する。次に、リークモニタ９３４＿ＷＬ，９３４＿ＳＧを代表したリークモニタ９３４の回路構成について説明する。

図１５は、この発明の実施の形態３によるリークモニタ９３４の回路構成について示した回路図である。

図１５を参照して、リークモニタ９３４は、ＰチャネルＭＯＳトランジスタＰ５１〜Ｐ５６と、ＮチャネルＭＯＳトランジスタＮ５１〜Ｎ５７と、インバータＩ５１とを含む。

ＰチャネルＭＯＳトランジスタＰ５１は、ノードＮＤ５１とノードＮＤ５２との間に接続され、ゲートにリークモニタ活性化信号ＬＥＡＫＭＯＮを受ける。ＮチャネルＭＯＳトランジスタＮ５１は、ノードＮＤ５１とノードＮＤ５２との間に接続され、ゲートにリークモニタ活性化信号ＩＬＥＡＫＭＯＮを受ける。リークモニタ活性化信号ＩＬＥＡＫＭＯＮは、リークモニタ活性化信号ＩＬＥＡＫＭＯＮの相補信号である。ノードＮＤ５１からモニタ入力信号ＶＩＮが入力され、ノードＮＤ５２からモニタ出力信号ＶＯＵＴが出力される。ノードＮＤ５２を介してモニタ出力信号ＶＯＵＴが出力される経路を経路１と称する。

ＰチャネルＭＯＳトランジスタＰ５２は、ノードＮＤ５１とノードＮＤ５３との間に接続され、ゲートにリークモニタ活性化信号ＩＬＥＡＫＭＯＮを受ける。ＰチャネルＭＯＳトランジスタＰ５３は、ノードＮＤ５３とノードＮＤ５２との間に接続され、ゲートがノードＮＤ５２に接続される。ＰチャネルＭＯＳトランジスタＰ５４は、ノードＮＤ５３とノードＮＤ５４との間に接続され、ゲートがノードＮＤ５２に接続される。ＰチャネルＭＯＳトランジスタＰ５１〜Ｐ５４の各ウェルには、内部高電圧信号ＶＰＳの高電圧が与えられる。ノードＮＤ５３を介してモニタ出力信号ＶＯＵＴが出力される経路を経路２と称する。

ＮチャネルＭＯＳトランジスタＮ５２は、ノードＮＤ５４と接地ノードとの間に接続され、ゲートにリークモニタ活性化信号ＩＬＥＡＫＭＯＮを受ける。ＮチャネルＭＯＳトランジスタＮ５３は、ノードＮＤ５４とノードＮＤ５５との間に接続され、ゲートがノードＮＤ５４に接続される。ＮチャネルＭＯＳトランジスタＮ５４は、ノードＮＤ５６とノードＮＤ５５との間に接続され、ゲートがノードＮＤ５４に接続される。ＮチャネルＭＯＳトランジスタＮ５５は、ノードＮＤ５５と接地ノードとの間に接続され、ゲートにリークモニタ活性化信号ＬＥＡＫＭＯＮを受ける。

ＰチャネルＭＯＳトランジスタＰ５５は、電源電位ＶＣＣの電源ノードとノードＮＤ５６との間に接続され、ゲートが接地ノードに接続される。これにより、ＰチャネルＭＯＳトランジスタＰ５５は、常にオンとなる。ＰチャネルＭＯＳトランジスタＰ５５を流れる負荷電流Ｉｌｏａｄの電流量は、ＰチャネルＭＯＳトランジスタＰ５５のサイズ（チャネル幅Ｗとチャネル長Ｌとの比）を変更することによって調整することができる。ＰチャネルＭＯＳトランジスタＰ５５のサイズは、チューナブルとなっている。

ＰチャネルＭＯＳトランジスタＰ５６は、電源電位ＶＣＣの電源ノードとノードＮＤ５７との間に接続され、ゲートがノードＮＤ５６に接続される。ＮチャネルＭＯＳトランジスタＮ５６は、ノードＮＤ５７とノードＮＤ５８との間に接続され、ゲートがノードＮＤ５６に接続される。ＮチャネルＭＯＳトランジスタＮ５７は、ノードＮＤ５８と接地ノードとの間に接続され、ゲートが電源電位ＶＣＣの電源ノードに接続される。これにより、ＮチャネルＭＯＳトランジスタＮ５７は、常にオンとなる。

ＰチャネルＭＯＳトランジスタＰ５６およびＮチャネルＭＯＳトランジスタＮ５６，Ｎ５７は、インバータ回路を構成する。インバータＩ５１は、入力端子がノードＮＤ５７に接続され、リークモニタ判定出力信号ＳＡＯＵＴを出力する。次に、リークモニタ９３４の回路動作について説明する。

図１６は、この発明の実施の形態３によるリークモニタ９３４の回路動作を説明するためのタイミング図である。

図１６を参照して、内部高電圧信号ＶＰＳは、リークモニタ期間であるか否かにかかわらず一定の高電圧（たとえば１０Ｖ）を維持する。モニタ入力信号ＶＩＮは、リークモニタ期間であるか否かにかかわらず、内部高電圧ＶＰＳより低い一定の電圧（たとえば９Ｖ）を維持する。以下、時刻ｔ１以前または時刻ｔ２以後の通常動作期間と、時刻ｔ１〜ｔ２のリークモニタ期間とに分けて説明する。

まず、通常動作期間において、リークモニタ活性化信号ＩＬＥＡＫＭＯＮ，ＬＥＡＫＭＯＮは、それぞれＨレベル（内部高電圧ＶＰＳ），Ｌレベル（たとえば０Ｖ）となる。これを受けて、ＰチャネルＭＯＳトランジスタＰ５１およびＮチャネルＭＯＳトランジスタＮ５１，Ｎ５２がオンする。一方、ＰチャネルＭＯＳトランジスタＰ５２およびＮチャネルＭＯＳトランジスタＮ５５はオフする。

これにより、図１５を参照して、モニタ出力信号ＶＯＵＴは、経路１を介してモニタ入力信号ＶＩＮと等しくなる。また、ＰチャネルＭＯＳトランジスタＰ５２，Ｐ５３はいずれもオフとなるため、経路２にはリーク電流Ｉｌｅａｋが流れない。その結果、ノードＮＤ５６には電流ミラーを介したリーク電流Ｉｌｅａｋが流れず、ノードＮＤ５６は電源電位ＶＣＣとなる。これを受けて、ノードＮＤ５７はＬレベルとなる。ゆえに、リークモニタ判定出力信号ＳＡＯＵＴは、Ｈレベル（電源電位ＶＣＣ）となる。

次に、リークモニタ期間において、リークモニタ活性化信号ＩＬＥＡＫＭＯＮ，ＬＥＡＫＭＯＮは、それぞれＬレベル（たとえば０Ｖ），Ｈレベル（内部高電圧ＶＰＳ）となる。これを受けて、ＰチャネルＭＯＳトランジスタＰ５１およびＮチャネルＭＯＳトランジスタＮ５１，Ｎ５２はオフする。一方、ＰチャネルＭＯＳトランジスタＰ５２およびＮチャネルＭＯＳトランジスタＮ５５がオンする。

これにより、図１５を参照して、モニタ出力信号ＶＯＵＴは、経路２を介してモニタ入力信号ＶＩＮからいくらか電圧降下した電圧が与えられる。リークモニタ期間におけるモニタ出力信号ＶＯＵＴは、電流リークが無いときよりも有る時の方が、電圧降下が大きくなるため低電圧となる。

経路２を流れるリーク電流Ｉｌｅａｋは、ＰチャネルＭＯＳトランジスタＰ５３，Ｐ５４によってノードＮＤ５４に電流ミラーされる。ノードＮＤ５４を流れるリーク電流Ｉｌｅａｋは、ＮチャネルＭＯＳトランジスタＮ５３，Ｎ５４によってノードＮＤ５６にさらに電流ミラーされる。ゆえに、ノードＮＤ５６の電位レベルは、ＰチャネルＭＯＳトランジスタＰ５５を流れる負荷電流ＩｌｏａｄとＮチャネルＭＯＳトランジスタＮ５４を流れるリーク電流Ｉｌｅａｋとの大小関係によって決まる。

負荷電流Ｉｌｏａｄがリーク電流Ｉｌｅａｋよりも大きい場合（電流リーク無し）、ノードＮＤ５６は電源電位ＶＣＣとなる。これを受けて、ノードＮＤ５７はＬレベルとなる。ゆえに、リークモニタ判定出力信号ＳＡＯＵＴはＨレベル（電源電位ＶＣＣ）となる。一方、リーク電流Ｉｌｅａｋが負荷電流Ｉｌｏａｄよりも大きい場合（電流リーク有り）、ノードＮＤ５６は接地電位となる。これを受けて、ノードＮＤ５７はＨレベルとなる。ゆえに、リークモニタ判定出力信号ＳＡＯＵＴはＬレベル（たとえば０Ｖ）となる。

負荷電流Ｉｌｏａｄは、リーク電流Ｉｌｅａｋとの大小による信頼性への影響と製品としてのチップの歩留まりとの関係で決定する必要がある。実施の形態３の不揮発性半導体記憶装置１Ｃでは、ＰチャネルＭＯＳトランジスタＰ５５のサイズを変更することによって負荷電流Ｉｌｏａｄの電流量を調整することができる。

以上のように、実施の形態３によれば、リークモニタ９３４＿ＷＬ，９３４＿ＳＧを用いて、負荷電流Ｉｌｏａｄの電流量を調整しつつリーク電流をモニタすることにより、不良ブロックのリーク電流を直接モニタすることが可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による不揮発性半導体記憶装置１Ａの構成を示したブロック図である。 メモリマット１０，２０に対して共通に設置されるセンスアンプ７０、およびコラムデコーダ１５，２５の構成を示した回路図である。 バンク１，２のリード動作およびベリファイ動作におけるコラム制御信号の信号レベルについて示した図である。 実施の形態１の不揮発性半導体記憶装置１Ａにおけるメモリマット１０のより詳細なブロック構成を示したブロック図である。 この発明の実施の形態２による不揮発性半導体記憶装置１Ｂの構成を示したブロック図である。 この発明の実施の形態２によるヒューズレジスタ２１１の回路構成を示した回路図である。 読出データ信号転送プロセスにおける主要な信号の動作波形を示したタイミング図である。 この発明の実施の形態２によるブロックアドレスレジスタ２２１の回路構成を示した回路図である。 この発明の実施の形態２によるブロックアドレスレジスタ２２１の回路構成を示した回路図である。 この発明の実施の形態３による不揮発性半導体記憶装置１Ｃの構成を示したブロック図である。 この発明の実施の形態３によるフラッシュメモリ３００の回路構成の一部を示した回路図である フラッシュメモリセルＭＣ００にショートが存在すると仮定した場合の断面構造を示した断面図である。 ワード線リーク電流モニタ時および選択ゲートリーク電流モニタ時におけるフラッシュメモリセルＭＣ００の各部位の電圧状態を示した図である。 この発明の実施の形態３によるアナログ回路９３およびその周辺回路についてより詳細に示したブロック図である。 この発明の実施の形態３によるリークモニタ９３４の回路構成について示した回路図である。 この発明の実施の形態３によるリークモニタ９３４の回路動作を説明するためのタイミング図である。

符号の説明

１Ａ，１Ｂ，１Ｃ 不揮発性半導体記憶装置、１０，２０，３０，４０，５０，６０ メモリマット、１１，２１，２２，３１，３２，４１，４２，５１，５２，６１ スペアブロック、１３，６３ ロウプリデコーダ、１４，２４，３４，４４，５４，６４ ロウデコーダ、１５，２５，３５，４５，５５，６５ コラムデコーダ、１９ 不良メモリセル情報記憶領域、７１，７３，７４，７６ センスアンプ、７１Ｒ リードセンスアンプ、７１Ｖ ベリファイセンスアンプ、８１，９３，９４ 制御回路、９１ アナログ回路、９２ ロジック回路、９８ ＣＵＩ、９９ ＣＰＵ、１００ データパッド、１０１ 電源パッド、１１０ アドレスパッド、１２０ ＷＥバッファ、１３０ ＣＥバッファ、１４０ アドレスバッファ、２００，３００ フラッシュメモリアレイ、２０１ Ｘゲート、２０２ Ｙゲート＆センスアンプ、２１０ スペアブロック制御回路、２１１ ヒューズレジスタ、２１２ アドレス選択回路、２１３ アドレス判定回路、２２０ｐ ロウプリデコーダ、２２０，２２０Ｎ，２２０Ｓ ロウデコーダ、２２１ ブロックアドレスレジスタ、２２２Ｓ，２２２Ｎ ワード線デコーダ、２２３Ｓ，２２３Ｎ 選択ゲートデコーダ、２２４Ｓ，２２４Ｎ ソース線＆ウェルデコーダ、２３０ コラムデコーダ、２４０ センスアンプ、２４０ｓ センス制御回路、２５０ データ制御回路、２６０ 入出力バッファ。

Claims (7)

1. 平面形状がコの字型に配置されるメモリアレイと、
   前記メモリアレイの配置によって形成される凹部に配置されるアナログ回路およびロジック回路と、
   前記メモリアレイに接せず、かつ前記アナログ回路および前記ロジック回路の近傍に配置される電源パッドとを備える、不揮発性半導体記憶装置。
2. 前記メモリアレイは、前記凹部の両側に対応する第１および第２の側部と、前記第１および第２の側部にはさまれた底部とからなり、
   前記第１および第２の側部は、それぞれ２つのバンクを含み、
   前記バンクの各々は、複数のビット線を有し、
   前記２つのバンクは、前記複数のビット線の電位を検知増幅するセンスアンプ回路を共有する、請求項１に記載の不揮発性半導体記憶装置。
3. 前記メモリアレイは、複数のバンクを含み、
   前記複数のバンクの少なくとも一部は、
   一括消去単位であるノーマルブロック領域と、
   前記ノーマルブロック領域より一括消去単位の小さいブートブロック領域とを有し、
   前記ブートブロック領域を前記ノーマルブロック領域と別領域に設けることによってできる空き領域を、前記ノーマルブロック領域の欠陥時に前記ノーマルブロック領域を置換するスペアブロック領域として用いる、請求項１に記載の不揮発性半導体記憶装置。
4. ノーマルブロックとスペアブロックとを含む複数のメモリブロックと、
   前記複数のメモリブロックごとのスペアブロック置換情報と不良スペアブロック情報とからなるブロック情報を格納するメモリアレイと、
   前記ブロック情報を受けて、前記複数のメモリブロックが良か不良かを判定するスペアブロック判定信号を出力するスペアブロック判定回路と、
   前記スペアブロック判定信号を受けて、前記複数のメモリブロックごとにデコードを行なうデコード回路とを備える、不揮発性半導体記憶装置。
5. 前記デコード回路は、テストモードコマンドを受けて前記スペアブロック判定信号が転送されるブロックアドレスレジスタを含む、請求項４に記載の不揮発性半導体記憶装置。
6. 前記不良スペアブロック信号は、不良の場合をデータ“０”とする、請求項４に記載の不揮発性半導体記憶装置。
7. 複数のワード線、複数のメインビット線、複数のサブビット線、および前記複数のメインビット線と前記複数のサブビット線とを制御信号に応じてそれぞれ電気的に接続／分離する複数の選択ゲートを有する不揮発性メモリアレイと、
   前記不揮発性メモリアレイにおけるリーク電流をモニタするアナログ回路とを備え、
   前記アナログ回路は、
   一定の内部高電圧を発生する内部高電圧発生回路と、
   前記ワード線のリーク電流に伴うワード線電圧を増幅するワード線アンプと、
   前記選択ゲートのリーク電流に伴う選択ゲート電圧を増幅する選択ゲートアンプと、
   前記内部高電圧および前記ワード線電圧を受けて、前記ワード線のリーク電流をモニタする第１のリークモニタ回路と、
   前記内部高電圧および前記選択ゲート電圧を受けて、前記選択ゲートのリーク電流をモニタする第２のリークモニタ回路とを含む、不揮発性半導体記憶装置。

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