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KR20050027956A - 메모리 블록 구성을 갖는 반도체 기억 장치 - Google Patents

메모리 블록 구성을 갖는 반도체 기억 장치 Download PDF

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KR20050027956A
KR20050027956A KR1020040073840A KR20040073840A KR20050027956A KR 20050027956 A KR20050027956 A KR 20050027956A KR 1020040073840 A KR1020040073840 A KR 1020040073840A KR 20040073840 A KR20040073840 A KR 20040073840A KR 20050027956 A KR20050027956 A KR 20050027956A
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spare
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오구라다꾸
야마우찌다다아끼
미따니히데노리
구보다까시
아리또미겐고
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가부시끼가이샤 르네사스 테크놀로지
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Publication date
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Abstract

메모리 매트(10∼60)를 포함하는 메모리 어레이를 ㄷ자형으로 배치하고, 메모리 어레이가 배치되어 있지 않은 영역에 로직 회로(92) 및 아날로그 회로(91)를 배치하고 있다. 이에 의해, 아날로그 회로(91) 및 로직 회로(92) 등의 주변 회로와 전원 패드(101) 및 데이터 패드(100) 등의 패드대와의 사이에서 전원 전압 및 신호의 교환이 용이해진다. 또한, 아날로그 회로(91)에 대해서는 전원 패드(101)에 가까워지므로, 전원 배선 저항에 의한 전압 강하를 억제할 수 있고, 또한 전원 패드(101) 부근에서 차지 펌프용 전원 배선(102)과 주변 회로용 전원 배선(103)을 분리할 수 있게 된다.

Description

메모리 블록 구성을 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING MEMORY BLOCK CONFIGURATION}
본 발명은 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 소거 단위가 블록마다인 불휘발성 반도체 기억 장치에 관한 것이다.
불휘발성 반도체 기억 장치의 하나인 플래시 메모리는, 소거 단위가 블록마다이다. 구체적으로는, 메모리 셀의 워드선과 웰&소스선과의 사이에 고전압을 인가함으로써, 플래시 메모리의 소거 동작이 행해진다.
플래시 메모리의 메모리 매트 내에서, 워드선과 비트선과의 사이의 쇼트, 또는 워드선과 웰&소스선과의 사이의 쇼트가 발생하면, 그에 기인한 누설 전류에 의해, 소거 동작 시에 메모리 셀의 워드선과 웰&소스선과의 사이에 인가되는 고전압의 레벨이 저하된다. 이에 의해, 해당 플래시 메모리에 있어서 소거 불량이 발생한다. 플래시 메모리의 소거 단위는 블록마다이므로, 소거 불량도 블록 단위로 된다.
따라서, 플래시 메모리에 있어서의 소거 불량을 구제하기 위해서는, 블록 단위에서의 치환을 행하기 위한 스페어 블록이 필요하게 된다. 플래시 메모리에 스페어 블록을 탑재하면, 칩 면적은 필연적으로 증가한다. 그 때문에, 주변 회로를 어떻게 하여 노멀 블록과 공유하여 칩 면적의 증가를 억제할지가, 플래시 메모리의 플로어 플랜(회로 배치 설계)에 있어서 중요하다.
플래시 메모리의 플로어 플랜은, 플래시 메모리 특유의 고전압 발생 회로에 의한 주변 회로에의 전원 노이즈의 영향을 억제하는 측면에서도 중요하다. 또한, 플래시 메모리의 플로어 플랜은 자동 배치 배선 툴을 사용하여 레이아웃되는 로직 회로대의 어스펙트비(종횡비)를 저감하는 측면에서도 중요하다. 로직 회로대의 어스펙트비를 저감함으로써, 플래시 메모리의 집적도를 향상시킬 수 있다.
또한, 플래시 메모리에 스페어 블록을 탑재하는 경우, 누설 전류에 의해서 생기는 불량 블록의 비선택 처리가 중요하다. 플래시 메모리의 WT(Wafer Test)에서는 전체 블록 일괄의 전압 스트레스 인가 테스트를 실시하지만, 그 때 불량 블록에서의 누설 전류에 의한 전압 강하를 억제할 필요가 있다. 이를 위해서는 불량 블록에 전압 스트레스가 인가되지 않도록 해야 한다.
일본 특개2001-84800호 공보에 기재된 불휘발성 반도체 기억 장치(플래시 메모리)는, 일괄 기입·소거 테스트 모드 시에, 승압 회로의 출력 전압을 저하시키는 불량 번지를 자동 검출한다. 그리고, 그 번지에는 고전압 스트레스가 걸리지 않도록 불량 번지를 기억 회로에 기억함으로써, 용장 회로 사용 전에 행해지는 메모리 셀에의 일괄 기입·소거 시험을 실현한다.
상기한 불휘발성 반도체 기억 장치는, 플로어 플랜을 고려하지 않고 구동 전압 발생 회로로부터 구동되는 전위의 변화를 모니터함으로써 불량 블록의 판정을 행하고 있다. 그 때문에, 칩 면적이 증대하고, 또한 불량 블록의 누설 전류를 직접 모니터할 수 없다고 하는 문제점이 있었다.
본 발명의 목적은 칩 면적의 증대를 억제하면서, 불량 블록의 비선택 처리가 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명의 일 국면에 따른 반도체 기억 장치는, 평면 형상이 ㄷ자형으로 배치되는 메모리 어레이와, 메모리 어레이의 배치에 의해서 형성되는 오목부에 배치되는 아날로그 회로 및 로직 회로와, 메모리 어레이에 접하지 않고, 또한 아날로그 회로 및 로직 회로의 근방에 배치되는 전원 패드를 구비한다.
본 발명의 다른 국면에 따른 반도체 기억 장치는, 노멀 블록과 스페어 블록을 포함하는 복수의 메모리 블록과, 복수의 메모리 블록마다의 스페어 블록 치환 정보와 불량 스페어 블록 정보로 이루어지는 블록 정보를 저장하는 메모리 어레이와, 블록 정보를 입력받아, 복수의 메모리 블록이 양호한지 불량한지를 판정하는 스페어 블록 판정 신호를 출력하는 스페어 블록 판정 회로와, 스페어 블록 판정 신호를 입력받아, 복수의 메모리 블록마다 디코드를 행하는 디코드 회로를 구비한다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다. 또, 도면에서 동일 또는 상당하는 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치(1A)의 구성을 나타낸 블록도이다.
도 1을 참조하면, 제1 실시예의 불휘발성 반도체 기억 장치(1A)는, 평면 형상이 ㄷ자형으로 배치된 메모리 어레이(2)(도 1의 굵은 선으로 둘러싸인 부분)와, 아날로그 회로(91)와, 로직 회로(92)와, 제어 회로(93, 94)와, 데이터 패드(100)와, 전원 패드(101)와, 어드레스 패드(110)를 구비한다. 메모리 어레이(2)는 메모리 매트(10, 20, 30, 40)(예를 들면, 28Mb)와, 불량 메모리 셀 정보 기억 영역(19)과, 메모리 매트(50, 60)(예를 들면, 8Mb)와, 스페어 블록(11, 21, 22, 31, 32, 41, 42, 51, 52, 61)과, 로우 프리 디코더(13, 63)와, 로우 디코더(14, 24, 34, 44, 54, 64)와, 컬럼 디코더(15, 25, 35, 45, 55, 65)와, 감지 증폭기(71, 73, 74, 76)와, 제어 회로(81)를 포함한다.
메모리 매트(10)(뱅크 1이라고 함)는 스페어 블록(11)을 포함한다. 로우 프리 디코더(13) 및 로우 디코더(14)는 메모리 매트(10)의 도시하지 않은 워드선 등을 활성화한다. 컬럼 디코더(15)는 메모리 매트(10)의 도시하지 않은 비트선 등을 활성화한다. 불량 메모리 셀 정보 기억 영역(19)은 불휘발성 메모리로서, 사용자가 기입 및 소거할 수 없는 영역이며, 블록마다의 양호/불량 정보를 저장할 수 있다.
메모리 매트(20)(뱅크 2라고도 함)는 스페어 블록(21, 22)을 포함한다. 로우 디코더(24)는 메모리 매트(20)의 도시하지 않은 워드선 등을 활성화한다. 컬럼 디코더(25)는 메모리 매트(20)의 도시하지 않은 비트선 등을 활성화한다. 감지 증폭기(71)는 메모리 매트(10, 20)에 대하여 공통으로 설치되고, 메모리 매트(10, 20)에 있어서의 도시하지 않은 비트선쌍의 전위차를 검지 증폭한다. 여기서, 메모리 매트(10, 20)에 대하여 공통으로 설치되는 감지 증폭기(71), 및 컬럼 디코더(15, 25)의 보다 상세한 구성 및 동작에 대하여, 도면을 참조하면서 설명한다.
도 2는 메모리 매트(10, 20)에 대하여 공통으로 설치되는 감지 증폭기(71), 및 컬럼 디코더(15, 25)의 구성을 나타낸 회로도이다.
도 2를 참조하면, 감지 증폭기(71)는 리드 감지 증폭기(71R)와, 검증 감지 증폭기(71V)를 포함한다.
컬럼 디코더(15)는 N 채널 MOS 트랜지스터 N11, N12, N13을 포함한다. N 채널 MOS 트랜지스터 N11은 메모리 매트(10)로부터의 메인 비트선 MBL1과 노드 ND11과의 사이에 접속되고, 게이트에 컬럼 제어 신호 CAL_BANK1을 입력받는다. N 채널 MOS 트랜지스터 N12는 노드 ND11과 리드 감지 증폭기(71R)와의 사이에 접속되고, 게이트에 컬럼 제어 신호 CAUE_BANK1을 입력받는다. N 채널 MOS 트랜지스터 N13은 노드 ND11과 검증 감지 증폭기(71V)와의 사이에 접속되고, 게이트에 컬럼 제어 신호 CAUO_BANK1을 입력받는다.
컬럼 디코더(25)는 N 채널 MOS 트랜지스터 N14, N15, N16을 포함한다. N 채널 MOS 트랜지스터 N14는 메모리 매트(20)로부터의 메인 비트선 MBL2와 노드 ND12와의 사이에 접속되고, 게이트에 컬럼 제어 신호 CAL_BANK2를 받는다. N 채널 MOS 트랜지스터 N15는 노드 ND12와 리드 감지 증폭기(71R)와의 사이에 접속되고, 게이트에 컬럼 제어 신호 CAUE_BANK2를 받는다. N 채널 MOS 트랜지스터 N16은 노드 ND12와 검증 감지 증폭기(71V)와의 사이에 접속되고, 게이트에 컬럼 제어 신호 CAUO_BANK2를 받는다.
메모리 매트(10)는 선택 게이트 SG10, SG11(모두 N 채널 MOS 트랜지스터)과, 메모리 셀 MC00, MC01, MC10, MC11을 포함한다. 선택 게이트 SG10은 메인 비트선 MBL1과 서브 비트선 SBL10과의 사이에 접속되고, 게이트가 선택 게이트선 SGL10에 접속된다. 선택 게이트 SG11은 메인 비트선 MBL1과 서브 비트선 SBL11과의 사이에 접속되고, 게이트가 선택 게이트선 SGL11에 접속된다.
메모리 셀 MC00은 서브 비트선 SBL10과 소스선 SL1과의 사이에 접속되고, 게이트가 워드선 WL10에 접속된다. 메모리 셀 MC01은 소스선 SL1과 서브 비트선 SBL10과의 사이에 접속되고, 게이트가 워드선 WL11에 접속된다. 메모리 셀 MC10은 서브 비트선 SBL11과 소스선 SL1과의 사이에 접속되고, 게이트가 워드선 WL10에 접속된다. 메모리 셀 MC11은 소스선 SL1과 서브 비트선 SBL11과의 사이에 접속되고, 게이트가 워드선 WL11에 접속된다.
메모리 매트(20)는 선택 게이트 SG20, SG21(모두 N 채널 MOS 트랜지스터)과, 메모리 셀 MC20, MC21, MC30, MC31을 포함한다. 선택 게이트 SG20은 메인 비트선 MBL2와 서브 비트선 SBL20과의 사이에 접속되고, 게이트가 선택 게이트선 SGL20에 접속된다. 선택 게이트 SG21은 메인 비트선 MBL2와 서브 비트선 SBL21과의 사이에 접속되고, 게이트가 선택 게이트선 SGL21에 접속된다.
메모리 셀 MC20은 서브 비트선 SBL20과 소스선 SL2와의 사이에 접속되고, 게이트가 워드선 WL20에 접속된다. 메모리 셀 MC21은 소스선 SL2와 서브 비트선 SBL20과의 사이에 접속되고, 게이트가 워드선 WL21에 접속된다. 메모리 셀 MC30은 서브 비트선 SBL21과 소스선 SL2와의 사이에 접속되고, 게이트가 워드선 WL20에 접속된다. 메모리 셀 MC31은 소스선 SL2와 서브 비트선 SBL21과의 사이에 접속되고, 게이트가 워드선 WL21에 접속된다.
리드 감지 증폭기(71R)는 N 채널 MOS 트랜지스터 N12, N15를 각각 통하여 입력되는 신호를 입력받아, 리드 출력 신호 SAOUT_READ를 출력한다. 검증 감지 증폭기(71V)는 N 채널 MOS 트랜지스터 N13, N16을 각각 통하여 입력되는 신호를 입력받아, 검증 출력 신호 SAOUT_VERIFY를 출력한다. 다음으로, 뱅크 1, 2의 리드 동작 및 검증 동작 시의 컬럼 제어 신호의 신호 레벨에 대하여 설명한다.
도 3은 뱅크 1, 2의 리드 동작 및 검증 동작 시의 컬럼 제어 신호의 신호 레벨에 대하여 나타낸 도면이다.
도 3을 참조하면, 뱅크 1의 리드 동작일 때, 컬럼 디코더(15)에 입력되는 컬럼 제어 신호 CAL_BANK1, CAUE_BANK1, CAUO_BANK1은 각각 H 레벨(논리 하이), H 레벨, L 레벨(논리 로우)로 된다. 이 때, 도 2의 메인 비트선 MBL1과 리드 감지 증폭기(71R)가 전기적으로 접속된다. 리드 감지 증폭기(71R)는 메인 비트선 MBL1로부터 판독되는 데이터를 입력받아, 리드 출력 신호 SAOUT_READ를 출력한다. 한편, 컬럼 디코더(25)에 입력되는 컬럼 제어 신호 CAL_BANK2, CAUE_BANK2, CAUO_BANK2는 모두 L 레벨로 된다. 그 때문에, 도 2의 메인 비트선 MBL2와 리드 감지 증폭기(71R) 및 검증 감지 증폭기(71V)는 모두 전기적으로 차단된다.
뱅크 2의 리드 동작일 때, 컬럼 디코더(15)에 입력되는 컬럼 제어 신호 CAL_BANK1, CAUE_BANK1, CAUO_BANK1은 모두 L 레벨로 된다. 그 때문에, 도 2의 메인 비트선 MBL1과 리드 감지 증폭기(71R) 및 검증 감지 증폭기(71V)는 모두 전기적으로 차단된다. 한편, 컬럼 디코더(25)에 입력되는 컬럼 제어 신호 CAL_BANK2, CAUE_BANK2, CAUO_BANK2는 각각 H 레벨, H 레벨, L 레벨로 된다. 이 때, 도 2의 메인 비트선 MBL2와 리드 감지 증폭기(71R)가 전기적으로 접속된다. 리드 감지 증폭기(71R)는 메인 비트선 MBL2로부터 판독되는 데이터를 입력받아, 리드 출력 신호 SAOUTREAD를 출력한다.
뱅크 1의 검증 동작일 때, 컬럼 디코더(15)에 입력되는 컬럼 제어 신호 CAL_BANK1, CAUE_BANK1, CAUO_BANK1은 각각 H 레벨, L 레벨, H 레벨로 된다. 이 때, 도 2의 메인 비트선 MBL1과 검증 감지 증폭기(71V)가 전기적으로 접속된다. 검증 감지 증폭기(71V)는 메인 비트선 MBL1로부터의 데이터를 입력받아, 검증 출력 신호 SAOUT_VERIFY를 출력한다. 한편, 컬럼 디코더(25)에 입력되는 컬럼 제어 신호 CAL_BANK2, CAUE_BANK2, CAUO_BANK2는 모두 L 레벨로 된다. 이 때문에, 도 2의 메인 비트선 MBL2와 리드 감지 증폭기(71R) 및 검증 감지 증폭기(71V)는 모두 전기적으로 차단된다.
뱅크 2의 검증 동작일 때, 컬럼 디코더(15)에 입력되는 컬럼 제어 신호 CAL_BANK1, CAUE_BANK1, CAUO_BANK1은 모두 L 레벨로 된다. 이 때문에, 도 2의 메인 비트선 MBL1과 리드 감지 증폭기(71R) 및 검증 감지 증폭기(71V)는 모두 전기적으로 차단된다. 한편, 컬럼 디코더(25)에 입력되는 컬럼 제어 신호 CAL_BANK2, CAUE_BANK2, CAUO_BANK2는 각각 H 레벨, L 레벨, H 레벨로 된다. 이 때, 도 2의 메인 비트선 MBL2와 검증 감지 증폭기(71V)가 전기적으로 접속된다. 검증 감지 증폭기(71V)는 메인 비트선 MBL2로부터의 데이터를 입력받아, 검증 출력 신호 SAOUT_VERIFY를 출력한다.
다음으로, 뱅크 1의 리드 동작과 함께 뱅크 2의 검증 동작을 행할 때, 컬럼 디코더(15)에 입력되는 컬럼 제어 신호 CAL_BANK1, CAUE_BANK1, CAUO_BANK1은 각각 H 레벨, H 레벨, L 레벨로 된다. 이 때, 도 2의 메인 비트선 MBL1과 리드 감지 증폭기(71R)가 전기적으로 접속된다. 리드 감지 증폭기(71R)는 메인 비트선쌍 MBL1로부터 판독되는 데이터를 입력받아, 리드 출력 신호 SAOUT_READ를 출력한다. 한편, 컬럼 디코더(25)에 입력되는 컬럼 제어 신호 CAL_BANK2, CAUE_BANK2, CAUO_BANK2는 각각 H 레벨, L 레벨, H 레벨로 된다. 이 때, 도 2의 메인 비트선 MBL2와 검증 감지 증폭기(71V)가 전기적으로 접속된다. 검증 감지 증폭기(71V)는 메인 비트선 MBL2로부터의 데이터를 입력받아, 검증 출력 신호 SAOUT_VERIFY를 출력한다.
다음으로, 뱅크 1의 검증 동작과 함께 뱅크 2의 리드 동작을 행할 때, 컬럼 디코더(15)에 입력되는 컬럼 제어 신호 CAL_BANK1, CAUE_BANK1, CAUO_BANK1은 각각 H 레벨, L 레벨, H 레벨로 된다. 이 때, 도 2의 메인 비트선 MBL1과 검증 감지 증폭기(71V)가 전기적으로 접속된다. 검증 감지 증폭기(71V)는 메인 비트선 MBL1로부터의 데이터를 입력받아, 검증 출력 신호 SAOUT_VERIFY를 출력한다. 한편, 컬럼 디코더(25)에 입력되는 컬럼 제어 신호 CAL_BANK2, CAUE_BANK2, CAUO_BANK2는 각각 H 레벨, H 레벨, L 레벨로 된다. 이 때, 도 2의 메인 비트선 MBL2와 리드 감지 증폭기(71R)가 전기적으로 접속된다. 리드 감지 증폭기(71R)는 메인 비트선 MBL2로부터 판독되는 데이터를 입력받아, 리드 출력 신호 SAOUT_READ를 출력한다.
상기한 바와 같이 임의의 메모리 뱅크에 대한 기입, 소거 또는 검증 동작 중에, 다른 메모리 뱅크에 대한 판독 동작을 행하는 것을 BGO(Back Ground Operation)라고 한다. 도 2에 도시한 바와 같이, 감지 증폭기(71)를 메모리 매트(10, 20)에 대하여 공통으로 설치하여 컬럼 제어 신호를 BGO 제어함으로써, 예를 들면 메모리 매트(10)의 데이터를 재기입 중에, 어드레스를 전환하는 것만으로 메모리 매트(20)로부터 데이터를 판독할 수 있다. 이에 의해, 메모리 매트(10, 20)는 기입, 판독 등의 동작을 단독으로 행하는 것뿐만 아니라 BGO에 의한 복합 동작을 실현할 수 있다.
다시 도 1을 참조하면, 메모리 매트(30)(뱅크 3이라고도 함)는 스페어 블록(31, 32)을 포함한다. 로우 디코더(34)는 메모리 매트(30)의 도시하지 않은 워드선 등을 활성화한다. 컬럼 디코더(35)는 메모리 매트(30)의 도시하지 않은 비트선 등을 활성화한다. 감지 증폭기(73)는 메모리 매트(30)에 있어서의 도시하지 않은 비트선쌍의 전위차를 검지 증폭한다. 메모리 매트(40)(뱅크 4라고도 함)는 스페어 블록(41, 42)을 포함한다. 로우 디코더(44)는 메모리 매트(40)의 도시하지 않은 워드선 등을 활성화한다. 컬럼 디코더(45)는 메모리 매트(40)의 도시하지 않은 비트선 등을 활성화한다. 감지 증폭기(74)는 메모리 매트(40)에 있어서의 도시하지 않은 비트선쌍의 전위차를 검지 증폭한다.
메모리 매트(50)(뱅크 5라고도 함)는 스페어 블록(51, 52)을 포함한다. 로우 디코더(54)는 메모리 매트(50)의 도시하지 않은 워드선 등을 활성화한다. 컬럼 디코더(55)는 메모리 매트(50)의 도시하지 않은 비트선 등을 활성화한다. 메모리 매트(60)(뱅크 6이라고 함)는 스페어 블록(61)을 포함한다. 로우 프리 디코더(63) 및 로우 디코더(64)는 메모리 매트(60)의 도시하지 않은 워드선 등을 활성화한다. 컬럼 디코더(65)는 메모리 매트(60)의 도시하지 않은 비트선 등을 활성화한다. 감지 증폭기(76)는 메모리 매트(50, 60)에 대하여 공통으로 설치되고, 메모리 매트(50, 60)에 있어서의 도시하지 않은 비트선쌍의 전위차를 검지 증폭한다. 이에 의해, 메모리 매트(50, 60)는 도 2, 3에서 설명한 것과 동일하게, 기입, 판독 등의 동작을 단독으로 행하는 것뿐만 아니라 BGO에 의한 복합 동작을 실현할 수 있다.
제어 회로(81)는 도 1에서는 명시하지 않았지만, 예를 들면 WE 버퍼(120) 및 어드레스 버퍼(140)를 포함한다. 이들의 상세한 설명은 후술한다. 아날로그 회로(91)는 도 1에서는 명시하지 않았지만, 내부 고전압 발생 회로(931) 등을 포함한다. 내부 고전압 발생 회로(931) 등에 대해서는 후술한다. 로직 회로(92)는 도 1에서는 명시하지 않았지만, CUI(Command User Interface)(98) 및 CPU(Central Processing Unit)(99)를 포함한다. CUI(98) 및 CPU(99)에 대해서는 후술한다.
제어 회로(93)는 도 1에서는 명시하지 않았지만, 예를 들면 CE 버퍼(130), 스페어 블록 제어 회로(210), 및 감지 제어 회로(240s)를 포함한다. 이들의 상세한 설명은 후술한다. 제어 회로(94)는 도 1에서는 명시하지 않았지만, 데이터 제어 회로(250) 및 입출력 버퍼 회로(260)를 포함한다. 데이터 제어 회로(250) 및 입출력 버퍼 회로(260)에 대해서는 후술한다.
데이터 패드(100)는 외부와의 데이터 신호의 교환이 행해지는 패드이다. 전원 패드(101)는 아날로그 회로(91)에 있어서의 명시하지 않는 내부 고전압 발생 회로(931) 등에 전원 전압을 공급하는 차지 펌프용 전원 배선(102)을 확장하고 있다. 또한, 전원 패드(101)는 컬럼 디코더(15, 65) 등에 전원 전압을 공급하는 주변 회로용 전원 배선(103)을 확장하고 있다. 어드레스 패드(110)는 외부와의 어드레스 신호의 교환이 행해지는 패드이다.
스페어 블록을 탑재하는 경우, BGO를 실현하기 위한 스페어 블록의 효율적인 배치가 중요하다. 스페어 블록을 메인 어레이와 분리하여 미니 어레이화할 때에는 스페어 블록마다 로우 디코더, 컬럼 디코더, 감지 증폭기 등의 회로가 필요하게 된다. 그 때문에, 소위 면적 패널티가 커진다. 이 면적 패널티를 회피하기 위해서는 메모리 뱅크마다 스페어 블록을 배치하여, 동일 메모리 뱅크 내의 노멀 블록과 상기 회로를 공유할 필요가 있다.
도 1에 도시한 제1 실시예의 불휘발성 반도체 기억 장치(1A)에서는, 메모리 매트(10∼60)의 메모리 매트마다 스페어 블록을 배치하고 있다. 또한, 메모리 매트(10, 20)에 대하여 감지 증폭기(71)를 공통으로 설치하고, 메모리 매트(50, 60)에 대하여 감지 증폭기(76)를 공통으로 설치하고 있다. 이들에 의해, BGO를 실현하면서, 회로 면적의 증가를 최소한으로 억제할 수 있다.
또한, 종래의 플로어 플랜에서는, 패키지에 넣기 위한 칩 종횡 사이즈(어스펙트비) 및 메모리 매트의 뱅크 수 등의 제약에 의해, 칩 내에서 대면적을 차지하는 메모리 매트를 우선적으로 배치하고 있었다. 이에 의해, 로직 회로 및 아날로그 회로에 대해서는 비어 있는 장소에 높은 어스펙트비로 배치되어 있으므로, 회로의 배치 효율이 나빠진다고 하는 문제가 있었다.
로직 회로는, 통상 자동 배치 배선 툴을 이용하여 레이아웃된다. 그 때문에, 높은 어스펙트비의 영역에서는 배선 율속이 되기 쉽고, 집적도가 떨어지는 경향이 있다. 따라서, 로직 회로가 배치되는 영역에서는 어스펙트비를 저감하여 배선 에리어를 확보함으로써 집적도를 향상할 필요가 있었다.
아날로그 회로는 전력 소비가 많은 차지 펌프 회로 등을 포함한다. 그 때문에, 아날로그 회로가 전원 패드로부터 먼 위치에 배치되면, 전원 배선 저항에 의한 전압 강하로 전원 공급 능력이 저하되는 경우가 있다. 또한, 이들 차지 펌프 회로용의 전원 배선과 디코더 등의 주변 회로용의 전원 배선을 공유화하면, 차지 펌프 동작 시의 전원 전압 강하에 의해 주변 회로의 동작 지연에 의해 액세스 지연을 야기한다고 하는 문제가 있었다.
제1 실시예의 불휘발성 반도체 기억 장치(1A)에서는, 도 1에 도시한 바와 같이 메모리 매트(10∼60)를 포함하는 메모리 어레이(2)를 ㄷ자형으로 배치하고, 메모리 어레이(2)가 배치되어 있지 않은 영역에 로직 회로(92) 및 차지 펌프 회로 등을 포함하는 아날로그 회로(91)를 배치하고 있다.
플래시 메모리를 MCP(Multi Chip Package)에 탑재하는 경우, 다른 칩이 해당 플래시 메모리의 상부에 탑재될 가능성도 있다. 그 때문에, 패드대는 DRAM(Dynamic Random Access Memory)과 같이 중앙이 아닌, 측면에 배치할 필요가 있다. 종래의 플래시 메모리와 같이 메모리 어레이(2)를 ㄷ자형으로 배치하면, ロ자형 중에 배치된 주변 회로와 패드대와의 사이에서 전원 전압 및 신호의 교환이 곤란해진다. 이에 대하여, 메모리 어레이(2)를 ㄷ자형으로 배치하면, 로직 회로(92) 등의 주변 회로와 전원 패드(101) 및 데이터 패드(100) 등의 패드대와의 사이에서 전원 전압 및 신호의 교환이 용이해진다.
또한, 메모리 어레이(2)가 배치되어 있지 않은 영역에 로직 회로(92)를 배치함으로써, 로직 회로(92)에 대해서는 어스펙트비를 저감하여 배치 가능하고, 자동 배치 배선 실행 시의 집적도를 향상시킬 수 있다.
또한, 메모리 어레이(2)가 배치되어 있지 않은 영역에 아날로그 회로(91)를 배치함으로써, 아날로그 회로(91)에 대해서는 전원 패드(101)에 가까워지므로, 전원 배선 저항에 의한 전압 강하를 억제할 수 있고, 또한 전원 패드(101) 부근에서 차지 펌프용 전원 배선(102)과 주변 회로용 전원 배선(103)을 분리할 수 있게 된다. 여기서 주변 회로는, 액세스계의 회로를 가리키며, 예를 들면 로직 회로(92) 등을 포함한다.
이에 의해, 내부 고전압 발생 회로(931) 등에 의한 차지 펌프 동작 시에 발생하는 노이즈의 주변 회로에의 영향을 회피할 수 있다. 다음으로, 메모리 매트(10)의 보다 상세한 블록 구성에 대하여 설명한다.
도 4는 제1 실시예의 불휘발성 반도체 기억 장치(1A)에서의 메모리 매트(10)의 보다 상세한 블록 구성을 나타낸 블록도이다.
도 4에 도시한 바와 같이, 메모리 매트(10)는 일괄 소거 단위인 노멀 블록(10n1∼10n17)(모두 32㎾)을 포함한다. 또한, 메모리 매트(10)는 NOR형 플래시 메모리에 존재하는 부트 블록(10b1∼10b8)(모두 4㎾)을 포함한다. 부트 블록(10b1∼10b8)은 노멀 블록(10n1∼10n7)보다 일괄 소거 단위가 작아, 예를 들면 부팅용 코드의 기억에 이용된다. 또, 「W」는 기억 용량의 단위 「워드」를 나타낸다.
각각이 4㎾인 부트 블록(10b1∼10b8)은, 각각이 32㎾인 노멀 블록(10n1∼10n7)과 메모리 사이즈가 다르므로, 레이아웃에 있어서 왜곡될 수 있다. 그 때문에, 토탈 용량 32㎾인 부트 블록(10b1∼10b8)은 노멀 블록(10n1∼10n7)과는 물리적으로 다른 영역에 배치된다. 따라서, 본래 부트 블록용으로 할당되어 있는 노멀 블록 영역에는 아무것도 배치되지 않게 된다고 하는 문제가 있었다.
도 4에 도시한 제1 실시예의 불휘발성 반도체 기억 장치(1A)에서의 메모리 매트(10)에서는, 이 영역을 스페어 블록(11)으로서 이용하고 있다. 스페어 블록(11)은 노멀 블록(10n1∼10n7)의 결함 시에, 노멀 블록(10n1∼10n7)을 치환하는 블록이다. 이에 의해, 본래 부트 블록용으로 할당되어 있는 노멀 블록 영역을 유효하게 활용할 수 있다.
이상과 같이 제1 실시예에 따르면, 메모리 매트(10∼60)를 포함하는 메모리 어레이(2)를 ㄷ자형으로 배치하고, 메모리 어레이가 배치되어 있지 않은 영역에 로직 회로(92) 및 아날로그 회로(91)를 배치함으로써, 칩 면적의 증대를 억제하면서, 차지 펌프 동작 시에 발생하는 노이즈의 디코더 등의 주변 회로에의 영향을 회피할 수 있다.
[제2 실시예]
제1 실시예의 불휘발성 반도체 기억 장치(1A)와 같이 스페어 블록을 탑재하는 경우, 상술한 바와 같이 누설성 불량 블록의 비선택 처리가 중요하다. 불휘발성 반도체 기억 장치(플래시 메모리)의 WT에서는 전체 블록 일괄로 전압 스트레스 인가 테스트를 실시한다. 그 때, 불량 블록에서의 누설 성분에 의한 전압 강하를 억제하기 위해서, 불량 블록에는 전압 스트레스를 인가하지 않도록 해야 한다.
이를 실현하기 위해서는, 각 블록 어드레스 디코더에 블록마다의 양호/불량 정보를 저장하기 위한 레지스터를 배치할 필요가 있다. 이 레지스터는 일반적으로 휘발성인 경우가 많고, 이 경우, 테스트마다 전원을 하강시키면 정보가 소실된다고 하는 문제가 있었다. 한편, 칩마다 다른 정보를 테스트마다 테스터로부터 공급하면, 테스트 동측수를 줄인다고 하는 문제가 있었다.
여기서, 블록마다의 양호/불량 정보는, 어떤 불량 블록을 어떤 스페어 블록으로 치환할지를 나타내는 스페어 블록 치환 정보와, 불량이므로 치환 불가의 스페어 블록을 나타내는 불량 스페어 블록 정보를 가리킨다. 불량 스페어 블록 정보의 데이터가 "1"인 경우, 전체 데이터를 소거 데이터 "1"로 할 필요가 있어, 그 전까지의 데이터를 재기록해야 한다. 따라서, 불량 스페어 블록 정보는 테스트 도중에 스페어 블록이 양호품에서 불량품으로 변화했을 때의 덮어쓰기를 가능하게 하기 위해서 데이터 "0"으로 할 필요가 있다.
또한, WT 시에 칩이 LT(Laser Trimming) 전의 상태인 경우, 칩 내의 불휘발성 메모리 영역에 저장되어 있는 스페어 블록 치환 정보를 퓨즈 레지스터에 전송할 필요가 있다. 또, LT 후에는 퓨즈 레지스터의 퓨즈 정보가 그대로 사용된다. 퓨즈 레지스터에 전송된 스페어 블록 치환 정보는 각 블록 어드레스 디코더에 배치된 블록마다의 양호/불량 정보를 저장하기 위한 레지스터에 전송할 필요가 있다.
또, 1단계에서 스페어 블록 치환 정보를 전송하기 위해서는, 칩 내의 불휘발성 메모리 영역에 블록마다의 양호/불량 정보를 저장해 둘 필요가 있다. 각 블록 어드레스 디코더에 블록마다의 양호/불량 정보를 레지스터에 전송하기 위해서는, 블록의 수에 따른 신호선이 필요하게 된다. 칩에서의 블록 수는 칩이 대용량이 되면 될수록 많아진다. 블록 수가 많아지면, 레이아웃이 제약되어, 칩이 신호선 율속으로 된다고 하는 문제가 있었다. 이상과 같은 문제를 해결하는 제2 실시예의 불휘발성 반도체 기억 장치(1B)에 대하여 이어서 설명한다.
도 5는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치(1B)의 구성을 나타낸 블록도이다.
도 5를 참조하면, 제2 실시예의 불휘발성 반도체 기억 장치(1B)는 로직 회로(92)와, 플래시 메모리 어레이(200)와, X 게이트(201)와, Y 게이트&감지 증폭기(202)와, 스페어 블록 제어 회로(210)와, 로우 디코더(220N, 220S)를 구비한다.
로직 회로(92)는 CUI(98)와, CPU(99)를 포함한다. CUI(98)는 기록 인에이블 신호 /WE, 데이터 신호 DQ 및 어드레스 신호 ADD 등을 외부로부터 입력받아, 이들 커맨드를 디코드한다. CPU(99)는 CUI(98)에서의 디코드 결과를 입력받아, 플래시 메모리 어레이(200)를 포함하는 불휘발성 반도체 기억 장치(1B) 전체를 제어한다. CPU(99)는 라이트 스테이트 머신 정보 신호 CXHRDY가 H 레벨로부터 L 레벨로 천이했을 때, 동작을 개시한다.
플래시 메모리 어레이(200), X 게이트(201), 및 Y 게이트&감지 증폭기(202)로 이루어지는 플래시 메모리 어레이부는 CPU(99)에 의해서 제어된다. 플래시 메모리 어레이(200)는 제1 실시예에서 설명한 메모리 매트(10∼60) 및 불량 메모리 셀 정보 기억 영역(19)의 양방을 포함하지만, 도 5에서는 사용자가 기입 및 소거를 할 수 없는 영역에 블록마다의 양호/불량 정보를 저장하는 불량 메모리 셀 정보 기억 영역(19)의 기능을 주로 기재하고 있다. Y 게이트&감지 증폭기(202)는 플래시 메모리 어레이(200)에 저장되어 있던 데이터를 판독한 판독 데이터 신호 RDO를 스페어 블록 제어 회로(210)에 출력한다.
스페어 블록 제어 회로(210)는 퓨즈 레지스터(211)와, 어드레스 선택 회로(212)와, 어드레스 판정 회로(213)를 포함한다. 퓨즈 레지스터(211)는 레지스터 초기화 신호 ISPRST, 판독 데이터 신호 RDO, 어드레스 디코드 신호 ADDDEC, 및 정보 전환 신호 IPROMSEL을 입력받아, 어드레스 판정 회로(213)에 레지스터 출력 신호 ROUT를 출력한다.
레지스터 초기화 신호 ISPRST는 퓨즈 레지스터(211)의 초기화를 제어한다. 어드레스 디코드 신호 ADDDEC는 플래시 메모리 어레이(200)에 저장되어 있던 데이터를 판독한 판독 데이터 신호 RDO를 퓨즈 레지스터(211)에 전송할 때에 이용된다. 정보 전환 신호 IPROMSEL은 퓨즈 레지스터(211)에 저장되어 있던 퓨즈 정보와 플래시 메모리 어레이(200)에 저장되어 있던 판독 데이터 신호 RDO 중에서 어느 쪽을 사용할지를 선택한다. 퓨즈 레지스터(211)의 구체적인 회로 구성에 대해서는 후술한다.
어드레스 선택 회로(212)는 내부 어드레스 신호 AE<22:15>, AO<22:15> 중 어느 한쪽을 선택하여 어드레스 판정 회로(213)에 출력한다. 어드레스 판정 회로(210)는 어드레스 선택 회로(212)로부터 출력되는 내부 어드레스 신호 및 레지스터 출력 신호 ROUT를 입력받아, 로우 디코더(220N, 220S)에 스페어 블록 판정 신호 SPBLKSEL을 각각 출력한다.
로우 디코더(220N)는 노멀 블록(도시 생략)용으로서, 블록 어드레스 레지스터(221)와, 워드선 디코더(222N)와, 선택 게이트 디코더(223N)와, 소스선&웰 디코더(224N)를 포함한다. 블록 어드레스 레지스터(221)는 블록 선택 제어 신호 BLKSEL0, 스페어 블록 판정 신호 SPBLKSEL, 및 데이터 저장 스트로브 신호 ISTRB를 받아, 블록의 양호·불량을 판정하는 블록 판정 신호 BLKSEL을 출력한다. 데이터 저장 스트로브 신호 ISTRB는 블록 어드레스 레지스터(221)에 스페어 블록 판정 신호 SPBLKSEL을 저장하는 데 이용된다. 블록 어드레스 레지스터(221)의 구체적인 회로 구성에 대해서는 후술한다.
워드선 디코더(222N)는 블록 판정 신호 BLKSEL을 입력받아, 워드선의 신호를 디코드한다. 선택 게이트 디코더(223N)는 블록 판정 신호 BLKSEL을 입력받아, 선택 게이트의 신호를 디코드한다. 소스선&웰 디코더(224N)는 블록 판정 신호 BLKSEL을 입력받아, 소스선 및 웰의 신호를 디코드한다.
로우 디코더(220S)는 스페어 블록(도시 생략)용으로서, 워드선 디코더(222S)와, 선택 게이트 디코더(223S)와, 소스선&웰 디코더(224S)를 포함한다. 워드선 디코더(222S)는 스페어 블록 판정 신호 SPBLKSEL을 입력받아, 워드선의 신호를 디코드한다. 선택 게이트 디코더(223S)는 스페어 블록 판정 신호 SPBLKSEL을 입력받아, 선택 게이트의 신호를 디코드한다. 소스선&웰 디코더(224S)는 스페어 블록 판정 신호 SPBLKSEL을 입력받아, 소스선 및 웰의 신호를 디코드한다. 또, 상기한 도시하지 않은 노멀 블록 및 스페어 블록을 제2 실시예에서는 총칭하여 메모리 블록이라고 한다.
이하에서는, 플래시 메모리 어레이(200)로부터 판독되는 판독 데이터 신호 RDO를 퓨즈 레지스터(211)에 전송하는 판독 데이터 신호 전송 프로세스와, 어드레스 판정 회로(210)로부터 출력되는 스페어 블록 판정 신호 SPBLKSEL을 블록 어드레스 레지스터(211)에 전송하는 스페어 블록 판정 신호 전송 프로세스로, 크게 나누어 설명한다. 이와 같이 2단계로 스페어 블록 치환 정보를 전송함으로써, 스페어 블록 치환 정보를 각 스페어 블록에 직접 전송할 필요가 없어져, 플래시 메모리(200)로부터 각 스페어 블록에 스페어 블록 치환 정보를 전송하는 신호선의 수를 삭감할 수 있다. 우선, 판독 데이터 신호 전송 프로세스에 있어서 중요한 퓨즈 레지스터(211)의 구체적인 회로 구성에 대하여 설명한다.
도 6은 본 발명의 제2 실시예에 따른 퓨즈 레지스터(211)의 회로 구성을 나타낸 회로도이다.
도 6을 참조하면, 제2 실시예의 퓨즈 레지스터(211)는 P 채널 MOS 트랜지스터 P21과, N 채널 MOS 트랜지스터 N21, N22, N23과, 퓨즈 F21과, 인버터 I21, I22, I23을 포함한다.
P 채널 MOS 트랜지스터 P21은 전원 노드와 노드 ND21과의 사이에 접속되고, 게이트에 레지스터 초기화 신호 ISPRST를 받는다. N 채널 MOS 트랜지스터 N21은 드레인이 노드 ND21에 접속되고, 소스가 퓨즈 F21에 접속되고, 게이트에 정보 전환 신호 IPROMSEL을 받는다. 퓨즈 F21은 N 채널 MOS 트랜지스터 N21과 접지 노드와의 사이에 접속된다.
N 채널 MOS 트랜지스터 N22, N23은 노드 ND21과 접지 노드와의 사이에 직렬 접속된다. N 채널 MOS 트랜지스터 N22는 게이트에 판독 데이터 신호 RDO를 받는다. N 채널 MOS 트랜지스터 N23은 게이트에 어드레스 디코드 신호 ADDDEC를 받는다. 인버터 I21, I22는 노드 ND21과 노드 ND22와의 사이에 상호 고리 형상으로 접속된다. 인버터 I23은 입력 단자가 노드 ND22에 접속되어, 레지스터 출력 신호 ROUT를 출력한다. 다음으로, 퓨즈 레지스터(211)의 회로 동작을 포함하는 판독 데이터 신호 전송 프로세스에 있어서의 회로 동작에 대하여, 주요한 신호의 동작 파형을 참조하면서 설명한다.
도 7은 판독 데이터 신호 전송 프로세스에 있어서의 주요한 신호의 동작 파형을 나타낸 타이밍도이다.
도 7의 (a)를 참조하면, 기록 인에이블 신호 /WE는 시각 t1에 있어서 H 레벨로부터 L 레벨로 하강하고, 시각 t2에서 L 레벨로부터 H 레벨로 상승한다. 이를 받아, 데이터 신호 DQ[7:0]에서 커맨드 신호 CMD1이 발생한다. 또한, 기록 인에이블 신호 /WE는 시각 t3에서 H 레벨로부터 L 레벨로 하강하고, 시각 t4에서 L 레벨로부터 H 레벨로 상승한다. 이를 받아, 데이터 신호 DQ[7:0]에서 커맨드 신호 CMD2가 발생한다.
시각 t5에서, 라이트 스테이트 머신 정보 신호 CXHRDY가 H 레벨로부터 L 레벨로 하강한다. 이를 받아, 도 5의 CPU(99)는 동작을 개시한다. 시각 t6에서, 정보 전환 신호 IPROMSEL이 H 레벨로부터 L 레벨로 하강한다. 이에 의해, 도 6을 참조하여, 퓨즈 F21과 노드 ND21이 전기적으로 차단된다. 그 결과, 도 5를 참조하여, 퓨즈 레지스터(211)의 정보를 사용하는 상태로부터 플래시 메모리(200)에 저장된 데이터를 사용하는 상태로 천이한다.
시각 t7에서, 레지스터 초기화 신호 ISPRST가 H 레벨로부터 L 레벨로 하강한다. 이에 의해, 도 6의 노드 ND21이 H 레벨로 프리차지된다. 그 결과, 퓨즈 레지스터(211)가 초기화된다. 시각 t8에서, 레지스터 초기화 신호 ISPRST가 L 레벨로부터 H 레벨로 상승한다. 시각 t9에서, 내부 어드레스 신호 AO[3:0]이 인크리먼트된다. 내부 어드레스 신호 AO[3:0]이 시각 t9서에 인크리먼트되고 나서 시각 t15에서 다시 인크리먼트되기까지의 각종 신호의 동작에 대하여, 도 7의 (b)를 참조하여 설명한다.
도 7의 (b)를 참조하면, 내부 CPU 클럭 신호 PK1, PK2는 상호 상보로 변화한다. 도 5의 CPU(99)는 내부 CPU 클럭 신호 PK1, PK2에 동기하여, 내부 어드레스 신호 AO[3:0]를 인크리먼트한다. 감지 컨트롤 신호 TXLATDO는 시각 t10에서 H 레벨로부터 L 레벨로 하강하고, 시각 t11에서 L 레벨로부터 H 레벨로 상승한다. 시각 t12에서, 판독 데이터 신호 RDO[8:0]이 무효 상태(invalid)로부터 유효 상태(valid)로 전환한다.
어드레스 디코드 신호 ADDDEC는 내부 CPU 클럭 신호 PK1, PK2에 동기하여, 시각 t13에서 L 레벨로부터 H 레벨로 상승한다. 이에 의해, 도 6의 N 채널 MOS 트랜지스터 N23이 도통한다. 그 결과, 판독 데이터 신호 RDO의 정보가 도 6의 노드 ND21에 반영된다. 즉, 판독 데이터 신호 RDO가 퓨즈 레지스터(211)에 저장된다. 시각 t14에서, 어드레스 디코드 신호 ADDDEC는 내부 CPU 클럭 신호 PK1, PK2에 동기하여, H 레벨로부터 L 레벨로 하강한다.
도 7의 (a)로 되돌아가 시각 t16에서, 라이트 스테이트 머신 정보 신호 CXHRDY가 L 레벨로부터 H 레벨로 상승한다. 이를 받아, 도 5의 CPU(99)는 동작을 종료한다. 단, 정보 전환 신호 IPROMSEL은 퓨즈 F21과 노드 ND21을 계속해서 전기적으로 차단해 둘 필요가 있으므로, L 레벨로 고정해 둔다. 다음으로, 스페어 블록 판정 신호 전송 프로세스에 있어서 중요한 블록 어드레스 레지스터(221)의 구체적인 회로 구성에 대하여 설명한다.
도 8은 본 발명의 제2 실시예에 따른 블록 어드레스 레지스터(221)의 회로 구성을 나타낸 회로도이다.
도 8을 참조하면, 제2 실시예의 블록 어드레스 레지스터(221)는 인버터 I31∼I36과, NOR 회로(321)와, NAND 회로(322)와, 트랜스퍼 게이트 TG31을 포함한다.
인버터 I31은 블록 선택 제어 신호 BLKSEL0을 반전한다. 인버터 I32는 인버터 I31로부터 출력된 신호를 반전한다. NOR 회로(321)는 인버터 I31로부터 출력된 신호 및 데이터 저장 스트로브 신호 ISTRB를 입력받는다. 인버터 I33은 NOR 회로(321)로부터 출력된 신호를 반전한다. 트랜스퍼 게이트 TG31은 NOR 회로(321)로부터 출력된 신호에 따라서, 스페어 블록 판정 신호 SPBLKSEL과 노드 ND31을 전기적으로 접속/분리한다.
인버터 I34는 입력 단자가 노드 ND31에 접속되고, 출력 단자가 노드 ND32에 접속된다. 인버터 I35는 입력 단자가 노드 ND32에 접속되고, 출력 단자가 노드 ND31에 접속된다. 인버터 I35는 NOR 회로(321)로부터 출력된 신호의 반전 신호에 따라서 동작이 온/오프 상태로 된다. 인버터 I36은 입력 단자가 노드 ND32에 접속된다. NAND 회로(322)는 인버터 I32, I36으로부터 각각 출력된 신호를 입력받아, 블록 판정 신호 BLKSEL을 출력한다. 다음으로, 블록 어드레스 레지스터(221)의 회로 동작을 포함하는 스페어 블록 판정 신호 전송 프로세스에 있어서의 회로 동작에 대하여, 주요한 신호의 동작 파형을 참조하면서 설명한다.
도 9는 스페어 블록 판정 신호 전송 프로세스에 있어서의 주요한 신호의 동작 파형을 나타낸 타이밍도이다.
도 9의 (a)를 참조하면, 기록 인에이블 신호 /WE는 시각 t1에서 H 레벨로부터 L 레벨로 하강하고, 시각 t2에서 L 레벨로부터 H 레벨로 상승한다. 이를 받아, 데이터 신호 DQ[7:0]에서 커맨드 신호 CMD1이 발생한다. 또한, 기록 인에이블 신호 /WE는 시각 t3에서 H 레벨로부터 L 레벨로 하강하고, 시각 t4에서 L 레벨로부터 H 레벨로 상승한다. 이를 받아, 데이터 신호 DQ[7:0]에서 커맨드 신호 CMD2가 발생한다.
시각 t5에서, 라이트 스테이트 머신 정보 신호 CXHRDY가 H 레벨로부터 L 레벨로 하강한다. 이를 받아, 도 5의 CPU(99)는 동작을 개시한다. 시각 t6에서, 내부 어드레스 신호 AO[22:15]가 인크리먼트된다. 내부 어드레스 신호 AO[22:15]가 시각 t6에서 인크리먼트되고 나서 시각 t9에서 다시 인크리먼트되기까지의 각종 신호의 동작에 대하여, 도 9의 (b)를 참조하여 설명한다.
도 9의 (b)를 참조하면, 내부 CPU 클럭 신호 PK1, PK2는 상호 상보로 변화한다. 도 5의 CPU(99)는 내부 CPU 클럭 신호 PK1, PK2에 동기하여, 내부 어드레스 신호 AO[22:15]를 인크리먼트한다. 시각 t6에서, 블록 선택 제어 신호 BLKSEL0 및 스페어 블록 판정 신호 SPBLKSEL이 유효 상태(valid)로 전환한다. 시각 t7에서, 데이터 저장 스트로브 신호 ISTRB는 내부 CPU 클럭 신호 PK1, PK2에 동기하여, H 레벨로부터 L 레벨로 하강한다.
이에 의해, 도 8을 참조하면, 블록 선택 제어 신호 BLKSEL0이 H 레벨일 때, NOR 회로(321)는 H 레벨의 신호를 출력한다. 그 결과, 트랜스퍼 게이트 TG31이 도통하여, 스페어 블록 판정 신호 SPBLKSEL의 정보가 노드 ND31에 반영된다. 즉, 스페어 블록 판정 신호 SPBLKSEL이 블록 어드레스 레지스터(221)에 저장된다.
블록 판정 신호 BLKSEL은 도 8을 참조하여, 블록 선택 제어 신호 BLKSEL0이 H 레벨이고, 또한 블록 어드레스 레지스터(221)에 L 레벨의 신호가 저장되어 있을 때, L 레벨(데이터 "0")의 신호를 출력한다. 이 데이터 "0"을 불량 스페어 블록 정보로 함으로써, 테스트 도중에서 스페어 블록이 양품으로부터 불량품으로 변화했을 때의 덮어쓰기가 가능하게 된다. 시각 t8에서, 데이터 저장 스트로브 신호 ISTRB는 내부 CPU 클럭 신호 PK1, PK2에 동기하여, L 레벨로부터 H 레벨로 상승한다. 도 9의 (a)로 되돌아가, 시각 t10에서, 라이트 스테이트 머신 정보 신호 CXHRDY가 L 레벨로부터 H 레벨로 상승한다. 이를 받아, 도 5의 CPU(99)는 동작을 종료한다.
이와 같이 플래시 메모리 어레이(200)로부터 판독되는 판독 데이터 신호 RDO를 퓨즈 레지스터(211)에 전송하는 판독 데이터 신호 전송 프로세스와, 어드레스 판정 회로(210)로부터 출력되는 스페어 블록 판정 신호 SPBLKSEL을 블록 어드레스 레지스터(211)에 전송하는 스페어 블록 판정 신호 전송 프로세스와의 2단계로 스페어 블록 치환 정보를 전송함으로써, 스페어 블록 치환 정보를 전송하는 데 필요한 신호선의 수를 삭감할 수 있다.
이상과 같이 제2 실시예에 따르면, 판독 데이터 신호 전송 프로세스와 스페어 블록 판정 신호 전송 프로세스와의 2단계로 스페어 블록 치환 정보를 전송함으로써, 스페어 블록 치환 정보를 전송하는데 필요한 신호선의 수를 삭감할 수 있고, 칩 면적의 증대를 억제할 수 있다.
[제3 실시예]
제2 실시예의 불휘발성 반도체 기억 장치(1B)에 있어서 불량 블록을 판정하기 위해서는 블록마다의 누설 전류를 모니터할 필요가 있다. 이 누설 전류 모니터를 테스터로 판정하고자 하면 시간이 걸리므로, 칩 내부에 누설 전류의 판정 회로를 설치할 필요가 있다. 전류 판정 레벨은 누설 전류의 대소에 의한 신뢰성에의 영향과 제품으로서의 칩의 수율과의 관계로 결정할 필요가 있다. 그 때문에, 전류 판정 레벨은 튜너블로 할 필요가 있다. 또한, 누설 전류가 메모리 셀의 워드선측으로부터 유입되는 전류인지, 메모리 셀의 웰&소스선측(선택 게이트측)으로부터 유입되는 전류인지 등을 판단할 필요가 있다. 이러한 문제를 해결하는 제3 실시예의 불휘발성 반도체 기억 장치(1C)에 대하여 이어서 설명한다.
도 10은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치(1C)의 구성을 나타낸 블록도이다.
도 10을 참조하여, 제3 실시예의 불휘발성 반도체 기억 장치(1C)는 WE 버퍼(120)와, CE 버퍼(130)와, 어드레스 버퍼(140)와, 로직 회로(92)와, 아날로그 회로(93)와, 스페어 블록 제어 회로(210)와, 플래시 메모리 어레이(300)와, 로우 프리 디코더(220p)와, 로우 디코더(220)와, 컬럼 디코더(230)와, 감지 증폭기(240)와, 감지 제어 회로(240s)와, 데이터 제어 회로(250)와, 입출력 버퍼(260)를 구비한다.
WE 버퍼(120)는 외부로부터 기록 인에이블 신호 /WE를 입력받아 버퍼 처리를 행한다. CE 버퍼(130)는 외부로부터 칩 인에이블 신호 CE를 입력받아 버퍼 처리를 행한다. 어드레스 버퍼(140)는 외부로부터 어드레스 신호 ADD를 입력받아 버퍼 처리를 행한다.
로직 회로(92)는 CUI(98)와, CPU(99)를 포함한다. CUI(98)는 WE 버퍼(120), CE 버퍼(130) 및 어드레스 버퍼(140)로부터 각각 출력되는 신호를 입력받아, 이들 커맨드를 디코드한다. CPU(99)는 CUI(98)에서의 디코드 결과를 입력받아, 플래시 메모리 어레이(300)를 포함하는 불휘발성 반도체 기억 장치(1C) 전체를 제어한다. CPU(99)는 라이트 스테이트 머신 정보 신호 CXHRDY가 H 레벨로부터 L 레벨로 천이했을 때, 동작을 개시한다.
아날로그 회로(93)는 내부 고전압 발생 회로(931)와, 워드선 증폭기(932)와, 선택 게이트 증폭기(933)와, 누설 모니터(934WL, 934SG)를 포함하고, 로직 회로(92)로부터 아날로그 회로 제어 신호 ACTR을 입력받아 동작한다. 내부 고전압 발생 회로(931)는 내부 고전압 신호 VPS를 발생한다. 워드선 증폭기(932)는 플래시 메모리(300)에 있어서의 워드선의 신호를 증폭한다. 선택 게이트 증폭기(933)는 플래시 메모리(300)에 있어서의 선택 게이트 및 웰&소스선의 신호를 증폭한다. 누설 모니터(934)는 워드선측으로부터 유입되는 누설 전류를 모니터하여, 워드선 누설 신호 VVWL2를 출력한다. 누설 모니터(934SG)는 선택 게이트 및 웰&소스선측으로부터 유입되는 누설 전류를 모니터하여, 선택 게이트 누설 신호 VVSG를 출력한다.
스페어 블록 제어 회로(210)는 퓨즈 레지스터(211)와, 어드레스 판정 회로(213)를 포함한다. 퓨즈 레지스터(211)는 로직 회로(92)로부터 출력되는 레지스터 초기화 신호 ISPRST, 어드레스 디코드 신호 ADDDEC 및 정보 전환 신호 IPROMSEL과, 데이터 제어 회로(250)로부터 출력되는 판독 데이터 신호 RDO를 입력받아, 어드레스 판정 회로(213)에 레지스터 출력 신호 ROUT를 출력한다. 어드레스 판정 회로(213)는 내부 어드레스 신호 AO, AE, 및 레지스터 출력 신호 ROUT를 입력받아, 로우 디코더(220)에 스페어 블록 판정 신호 SPBLKSEL을 출력한다.
로우 프리 디코더(220p)는 어드레스 버퍼(140)로부터의 출력을 입력받아, 로우 디코더(220)에 블록 선택 제어 신호 BLKSEL0을 출력한다. 로우 디코더(220)는 아날로그 회로(93)로부터 출력되는 내부 고전압 신호 VPS, 워드선 누설 신호 VVWL2, 선택 게이트 신호 VVSG와, 로직 회로(92)로부터 출력되는 데이터 저장 스트로브 신호 ISTRB와, 스페어 블록 제어 회로(210)로부터 출력되는 스페어 블록 판정 신호 SPBLKSEL을 입력받아 동작한다.
감지 제어 회로(240s)는 어드레스 버퍼(140)로부터의 출력을 받아, 감지 증폭기(240)를 제어한다. 입출력 버퍼(260)는 외부에 대하여 입출력되는 데이터 신호 DQ를 버퍼 처리하여, CUI(98)에 커맨드 신호를 출력한다. 다음으로, 플래시 메모리(300)에 있어서 누설 전류가 어느 부분으로부터 흐르는 것인지를 설명한다. 또, 플래시 메모리(300)는 제1 실시예에 있어서의 메모리 매트(10∼60) 및 이들 스페어 블록에 상당한다.
도 11은 본 발명의 제3 실시예에 따른 플래시 메모리(300)의 회로 구성의 일부를 나타낸 회로도이다.
도 11을 참조하면, 플래시 메모리(300)는 Y 게이트 트랜지스터 YG와, 선택 게이트 SG00, SG01, SG10, SG11(모두 N 채널 MOS 트랜지스터)과, 플래시 메모리 셀 MC00, MC01, MC10, MC11, MC20, MC21, MC30, MC31을 포함한다.
Y 게이트 트랜지스터 YG는 도 10에 도시한 컬럼 디코더(230)로부터의 메인 비트선 MBL과 메인 비트선 MBL 상의 노드 ND41과의 사이에 접속된다. Y 게이트 트랜지스터 YG는 게이트에 접속되는 Y 게이트 선택선 YGL로부터의 제어 신호에 따라서, 컬럼 디코더(230)와 플래시 메모리(300)(노드 ND41)를 전기적으로 접속/분리한다.
선택 게이트 SG00은 메인 비트선 MBL과 서브 비트선 SBL00과의 사이에 접속되고, 게이트가 선택 게이트선 SGL00에 접속된다. 선택 게이트 SG01은 메인 비트선 MBL과 서브 비트선 SBL01과의 사이에 접속되고, 게이트가 선택 게이트선 SGL01에 접속된다. 선택 게이트는 선택 게이트선으로부터의 제어 신호에 따라서, 메인 비트선과 서브 비트선을 전기적으로 접속/분리한다.
플래시 메모리 셀 MC00은 서브 비트선 SBL00과 소스선 SL과의 사이에 접속되고, 게이트가 워드선 WL0에 접속된다. 플래시 메모리 셀 MC01은 소스선 SL과 서브 비트선 SBL00과의 사이에 접속되고, 게이트가 워드선 WL1에 접속된다. 플래시 메모리 셀 MC10은 서브 비트선 SBL10과 소스선 SL과의 사이에 접속되고, 게이트가 워드선 WL0에 접속된다. 플래시 메모리 셀 MC11은 소스선 SL과 서브 비트선 SBL10과의 사이에 접속되고, 게이트가 워드선 WL1에 접속된다.
플래시 메모리 셀 MC20은 서브 비트선 SBL01과 소스선 SL과의의 사이에 접속되고, 게이트가 워드선 WL0에 접속된다. 플래시 메모리 셀 MC21은 소스선 SL과 서브 비트선 SBL11과의 사이에 접속되고, 게이트가 워드선 WL1에 접속된다. 플래시 메모리 셀 MC30은 서브 비트선 SBL11과 소스선 SL과의 사이에 접속되고, 게이트가 워드선 WL0에 접속된다. 플래시 메모리 셀 MC31은 소스선 SL과 서브 비트선 SBL11과의 사이에 접속되고, 게이트가 워드선 WL1에 접속된다.
선택 게이트 SG10은 메인 비트선 MBL과 서브 비트선 SBL10과의 사이에 접속되고, 게이트가 선택 게이트선 SGL10에 접속된다. 선택 게이트 SG11은 메인 비트선 MBL과 서브 비트선 SBL01과의 사이에 접속되고, 게이트가 선택 게이트선 SGL11에 접속된다. 플래시 메모리 셀 MC00에 쇼트가 존재한다고 가정한 경우의 구체적인 구조에 대하여 이어서 설명한다.
도 12는 플래시 메모리 셀 MC00에 쇼트가 존재한다고 가정한 경우의 단면 구조를 나타낸 단면도이다.
도 12를 참조하면, 플래시 메모리 셀 MC00은 기판(301)과, 웰층(302)과, 부유 게이트층(303)과, 워드선층(304)과, N형 고농도 불순물 영역(305, 306)과, 드레인 컨택트층(307)과, 서브 비트선층(308)과, 소스선층(309)을 포함한다.
기판(BN)(301) 상에는 웰층(PW)(302)이 형성된다. 웰층(302)의 상측에는 부유 게이트층(303)이 형성된다. 부유 게이트층(303)의 상측에는 워드선층(304)이 형성된다. 부유 게이트층(303)의 양측에는 기판(301)의 주 표면으로부터 소정의 깊이에 걸쳐, 상대적으로 불순물 농도가 높은 N형 고농도 불순물 영역(305, 306)이 형성된다. N형 고농도 불순물 영역(305) 상에는 드레인선층(307)이 형성된다. 드레인 컨택트층(307) 상에는 서브 비트선층(308)이 형성된다. 또한, N형 고농도 불순물 영역(306) 상에는 소스선층(309)이 형성된다.
도 12에 도시한 바와 같이 플래시 메모리셀 MC00은, 워드선층(304)과 소스선층(309)과의 사이에 쇼트(310)를 갖는다. 또한, 플래시 메모리 셀 MC00은 워드선층(304)과 드레인 컨택트층(307)과의 사이에 쇼트(311)를 갖는다. 쇼트(310, 311)는 워드선 누설 전류 또는 선택 게이트 누설 전류의 원인이 된다. 워드선 누설 전류 모니터 시 및 선택 게이트 누설 전류 모니터 시의 플래시 메모리 셀 MC00의 각 부위의 전압 상태에 대하여, 이어서 설명한다.
도 13은 워드선 누설 전류 모니터 시 및 선택 게이트 누설 전류 모니터 시의 플래시 메모리 셀 MC00의 각 부위의 전압 상태를 나타낸 도면이다.
도 13에 도시한 바와 같이, 워드선 누설 전류 모니터 시에는 워드선 WL을 소정의 고전압 VP로 설정하고, 웰 PW, 소스선 SL 및 서브 비트선 SBL을 소정의 저전압 VN으로 설정하고, 기판 BN을 전원 전위 VCC로 설정한다. 이에 의해, 워드선 WL로부터 웰 PW 및 소스선 SL에 대하여 전위차가 발생하여, 쇼트(310, 311)로부터 누설 전류가 계측된다. 한편, 선택 게이트 누설 전류 모니터 시에는 웰 PW, 기판 BN 및 소스선 SL을 소정의 고전압 VP로 설정하고, 워드선 WL을 소정의 저전압 VN으로 설정하고, 서브 비트선 SBL을 VP-Vd(Vd는 PN 확산 전위)로 설정한다. 이에 의해, 웰 PW 및 소스선 SL로부터 워드선 WL에 대하여 전위차가 발생하여, 쇼트(310, 311)로부터 누설 전류가 계측된다.
이와 같이 플래시 메모리 셀 MC00의 각 부위의 전압 상태를 설정함으로써, 플래시 메모리 셀 MC00의 워드선 누설 전류 및 선택 게이트 누설 전류를 각각 모니터할 수 있다. 다음으로, 도 10에 도시한 아날로그 회로(93) 및 그 주변 회로에 대하여 보다 상세히 설명한다.
도 14는 본 발명의 제3 실시예에 따른 아날로그 회로(93) 및 그 주변 회로에 대하여 보다 상세히 나타낸 블록도이다.
도 14를 참조하면, 아날로그 회로(93)는 내부 고전압 발생 회로(931)와, 워드선 증폭기(932)와, 선택 게이트 증폭기(933)와, 누설 모니터(934WL, 934SG)를 포함한다. 내부 고전압 발생 회로(931)는 내부 고전압 신호 VPS를 발생한다. 워드선 증폭기(932)는 내부 고전압 신호 VPS를 입력받아, 모니터 입력 신호 VIN_WL을 출력한다. 선택 게이트 증폭기(933)는 내부 고전압 신호 VPS를 입력받아, 모니터 입력 신호 VIN_SG를 출력한다.
누설 모니터(934WL)는 내부 고전압 신호 VPS, 모니터 입력 신호 VIN_WL, 및 누설 모니터 활성화 신호 LEAKMON_WL, ILEAKMON_WL을 입력받아, 워드선 누설 신호 VVWL2 및 누설 모니터 판정 출력 신호 SAOUT_WL을 출력한다. 또, 누설 모니터 활성화 신호 ILEAKMON_WL은 누설 모니터 활성화 신호 LEAKMON_WL의 상보 신호이다.
누설 모니터(934SG)는 내부 고전압 신호 VPS, 모니터 입력 신호 VIN_SG, 및 누설 모니터 활성화 신호 LEAKMON_SG, ILEAKMON_SG를 입력받아, 선택 게이트 누설 신호 VVSG 및 누설 모니터 판정 출력 신호 SAOUT_SG를 출력한다. 또, 누설 모니터 활성화 신호 ILEAKMON_SG는 누설 모니터 활성화 신호 LEAKMON_SG의 상보 신호이다.
데이터 제어 회로(250)는 누설 모니터 판정 출력 신호 SAOUT_WL, SAOUT_SG를 입력받아, 입출력 버퍼(260)를 통하여 누설 모니터 판정 결과를 출력한다. 다음으로, 누설 모니터(934_WL, 934_SG)를 대표한 누설 모니터(934)의 회로 구성에 대하여 설명한다.
도 15는 본 발명의 제3 실시예에 따른 누설 모니터(934)의 회로 구성에 대하여 나타낸 회로도이다.
도 15를 참조하면, 누설 모니터(934)는 P 채널 MOS 트랜지스터 P51∼P56과, N 채널 MOS 트랜지스터 N51∼N57과, 인버터 I51을 포함한다.
P 채널 MOS 트랜지스터 P51은 노드 ND51과 노드 ND52와의 사이에 접속되고, 게이트에 누설 모니터 활성화 신호 LEAKMON을 입력받는다. N 채널 MOS 트랜지스터 N51은 노드 ND51과 노드 ND52와의 사이에 접속되고, 게이트에 누설 모니터 활성화 신호 ILEAKMON을 입력받는다. 누설 모니터 활성화 신호 ILEAKMON은 누설 모니터 활성화 신호 LEAKMON의 상보 신호이다. 노드 ND51로부터 모니터 입력 신호 VIN이 입력되고, 노드 ND52로부터 모니터 출력 신호 VOUT가 출력된다. 노드 ND52를 통하여 모니터 출력 신호 VOUT가 출력되는 경로를 경로 1이라고 한다.
P 채널 MOS 트랜지스터 P52는 노드 ND51과 노드 ND53과의 사이에 접속되고, 게이트에 누설 모니터 활성화 신호 ILEAKMON을 입력받는다. P 채널 MOS 트랜지스터 P53은 노드 ND53과 노드 ND52와의 사이에 접속되고, 게이트가 노드 ND52에 접속된다. P 채널 MOS 트랜지스터 P54는 노드 ND53과 노드 ND54와의 사이에 접속되고, 게이트가 노드 ND52에 접속된다. P 채널 MOS 트랜지스터 P51∼P54의 각 웰에는 내부 고전압 신호 VPS의 고전압이 공급된다. 노드 ND53을 통하여 모니터 출력 신호 VOUT가 출력되는 경로를 경로 2라고 한다.
N 채널 MOS 트랜지스터 N52는 노드 ND54와 접지 노드와의 사이에 접속되고, 게이트에 누설 모니터 활성화 신호 ILEAKMON을 입력받는다. N 채널 MOS 트랜지스터 N53은 노드 ND54와 노드 ND55와의 사이에 접속되고, 게이트가 노드 ND54에 접속된다. N 채널 MOS 트랜지스터 N54는 노드 ND56과 노드 ND55와의 사이에 접속되고, 게이트가 노드 ND54에 접속된다. N 채널 MOS 트랜지스터 N55는 노드 ND55와 접지 노드와의 사이에 접속되고, 게이트에 누설 모니터 활성화 신호 LEAKMON을 입력받는다.
P 채널 MOS 트랜지스터 P55는 전원 전위 VCC의 전원 노드와 노드 ND56과의 사이에 접속되고, 게이트가 접지 노드에 접속된다. 이에 의해, P 채널 MOS 트랜지스터 P55는 항상 온 상태로 된다. P 채널 MOS 트랜지스터 P55를 흐르는 부하 전류 Iload의 전류량은 P 채널 MOS 트랜지스터 P55의 사이즈(채널 폭 W와 채널 길이 L과의 비)를 변경함으로써 조정할 수 있다. P 채널 MOS 트랜지스터 P55의 사이즈는 튜너블하게 되어 있다.
P 채널 MOS 트랜지스터 P56은 전원 전위 VCC의 전원 노드와 노드 ND57과의 사이에 접속되고, 게이트가 노드 ND56에 접속된다. N 채널 MOS 트랜지스터 N56은 노드 ND57과 노드 ND58과의 사이에 접속되고, 게이트가 노드 ND56에 접속된다. N 채널 MOS 트랜지스터 N57은 노드 ND58과 접지 노드와의 사이에 접속되고, 게이트가 전원 전위 VCC의 전원 노드에 접속된다. 이에 의해, N 채널 MOS 트랜지스터 N57은 항상 온 상태로 된다.
P 채널 MOS 트랜지스터 P56 및 N 채널 MOS 트랜지스터 N56, N57은 인버터 회로를 구성한다. 인버터 I51은 입력 단자가 노드 ND57에 접속되고, 누설 모니터 판정 출력 신호 SAOUT를 출력한다. 다음으로, 누설 모니터(934)의 회로 동작에 대하여 설명한다.
도 16은 본 발명의 제3 실시예에 따른 누설 모니터(934)의 회로 동작을 설명하기 위한 타이밍도이다.
도 16을 참조하면, 내부 고전압 신호 VPS는 누설 모니터 기간인지의 여부에 관계 없이 일정한 고전압(예를 들면, 10V)을 유지한다. 모니터 입력 신호 VIN은 누설 모니터 기간인지의 여부에 관계 없이 내부 고전압 VPS보다 낮은 일정한 전압(예를 들면, 9V)을 유지한다. 이하, 시각 t1 이전 또는 시각 t2 이후의 통상 동작 기간과, 시각 t1∼t2의 누설 모니터 기간으로 나누어 설명한다.
우선, 통상 동작 기간에 있어서, 누설 모니터 활성화 신호 ILEAKMON, LEAKMON은 각각 H 레벨(내부 고전압 VPS), L 레벨(예를 들면, 0V)로 된다. 이를 받아, P 채널 MOS 트랜지스터 P51 및 N 채널 MOS 트랜지스터 N51, N52가 온 된다. 한편, P 채널 MOS 트랜지스터 P52 및 N 채널 MOS 트랜지스터 N55는 오프 된다.
이에 의해, 도 15를 참조하면, 모니터 출력 신호 VOUT는 경로 1을 통하여 모니터 입력 신호 VIN과 같아진다. 또한, P 채널 MOS 트랜지스터 P52, P53은 모두 오프가 되므로, 경로 2에는 누설 전류 Ileak가 흐르지 않는다. 그 결과, 노드 ND56에는 전류 미러를 통한 누설 전류 Ileak가 흐르지 않아, 노드 ND56은 전원 전위 VCC로 된다. 이를 받아, 노드 ND57은 L 레벨로 된다. 그 때문에, 누설 모니터 판정 출력 신호 SAOUT는 H 레벨(전원 전위 VCC)로 된다.
다음으로, 누설 모니터 기간에 있어서, 누설 모니터 활성화 신호 ILEAKMON, LEAKMON은 각각 L 레벨(예를 들면, 0V), H 레벨(내부 고전압 VPS)로 된다. 이를 받아, P 채널 MOS 트랜지스터 P51 및 N 채널 MOS 트랜지스터 N51, N52는 오프로 된다. 한편, P 채널 MOS 트랜지스터 P52 및 N 채널 MOS 트랜지스터 N55가 온으로 된다.
이에 의해, 도 15를 참조하면, 모니터 출력 신호 VOUT는 경로 2를 통하여 모니터 입력 신호 VIN으로부터 어느 정도 강하된 전압이 공급된다. 누설 모니터 기간에 있어서의 모니터 출력 신호 VOUT는 전류 누설이 없을 때보다 있을 때가 전압 강하가 커지므로 저전압으로 된다.
경로 2를 흐르는 누설 전류 Ileak는 P 채널 MOS 트랜지스터 P53, P54에 의해서 노드 ND54에 전류 미러된다. 노드 ND54를 흐르는 누설 전류 Ileak는 N 채널 MOS 트랜지스터 N53, N54에 의해서 노드 ND56에 또한 전류 미러된다. 그 때문에, 노드 ND56의 전위 레벨은 P 채널 MOS 트랜지스터 P55를 흐르는 부하 전류 Iload와 N 채널 MOS 트랜지스터 N54를 흐르는 누설 전류 IIeak와의 대소 관계에 따라서 결정된다.
부하 전류 Iload가 누설 전류 Ileak보다 큰 경우(전류 누설없음), 노드 ND56은 전원 전위 VCC로 된다. 이를 받아, 노드 ND57은 L 레벨로 된다. 그 때문에, 누설 모니터 판정 출력 신호 SAOUT는 H 레벨(전원 전위 VCC)로 된다. 한편, 누설 전류 Ileak가 부하 전류 Iload보다 큰 경우(전류 누설 있음), 노드 ND56은 접지 전위로 된다. 이를 받아, 노드 ND57은 H 레벨로 된다. 그 때문에, 누설 모니터 판정 출력 신호 SAOUT는 L 레벨(예를 들면, 0V)로 된다.
부하 전류 Iload는 누설 전류 Ileak와의 전류량의 대소에 의한 신뢰성에의 영향과 제품으로서의 칩의 수율과의 관계로 결정할 필요가 있다. 제3 실시예의 불휘발성 반도체 기억 장치(1C)에서는, P 채널 MOS 트랜지스터 P55의 사이즈를 변경함으로써 부하 전류 Iload의 전류량을 조정할 수 있다.
이상과 같이 제3 실시예에 따르면, 누설 모니터(934WL, 934SG)를 이용하여, 부하 전류 Iload의 전류량을 조정하면서 누설 전류를 모니터함으로써, 불량 블록의 누설 전류를 직접 모니터할 수 있게 된다.
본 발명을 상세하게 설명하였으나, 이는 예시만을 위한 것으로, 한정적인 것이 아니라, 발명의 정신과 범위를 첨부의 특허 청구 범위에 의해서만 한정되는 것이 명확하게 이해될 것이다.
본 발명에 따르면, 칩 면적의 증대를 억제하면서, 불량 블록의 비선택 처리가 가능하게 된다.
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치(1A)의 구성을 나타낸 블록도.
도 2는 메모리 매트(10, 20)에 대하여 공통으로 설치되는 감지 증폭기(71), 및 컬럼 디코더(15, 25)의 구성을 나타낸 회로도.
도 3은 뱅크 1, 2의 리드 동작 및 검증 동작 시의 컬럼 제어 신호의 신호 레벨에 대하여 나타낸 도면.
도 4는 제1 실시예의 불휘발성 반도체 기억 장치(1A)에서의 메모리 매트(10)의 보다 상세한 블록 구성을 나타낸 블록도.
도 5는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치(1B)의 구성을 나타낸 블록도.
도 6은 본 발명의 제2 실시예에 따른 퓨즈 레지스터(211)의 회로 구성을 나타낸 회로도.
도 7은 판독 데이터 신호 전송 프로세스에 있어서의 주요한 신호의 동작 파형을 도시한 타이밍도.
도 8은 본 발명의 제2 실시예에 따른 블록 어드레스 레지스터(221)의 회로 구성을 나타낸 회로도.
도 9는 스페어 블록 판정 신호 전송 프로세스에 있어서의 주요한 신호의 동작 파형을 나타낸 타이밍도.
도 10은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치(1C)의 구성을 나타낸 블록도.
도 11은 본 발명의 제3 실시예에 따른 플래시 메모리(300)의 회로 구성의 일부를 나타낸 회로도.
도 12는 플래시 메모리 셀 MC00에 쇼트가 존재한다고 가정한 경우의 단면 구조를 나타낸 단면도.
도 13은 워드선 누설 전류 모니터 시 및 선택 게이트 누설 전류 모니터 시의 플래시 메모리 셀 MC00의 각 부위의 전압 상태를 나타낸 도면.
도 14는 본 발명의 제3 실시예에 따른 아날로그 회로(93) 및 그 주변 회로에 대하여 보다 상세히 나타낸 블록도.
도 15는 본 발명의 제3 실시예에 따른 누설 모니터(934)의 회로 구성에 대하여 나타낸 회로도.
도 16은 본 발명의 제3 실시예에 따른 누설 모니터(934)의 회로 동작을 설명하기 위한 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
1A, 1B, 1C : 불휘발성 반도체 기억 장치
10, 20, 30, 40, 50, 60 : 메모리 매트
11, 21, 22, 31, 32, 41, 42, 51, 52, 61 : 스페어 블록
13, 63 : 로우 프리 디코더
14, 24, 34, 44, 54, 64 : 로우 디코더
15, 25, 35, 45, 55, 65 : 컬럼 디코더
19 : 불량 메모리 셀 정보 기억 영역
71, 73, 74, 76 : 감지 증폭기
71R : 리드 감지 증폭기
71V : 검증 감지 증폭기
81, 93, 94 : 제어 회로
91 : 아날로그 회로
92 : 로직 회로
98 : CUI
99 : CPU
100 : 데이터 패드
101 : 전원 패드
110 : 어드레스 패드
120 : WE 버퍼
130 : CE 버퍼
140 : 어드레스 버퍼
200, 300 : 플래시 메모리 어레이
201 : X 게이트
202 : Y 게이트&감지 증폭기
210 : 스페어 블록 제어 회로
211 : 퓨즈 레지스터
212 : 어드레스 선택 회로
213 : 어드레스 판정 회로
220p : 로우 프리 디코더
220, 220N, 220S : 로우 디코더
221 : 블록 어드레스 레지스터
222S, 222N : 워드선 디코더
223S, 223N : 선택 게이트 디코더
224S, 224N : 소스선&웰 디코더
230 : 컬럼 디코더
240 : 감지 증폭기
240s : 감지 제어 회로
250 : 데이터 제어 회로
260 : 입출력 버퍼

Claims (7)

  1. 평면 형상이 ㄷ자형으로 배치되는 메모리 어레이와,
    상기 메모리 어레이의 배치에 의해서 형성되는 오목부에 배치되는 아날로그 회로 및 로직 회로와,
    상기 메모리 어레이에 접하지 않고, 또한 상기 아날로그 회로 및 상기 로직 회로의 근방에 배치되는 전원 패드를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 어레이는, 각각이 노멀 블록(normal block)과 스페어 블록(spare block)을 갖는 복수의 뱅크를 포함하고,
    상기 뱅크의 각각은 복수의 비트선을 갖고,
    상기 뱅크 내의 상기 노멀 블록 및 상기 스페어 블록은, 상기 복수의 비트선을 선택하는 컬럼 디코더와, 상기 복수의 비트선의 전위를 검지 증폭하는 감지 증폭 회로를 공유하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 메모리 어레이는 불휘발성으로서, 상기 오목부의 양측에 대응하는 제1 및 제2 측부와, 상기 제1 및 제2 측부에 협지된 바닥부로 이루어지고,
    상기 제1 및 제2 측부는 각각 2개의 뱅크를 포함하고,
    상기 뱅크의 각각은 복수의 비트선을 갖고,
    상기 2개의 뱅크는 상기 복수의 비트선의 전위를 검지 증폭하는 감지 증폭기 회로를 공유하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 메모리 어레이는 불휘발성으로서, 복수의 뱅크를 포함하고,
    상기 복수의 뱅크 중 적어도 하나는,
    일괄 소거 단위인 노멀 블록 영역과,
    상기 노멀 블록 영역보다 일괄 소거 단위가 작은 부트 블록 영역(boot block region)을 갖고,
    상기 부트 블록 영역을 상기 노멀 블록 영역과 다른 영역에 형성함으로써 생기는 영역을, 상기 노멀 블록 영역의 결함 시에 상기 노멀 블록 영역을 치환하는 스페어 블록 영역으로서 이용하는 반도체 기억 장치.
  5. 각각이 노멀 블록과 스페어 블록을 포함하는 복수의 메모리 블록과,
    상기 복수의 메모리 블록마다의 스페어 블록 치환 정보와 불량 스페어 블록 정보로 이루어지는 블록 정보를 저장하는 메모리 어레이와,
    상기 블록 정보를 입력받아, 상기 복수의 메모리 블록이 양호한지 불량한지를 판정하는 스페어 블록 판정 신호를 출력하는 스페어 블록 판정 회로와,
    상기 스페어 블록 판정 신호를 입력받아, 상기 복수의 메모리 블록마다 디코드를 행하는 디코드 회로를 포함하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 디코드 회로는 테스트 모드 커맨드에 따라 상기 스페어 블록 판정 신호를 입력받는 블록 어드레스 레지스터를 포함하는 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 불량 스페어 블록 신호는 불량인 경우를 데이터 "0"으로 하는 반도체 기억 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007200512A (ja) * 2006-01-30 2007-08-09 Renesas Technology Corp 半導体記憶装置
JP4843336B2 (ja) * 2006-03-06 2011-12-21 株式会社東芝 不揮発性半導体記憶装置
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
KR100871083B1 (ko) * 2007-02-27 2008-11-28 삼성전자주식회사 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조
US9159452B2 (en) 2008-11-14 2015-10-13 Micron Technology, Inc. Automatic word line leakage measurement circuitry
US8588007B2 (en) 2011-02-28 2013-11-19 Micron Technology, Inc. Leakage measurement systems
US8634264B2 (en) 2011-10-26 2014-01-21 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for measuring leakage current
US11024352B2 (en) * 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
US10097086B2 (en) * 2016-10-12 2018-10-09 Cypress Semiconductor Corporation Fast ramp low supply charge pump circuits
TW202301125A (zh) * 2017-07-30 2023-01-01 埃拉德 希提 具有以記憶體為基礎的分散式處理器架構的記憶體晶片
JP7392181B2 (ja) * 2021-03-24 2023-12-05 長江存儲科技有限責任公司 冗長バンクを使用した故障メインバンクの修理を伴うメモリデバイス

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6230233B1 (en) * 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
JPH06119230A (ja) * 1992-10-06 1994-04-28 Fujitsu Ltd 半導体記憶装置
KR0137105B1 (ko) * 1993-06-17 1998-04-29 모리시다 요이치 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치
JPH0729386A (ja) * 1993-07-13 1995-01-31 Hitachi Ltd フラッシュメモリ及びマイクロコンピュータ
JP3301047B2 (ja) * 1993-09-16 2002-07-15 株式会社日立製作所 半導体メモリシステム
JP2647023B2 (ja) * 1994-10-27 1997-08-27 日本電気株式会社 半導体記憶装置
US6075743A (en) * 1996-12-26 2000-06-13 Rambus Inc. Method and apparatus for sharing sense amplifiers between memory banks
JP3964491B2 (ja) * 1997-03-25 2007-08-22 株式会社ルネサステクノロジ 半導体記憶装置及び半導体記憶装置の欠陥救済方法
JP3497708B2 (ja) * 1997-10-09 2004-02-16 株式会社東芝 半導体集積回路
US6002620A (en) * 1998-01-09 1999-12-14 Information Storage Devices, Inc. Method and apparatus of column redundancy for non-volatile analog and multilevel memory
JPH11203862A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
US6154819A (en) * 1998-05-11 2000-11-28 Intel Corporation Apparatus and method using volatile lock and lock-down registers and for protecting memory blocks
JP2000067595A (ja) * 1998-06-09 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置
JP4179687B2 (ja) * 1998-12-24 2008-11-12 株式会社ルネサステクノロジ 半導体記憶装置
US6975539B2 (en) * 1999-01-14 2005-12-13 Silicon Storage Technology, Inc. Digital multilevel non-volatile memory system
JP2000228501A (ja) * 1999-02-08 2000-08-15 Sanyo Electric Co Ltd 半導体メモリ装置
JP2001143494A (ja) * 1999-03-19 2001-05-25 Toshiba Corp 半導体記憶装置
JP2001052495A (ja) * 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
JP2001014890A (ja) * 1999-06-30 2001-01-19 Mitsubishi Electric Corp 半導体装置および半導体装置のテスト方法
JP3844917B2 (ja) * 1999-07-26 2006-11-15 株式会社東芝 半導体記憶装置
JP3859912B2 (ja) 1999-09-08 2006-12-20 株式会社東芝 不揮発性半導体記憶装置
AU7313600A (en) * 1999-09-17 2001-04-24 Hitachi Limited Storage where the number of error corrections is recorded
JP2001266589A (ja) * 2000-03-21 2001-09-28 Toshiba Corp 半導体記憶装置およびそのテスト方法
JP4398574B2 (ja) * 2000-07-19 2010-01-13 富士通マイクロエレクトロニクス株式会社 半導体記憶装置とその冗長方法
JP2002109899A (ja) * 2000-07-26 2002-04-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを備える半導体集積回路装置
US6483044B1 (en) * 2000-08-23 2002-11-19 Micron Technology, Inc. Interconnecting substrates for electrical coupling of microelectronic components
JP3916862B2 (ja) 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
JP3680725B2 (ja) * 2000-10-26 2005-08-10 松下電器産業株式会社 半導体記憶装置
JP2002150789A (ja) * 2000-11-09 2002-05-24 Hitachi Ltd 不揮発性半導体記憶装置
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
JP4049297B2 (ja) * 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
JP2003077293A (ja) * 2001-08-31 2003-03-14 Toshiba Corp 半導体装置
JP4033438B2 (ja) * 2001-09-04 2008-01-16 株式会社東芝 半導体記憶装置
FR2831315B1 (fr) * 2001-10-22 2004-01-30 St Microelectronics Sa Memoire eeprom comprenant des moyens de lecture simultanee de bits speciaux d'un premier et d'un second type
JP4322686B2 (ja) * 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置
US7068555B2 (en) * 2004-02-20 2006-06-27 Spansion Llc Semiconductor memory storage device and a redundancy control method therefor
FR2888660B1 (fr) * 2005-07-13 2007-10-05 St Microelectronics Sa Systeme redondance colonne pour une memoire en circuit integre
JP5002967B2 (ja) * 2006-01-24 2012-08-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR101471574B1 (ko) * 2008-04-10 2014-12-24 삼성전자주식회사 반도체 칩과 반도체 장치

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