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KR100871083B1 - 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조 - Google Patents

입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조 Download PDF

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KR100871083B1
KR100871083B1 KR1020070019386A KR20070019386A KR100871083B1 KR 100871083 B1 KR100871083 B1 KR 100871083B1 KR 1020070019386 A KR1020070019386 A KR 1020070019386A KR 20070019386 A KR20070019386 A KR 20070019386A KR 100871083 B1 KR100871083 B1 KR 100871083B1
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memory
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sense amplifier
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삼성전자주식회사
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Abstract

본 발명은 입출력 센스앰프를 구비하는 반도체 메모리 장치의 레이아웃 구조에 관한 것으로, 본 발명에 따른 복수의 메모리 뱅크들을 구비하는 셀 어레이 구조를 가지는 반도체 메모리 장치의 레이아웃 구조는, 상기 메모리 뱅크들 중 어느 하나의 메모리 뱅크가 배치되기 위한 메모리 뱅크 영역을 적어도 두개 이상으로 분할한 메모리 블록영역들과; 상기 메모리 블록 영역들의 사이 또는/및 상기 메모리 블록 영역들의 일 측면에, 복수의 입출력 센스앰프들이 배치되기 위한 입출력 센스앰프영역들을 배치함을 특징으로 한다. 본 발명에 따르면, 글로벌 입출력 라인의 로딩을 감소시킬 수 있게 된다.
Figure R1020070019386
글로벌 입출력 라인, 로딩, 입출력 센스앰프, 리피터, 분할

Description

입출력 센스앰프를 구비하는 반도체 메모리 장치의 레이아웃 구조{Layout structure for semiconductor memory device having IO SA}
도 1은 일반적인 반도체 메모리 장치의 레이아웃구조도이고,
도 2는 일반적인 반도체 메모리 장치에서의 데이터 리드 패스를 나타낸 블록도이고,
도 3 내지 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 레이아웃구조도들이다.
*도면의 주요 부분에 대한 부호의 설명*
GIO : 글로벌 입출력 라인 310 : 컬럼 디코더영역
330 : 로우 디코더 영역 350a,350b : 입출력 센스앰프 영역
370 : 주변회로영역
본 발명은 입출력 센스앰프를 구비하는 반도체 메모리 장치의 레이아웃 구조에 관한 것으로, 더욱 구체적으로는, 글로벌 입출력 라인의 로딩을 감소시킬 수 있는 입출력 센스앰프를 구비하는 반도체 메모리 장치의 레이아웃 구조에 관한 것이다.
고집적화 및 대용량화에 따라 컴퓨터 및 통신제품 등에 널리 사용되고 있는 반도체 메모리 장치는, 고속 구동 및 로딩의 감소를 위하여 로컬 입출력 라인(LIO;Local Input/Output Line) 및 글로벌 입출력 라인(GIO;Global Input/Output Line) 구조의 계층적인 데이터 입출력 라인을 갖는다.
도 1은 이러한 계층적인 구조를 갖는 종래의 반도체 메모리 장치의 레이아웃 도를 나타낸 것이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치(100)는 복수개의 메모리 뱅크들(A,B,C,D,E,F,G,H), 상기 메모리 뱅크들(A,B,C,D,E,F,G,H) 각각의 일 측면에 구비되는 컬럼 디코더(column decoder)(110), 상기 메모리 뱅크들(A,B,C,D,E,F,G,H) 각각의 타 측면에 구비되는 로우디코더(row decoder)(130)를 구비한다. 추가적으로 상기 컬럼 디코더의 컬트롤 및 리던던시를 위한 컬럼 컨트롤 및 퓨즈회로(112)가 상기 컬럼디코더(110)에 인접하여 배치되고, 상기 로우 디코더(130)의 컨트롤을 위한 로우 컨트롤 회로(132)가 상기 로우 디코더(130)에 인접하여 배치된다.
그리고, 상기 반도체 메모리 장치(100)의 동작을 위한 부가적인 주변회로들이 배치되는 주변회로영역(170)이 구비된다. 상기 주변회로 영역(170)에는 입출력 센스앰프들(IOSA)이 배치된다. 특히 메모리 뱅크(A)와 메모리 뱅크(E)의 사이의 주변회로 영역(170)에 배치되는 입출력 센스앰프(150)는, 상기 메모리 뱅크(A)의 글로벌 입출력 라인(GIO) 및 상기 메모리 뱅크(E)의 글로벌 입출력 라인(GIO)에 공통 연결되는 구조를 가진다. 따라서, 상기 입출력 센스앰프(150)는 상기 메모리 뱅크(A)와 상기 메모리 뱅크(E)가 공유하는 구조를 가진다. 이와 같이, 서로 상하로 인접하는(즉 비트라인 길이방향으로 인접하는) 메모리 뱅크들 사이에 구비되는 입출력 센스앰프들(IOSA)은, 두개의 메모리 뱅크들(A와E, B와F, C와G, D와H)이 공유하는 구조를 가진다.
상술한 바와 같은 반도체 메모리 장치의 배치구조는 일반적으로 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려져 있으므로 더 이상의 상세한 설명은 생략한다.
도 2는 일반적인 반도체 메모리 장치에서의 데이터 리드 패스를 나타낸 것이다.
도 2에 도시된 바와 같이, 선택된 메모리 셀(MC)의 워드라인이 인에이블 되어 해당 메모리셀(MC)에 연결된 비트라인(BL)으로 데이터가 디벨럽되면 이를 비트라인 센스앰프(BLSA)에서 센싱하고 증폭한다. 상기 비트라인 센스앰프(BLSA)에서 출력된 데이터는 로컬 입출력 라인(LIO) 및 먹스(IOMUX)를 통해 글로벌 입출력 라인(GIO)에 전달된다. 그리고 상기 데이터는 글로벌 입출력 라인(GIO)을 통하여 입출력 센스앰프(IOSA)에 전달되고, 상기 입출력 센스앰프(IOSA)에서는 상기 데이터를 센싱하고 증폭하여 CMOS 레벨로 변환하여 제1데이터 라인(FDIO)을 통하여 전송 한다. 상기 제1데이터 라인(FDIO)을 통하여 전송된 데이터는, 데이터 출력버퍼(미도시)를 통하여 데이터패드(DQ)로 출력되거나, 병렬 투 직렬 변환기(parallel to serial transformer)(RDORDER)를 통하여 시리얼 데이터로 변환되어 제2데이터 라인(RDIO)를 통하여 데이터 출력버퍼(미도시) 또는 데이터패드(DQ)로 전송되어 외부로 출력되게 된다.
상기 글로벌 입출력라인(GIO)이 경우에 따라서는 상기 입출력 센스앰프(IOSA)의 출력 데이터를 전송하기 위한 것으로 표현되는 경우도 있으나, 본 발명을 포함하여 이하에서는 상기 입출력 센스 앰프(IOSA)로 입력되는 데이터를 전송하기 위한 것으로 정의할 수 있다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치(100)에서는 고집적화에 따라 셀 어레이를 구성하는 하나의 메모리 뱅크 단위의 크기가 점점 증가하고 있다. 이에 반해 반도체 메모리 장치의 동작 주파수 및 커맨드 인가 시점에서 데이터가 출력되는 시점까지의 시간에 대한 시장의 요구는 점점 짧아지고 있다.
이런 추세에 따라 반도체 메모리 장치의 동작 주파수 및 커맨드 인가 시점에서 데이터가 출력되는 시점까지의 시간 구간을 짧게 하면서도 고집적화를 이룰 수 있는 반도체 메모리 장치에 대한 연구가 활발히 이루어지고 있는 실정에 있다. 특히 입출력 센스앰프(IOSA)가 주변회로 영역(170)에 배치됨에 따라 상기 입출력 센스앰프(IOSA)에 가까운 메모리 셀의 경우에는 글로벌 입출력 라인(GIO)이 짧고 상기 입출력 센스앰프(IOSA)에서 멀리 떨어져 있는 메모리 셀의 경우에는 글로벌 입출력 라인(GIO)이 길게 배치된다.
예를들어 A 메모리 뱅크(A)의 경우에 상기 입출력 센스앰프(150)에서 가까운 메모리 영역(Ab)에 연결되는 글로벌 입출력 라인(GIOS)은 짧은 반면에 상기 입출력 센스앰프(150)에서 상대적으로 멀리 떨어져 있는 메모리 영역(Aa)에 연결되는 글로벌 입출력 라인들(GIOL)은 상대적으로 길게 배치된다. 이에 따라 길게 배치되는 롱 글로벌 입출력 라인들(GIOL)의 경우에 이들을 통한 데이터의 전달 가능주파수가 제한되며, 로딩(loading)의 증가에 따라서 데이터가 전달되는 속도 또한 느려져서 반도체 메모리 장치의 특성이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 입출력 센스앰프를 구비하는 반도체 메모리 장치의 레이아웃 구조를 제공하는 데 있다.
본 발명의 다른 목적은 회로의 추가나 칩사이즈의 증가 없이도 글로벌 입출력 라인의 로딩을 줄일 수 있는 입출력 센스앰프를 구비하는 반도체 메모리 장치의 레이아웃 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 데이터 전달 속도를 증가시킬 수 있는 입출력 센스앰프를 구비하는 반도체 메모리 장치의 레이아웃 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 동작주파수를 개선할 수 있는 입출력 센스앰프를 구비하는 반도체 메모리 장치의 레이아웃 구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 복수의 메모리 뱅크들을 구비하는 셀 어레이 구조를 가지는 반도체 메 모리 장치의 레이아웃구조는, 상기 메모리 뱅크들 각각을 적어도 두개 이상의 메모리 블록들로 분할하여 배치하고, 분할된 메모리 블록들 사이에 입출력 센스앰프들을 배치함을 특징으로 한다.
상기 메모리 뱅크의 두개이상의 메모리 블록들로의 분할은, 상기 입출력 센스앰프와 연결되어 상기 입출력 센스앰프에 데이터를 전송하는 신호라인의 길이를 줄이는 방향으로 수행될 수 있으며, 상기 신호라인은 글로벌 입출력 라인일 수 있다.
하나의 메모리 뱅크에서 분할되는 메모리 블록들은 컬럼선택신호들을 서로 공유될 수 있으며, 상기 입출력 센스앰프들은 하나의 메모리 뱅크 내에서 분할된 메모리 블록들 사이에, 상기 메모리 블록들의 글로벌 입출력라인들의 개수만큼 배치될 수 있다.
상기 입출력 센스앰프들 중 일부는 하나의 메모리 뱅크 내에서 분할된 메모리 블록들 사이에 배치되며, 나머지는 서로 메모리 뱅크를 달리하는 메모리 블록들 사이인 주변회로 영역에 배치될 수 있고, 서로 메모리 뱅크를 달리하는 상기 메모리 블록들 사이에 배치되는 입출력 센스앰프들은, 서로 메모리 뱅크를 달리하는 상기 메모리 블록들에 의해 공유될 수 있다.
하나의 메모리 뱅크 내에서 분할된 상기 메모리 블록들 사이에는, 상기 메모리 뱅크에 인접하여 배치되는 컬럼디코더에서 인가되는 컬럼선택신호의 중계를 위한 CSL 리피더가 더 배치될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따 라, 본 발명에 따른 반도체 메모리 장치의 레이아웃구조는, 셀 어레이를 복수의 메모리 블록들로 분할하고, 분할된 메모리 블록들 사이에 입출력 센스앰프들을 배치함을 특징으로 한다.
상기 메모리 블록들을 두개씩 선택하고, 선택된 두개의 메모리 블록들 사이에 상기 입출력 센스앰프들이 배치될 수 있으며, 상기 선택된 두개의 메모리 블록들 사이에 배치되는 입출력 센스 앰프들은 하나의 메모리 블록 내의 글로벌 입출력 라인들의 개수만큼 구비되어 배치될 수 있다.
상기 선택된 두개의 메모리 블록들 사이에 배치되는 입출력 센스 앰프들은 상기 선택된 두개의 메모리 블록들에 의해 공유될 수 있으며, 상기 선택된 두개의 메모리 블록들 사이에 배치되는 입출력 센스 앰프들은, 상기 선택된 두개의 메모리 블록들 내의 글로벌 입출력 라인들을 모두 합한 개수만큼 구비되어 배치될 수 있다. 그리고, 상기 메모리 블록들 중 적어도 두개 이상의 메모리 블록들은, 컬럼선택신호들을 공유하여 제어되는 구조로 배치될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 복수의 메모리 뱅크들을 구비하는 셀 어레이 구조를 가지는 반도체 메모리 장치의 레이아웃 구조는, 상기 메모리 뱅크들 중 어느 하나의 메모리 뱅크가 배치되기 위한 메모리 뱅크 영역을 적어도 두개 이상으로 분할한 메모리 블록영역들과; 상기 메모리 블록 영역들의 사이 또는/및 상기 메모리 블록 영역들의 일 측면에, 복수의 입출력 센스앰프들이 배치되기 위한 입출력 센스앰프영역들을 배치함을 특징으로 한다.
상기 메모리 뱅크 영역의 일측면에는 로우디코딩을 위한 로우 디코더 영역이 상기 메모리 뱅크 영역에 인접하여 배치되고, 상기 메모리 뱅크 영역의 타 측면에는 컬럼디코딩을 위한 컬럼디코더 영역이 상기 메모리 뱅크 영역에 인접하여 배치될 수 있다. 상기 입출력 센스앰프영역들은 상기 컬럼 디코더 영역과 평행하게 배치될 수 있다. 또한, 상기 메모리 뱅크 영역의 상기 메모리 블록 영역들로의 분할은, 상기 입출력 센스앰프 영역 내의 입출력 센스앰프들과 각각 연결되어 상기 입출력 센스앰프들에 데이터를 전송하는 글로벌 입출력 라인들의 길이를 줄이는 방향으로 수행될 수 있다.
상기 메모리 블록 영역들의 사이의 상기 입출력 센스앰프 영역에는, 인접하는 하나의 메모리 뱅크에서 분할된 복수의 메모리 블록 영역들의 글로벌 입출력 라인들 각각과 개별적으로 하나씩 연결되도록 하는 개수만큼의 입출력 센스앰프들이 배치될 수 있다. 또는, 상기 입출력 센스앰프 영역들 중 일부 입출력 센스앰프 영역에 구비되는 입출력 센스앰프들은 인접되는 메모리 블록 영역들 중 어느 하나의 메모리 블록 영역에만 연결되도록 배치되며, 나머지 입출력 센스앰프 영역에 구비되는 입출력 센스앰프들은 메모리 뱅크를 서로 달리하는 메모리 블록영역들에 의해 공유되도록 배치될 수 있다.
상기한 구성에 따르면, 글로벌 입출력 라인의 로딩을 감소시키고 데이터 전송속도를 개선할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치(300)의 레이아웃 구조를 나타낸 레이아웃도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치(300)는, 복수개의 메모리 뱅크들(A,B,C,D,E,F,G,H) 각각을 적어도 두개 이상의 메모리 블록들(Aa,Ab,Ba,Bb,Ca,Cb,Da,Db,Ea,Eb,Fa,Fb,Ga,Gb,Ha,Hb)로 분할한다.
도 3에서는 하나의 메모리 뱅크를 두개의 메모리 블록들로 분할하는 경우만을 도시하고 있으나, 두개 이상으로 분할되는 경우도 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 용이하게 그 구조를 알 수 있을 것이다. 이하에서는 하나의 메모리 뱅크(예를 들면, A뱅크)를 두개의 메모리 블록들(Aa,Ab)로 분할하는 경우의 레이아웃 구조를 설명하기로 한다.
메모리 뱅크(A)의 일측면에는 컬럼 디코더(column decoder)(310), 상기 메모리 뱅크(A)의 측면에는 로우디코더(row decoder)(330)가 배치된다. 추가적으로 상기 컬럼 디코더의 컨트롤 및 리던던시를 위한 컬럼 컨트롤 및 퓨즈회로(미도시)가 상기 컬럼디코더(310)에 인접하여 배치되고, 상기 로우 디코더(330)의 컨트롤을 위한 로우 컨트롤 회로(미도시)가 상기 로우 디코더(330)에 인접하여 배치될 수 있다.
그리고, 상기 반도체 메모리 장치(300)의 동작을 위한 부가적인 주변회로들 이 배치되는 주변회로영역(370)이 구비된다. 이는 종래의 일반적인 반도체 메모리 장치의 배치구조와 동일하다.
상기 메모리 뱅크(A)는 두개의 메모리 블록들(Aa,Ab)로 분할된다. 상기 메모리 뱅크(A)의 분할은 글로벌 입출력 라인(GIO)의 길이를 짧게 하는 방향으로 수행될 수 있다. 예를 들어 도 3에서 두개의 메모리 블록들(Aa,Ab)이 수직방향(비트라인 길이방향)으로 서로 인접하도록 분할 배치될 수 있다.
상기 두개의 메모리 블록들(Aa,Ab) 사이에는 제1입출력 센스앰프들(IOSA1)이 배치되기 위한 제1입출력 센스앰프 영역(350a)이 배치된다. 상기 제1입출력 센스앰프영역(350a)에는 상기 주변회로영역(370)으로부터 거리가 먼 위치의 메모리 블록(Aa)에 배치되는 글로벌 입출력 라인들(GIO)의 개수만큼 제1입출력 센스앰프들(IOSA1)이 배치될 수 있다. 또한 상기 제1입출력 센스앰프들(IOSA1)은 상기 메모리 블록(Aa)에 배치되는 글로벌 입출력 라인들(GIO)과 각각 연결된다.
그리고, 상기 주변회로 영역(370) 중 메모리 블록들(Aa,Ab)과 인접하는 영역에는 제2입출력 센스앰프 영역(350b)이 배치된다. 상기 제2입출력 센스앰프 영역(350b)에는 상기 주변회로영역(370)으로부터 거리가 가까운 위치의 메모리 블록(Ab)에 배치되는 글로벌 입출력 라인들(GIO)의 개수만큼 제2입출력 센스앰프들(IOSA2)이 배치될 수 있다.
상기 메모리 블록들(Aa,Ab)이 동일한 크기 및 구조를 가지는 경우 상기 제1입출력 센스앰프들(IOSA1) 및 상기 제2입출력 센스앰프들(IOSA2)의 수는 같게 될 것이다.
상기 제2입출력 센스앰프들(IOSA2)은 상기 제2입출력 센스앰프 영역(350b)에 인접하는 메모리 뱅크(E)의 분할 메모리 블록(Eb)의 글로벌 입출력 라인들(GIO)과도 연결된다.
즉 상기 제2입출력 센스앰프들(IOSA2)은 상기 메모리 블록(Ab)의 글로벌 입출력 라인들(GIO)과 상기 메모리 블록(Ea)의 글로벌 입출력 라인들(GIO)에 의해 공유되는 구조를 가진다.
상술한 바와 같은 메모리 뱅크(A) 및 입출력 센스앰프들(IOSA)의 배치구조는 다른 메모리 뱅크들(B,C,D,E,F,G,H)에도 동일하게 적용된다.
상기 메모리 블록(Aa)내에 메모리 셀이, 컬럼 선택신호에 의해 선택되는 컬럼선택라인(CSL) 및 워드라인(WL1)에 의해 선택되면, 선택된 메모리 셀의 데이터는 로컬 입출력 라인(미도시)를 통하여 제1글로벌 입출력 라인(GIO1)으로 전송된다. 상기 제1글로벌 입출력 라인(GIO1)으로 전송된 데이터는 상기 제1입출력 센스앰프 영역(350a) 내의 제1입출력 센스앰프(IOSA1)에 의해 센싱되고 증폭되어 데이터 라인(FDIO1)으로 출력된다. 상기 데이터 라인(FDIO1)으로 전송된 데이터는 병렬 투 직렬 변환기(RDORDER)(360)를 통하여 시리얼로 변환되어 외부로 출력되게 된다.
상기 메모리 블록(Ab)내에 메모리 셀이 워드라인(WL2) 및 상기 컬럼선택라인(CSL)에 의해 선택되면, 선택된 메모리 셀의 데이터는 로컬 입출력 라인(미도시)를 통하여 제2글로벌 입출력 라인(GIO2)으로 전송된다. 상기 제2글로벌 입출력 라인(GIO2)으로 전송된 데이터는 상기 제2입출력 센스앰프 영역(350b) 내의 제2입출력 센스앰프(IOSA2)에 의해 센싱되고 증폭되어 데이터 라인(FDIO2)으로 출력된다. 상기 데이터 라인(FDIO2)으로 전송된 데이터는 병렬 투 직렬 변환기(RDORDER)(360)를 통하여 시리얼로 변환되어 외부로 출력되게 된다.
상술한 바와 같은 배치구조를 가짐에 의해 종래에 비하여 글로벌 입출력 라인(GIO)의 로딩을 1/2 수준으로 줄일 수 있게 된다. 이에 따라 데이터 전송속도를 빠르게 할 수 있게 된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(400)의 레이아웃 구조를 나타낸 레이아웃도이다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(400)는 도 3에서와 달리, 두개의 메모리 블록들 사이의 입출력 센스앰프 영역(450)에 필요한 모든 입출력 센스앰프들이 배치되고, 주변회로 영역(470)에는 입출력 센스앰프들이 배치되지 않는 구조를 가진다. 상기 입출력 센스앰프들(IOSA)의 배치를 제외한 나머지 배치구조는 도 3에서와 동일하다.
메모리 뱅크(A)를 예로 들어 설명하면 다음과 같다.
상기 메모리 뱅크(A)는 두개의 메모리 블록들(Aa,Ab)로 분할된다. 상기 메모리 뱅크(A)의 분할은 글로벌 입출력 라인(GIO)의 길이를 짧게 하는 방향으로 수행될 수 있다. 예를 들어 도 4에서 두개의 메모리 블록들(Aa,Ab)이 수직방향(비트라인 길이방향)으로 서로 인접하도록 분할 배치될 수 있다.
상기 두개의 메모리 블록들(Aa,Ab) 사이에는 입출력 센스앰프들(IOSA)이 배치되기 위한 입출력 센스앰프 영역(450)이 배치된다. 상기 입출력 센스앰프영역(450)에는 상기 두개의 메모리 블록들(Aa,Ab)에 구비되는 모든 글로벌 입출력 라 인의 개수만큼 상기 입출력 센스앰프들(IOSA)이 배치될 수 있다. 도 3에서와 달리, 상기 주변회로 영역(470)에는 입출력 센스앰프들이 배치되기 위한 입출력 센스앰프 영역이 배치되지 않는다.
상술한 바와 같은 메모리 뱅크(A) 및 입출력 센스앰프들(IOSA)의 배치구조는 다른 메모리 뱅크들(B,C,D,E,F,G,H)에도 동일하게 적용된다.
상기 메모리 블록(Aa)내에 메모리 셀이 워드라인(WL1) 및 컬럼선택신호에 의해 선택되는 컬럼선택라인(CSL)에 의해 선택되면, 선택된 메모리 셀의 데이터는 로컬 입출력 라인(미도시)을 통하여 제1글로벌 입출력 라인(GIO1)으로 전송된다. 상기 제1글로벌 입출력 라인(GIO1)으로 전송된 데이터는 상기 입출력 센스앰프 영역(450) 내의 입출력 센스앰프(IOSA)에 의해 센싱되고 증폭되어 데이터 라인(FDIO)으로 출력된다. 상기 데이터 라인(FDIO)으로 전송된 데이터는 병렬 투 직렬 변환기(RDORDER)(460)를 통하여 시리얼로 변환되어 외부로 출력되게 된다.
상기 메모리 블록(Ab)내에 메모리 셀이 워드라인(WL2) 및 상기 컬럼선택라인(CSL)에 의해 선택되면, 선택된 메모리 셀의 데이터는 로컬 입출력 라인(미도시)를 통하여 제2글로벌 입출력 라인(GIO2)으로 전송된다. 상기 제2글로벌 입출력 라인(GIO2)으로 전송된 데이터는 상기 입출력 센스앰프 영역(450) 내의 입출력 센스앰프(IOSA)에 의해 센싱되고 증폭되어 데이터 라인(FDIO)으로 출력된다. 상기 데이터 라인(FDIO)으로 전송된 데이터는 병렬 투 직렬 변환기(RDORDER)(460)를 통하여 시리얼로 변환되어 외부로 출력되게 된다. 상기 병렬 투 직렬 변환기(RDORDER)(460)는 메모리 뱅크(B)와 메모리 뱅크(C)의 사이에 배치될 수도 있고, 상기 주변회로 영역(470)에 배치될 수도 있다.
상술한 바와 같은 배치구조를 가짐에 의해 종래에 비하여 글로벌 입출력 라인(GIO)의 로딩을 1/2 수준으로 줄일 수 있게 된다. 이에 따라 데이터 전송속도도 빨라질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(500)의 레이아웃 구조를 나타낸 것이다.
도 5에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(500)는 도 3 및 도 4에서와 달리, 컬럼 디코더 영역(510)이 주변회로 영역(570)에 대하여 수직으로 배치된 경우의 배치구조를 나타낸 것이다.
즉 도 3 및 도 4에서는 메모리 뱅크들(A~H)이 주변회로 영역에 모두 인접하여 배치되는 구성을 가지고 있으며, 컬럼 디코더 영역이 상기 주변회로영역에 대하여 평행하게 배치되고, 로우 디코더 영역이 상기 주변회로영역에 대하여 수직으로 배치되는 구조를 가진다. 그러나, 도 5의 경우에는 이와 반대로 컬럼 디코더 영역(510)이 상기 주변회로 영역(570)에 대하여 수직으로 배치되고, 로우 디코더 영역(530)이 상기 주변회로 영역(570)에 대하여 평행하게 배치되는 구조를 가진다.
이는 메모리 뱅크(A)와 메모리 뱅크(B)를 예로 들어 설명한다.
메모리 뱅크(A) 및 메모리 뱅크(B)는 상기 주변회로 영역(570)을 기준으로 상부영역에 배치된다. 그리고 상기 메모리 뱅크(B)는 상기 주변회로 영역(570)에 인접 배치되고, 상기 메모리 뱅크(A)는 상기 메모리 뱅크(B)에 인접배치되고, 상기 주변회로 영역(570)과는 인접하지 않도록 배치된다. 그리고 메모리 뱅크(A) 및 메 모리 뱅크(B)는 글로벌 입출력 라인들(GIO)의 길이가 짧아지는 방향으로 적어도 두개 이상의 메모리 블록들(Aa,Ab,Ba,Bb)로 분할된다. 여기서는 두개의 메모리 블록들로 분할되는 경우만을 설명한다.
그리고 분할된 메모리 블록들 사이(Aa 와 Ab, Ba 와 Bb)에 입출력 센스앰프 영역들(550a,550b)이 배치된다.
상술한 바와 같은 메모리 뱅크(A) 및 메모리 뱅크(B)의 배치구조는 나머지 메모리 뱅크들(C 와 D, E와 F, G와 H)의 배치구조와 동일하다.
상기 메모리 블록(Aa)내에 메모리 셀이 워드라인(WL) 및 컬럼선택신호에 의해 선택되는 컬럼선택라인(CSL)에 의해 선택되면, 선택된 메모리 셀의 데이터는 로컬 입출력 라인(미도시)을 통하여 글로벌 입출력 라인(GIO)으로 전송된다. 상기 글로벌 입출력 라인(GIO)으로 전송된 데이터는 상기 입출력 센스앰프 영역(550a) 내의 입출력 센스앰프(IOSA)에 의해 센싱되고 증폭되어 데이터 라인(FDIO)으로 출력된다. 상기 데이터 라인(FDIO)으로 전송된 데이터는 병렬 투 직렬 변환기(RDORDER)(560)를 통하여 시리얼로 변환되어 다른 데이터 라인(RDIO)를 통하여 외부로 출력되게 된다. 상기 병렬 투 직렬 변환기(RDORDER)(560)는 상기 데이터 라인(FDIO)의 길이를 고려하여 상기 메모리 뱅크(A)의 컬럼 디코더 영역(510)에 인접하여 상기 주변회로 영역(570)과 수직으로 배치될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(300a)의 레이아웃 구조를 나타낸 것이다.
도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(300a)는 CSL 리피터 영역(390)이 추가적으로 배치되는 것을 제외하고는 도 3의 배치구조와 동일하므로, 상기 CSL 리피터영역(390)의 배치만을 설명하기로 한다. 상기 CSL 리피터 영역(390)은 도 3에서 제1입출력 센스앰프 영역(350a)에 인접하여 배치된다. 즉 하나의 메모리 뱅크의 분할된 메모리 블록들 사이에 배치된다.
메모리 뱅크(A)를 예로 들어 설명하면 다음과 같다.
메모리 뱅크(A)의 분할 메모리 블록들(Aa,Ab)의 사이에 배치되는 CSL 리피터 영역(390)에는 복수의 CSL 리피터 들이 배치될 수 있다. 이는 상기 메모리 뱅크(A)에 배치되는 컬럼 선택 라인들(CSL)의 개수만큼 배치될 수 있다. 상기 CSL 리피터는 컬럼선택 라인(CSL)이 길어서 로딩이 많은 경우에, 컬럼 선택신호를 버퍼링해서 중계함으로써 컬럼 선택라인(CSL)의 로딩을 줄여주고 전송속도를 빠르게 하는 장점이 있다. 상기 CSL 리피터 영역(390)은 컬럼디코더 영역(310)에서 멀리 떨어진 메모리 블록(Aa)에 전송되는 컬럼선택신호의 로딩 감소 및 속도 개선을 위한 것이다.
상기 CSL 리피터는 간단하게 두개의 인버터를 직렬 연결한 구조를 가질 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(400a)의 레이아웃 구조를 나타낸 것이다.
도 7에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(400a)는 CSL 리피터 영역(490)이 추가적으로 배치되는 것을 제외하고는 도 4의 배치구조와 동일하므로, 상기 CSL 리피터영역(490)의 배치만을 설명하기로 한다. 상기 CSL 리피터 영역(490)은 도 4에서 입출력 센스앰프 영역(450)에 인접하여 배치된다. 즉 하나의 메모리 뱅크의 분할된 메모리 블록들 사이에 배치된다.
메모리 뱅크(A)를 예로 들어 설명하면 다음과 같다.
메모리 뱅크(A)의 분할 메모리 블록들(Aa,Ab)의 사이에 배치되는 CSL 리피터 영역(490)에는 복수의 CSL 리피터 들이 배치될 수 있다. 이는 상기 메모리 뱅크(A)에 배치되는 컬럼 선택 라인들(CSL)의 개수만큼 배치될 수 있다. 상기 CSL 리피터는 컬럼선택 라인(CSL)이 길어서 로딩이 많은 경우에, 컬럼 선택신호를 버퍼링해서 중계함으로써 컬럼 선택라인(CSL)의 로딩을 줄여주고 전송속도를 빠르게 하는 장점이 있다. 상기 CSL 리피터 영역(490)은 컬럼디코더 영역(410)에서 멀리 떨어진 메모리 블록(Aa)에 전송되는 컬럼선택신호의 로딩 감소 및 속도 개선을 위한 것이다.
상기 CSL 리피터는 간단하게 두개의 인버터를 직렬 연결한 구조를 가질 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 메모리 뱅크를 분할하고 입출력 센스앰프들의 배치를 종래와 달리함에 의하여 칩사이즈의 증가를 최소화하면서, 글로벌 입출력 라인의 로딩을 1/2수준으로 감소시킬 수 있는 효과가 있다. 이에 따라 데이터 전송속도 개선의 효과가 있으며, 생산성을 향상시킬 수 있게 된다. 또한 동작주파수의 제한을 경감시킬 수 있는 효과가 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명 백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 메모리 뱅크의 분할하고 입출력 센스앰프들의 배치를 종래와 달리함에 의하여 칩사이즈의 증가를 최소화하면서, 글로벌 입출력 라인의 로딩을 1/2수준으로 감소시킬 수 있는 효과가 있다. 이에 따라 데이터 전송속도 개선의 효과가 있으며, 생산성을 향상시킬 수 있게 된다. 또한 동작주파수의 제한을 경감시킬 수 있는 효과가 있다.

Claims (20)

  1. 복수의 메모리 뱅크들을 구비하는 셀 어레이 구조를 가지는 반도체 메모리 장치의 레이아웃구조에 있어서:
    상기 메모리 뱅크들 각 각을 적어도 두 개 이상의 메모리 블록들로 분할하여 배치하고, 상기 메모리 블록들에 각기 연결된 데이터 전송라인의 로딩 차이가 감소되도록 하기 위해, 상기 분할된 메모리 블록들 중 적어도 하나의 메모리 블록에 전기적으로 대응 연결될 입출력 센스앰프를 상기 분할된 메모리 블록들 사이마다 추가로 배치하여, 상기 메모리 뱅크들 내에서 분할된 메모리 블록들이 동일한 입출력 센스앰프를 공유함이 없이 각기 대응되는 입출력 센스앰프와 연결되도록 함을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  2. 제1항에 있어서,
    상기 메모리 뱅크의 두개이상의 메모리 블록들로의 분할은, 상기 입출력 센스앰프와 연결되어 상기 입출력 센스앰프에 데이터를 전송하는 신호라인의 길이를 줄이는 방향으로 수행됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  3. 제2항에 있어서,
    상기 신호라인은 글로벌 입출력 라인임을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  4. 제3항에 있어서,
    하나의 메모리 뱅크에서 분할되는 메모리 블록들은 컬럼선택신호들을 서로 공유함을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  5. 제4항에 있어서,
    상기 분할된 메모리 블록들 사이마다 배치되는 입출력 센스앰프들은, 상기 메모리 블록들의 글로벌 입출력라인들의 개수만큼 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  6. 제4항에 있어서,
    상기 분할된 메모리 블록들 중 나머지 메모리 블록에 전기적으로 대응 연결될 입출력 센스앰프는 주변회로 영역에서 서로 메모리 뱅크를 달리하는 메모리 블록들 사이에 각기 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  7. 제6항에 있어서,
    서로 메모리 뱅크를 달리하는 상기 메모리 블록들 사이에 각기 배치되는 상기 입출력 센스앰프들은, 서로 메모리 뱅크를 달리하는 상기 메모리 블록들에 의해 공유됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  8. 제7항에 있어서,
    하나의 메모리 뱅크 내에서 분할된 상기 메모리 블록들 사이에는, 상기 메모리 뱅크에 인접하여 배치된 컬럼디코더에서 인가되는 컬럼선택신호의 중계를 위한 CSL 리피더가 더 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  9. 복수의 메모리 뱅크들을 구비하는 셀 어레이 구조를 가지는 반도체 메모리 장치의 레이아웃구조에 있어서:
    로우 디코더 및 컬럼 디코더에 대응 연결된 메모리 뱅크를 복수의 메모리 블록들로 각기 분할하고, 상기 메모리 블록들에 각기 연결된 데이터 전송라인의 로딩 차이가 감소되도록 하기 위해, 상기 분할된 메모리 블록들 사이마다 입출력 센스앰프를 배치하여, 각각의 메모리 뱅크 내에서 상기 분할된 메모리 블록들이 동일한 입출력 센스앰프와, 동일한 로우 디코더 및 컬럼 디코더를 공유하도록 함을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  10. 제9항에 있어서,
    상기 메모리 뱅크는 두개의 메모리 블록들로 각기 분할됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 두개의 메모리 블록들 사이에 배치되는 입출력 센스 앰프들은 하나의 메모리 블록 내의 글로벌 입출력 라인들의 개수만큼 구비되어 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  12. 삭제
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 두개의 메모리 블록들 사이에 배치되는 입출력 센스 앰프들은, 상기 두개의 메모리 블록들 내의 글로벌 입출력 라인들을 모두 합한 개수만큼 구비되어 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 두개의 메모리 블록들은, 컬럼선택신호들을 공유하여 제어되는 구조로 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    복수의 메모리 뱅크들을 구비하는 셀 어레이 구조를 가지는 반도체 메모리 장치의 레이아웃 구조에 있어서:
    상기 메모리 뱅크들 중 적어도 하나의 메모리 뱅크 영역을 적어도 두개 이상의 메모리 블록영역들로 분할 배치하고;
    상기 메모리 뱅크 영역의 일측면에는 로우디코딩을 위한 로우 디코더 영역을 인접 배치하고, 상기 메모리 뱅크 영역의 타 측면에는 컬럼디코딩을 위한 컬럼디코더 영역을 인접배치하며,
    상기 하나의 메모리 뱅크 영역 내에서, 상기 메모리 블록 영역들의 사이 또는 상기 메모리 블록 영역들의 일 측면에, 상기 메모리 블록 영역들에 각기 연결된 데이터 전송라인의 로딩 차이가 감소되도록 하기 위해, 상기 메모리 블록 영역들에 의해 공유되는 복수의 입출력 센스앰프들이 위치될 입출력 센스앰프영역들을 배치함을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  16. 삭제
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 입출력 센스앰프영역들은 상기 컬럼 디코더 영역과 평행하게 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 메모리 뱅크 영역의 상기 메모리 블록 영역들로의 분할은, 상기 입출력 센스앰프 영역 내의 입출력 센스앰프들과 각각 연결되어 상기 입출력 센스앰프들에 데이터를 전송하는 글로벌 입출력 라인들의 길이를 줄이는 방향으로 수행됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 메모리 블록 영역들의 사이의 상기 입출력 센스앰프 영역에는, 인접하는 하나의 메모리 뱅크에서 분할된 복수의 메모리 블록 영역들의 글로벌 입출력 라인들 각각과 개별적으로 하나씩 연결되도록 하는 개수만큼의 입출력 센스앰프들이 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    상기 입출력 센스앰프 영역들 중 일부 입출력 센스앰프 영역에 구비되는 입출력 센스앰프들은 인접되는 메모리 블록 영역들 중 어느 하나의 메모리 블록 영역에만 연결되도록 배치되며, 나머지 입출력 센스앰프 영역에 구비되는 입출력 센스앰프들은 메모리 뱅크를 서로 달리하는 메모리 블록영역들에 의해 공유되도록 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
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