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DE69526630T2 - Verbesserungen in oder in Beziehung auf integrierte Schaltungen - Google Patents

Verbesserungen in oder in Beziehung auf integrierte Schaltungen

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DE69526630T2
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source
drain
metal
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DE69526630T
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David Cotton
Taylor R. Efland
Dale J. Skelton
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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Publication of DE69526630T2 publication Critical patent/DE69526630T2/de
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Description

    GEBIET DER ERFINDUNG
  • Diese Erfindung bezieht sich allgemein auf programmierbare integrierte Schaltungen, die die laterale Doppeldiffusions-MOS-Technik verwenden, auf die Herstellung von LDMOS-Transistoren und insbesondere auf die Anwendung von Lineargeometrie-Lateral-DMOS-Zellen und Schaltungen auf Transistoren und integrierte Schaltungen für Leistungsanwendungen, Schaltungen und Systeme.
    • HINTERGRUND DER ERFINDUNG
  • Bei der Herstellung integrierter Schaltungen für Leistungsanwendungen wird typischerweise ein Prozeß verwendet, der eine laterale Doppeldiffusions-MOS- Technik (im folgenden bezeichnet als LDMOS-Technik) verwendet. Vorrichtungen werden häufig unter Verwendung mehrerer lateraler Diffusionen entwickelt, die anschließend miteinander verbunden werden, um eine einzelne Vorrichtung mit großer Stromkapazität herzustellen.
  • Im Stand der Technik werden Einzel- und Doppelstufen-Metallisierungsschemata verwendet, um die Verbindungen zwischen den verschiedenen Diffusionen herzustellen und somit große Vorrichtungen auszubilden, die für Leistungsschaltungen benötigt werden. Da die Längen der Metallbahnen sehr lang sind, wird die Stromverteilung über den Vorrichtungen tendenziell ungleichmäßig. Als weitere Konsequenz tritt ferner ein Spannungsabfall längs der Metallstrecken auf, was bedeutet, daß verschiedene Gebiete der Vorrichtung mit unterschiedlichen Potentialen arbeiten. Die ungleichmäßige Operation der Vorrichtung resultiert aus diesem Metall-Spannungsabfall, wobei die verschiedenen Diffusionsgebiete zu verschiedenen Zeitpunkten schalten, was eine ungleichmäßige Stromverteilung verursacht.
  • Obwohl die herkömmlichen Zwei-Stufen-Metallisierungsschemata des Standes der Technik optimiert werden können, um die Strom-Spannungsabfall-Probleme zu reduzieren, bleiben die Probleme mit dem Spannungsabfall bei der Herstellung großer Vorrichtungen, die große Stromlasten führen, bestehen. Ein Lösungsansatz für ein Zwei-Metall-Verbindungsschema für eine LDMOS-Leistungsvorrichtung, die viele Diffusionsstreifen umfaßt, ist beschrieben im US- Patent Nr. 5801091 mit dem Titel "A Method for Current Ballasting und Busing over Active Device Area Using a Multi-Level Conductor Process", TI-16545, übertragen an Texas Instruments Incorporated. Obwohl die Techniken und Strukturen für die Plazierung der Kontakte und der Verbindungslöcher in einem Zwei- Stufen-Metall-Verbindungsschema, das in dieser früheren Patentanmeldung beschrieben wird, die Spannungsabfalleffekte unter Verwendung herkömmlicher Metallisierungstechniken weitmöglichst reduziert, bleiben die Probleme für große Transistoren mit langen Verbindungsmetallstrecken bestehen.
  • In einer LDMOS-Vorrichtung, die aus mehreren Diffusionsgebieten gebildet wird, die miteinander unter Nutzung erster und zweiter Metallstufen verbunden sind, sind die Source- und Drain-Diffusionen alternierende Streifen. Die Source- und Drain-Diffusionsgebiete sind mit Streifen der ersten Metallschicht abgedeckt und mit diesen in elektrischem Kontakt, welche typischerweise aus Aluminium bestehen und eine Dicke von bis zu 1 um aufweisen. Die erste Metallstufe wird anschließend mit einem Isolationsoxid abgedeckt. Die zweite Metallstufe wird anschließend verwendet, um Source- und Drain-Busleitungen auszubilden, die jeweils über viele der Source- und Drain-Diffusionen laufen und unter Verwendung der Kontakte, die durch das Isolationsoxid geschnitten sind, jeweils selektiv viele der Metallstreifen der ersten Stufe zu einem einzelnen Bus verbinden. Diese zweite Metallstufe kann eine Dicke von bis zu 3-4 um aufweisen. Dieses System der Verbindung ist vollständig beschrieben in dem obenerwähnten Aktivflächen- Busverbindungs-Patent.
  • Bei den LDMOS-Strukturen des Standes der Technik sieht die zweite Metallstufe wie ein Widerstand in Serie mit der Source- oder Drain-Bond-Anschlußfäche und den parallelen Vorrichtungen aus. Die Widerstandsgröße, die von der Metallverbindung dargestellt wird, ist für die Leistungsfähigkeit der Vorrichtung kritisch, da der kritische Parameter für die Leistungsfähigkeit, Rdson, direkt proportional zu diesem Widerstand ist. Für eine optimale Leistungsfähigkeit der vollständigen Vorrichtung ist es daher erwünscht, den Metallwiderstand zu minimieren.
  • Es wurden Modellierungstechniken verwendet, um zu zeigen, daß für einen beispielhaften LDMOS-Transistor, der aus 11 parallelgeschalteten Abschnitten besteht, wobei jeder Abschnitt bis zu 150 Diffusionsstreifen aufweist, die miteinander unter Verwendung einer ersten Standard-Metallstufe von 1 um und von 3 um für die zweite Metallstufe in einem herkömmlichen Metallsystem mit den obenerwähnten Dicken verbunden sind, die Metallkomponente des kritischen Widerstands Rdson etwa 63% des gesamten Rdson ausmacht. Dieser Beitrag von 63% zum Widerstand Rdson stammt vom Metall selbst sowie von den Spannungsabfalleffekten, die durch das Metall hervorgerufen werden. Aufgrund des Metallwiderstandes ist eine große Fläche des Siliciums erforderlich, um den gesamten Rdson der Vorrichtung zu senken.
  • Andere Probleme bei der herkömmlichen Verfahrensweise sind ebenfalls signifikant. Da das Aluminium-Metallisierungsschema einen gewissen Widerstandspfad für den Strom schafft, der längs der Diffusionsstreifen fließt, ergibt sich eine Erhöhung der Source-Spannung gemessen von dem Ende, das dem Source-Bus am nächsten ist, bis zum anderen Ende der Diffusion. In einer LDMOS-Transistorstruktur ist dieser Spannungsabfalleffekt von großer Bedeutung aufgrund der Wichtigkeit der kritischen Spannung Vgs. Wenn die Source- Spannung längs der Metallbahn ansteigt, wird die Spannung Vgs reduziert. Folglich ist in Gebieten, die weiter von der Source-Anschlußfläche entfernt sind, der Betrieb ungleichmäßig. Wenn das Source-Potential für eine gegebene Gate-Spannung Vg ansteigt, fällt Vgs ab, die Transistorsegmente empfangen eine geringere Ansteuerung und Rdson der gesamten Vorrichtung nimmt zu. Die ungleichmäßige Stromverteilung aufgrund des ungleichmäßigen Betriebs der Abschnitte der LDMOS-Vorrichtung führt ferner zu Problemen beim sicheren Betriebsbereich in Form einer Reduktion des sicheren Betriebsbereiches der Vorrichtung. In einem Zustand, in dem die Gate-Spannung Vg gering ist, werden diese Probleme noch größer, wobei der Vorrichtungsbetrieb früher das Grenzgebiet erreicht als gewünscht, da die effektive Spannung Vgs in Gebieten mit hohem Source-Spannungsabfall deutlich reduziert ist. Der Drain-Spannungsabfall ist ebenfalls ein Problem, da das Drain-Potential über der Vorrichtung abfällt und das verfügbare Entwurfs-Ansteuerpotential nicht gleichmäßig verteilt ist.
  • Zusätzliche Probleme entstehen aufgrund der Regeln für die Elektromigrations-Stromdichte, die bei herkömmlichen Metallisierungssystemen erforderlich sind. Jeder der Abschnitte der LDMOS-Vorrichtung ist mit einem Bus der zweiten Stufe für die Source und einem weiteren für den Drain abgedeckt. Diese Busse sind miteinander an den Enden der Vorrichtung verbunden. Um die Anforderungen für einen sicheren Betrieb zu erfüllen, müssen unter Verwendung herkömmlicher Metallisierungsschemata die Busse an den Enden der Vorrichtung immer breiter gemacht werden, wenn mehr Abschnitte hinzugefügt werden, was proportional immer mehr nichtaktive Vorrichtungsfläche verbraucht, um größere Vorrichtungen zu erhalten.
  • Weitere Probleme entstehen, wenn Vorrichtungen mit höherer Stromkapazität unter Verwendung der Techniken des Standes der Technik entwickelt werden. Die Ungleichmäßigkeit der Stromverteilung, die dem Spannungsabfall zugeordnet ist, kann zu sogenannten "heißen Punkten" führen, Gebieten, in denen der Strom lokal die thermischen Leistungsgrenzen der Vorrichtung überschreitet, wobei Stellen des vorzeitigen Versagens die Folge sind. Dieses vorzeitige Versagen führt ferner zu geringeren Spitzenstromkapazitäts-Bewertungen für die Vorrichtungen und zu einer reduzierten Bewertung des sicheren Betriebsbereiches. Es besteht daher Bedarf an einem verbesserten Verfahren für die Entwicklung von lateralen Leistungsvorrichtungen, welches die gleichmäßige Stromverteilung und die Vorrichtungsbetriebseffizienz verbessert, Stromkonzentrationsprobleme und Elektromigrationsprobleme beseitigt und eine Leistungsfähigkeit mit reduziertem Rdson schafft.
  • Die europäische Patentanmeldung Nr. 0 374 971 offenbart eine dreidimensionale gestapelte integrierte Schaltung, die mehrere integrierte Schaltungsschichten enthält, die gemeinsam gestapelt sind, wobei jede der integrierten Schaltungsschichten mit mehreren Schaltelementen ausgestattet ist, die mit entsprechenden Leistungsanschlüssen versehen sind, die mit Durchgangsverdrahtungen verbunden sind, welche sich zwischen und durch die gestapelten Schichten zu der Leistungsverdrahtung der obersten integrierten Schaltungsschicht erstrecken.
  • Die europäische Patentanmeldung Nr. 0 296 997 offenbart einen Leistungs- MOS-Transistor, der mehrere Transistorzellen enthält, die parallel verbunden sind, eine erste Stufe von Verbindungsschichten, die alle Gates der Transistoren kontaktiert, eine zweite Stufe von Verbindungsschichten, die alle Source-Gebiete und Drain-Gebiete kontaktiert zusätzlich zu einer Verbindung zwischen jedem Source-Gebiet und dem benachbarten Source-Gebiet, sowie eine dritte kontinuierliche Stufe von Verbindungsschichten, die alle Drain-Gebiete kontaktiert.
  • Die vorliegende Erfindung schafft ein Verfahren zur Ausbildung eines LDMOS-Transistors, bei dem:
  • auf einem Halbleitersubstrat mehrere streifenförmige Diffusionsgebiete vorgesehen werden, die rechtwinklige Source-Gebiete definieren, die in Zeilen angeordnet sind, welche ihrerseits ferner in Spalten angeordnet sind,
  • auf dem Halbleitersubstrat mehrere streifenförmige Diffusionsgebiete vorgesehen werden, die rechtwinklige Drain-Gebiete definieren, die in Zeilen angeordnet und so zwischen den Zeilen aus Source-Gebieten angeordnet sind, daß die Zeilen aus Drain- und Source-Gebieten in den Spalten abwechseln,
  • mehrere Gateoxid-Gebiete vorgesehen werden, die so um die Zeilen aus Source-Gebieten angeordnet sind, daß die Gateoxid-Gebiete zwischen den abwechselnden Zeilen aus Drain- und Source-Gebieten in den Spalten auf dem Halbleitersubstrat angeordnet sind,
  • mehrere Gatepolysilicium-Gebiete vorgesehen werden, die teilweise über entsprechenden Gateoxid-Gebieten liegen,
  • mehrere Streifen erster Stufe aus einem elektrisch leitenden Werkstoff vorgesehen werden, die über entsprechenden Source- und Drain-Gebieten liegen und mit diesen in elektrischem Kontakt sind,
  • mehrere elektrisch leitende Busse zweiter Stufe vorgesehen werden, die über den Streifen erster Stufe aus elektrisch leitendem Werkstoff liegen und jeweils mit einer ausgewählten Mehrzahl der Streifen erster Stufe aus elektrisch leitendem Werkstoff in elektrischem Kontakt sind, wobei jeder senkrecht zu den Zeilen der abwechselnden Source- und Drain-Gebiete und parallel zu den Spalten verläuft, wobei die mit den Drains in Kontakt befindlichen Busse und die mit den Sources in Kontakt befindlichen Busse abwechseln und teilweise über den Zeilen aus Source- und Drain-Gebieten liegen, und
  • mehrere Kupferleiter dritter Stufe vorgesehen werden, die über den jeweiligen elektrisch leitenden Bussen zweiter Stufe liegen und mit diesen in elektrischem Kontakt sind.
  • In einem Verfahren werden bei der Ausbildung von Kupferleitern dritter Stufe Abschnitte vorgesehen, die längs der elektrisch leitenden Busse zweiter Stufe verlaufen.
  • In einem alternativen Verfahren umfaßt der Schritt der Ausbildung der Kupferleiter dritter Stufe deren Positionierung in der Weise, daß sie über den elektrisch leitenden Bussen der zweiten Stufe verlaufen.
  • Vorzugsweise umfaßt das Verfahren die Schritte, bei denen
  • auf dem Halbleitersubstrat mehrere streifenförmige Diffusionsgebiete vorgesehen werden, die Anoden-Gebiete wenigstens einer Zener-Diode definieren,
  • auf dem Halbleitersubstrat mehrere streifenförmige Diffusionsgebiete vorgesehen werden, die Katodengebiete der Zener-Diode oder -Dioden definieren, und
  • eine Metallisierungsschicht vorgesehen wird, wodurch die Gate-Gebiete des LDMOS-Transistors, die Source-Gebiete des LDMOS-Transistors und die Anoden- und Katoden-Gebiete der Zener-Diode oder -Dioden miteinander verbunden werden, wodurch mittels der Zener-Diode oder -Dioden ein Gate-Source-Schutz für den LDMOS-Transistors geschaffen wird.
  • Vorzugsweise wird bei dem Verfahren ein Stapel aus drei Zener-Dioden vorgesehen, in dem die Anode einer ersten Zener-Diode an das Gate-Gebiet des LDMOS-Transistors angeschlossen ist, das Anoden-Gebiet einer zweiten Zener- Diode an das Source-Gebiet des LDMOS-Transistors angeschlossen ist, das Anoden-Gebiet der dritten Zener-Diode an das Katoden-Gebiet der zweiten Zener- Diode angeschlossen ist und das Katoden-Gebiet der dritten Zener-Diode an das Katoden-Gebiet der ersten Zener-Diode angeschlossen ist.
  • Das Verfahren kann so durchgeführt werden, daß auf einem Halbleitersubstrat mehrere LDMOS-Transistoren vorgesehen werden, wo bei die Source-Gebiete der LDMOS-Transistoren mittels der Kupferleiter dritter Stufe miteinander gekoppelt werden.
  • Die Erfindung schafft einen LDMOS-Transistor, der umfaßt:
  • ein Halbleitersubstrat,
  • mehrere streifenförmige, rechtwinklige Source-Diffusionsgebiete auf dem Halbleitersubstrat, die in Zeilen angeordnet sind, welche ihrerseits ferner in Spalten angeordnet sind,
  • mehrere streifenförmige, rechtwinklige Drain-Diffusionsgebiete auf dem Halbleitersubstrat, die in Zeilen zwischen den Zeilen der Source-Gebiete derart angeordnet sind, daß die Zeilen aus Drain- und Source-Gebieten in den Spalten abwechseln,
  • mehrere Gateoxid-Gebiete, die so um die Zeilen von Source-Gebieten angeordnet sind, daß die Gateoxid-Gebiete zwischen den abwechselnden Zeilen aus Drain- und Source-Gebieten in den Spalten des Halbleitersubstrats angeordnet sind,
  • mehrere Gatepolysilicium-Gebiete, die teilweise über den entsprechenden Gateoxid-Bereichen liegen,
  • mehrere Streifen erster Stufe aus einem elektrisch leitenden Werkstoff, die über entsprechenden Source- und Drain-Gebieten liegen und mit diesen in elektrischem Kontakt sind,
  • mehrere elektrisch leitende Busse zweiter Stufe, die über den Streifen erster Stufe aus elektrisch leitendem Werkstoff liegen und jeweils mit einer ausgewählten Mehrzahl der Streifen erster Stufe aus elektrisch leitendem Werkstoff in Kontakt sind, wobei jede senkrecht zu den Zeilen aus abwechselnden Source- und Drain-Gebieten und parallel zu den Spalten verläuft, wobei die mit den Drains in Kontakt befindlichen Busse und die mit den Sources in Kontakt befindlichen Busse abwechseln und teilweise über den Zeilen aus Source- und Drain-Gebieten liegen, und
  • mehrere Kupferleiter dritter Stufe, die über den entsprechenden elektrisch leitenden Bussen zweiter Stufe liegen und mit diesen in elektrischem Kontakt sind.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Im allgemeinen, und in einer Form der Erfindung, werden eine Struktur und ein Verfahren zur Entwicklung einer LDMOS-Transistorvorrichtung mit hoher Stromkapazität geschaffen unter Verwendung eines lateralen DMOS-Prozesses, wobei die Vorrichtung mehrere Drain- und Source-Diffusionsgebiete aufweist, die eine rechteckige Form aufweisen und in Zeilen konfiguriert sind. Die einzelnen Source- und Drain-Diffusionsgebiete werden anschließend mit einer ersten Metallstufe abgedeckt unter Verwendung einer herkömmlichen Metallschicht, woraufhin eine zweite Metallstufe senkrecht zu den Metallfingern der ersten Stufe abgeschieden wird. Die zweite Metallstufe bildet Source- und Drain-Busse, die selektiv Kontakt zu mehreren Source- und Drain-Diffusionsgebieten unter Verwendung von Durchgangslöchern herstellen. Eine dritte Metallstufe wird anschließend über dem Metallmuster der zweiten Stufe abgeschieden unter Verwendung einer dicken leitenden Schicht, um Kurzschlußbusse auszubilden. Diese dritte Stufe ist ein Material mit geringem Widerstand, wie z. B. Kupfer, und wird auf die Vorrichtung plattiert. Die dritte Metallstufe ist dick genug, um den Widerstand des Metallisierungsmusters deutlich zu reduzieren und somit den Widerstand Rdson der Vorrichtung zu reduzieren. Ferner werden Stromverteilungs- und Spannungsabfallprobleme deutlich reduziert. Die Notwendigkeit der Befassung mit Elektromigrations- und Stromkonzentrationsproblemen bei der Auslegung der Vorrichtung wird praktisch beseitigt, was eine viel größere Flexibilität beim Entwurf und bei der Vorrichtungsplazierung erlaubt. Die dritte Metallstufe ist in der Ausrichtung unkritisch und wirkt wie Strombusse auf dem Chip mit sehr geringem Widerstand.
  • Ein erster Vorteil der Erfindung besteht darin, daß die Verwendung der bevorzugten Ausführungsform zu einer Vorrichtung mit hoher Stromführungskapazität und zu einer Vorrichtung mit geringem Rdson für eine gegebene Fläche führt, sowie zu deutlich verbesserten Eigenschaften bezüglich des sicheren Betriebsbereiches. Ein weiterer Vorteil der Verwendung der Erfindung ist, daß eine gleichmäßigere Rdson-Kennlinie für LDMOS-Transistoren unter Verwendung der bevorzugten Ausführungsform erhalten wird, was die Leistungsfähigkeit und den sicheren Betriebsbereich für Vorrichtungen, die unter Verwendung der Erfindung hergestellt werden, weiter verbessert. Ein weiterer Vorteil ist, daß die Verwendung der vorliegenden Ausführungsform mit den Bussen der Vorrichtung die RC- Zeitkonstante während des Schaltens reduziert und den Schaltverlust reduziert. Die Verwendung der Erfindung führt zu einer schnelleren Schaltzeit und trägt dazu bei, für ein gleichmäßiges Strom-Schalten bei hohen Betriebsgeschwindigkeiten zu sorgen.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen zeigen:
  • - Fig. 1 eine Source- und Drain-Gebiet eines Abschnitts einer RESURF- LDMOS-Vorrichtung, wobei die drei Stufen der Metallisierung im Querschnitt gezeigt sind;
  • - Fig. 2 bis Fig. 4 die Schritte, die zum Aufbau des Querschnitts der Vorrichtung der Fig. 1 verwendet werden;
  • - Fig. 5 eine Draufsicht eines LDMOS-Transistors, der gestreifte Diffusionsabschnitte verwendet, wie in Fig. 1 gezeigt, und einer ersten bevorzugten Ausführungsform der Erfindung;
  • - Fig. 6 eine Draufsicht eines gestreifte Diffusionsabschnitte verwendenden und in Fig. 1 gezeigten LDMOS-Transistors und einer zweiten bevorzugten Ausführungsform der Erfindung;
  • - Fig. 7 bis Fig. 9 Skizzen der Spannungsabfall-Kennlinien für LDMOS- Transistoren;
  • - Fig. 10 eine Tabelle, die die Rdson-Daten für die in den Fig. 1-9 gezeigten Vorrichtungen zeigt;
  • - Fig. 11 bis Fig. 14 eine Draufsicht für unterschiedliche Metallisierungsschichten zur Erzeugung einer integrierten Mehrtransistor-Schaltung unter Verwendung einer zweiten bevorzugten Ausführungsform der Erfindung;
  • - Fig. 15 eine Skizze, die den Widerstand Rdson eines Transistors der Ausführungsform der Fig. 14-17 vergleicht und den Rdson, der aus der vorteilhaften Verwendung der Erfindung resultiert, gegenüber dem Widerstand Rdson einer ähnlichen Vorrichtung hervorhebt, die unter Verwendung herkömmlicher Layout- Techniken des Standes der Technik hergestellt worden ist;
  • - Fig. 16 eine Querschnittsansicht und eine schematische Ansicht einer Drei- Dioden-ESD-Schutzschaltung, die die dicke Metallverbindung der Erfindung enthält;
  • - Fig. 17 einen genauen Querschnitt einer der drei Dioden der ESD-Schutzschaltung der Fig. 16; und
  • - Fig. 18 eine Draufsicht der Drei-Dioden-ESD-Schutzschaltung der Fig. 16.
  • Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich auf entsprechende Teile, sofern nichts anderes angegeben ist.
    • GENAUE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Bei der Konstruktion von Hochleistungs-Lateral-Vorrichtungen unter Verwendung der DMOS-Technik werden viele laterale Drain- und Source-Diffusionsgebiete erzeugt und anschließend miteinander verbunden. Im Betrieb hat sich gezeigt, daß die lateralen Leistungsvorrichtungen des Standes der Technik dazu neigen, in erster Linie zu versagen aufgrund eines anomalen ungleichmäßigen Schaltens in den langen streifenförmigen Geometrien, die verwendet werden, um die Source- und Drain-Gebiete zu bilden. Die Ungleichmäßigkeit des Schaltens scheint zum Teil aufgrund der Variation der Stromverteilung längs der gestreiften Source- und Drain-Diffusionsstrecken und der Geometrie der Metallisierung der Vorrichtungen aufzutreten.
  • Um den Betrieb und die Vorteile der Erfindung zu beschreiben, wird sie mit Bezug auf einen beispielhaften Transistor beschrieben, der unter Verwendung eines lateralen, Doppeldiffusions-RESURF-MOS-Prozesses implementiert wird. Diese Ausführungsform dient lediglich der Erläuterung und begrenzt nicht das Verfahren und die Struktur der Erfindung, wobei die vorteilhafte Verwendung der Erfindung nicht auf Transistoren oder LDMOS-Prozesse beschränkt ist. Die Verwendung der Erfindung bietet Vorteile mit einem beliebigen Prozeß oder einer Struktur, in denen mehrere Gebiete miteinander verbunden werden, um eine einzige Vorrichtung zu bilden, einschließlich Transistoren, Widerstände, Dioden, Kondensatoren und andere Halbleitervorrichtungen.
  • Fig. 1 zeigt einen Querschnitt eines lateralen DMOS-Transistors, der als eine laterale Vorrichtung mit mehreren Source- und Drain-Diffusionsgebieten implementiert ist, wobei Gateoxid und Gatesilicium zwischen den Source- und Drain- Streifendiffusionsgebieten verlaufen. Dieser Transistor könnte z. B. hergestellt werden unter Verwendung des lateralen DMOS-Prozesses, wie er beschrieben ist im US-Patent Nr. 5.272.098, mit dem Titel "Vertical and Lateral Insulated Gate Field Effect Transistors, Systems and Methods", übertragen an Texas Instruments Incorporated. Alternativ können die Verfahren des US-Patent Nr. 5.242.841 mit dem Titel "Method of Making LDMOS-Transistor with Self-Aligned Source/Backgate and Photo-Aligned Gate", übertragen an Texas Instruments Incorporated, verwendet werden. Das US-PatentNr. 5.306.652 mit dem Titel "Lateral Double Diffused Insulated Gate Field Effect Transistor and Fabrication Process", ebenfalls übertragen an Texas Instruments Incorporated, beschreibt die Herstellung von LDMOS-Transistoren und insbesondere von Feldeffekt-Transistoren mit reduzierter Oberfläche (RESURF-Transistoren). Andere Verfahren zur Herstellung von lateralen Vorrichtungen können ebenfalls verwendet werden.
  • Fig. 1 zeigt eine dreidimensionale Ansicht eines Abschnitts des fertigen Transistors. Das Siliciumsubstrat 1 ist mit einer Epitaxialschicht 3 gezeigt, die über dem Substrat abgeschieden ist. Eine p-Typ-Diffusionswanne 5 wird ausgebildet unter Verwendung eines Dotierungsimplantationsschrittes und eines Diffusionsschrittes. Das Polysilicium-Gate 15 wird abgeschieden, um die Gate-Formation für den Transistor zu vervollständigen. Die Source- und Drain-Gebiete 9 werden ausgebildet unter Verwendung einer zweiten Dotierungsimplantation, wie z. B. des Rück-Gate-Kontaktierungsgebietes 11, das den gleichen Leitfähigkeitstyp wie die Diffusionswanne aufweist, jedoch eine stärkere Konzentration. Die Rück- Gate- und Source- und Drain-Gebiete werden anschließend vervollständigt unter Verwendung eines zweiten Diffusionsschrittes. Diese Implantierungen werden bewerkstelligt unter Verwendung des Gate-Polysiliciums 15 in Verbindung mit dem Drain-LOCOS-Gebiet 13 als Maske, so daß die Gate- und Source- und Drain-Gebiete selbstausrichtend sind. Ein Isolationsoxid wird über den Gate- und Gateoxid-Gebieten ausgebildet. Ein Muster- und Oxid-Ätzvorgang wird angewendet, um die Kontaktierungsgebiete in den Gebieten 9 und 11 zum Verbinden der Metallisierungsschichten mit der Siliciumoberfläche zu erzeugen. Eine erste Metallisierungsschicht 17 wird abgeschieden und gemustert, um Kontakt mit den Source- und Rück-Gate-Gebieten und ferner mit den Drain-Gebieten herzustellen. Diese ersten Metallgebiete sind elektrisch isoliert, d. h. sie folgen den Source- und Drain-Gebieten und sind nicht miteinander verbunden.
  • Ein zweites Isolationsoxid 19 wird über der ersten Metallisierungsschicht abgeschieden. Durchgangslöcher werden in diesem zweiten Isolationsoxid an den Stellen gemustert und geätzt, wo die ersten und zweiten Metallisierungsschichten verbunden werden sollen. Eine zweite Metallisierungsschicht 21 wird anschließend abgeschieden, um die Struktur zu vervollständigen. Diese zweite Schicht wird verwendet, um mehrere Source- oder Drain-Diffusionsgebiete selektiv zu verbinden, um große Source- und Drain-Flächen für den Transistor zu bilden. Die dritte Metallstufe 23 wird anschließend mittels Galvanisierung über der zweiten Metallisierungsschicht 21 abgeschieden. In dieser ersten Ausführungsform sind die Metallisierungsschichten der zweiten und dritten Stufe physikalisch und elektrisch verbunden gezeigt. In anderen Gebieten ist jedoch eine Schutzabdeckung über der zweiten Metallisierungsschicht plaziert, wobei diese Schutzabdeckung gemustert und geätzt wird, so daß die dritte Metallisierungsschicht von den anderen Stufen elektrisch isoliert ist. Es können Durchgangslöcher verwendet werden, um die dritte Metallstufe mit der zweiten Stufe zu verbinden, um die Spannungsabfalleffekte der Metallisierungsstruktur der ersten zwei Stufen zu reduzieren.
  • Die Fig. 2 bis 4 zeigen im Querschnitt die Prozeßschritte, die verwendet werden zur Herstellung des Transistors der Fig. 1. Die Source- und Drain-Gebiete werden ausgebildet unter Verwendung der Schritte, die in den obigen Patenten beschrieben worden sind. In Fig. 2 ist das P-Typ-Substrat gezeigt, nachdem eine P-Typ-Epitaxialschicht 3 darauf ausgebildet worden ist. Die Epitaxialschicht 3 kann ausgebildet werden unter Verwendung wohlbekannter Gasphasen-Abscheidungstechniken, der Molekularstrahlepitaxie oder der Ionenimplantation. Da in dieser Anwendung die Epitaxial- und Substratschichten vom P-Typ sind, wird Bor als Dotierungsmittel während der Ausbildung der Schicht 3 verwendet. Das Gate- Oxid 13 und die Polysilicium-Gates 15 werden ausgebildet. Die Source- und Drain-Kontaktgebiete 9 werden zusammen mit den Körperkontaktgebieten 11 ausgebildet, um die Diffusionswanne 5 für die Source und das Resurf-Gebiet 7 für die Drain zu kontaktieren. Das Gate-Isolationsoxid 14 ist ein dünnes Oxid, das abgeschieden und anschließend gemustert und geätzt wird, um die Drain- und Source-Gebiete 9 und die Rück-Gate-Diffusionsgebiete 11 freizulassen, um mit der ersten Metallisierungsschicht elektrischen Kontakt aufzunehmen. Die erste Metallschicht 17 wird abgeschieden, um die Source- und Drain-Diffusionen 9 und die Rück-Gate-Diffusionen 11 zu kontaktieren. Die erste Metallschicht 17 kann hergestellt werden unter Verwendung wohlbekannter Metallisierungssysteme, wie z. B. Aluminium, oder eines Barrieremetalls und Aluminium, und wird ausgebildet unter Verwendung von LPCVD-Techniken. Die erste Metallisierungsschicht 17 besitzt eine Dicke im Bereich von etwa 1 um. Anschließend wird die zweite Metallisierungsschicht 21 ausgebildet. Diese Schicht verbindet selektiv das erste Metall, welches entweder mit den Source- oder den Drain-Diffusionsgebieten in Kontakt ist. Ein Isolationsoxid 19 wird über dem gesamten Substrat ausgebildet. Dieses Oxid wird anschließend gemustert, um die Gebiete der ersten Metallschicht 17 freizulegen, die mit der zweiten Metallschicht zu verbinden sind. Die zweite Metallschicht 21 wird anschließend abgeschieden und über dem Substrat gemustert, wodurch Spalten von Source- oder Drain-Streifengebieten gebildet werden, die mittels der Durchgangslöcher im Oxid 19 verbunden werden. Die zweite Metallschicht 21 wird über dem Oxid 19 ausgebildet und füllt die Durchgangslöcher auf, um das zweite Metall 21 mit dem ersten Metall 17 zu verbinden, wobei die zweite Metallschicht unter Verwendung der gleichen Technik ausgebildet wird wie diejenige, die für die erste Metallschicht verwendet wird, und aus einem herkömmlichen Material besteht, wie z. B. Aluminium, mit einer maximalen Dicke im Bereich von 3-4 um. Dieses Maximum wird bestimmt durch die Fähigkeit der herkömmlichen Verarbeitungstechniken.
  • Fig. 3 zeigt die ersten Schritte, die bei der Herstellung der Kupferschicht der dritten Stufe der bevorzugten Ausführungsform verwendet werden. Nachdem die zweite Metallschicht gemustert worden ist, wird eine Schutzschicht auf dem Wafer in Form einer abgeschiedenen Nitrid-Schicht aufgetragen, wie sie gewöhnlich bei der Halbleiterverarbeitung verwendet wird. Der nächste Schritt ist ein Musterungsschritt, der die Gebiete des Metalles 2 in den Bond-Anschlußflächenstellen freilegt. Ferner wird ein Durchgangslochmuster aufgetragen, das Durchgangslöcher einrichtet, um einen Kontakt zwischen der Metallisierungsschicht der dritten Stufe, die noch nicht ausgebildet ist, und der Metall-2-Schicht 21 herzustellen. Eine Barriereschicht 20 aus Ti-W wird über dem gesamten Substrat abgeschieden, was die zweite Metallschicht 21 und die darunterliegenden Schichten schützt. Diese Schicht ist typischerweise 1000 Ångstöm dick. Eine Keimschicht 22 für eine Metallplattierungsoperation wird anschließend auf der Barriereschicht abgeschieden. Diese Keimschicht ist aus dem gleichen Materialtyp wie die endgültige Metallschicht der dritten Stufe, und ist in einer bevorzugten Ausführungsform aus Kupfer oder aus einer Kupferlegierung. Diese Schicht muß ausreichend dick sein, um eine Plattierungsoperation zu unterstützten, und ist typischerweise 2000 Ångstöm dick. Andere nützliche alternative Materialien für die dritte Schicht umfassen andere höher leitende Materialien, wie z. B. Gold, jedoch ist Kupfer ein besserer Leiter, und wird daher gegenüber Gold bevorzugt, und ist ferner ein kostengünstiges Material.
  • Fig. 4 zeigt die vollständige Struktur und ist eine Wiederholung der Fig. 1. Um die Vorrichtung zu vervollständigen, wird eine dicke Schicht aus Kupfer über der Keimschicht 22 plattiert unter Verwendung einer Galvanisierungstechnik oder einer stromlosen Technik. Die dicke Schicht aus Kupfer 23 wird gemustert unter Verwendung einer negativen Photoresistmaske, d. h. es wird eine dicke Schicht eines Photoresists gemustert und geätzt, so daß der Photoresist nur dort zurück bleibt, wo die dicke Metall-3-Schicht nicht erwünscht ist, woraufhin das Kupfer plattiert wird unter Verwendung einer Galvanisierungstechnik auf der Keimschicht, und wobei der resultierende Kupferbus bis zu der Höhe des dicken Photoresists oder weniger plattiert wird, falls erwünscht. Typischerweise wird die Kupferschicht bis zu einer Dicke von 15-35 um plattiert. Um Probleme an der Oberseite der plattierten Struktur zu verhindern, muß die Photoresistschicht dicker sein als die endgültige Kupferschicht. Dickere Kupferstrukturen können für einen noch geringeren spezifischen Widerstand plattiert werden. Der Photoresist und die Keimschicht unter dem Photoresist werden anschließend von den Gebieten, wo kein Kupfer plattiert worden ist, unter Verwendung herkömmlicher Verarbeitungstechniken entfernt. Die Barriereschicht aus Ti-W schützt die Bond-Anschlußflächengebiete, wo die dritte Metallstufe nicht erwünscht ist, vor dem Wegätzen, während die Kupferkeimschicht entfernt wird. Die Ti-W-Schicht wird anschließend unter Verwendung eines selektiven Ätzvorgangs entfernt. Schließlich wird ein Plattierungsschritt mit einem Schutzmaterial auf der Kupfer-Metallschicht 23 der dritten Stufe durchgeführt unter Verwendung eines Galvanisierungsprozesses oder eines stromlosen Plattierungsprozesses. In einer bevorzugten Ausführungsform ist dieses Material Nickel, jedoch können auch andere ähnliche Materialien verwendet werden, wie z. B. Palladium. Dieser Schritt ist optional, jedoch wird er dann, wenn er verwendet wird, durchgeführt, um Korrosionsprodukte und unerwünschte Reaktionen mit der Kupfer-Metallschicht der dritten Stufe und der Kupfer-Aluminium-Grenzfläche zwischen der dritten Kupfer-Metallschicht 23 und der zweiten Metallschicht 21 zu verhindern. Außerdem bildet das Nickel ein akzeptables Medium für das Aluminium-Bonding, falls erwünscht. Typischerweise erstreckt sich die Metallschicht der dritten Stufe nicht bis zu den Bond-Anschlußflächen, jedoch kann sie sich in bestimmten alternativen Ausführungsformen bis zu den Bond-Anschlußflächen erstrecken. Falls verwendet, wird die Nickelbeschichtung bis zu einer Dicke von etwa 1 um unter Verwendung herkömmlicher Techniken plattiert. Die Nickelbeschichtung bedeckt die Oberseite und kann in Abhängigkeit vom Prozeß die Seiten des Kupferleiters abdecken, oder nicht.
  • Die Kupfer-Metallschicht 23 der dritten Stufe der Fig. 1 und 4 ist in physikalischem Kontakt mit der zweiten Schicht und wenigstens teilweise diese überlagernd gezeigt. Das heißt, die Kupfer-Metallschicht der dritten Stufe ist überall dort ausgebildet, wo die zweite Metallstufe ausgebildet ist, und ist mit dieser in physikalischem Kontakt. Bei Bedarf kann alternativ die Schutzbeschichtung über der gesamten Metallschicht 21 der zweiten Stufe zwischen dem zweiten Metall und den Ti-W- und Kupfer-Keimschichten ausgebildet werden, wobei die dritte Metallstufe selektiv mit der zweiten Stufe periodisch verbunden sein kann unter Verwendung von Durchgangslöchern durch diese Schutzbeschichtung zur zweiten Metallschicht.
  • Fig. 5 zeigt eine Draufsicht eines Abschnitts eines Transistors, der unter Verwendung mehrerer LDMOS-Streifen hergestellt worden ist, wie im Querschnitt in den Fig. 1-4 gezeigt ist. Mehrere Drain-Diffusionsstreifen 25 sind alternierend mit mehreren Source-Diffusionen 27 gezeigt. Gate-Polysilicium-Gebiete 30 sind parallel und zwischen den Source- und Drain-Diffusionen laufend gezeigt. Ein Gate- Verbindungsbus 29 verbindet wie gezeigt die Gate-Polysilicium-Gebiete 30 miteinander, um das Gate für einen einzigen LDMOS-Transistor auszubilden. Die Source-Anschlußfläche 31 ist an einem Ende der Spalte von Diffusions-Streifen gezeigt. Die Drain-Anschlußfläche 33 ist am anderen Ende der Spalte der Diffusionsstreifen gezeigt.
  • Die Metallschicht der zweiten Stufe wird verwendet, um die Source- und Drain-Busleiter 34 und 35 auszubilden. Wenn ein Source-Bus gewünscht ist, wird der Metallschicht-Source-Bus 34 der zweiten Stufe durch selektive Durchgangslöcher, die in der Figur nicht gezeigt sind, mit den ersten Metallstreifen verbunden, die mit den Source-Gebieten 27 in Kontakt sind. In ähnlicher Weise wird der Drain-Bus ausgebildet durch selektives Verbinden der Drain-Gebiete 25, indem der Metallschicht-Drain-Bus 35 der zweiten Stufe senkrecht zu den Metallstreifen der ersten Stufe verläuft, und durch selektives Verbinden des Metallbusses 35 der zweiten Stufe mit dem ersten Metall-Drain-Streifen 25 unter Verwendung der Durchgangslöcher, die in der Figur nicht gezeigt sind. Schließlich werden die dritten Metall-Kurzschluß-Busgebiete 39 und 41 über den Metall-Source- und Drain-Busgebieten der zweiten Stufe abgeschieden, wobei das Metallgebiet 39 der dritten Stufe den Source-Bus 34 überlagert und über Durchgangslöcher 36 physikalische mit diesem in Kontakt ist, und das Metallgebiet 41 der dritten Stufe den Drain-Bus 35 überlagert und über Durchgangslöcher 36 physikalisch mit diesem in Kontakt ist. Es ist zu beachten, daß in der bevorzugten Ausführungsform die dritte Metallstufe aus dickem Kupfer verwendet wird, um die Metallbusse der zweiten Stufe miteinander kurzzuschließen, und nicht über die Bond-Anschlußflächen verwendet wird. Dies erlaubt die Verwendung herkömmlicher Bond- Techniken, während weiterhin der Gesamtwiderstand der Vorrichtung deutlich gesenkt wird.
  • Im Betrieb ist die Verteilung des Stroms durch die Metallschichten der ersten und zweiten Stufe des LDMOS-Transistors, der gebildet wird durch Verbinden der streifenförmigen Diffusionsgebiete in Fig. 5, kritisch beeinflußt durch die Anzahl der Kontakte und der verwendeten Durchgangslöcher und deren Beabstandung. Eine Technik zum Optimieren der Kontakt- und Durchgangslochanordnungen der Metallschichten der ersten und zweiten Stufe wurde offenbart in der gleichzeitig anhängigen Patentanmeldung mit dem Titel "A Method for Current Ballasting und Busing Over Active Device Area Using a Multi-Level Conductor Process", US-Patent Nr. 5801091, eingereicht am 13.3.92, TI-Nr. TI-16545, übertragen an Texas Instruments Incorporated. Die Technik von TI-16545 kann mit der hier verwendeten Technik der dicken Metallverbindung der dritten Stufe verwendet werden, obwohl andere Verfahren der Verbindung der ersten und zweiten Schichten ebenfalls mit der dicken dritten Metallstufe der hier beschriebenen bevorzugten Ausführungsform kompatibel sind. Die dicken Kurzschlußbus- Gebiete der dritten Stufe der Fig. 5 reduzieren deutlich den Widerstand Rdson des Transistors und tragen ferner zu einem gleichmäßigen Betrieb der Vorrichtung bei und können den Spannungsabfall über den Bussen der Vorrichtung reduzieren.
  • Im Betrieb empfängt der LDMOS-Transistor der Fig. 1-4 Strom von der zweiten Metallstufe, welche mit den Bond-Drähten der Vorrichtung an den Bond- Anschlußflächen verbunden ist. Der ankommende Strom sieht eine Struktur mit sehr geringem Widerstand, da der Kupfermetall-Kurzschlußbus der dritten Stufe ein hervorragender Leiter ist und eine signifikante Dicke aufweist. Der Strom wird anschließend durch die Vorrichtung geführt und fließt in die zweite Metallstufe und in die Streifen der ersten Metallstufe, wo er in die Source-Diffusionsgebiete fließt. Unter der Annahme, daß die Gate-Leiter eingeschaltet sind, d. h. die Gate-Anschlüsse weisen ein positives Potential auf, das größer ist als die Schwellenspannungen, fließt der Strom aus den Source-Gebieten durch die Gate-Gebiete in die Drain-Diffusionsgebiete. Der Strom sieht wiederum eine Struktur mit geringem Widerstand, wenn er die Drain-Gebiete verläßt, da der Kupfermetall- Kurzschlußbus der dritten Stufe ein signifikanter Teil des Pfades von den Drain- Gebieten zur zweiten Metallanschlußfläche und anschließend zum Bond-Draht für die Drain ist.
  • Eine alternative Ausführungsform zur Anordnung der Fig. 5 ist in Fig. 6 gezeigt. Es sind wiederum Source-Diffusionsgebiete 54 in Zeilen ausgebildet, die sich mit den Drain-Diffusionsgebieten 52 abwechseln. Eine Metallschicht der ersten Stufe ist über den Source- und Drain-Diffusionsgebieten ausgebildet und mit diesen verbunden, um Source- und Drain-Streifen der ersten Metallstufe zu bilden. Die Metallbusse der zweiten Stufe laufen senkrecht zu und über den Streifen der ersten Stufe, so daß ein Source-Bus 53 und ein Drain-Bus 55 jeweils über das Source- oder Drain-Streifengebiet laufen und diesen jeweils teilweise überdecken. Die Source- und Drain-Gebiete 54 und 52 sind wiederum selektiv mit den Source- und Drain-Bussen 53 und 55 der zweiten Stufe unter Verwendung von Durchgangslöchern 58 und 56 von Metall 1 zu Metall 2 verbunden. Es sind mehrere dieser Source- und Drain-Busse 53 und 55 vorhanden, die sich abwechseln und Spalten über der Vorrichtung bilden. Jede Spalte besitzt ferner einen zugehörigen Polysilicium-Gate-Bus 51, der längs der Source- und Drain-Busse verläuft und mit den Polysilicium-Gates zwischen den Drain- und Source-Streifen verbunden ist, die teilweise die Source-Diffusionsgebiete überlappen, sind jedoch der Klarheit halber in Fig. 6 nicht gezeigt. Die Metallkurzschlußbusse 59 und 57 der dritten Stufe werden wie vorher über den Metallbussen der zweiten Stufe abgeschieden, wobei jedoch nun die dritte Metallstufe senkrecht zu den Metallbussen der zweiten Stufe verläuft und daher parallel zu den Diffusionszeilen und den ersten Metallstreifen. Diese Metallbusse der dritten Stufe sind selektiv abwärts mit den Spalten der zweiten Metallstufe verbunden, um große Source- oder Drain- Kurzschlußbusse zu bilden. Der Metallbus 59 der dritten Stufe ist über Durchgangslöcher 63 mit den Source-Spalten 53 verbunden. Dieser Bus ist über der Spalte an der linken Seite der Fig. 6 weggeschnitten gezeigt, so daß die Source- und Drain-Diffusionsgebiete und die Metalldurchgangslöcher 58 und 56 vor der zweiten Stufe zur ersten Stufe gezeigt werden können, wobei jedoch 59 ein kontinuierlicher Bus ist, der über alle Spalten läuft. In ähnlicher Weise ist der Bus 57 der dritten Stufe mit den Drain-Spalten der zweiten Metallschicht 55 über Durchgangslöcher 61 verbunden. Diese Struktur wird verwendet für die Ausbildung sehr großer Vorrichtungen mit vielen Hunderten von streifenförmigen Gebieten, die miteinander verbunden sind. Bei der Ausbildung dieser Vorrichtungen ist es wichtig, daß die dritte Metallstufe von der zweiten Stufe isoliert ist, üblicherweise mittels einer Schutzabdeckungsschicht, und daß die dritte Metallstufe senkrecht zur zweiten Metallstufe verläuft und vorzugsweise parallel zu den Metallstreifen der ersten Stufe. Wenn zusätzliche Stufen verwendet werden, sollte jede alternierende Stufe senkrecht zu den Stufen unmittelbar darüber und unmittelbar darunter verlaufen.
  • Andere Ausführungsformen, in denen Kupfer verwendet wird, um den Widerstand der gesamten Verbindungsstruktur oder eines Teils derselben für eine laterale Vorrichtung zu senken, werden ebenfalls betrachtet. Die dicken Metallkurzschlußbusse der dritten Stufe können direkt auf der herkömmlichen zweiten Metallstufe liegen und in elektrischem und physikalischem Kontakt mit derselben sein, wobei alternativ das Kupfer durch eine Schutzabdeckung oder Oxidschichten isoliert sein kann und mit der herkömmlichen zweiten Metallstufe verbunden sein kann mittels selektivem Schneiden von Durchgangslöchern durch die Isolationsschicht und Ausbilden von Durchgangslöchern zur Metallschicht der zweiten Stufe, wie in den Fig. 5 und 6 gezeigt ist.
  • Die Bedeutung des Drei-Stufen-Metallverbindungssystems der bevorzugten Ausführungsform kann besser verstanden werden bei Betrachtung der Tatsache, wie die Strom-Spannungsabfalleffekte in lateralen Transistoren des Standes der Technik und in lateralen Transistoren, die die bevorzugte Ausführungsform der Erfindung nutzen, auftreten. Die Metallverbindungen, die in einer Leistungsvorrichtung verwendet werden, die unter Verwendung mehrerer miteinander verbundener Diffusionsgebiete hergestellt worden ist, trägt eine signifikante Größe zum Widerstand der Vorrichtung, zum Strom-Spannungsabfall und zu Änderungen des gleichmäßigen Betriebes der Vorrichtung bei. Die Metallverbindungen erhöhen ferner nachteilig den kritischen Leistungsparameter Rdson. Die Verwendung von Schaltungsmodellierungstechniken hat gezeigt, daß für einen LDMOS-Transistor mit einem herkömmlichen Zwei-Stufen-Metallisierungsverbindungsschema die Metallisierung mit etwa 63% zum Gesamt-Einschaltwiderstand der Vorrichtung beiträgt für Vorrichtungen von weniger als 100 Milliohm an Widerstand. Im Gegensatz hierzu wurde berechnet, daß ein Modell eines Transistors, der die bevorzugte Ausführungsform der hier offenbarten und in Fig. 5 dargestellten Erfindung nutzt, den Metallbeitrag zum Vorrichtungswiderstand Rdson auf 15% des Gesamtwiderstands Rdson senkt. Weitere Verbesserungen ergeben sich in der Gleichmäßigkeit des Betriebs des Transistors. Die kritische Spannung Vds sollte entlang jedes Streifens gleichmäßig sein, was die Probleme beseitigt, die durch ein ungleichmäßiges Schalten bei Vorrichtungen des Standes der Technik hervorgerufen werden.
  • Die Fig. 7 bis 10 zeigen die Vorteile der Erfindung, unter Verwendung von Modellierungsergebnissen für eine beispielhafte LDMOS-Transistorstruktur. Der LDMOS-Transistor, der hier betrachtet wird, umfaßt 200 streifenförmige Diffusionsgebiete, ähnlich denjenigen, die in Fig. 5 gezeigt sind. Die Anschlußflächen sind an den Enden der Spalten der streifenförmigen Diffusionsgebiete angeordnet. Die Streifen sind 400 um lang. Fig. 7 zeigt die Spannungspotentialänderungen, die längs der zweiten Metallbusstrecken vorausgesagt werden unter Verwendung eines herkömmlichen Zwei-Stufen-Metallsystems mit 3 um-Aluminium, das als Metallschicht der zweiten Stufe verwendet wird, um die 200 streifenförmigen Diffusionsgebiete miteinander zu verbinden.
  • In Fig. 7 ist die Spannungsdifferenz normiert auf 1,0 gezeigt. In ähnlicher Weise ist der Abstand längs der zweiten Metallbusstrecke auf 1,0 normiert. Im Idealfall wäre die Drain-Spannung Vd an allen Punkten längs des Busses gleich 1,0. Die Source-Spannung Vs wäre 0,0, wobei Vds im Idealfall ebenfalls gleich 1,0 wäre. Fig. 7 zeigt die Ergebnisse der Modellierungssimulation unter der Annahme eines typischen spezifischen Silicium-Widerstandes Rsp von 0,82 mΩ·2 cm². Die mittels der rechtwinkligen Punkte markierte Kurve zeigt das Potential Vs an der Source entlang der Strecke des Busses. Der Anstieg der Source-Spannung entlang der Strecke des Busses entsteht durch den Strom-Spannungsabfall, der auftritt, wenn der Strom den Metallbus entlang zum kontaktierten Ort fließt. Die mit dreieckigen Punkten skizzierte Kurve zeigt die Drain-Spannung Vd längs der Busstrecke. Das Drain-Gebiet weist das gleiche Spannungsabfallphänomen auf wie das Source-Gebiet, statt jedoch über 0 anzusteigen, führt der Spannungsabfall im Drain-Gebiet zu einem Spannungsabfall von Vd unter das angelegte Potential aufgrund des Stromflusses im Bus. Die Kurve in Fig. 7, die mit Kreisen markiert ist, zeigt die Drain-Source-Differentialspannung Vds längs des Busses. Im Idealfall wäre Vds gleich der Differenz zwischen den angelegten Potentialen an den Kontaktpunkten, d. h. 1,0, entlang der Strecke des Busses. Fig. 7 zeigt das Ergebnis des Spannungsabfalls in einem Zwei-Stufen-Verbindungssystem an Vds. Die Spannung Vds beginnt an einem Ende des Busses viel tiefer als gewünscht ist, wobei sie in der Mitte des Busses noch weiter abfällt. Das Ergebnis ist eine Vorrichtung mit viel schlechterer Leistungsfähigkeit als gewünscht oder erwartet.
  • Fig. 7 zeigt, daß in einer großen LDMOS-Vorrichtung, die aus mehreren streifenförmigen Geometrien konstruiert ist, die miteinander verbunden sind, ein großer Spannungsabfalleffekt längs der Busstrecke auftritt. Ein großer Verlust an Leistungsfähigkeit entsteht durch den Metallwiderstand, der durch das Metallverbindungsschema hinzugefügt wird, sowie aus der gesenkten Ansteuerspannung Vds, die aus dem Spannungsabfall-Anstieg der Source-Spannung längs der Busstrecke resultiert.
  • Fig. 8 zeigt im Gegensatz hierzu den Spannungsabfalleffekt, der durch das gleiche elektrische Modell vorhergesagt wird, wenn nur ein einzelner Diffusionsstreifen mit 400 um Länge mit dem Kurzschlußbus verbunden ist. Diese Struktur kann nur für einen kleinen Transistor verwendet werden. Es werden wiederum nur die ersten und zweiten Metallisierungsschichten des herkömmlichen Materials und der herkömmlichen Dicken verwendet. Die dreieckige Kurve zeigt in Fig. 8 den Spannungsabfall, der längs der Busstrecke gemessen wird. Es wird deutlich, daß kein signifikanter Spannungsabfall auftritt, wenn sich die Kurve für die Drain-Spannung dem Ideal nähert, d. h. die gesamte Strecke des Busses befindet sich das Drain-Gebiet auf dem Potential, das am Kontaktpunkt anliegt, welches hier normiert auf 1,0 gezeigt ist. Ferner ist die Source-Spannung Vs als die mit rechteckigen Datenpunkten gezeigte Kurve skizziert. Es tritt wiederum kein Spannungsabfall auf, wobei die Source-Spannung ebenfalls eine flache, nahezu ideale Form beibehält und über ihre gesamte Strecke auf dem Pegel 0 verharrt. Da sowohl die Drain- als auch die Source-Spannungen keinen Spannungsabfall aufweisen, kann erwartet werden, daß die Differentialspannung Vds ebenfalls ideal bleibt und auf dem Pegel 1,0 verharrt, wie durch die Kurve gezeigt ist, die unter Verwendung kreisförmiger Datenpunkte in Fig. 8 skizziert ist. Bei Vergleich der Fig. 7 und 8 wird deutlich, daß dann, wenn große Strukturen entworfen werden unter Verwendung herkömmlicher Zwei-Stufen-Metallverbindungsstrukturen des Standes der Technik, signifikante nachteilige Effekte auftreten aufgrund des Spannungsabfalls und des Widerstands dieser Strukturen. Für kleine Strukturen, die einen einzelnen Streifen verwenden, treten keine Spannungsabfalleffekte auf. Die Verbindungsstruktur des Standes der Technik verursacht daher einen Spannungsabfall, einen höheren Widerstand und einen signifikanten Verlust an Leistungsfähigkeit für die größeren Vorrichtungen.
  • Fig. 9 zeigt das Ergebnis und die Vorteile die erhalten werden bei Verwendung der Erfindung in einer bevorzugten Ausführungsform. Es wird das Drei-Stufen-Metallsystem der in den Fig. 1-6 gezeigten bevorzugten Ausführungsform verwendet. Es werden 200 Diffusionsstreifen mit jeweils 400 um Länge ausgebildet, wobei über den herkömmlichen Metallschichten der ersten und zweiten Stufen eine dritte Stufe aus 25 um dickem Kupfer verwendet wird, um die Source- und Drain-Gebiete zu verbinden. Die Drain-Spannung ist wiederum als eine Kurve unter Verwendung von dreieckigen Datenpunkten skizziert, die auf 1,0 normiert ist. Am Kontaktpunkt beträgt die Spannung 1,0, wobei bei der Einsammlung der Daten entlang des Busses von der rechten Kante des Graphen nach links ein gewisser Spannungsabfall auftritt. Im Gegensatz zur Fig. 8 ist das Niveau des Spannungsabfalls jedoch deutlich reduziert und ist an dem vom Drain- Potentialkontaktpunkt am weitesten entfernten Punkt auf etwas mehr als 100 Millivolt reduziert. In ähnlicher Weise zeigt die Kurve mit den Rechtecken das Source-Potential Vs längs der Strecke des Busses. Am Kontaktpunkt liegt die Source auf einem normierten Potential von 0 und steigt an, wenn die Daten längs der Strecke des Busses eingesammelt werden. Am entferntesten Punkt, der rechten Seite der Skizze, liegt jedoch die Source-Spannung nur 110 Millivolt über dem gewünschten Potential. Die Differentialspannung Vds wird nahe am idealen Wert gehalten, da der Spannungsabfall fehlt, wobei sie an ihrem niedrigsten Punkt in der Mitte des Busses etwa 180 Millivolt absinkt. Dies steht im Gegensatz zu der sehr niedrigen Vds, die unter Verwendung von Techniken des Standes der Technik erhalten wird, wie in Fig. 7 gezeigt ist.
  • Fig. 10 ist eine Tabelle, die die Signifikanz der Verwendung der bevorzugten Ausführungsform bei der Reduzierung des aktiven Einschaltwiderstands und der Spannungsabfalleffekte zeigt. In Fig. 10 zeigt die Spalte A die Ergebnisse, die bei Widerstandsmessungen für die Vorrichtung der Fig. 7 erhalten werden, wobei nur die ersten und zweiten Metallschichten verwendet werden und 200 Streifen mit jeweils 400 um Länge. Spalte B zeigt zum Vergleich die Ergebnisse eines einzigen 400 um-Streifens, die in Fig. 8 simulierte Vorrichtung, und zeigt die Größe des Widerstands, die beigetragen wird durch die Notwendigkeit, die Streifen mit Metall zu verbinden, um größere Vorrichtungen zu erhalten. Die Spalte C in der Tabelle der Fig. 10 zeigt die Vorteile der bevorzugten Ausführungsform. Hierbei ist die dritte Stufe aus dickem Kupfer zum herkömmlichen Metallisierungsschema hinzugefügt, was dem für die Vorrichtung mit 200 Streifen erhaltenen Widerstand deutlich reduziert.
  • Es kann auch eine physikalische Analyse durchgeführt werden, die eine Vorstellung von der erwarteten Leistungsfähigkeit der streifenförmigen Vorstellung liefert. Der spezifische Silicium-Einschaltwiderstand Rsp beträgt 0,82 mΩ·cm². Der erwartete Einschaltwiderstand sollte daher der spezifische Einschaltwiderstand für die Vorrichtung der aktiven Fläche AA sein, oder
  • Rsp/AA
  • Das in Spalte A der Fig. 10 dargestellte elektrische Modell zeigt, daß für eine LDMOS-Vorrichtung mit 200 Streifen unter Verwendung herkömmlicher Metalltechniken zum Verbinden der Vorrichtungen die Äquivalenzschaltung, die unter Verwendung des Modells erhalten wird, zeigt, daß aufgrund der Effekte des Spannungsabfalls der wirkliche Widerstand Ron in der aktiven Fläche gleich Racter = 0,2626 Ω ist, was das Vierfache des erwarteten Einschaltwiderstandes ist. Ferner zeigt das Modell, das 75,6% dieses Widerstandes durch das Metall für die Verbindung dieser Struktur entstehen. Der Spannungsabfalleffekt bewirkt somit, daß der wirkliche Widerstand in der aktiven Fläche etwa das Vierfache des erwarteten Einschaltwiderstandes beträgt.
  • Fig. 10 zeigt in Spalte B ferner, daß für eine einzelne Streifenvorrichtung, die keine Metallverbindung benötigt, kein Spannungsabfalleffekt auftritt. Die Profile für Vd, Vs und Vds der Fig. 8 stellen einen Idealfall für eine kleine Vorrichtung dar, was sich in dem Ron widerspiegelt, der in Spalte B der Fig. 10 erhalten wird.
  • Die Verwendung der Erfindung in der streifenförmigen Vorrichtung ermöglicht, sich dem Idealfall für die LDMOS-Vorrichtung mit 200 Streifen zu nähern. Die dritte Spalte, Spalte C der Tabelle der Fig. 10, zeigt den Vorteil der Verwendung der Erfindung. Fig. 10 zeigt in Spalte C, daß die Verwendung des Kupfermetallkurzschlußbusses der dritten Stufe, der mit der zweiten Metallstufe verbunden ist, einen realen Widerstand von 0,0771 Ω ergibt, was sehr viel näher am Idealfall der Spalte B liegt, und daß der Beitrag der Metallverbindung zum Widerstand Ron nun lediglich 16,9% beträgt.
  • Die Fig. 11 bis 14 zeigen in einer Serie von Draufsichten das Metallisierungsverbindungsmuster vom zweiten Metall durch das dritte Metall für eine 7-Transistor-Schaltung unter Verwendung der bevorzugten Ausführungsform, die oben in den Fig. 1 bis 5 gezeigt ist. Die obenbeschriebene bevorzugte Ausführungsform zeigt einen Transistor, der mit der dritten Metallstufe hergestellt ist, die große Busgebiete überlagert, jedoch nicht die Bond-Anschlußflächengebiete. Die Verwendung der herkömmlichen zweiten Metallstufe zum Ausbilden der Bond-Anschlußgebiete ist vorteilhaft, da herkömmliche Bond-Systeme einen ausreichend geringen Widerstand aufweisen und kostengünstiger sind als das Bonding an der dicken dritten Metallstufe, das eine zusätzliche Nickel-Plattierung der dritten Metallstufe erfordert. Der geringere Widerstand ist jedoch immer noch in den großen Busverbindungsgebieten der Vorrichtung erforderlich, um gegen die obenbeschriebenen Spannungsabfallprobleme vorzugehen. Durch Verwendung der Kupferbusbahnen außerhalb der Bond-Anschlußflächen kann eine Vorrichtung mit einem gewünschten Widerstand Rdson in der Fläche zwei- bis dreimal kleiner gemacht werden, als es erforderlich wäre unter Verwendung der herkömmlichen Zwei-Stufen-Metallisierungsstrukturen des Standes der Technik. Der kleinere Flächenbedarf erlaubt die Herstellung mehrerer Vorrichtungen auf einem einzelnen IC.
  • Die Fig. 11-14 zeigen in Draufsichten das Metallisierungsmuster für einen beispielhaften 7-Transistor-IC unter Verwendung lateraler DMOS-Vorrichtungen. Die Vorteile der Erfindung ermöglichen die Herstellung dieses IC, indem ermöglicht wird, daß ein einzelner LDMOS-Leistungstransistor mit einer gewünschten Leistungscharakteristik auf einer Siliciumfläche hergestellt wird, die klein genug ist, so daß mehrere solcher Vorrichtungen auf einem einzelnen IC hergestellt werden können. Ohne die dritte Stufe des dicken Kupfers, die die Diffusionsgebiete der Vorrichtungen miteinander verbindet und somit die für jede Vorrichtung erforderliche Fläche verringert, wäre dieses Integrationsniveau nicht möglich.
  • Fig. 14 zeigt das Metallisierungsmuster für die zweite Metallstufe für eine integrierte 7-Transistor-Schaltung. Die Source-Gebiete der jeweiligen sieben Transistoren 71, 81, 91, 101, 111, 121 und 131 sind miteinander verbunden unter Verwendung eines gemeinsamen Source-Busses 141. Die Gate-Verbindungen sind an den Gate-Anschlußflächen 73, 83, 93, 103, 113, 123 und 133 ausgeführt, jeweils eine für jeden der sieben Transistoren. Die Drain-Verbindungen sind an den Drain-Anschlußflächen 72, 82, 92, 102, 112, 122 und 132 ausgeführt, jeweils eine für jeden der sieben Transistoren.
  • Jeder Transistor 71, 81, 91, 101, 111, 121 und 131 wird hergestellt unter Verwendung des streifenförmigen Source- und Drain-Diffusionsschemas der Fig. 8. Die zweite Metallstufe wird verwendet, um die erste Metallstufe zu verbinden, welche hier der Klarheit halber nicht gezeigt ist. Die erste Metallstufe bildet Zeilen von Streifen, die sich unterhalb des zweiten Metalls befinden und daher nicht sichtbar sind. Die Metallstreifen der ersten Stufe verlaufen senkrecht zu den Metallspalten der zweiten Stufe. Die zweite Metallstufe bildet Spalten von alternierenden Source- und Drain-Bussen, einen Source-Bus und einen Drain-Bus für jeden der Transistoren. Zum Beispiel besitzt der Transistor 71 den Source-Bus 75 und den Drain-Bus 74. Wie in Fig. 5 gezeigt, bedecken der Source-Bus und der Drain-Bus jeweils einen Teil der jeweiligen streifenförmigen Gebiete des Transistors. Unter Verwendung von Durchgangslöchern, die in Fig. 11 ebenfalls nicht gezeigt sind, verbindet der Source-Bus selektiv die Source-Diffusionsgebiete miteinander durch Verbinden der streifenförmigen ersten Metallschichtgebiete, die die Source-Diffusionsgebiete abdecken. In ähnlicher Weise verbindet der Drain- Bus selektiv die Drain-Diffusionsgebiete miteinander. Jedes Source/Drain-Paar von Spalten in Fig. 11 bildet daher einen einzelnen LDMOS-Transistor. Der Transistor 81 besitzt eine Source-Spalte 84 und eine Drain-Spalte 85. Der Transistor 91 besitzt eine Source-Spalte 94 und eine Drain-Spalte 95. Der Transistor 101 besitzt eine Source-Spalte 104 und eine Drain-Spalte 105. Die Transistoren 111, 121 und 131 sind in ähnlicher Weise konstruiert. Die Drain-Spalte für jeden der Transistoren ist mit der Drain-Anschlußfläche verbunden. Die Source-Spalten sind alle mit dem gemeinsamen Source-Bus 141 und mit den Source-Anschlußflächen 143 verbunden. Ein Gate-Polysilicium verläuft parallel zu den Source- und Drain-Spalten, wobei den jeweiligen Transistoren eine Gate-Polysilicium-Spalte zugeordnet ist und zwischen diesen verläuft. Die Gate-Polysilicium-Spalten sind mit den entsprechenden Gate-Anschlußflächen verbunden.
  • Fig. 12 zeigt die Maske, die verwendet wird zum Ausbilden der Durchgangslöcher zwischen der zweiten Metallstufe, wie in Fig. 11 gezeigt, und der noch nicht gezeigten dritten Stufe des dicken Metalls. Das in Fig. 12 gezeigte Durchgangslochmuster zeigt, wo die Schutzabdeckung, die die zweite Metallstufe abdeckt, geöffnet wird und mit der dritten Metallstufe abgedeckt wird, um den endgültigen verbundenen IC zu bilden. Die Bond-Anschlußflächen sind ebenfalls mit Durchgangslöchern in der Schutzabdeckung gezeigt, jedoch werden diese Flächen gebondet, um herkömmliche Kugel-Bond-Techniken zu verwenden, so daß auf diesen Flächen kein Metall-3-Kupfer plattiert wird. In Fig. 12 sind Durchgangslöcher gezeigt, die über jeder Gate-Bond-Anschlußfläche 73, 83, 93, 103, 113, 123 und 133, jeder Drain-Bond-Anschlußfläche 72, 82, 92, 102, 112, 122 und 132 und über den Source-Anschlußflächen 143 ausgebildet sind. Ferner sind Durchgangslöcher über dem gemeinsamen Source-Bus 141, über den Source-Spalten 75, 84, 94, 104, 114, 124 und 135 und über den Drain-Spalten 74, 85, 95, 105, 115, 125 und 134 ausgebildet.
  • Fig. 13 zeigt die Maske, die verwendet wird zum Mustern der Flächen, um die Kupferplattierung für die dritte Metallstufe aufzunehmen. Der gemeinsame Source-Bus 141, die Source-Spalten, die Drain-Spalten und die Drain-Kontaktierungsflächen, jedoch nicht die Bond-Anschlußflächen, werden mit der dritten Metallstufe abgedeckt, welche mit der in Fig. 11 gezeigten zweiten Metallstufe über die Durchgangslöcher, wie in Fig. 12 gezeigt, in physikalischem und elektrischem Kontakt ist. Alle Gebiete der Fig. 13 sind identisch zu den Fig. 11 und 12 numeriert.
  • Fig. 14 zeigt die Komposition der Fig. 11, 12 und 13. Die Numerierung der Fig. 14 ist identisch zu derjenigen der Fig. 11, 12 und 13. Die Bond-Anschlußflächen sind so gezeigt, daß sie die zweite Metallstufe aufweisen, abgedeckt mit Durchgangslöchern in der Schutzabdeckung, die ein Loch für die Bond-Operationen in den Anschlußflächenbereichen selbst freiläßt, wobei kein drittes Metall auf den Bond-Anschlußflächen vorhanden ist. Der gemeinsame Source-Bus 141 zeigt eine dritte Metallfläche über demselben mit einem darunterliegenden Durchgangsloch, das diesem wie gezeigt mit einem verdeckten Metall-2-Source-Bus verbindet. Jede der Source-Spalten ist als ein Metall-3-Gebiet mit einem darunterliegenden Durchgangsloch gezeigt, das dieses mit einem Metall-2-Gebiet verbindet, welches darunter verdeckt ist, wobei alle Source-Spalten in den gemeinsamen Source-Bus laufen. In ähnlicher Weise ist jedes der Drain-Gebiete als eine Kontaktfläche und eine Spalte von Metall-3 gezeigt, wobei Durchgangslochgebiete darunterliegen, welche diese mit einer Metall-2-Drain-Spalte verbunden, die in der Figur nicht sichtbar ist. Ein Querschnitt der vollständigen Vorrichtung längs einer der Source-Spalten ist identisch mit demjenigen, der in Fig. 4 gezeigt ist.
  • Fig. 15 ist eine Skizze der Ergebnisse, die erhalten werden für den integrierten 7-Transistor-Schaltungsentwurf unter Verwendung realer Daten, und der das Zwei-Stufen-Metallverbindungsschema des Standes der Technik mit der Drei- Stufen-Metallstruktur der bevorzugten Ausführungsform, wie in den Fig. 11-14 gezeigt, vergleicht. Der gemessene wirkliche Widerstand Ron ist für jeden der sieben Transistoren T1-T7 skizziert, entsprechend den Transistoren 71, 81, 91, 101, 111, 121 und 131 in den Fig. 11-14. Die obere Kurve, die kleine Dreiecke als Datenpunkte verwendet, gehört zu einem 7-Transistor-IC, der die Zwei-Stufen- Metallisierungstechniken des Standes der Technik verwendet. Die untere Kurve, die Kreise als Datenpunkte verwendet, gehört zu dem 7-Transistor-IC der bevorzugten Ausführungsform, die eine 35 um dicke dritte Metallstufe als Kurzschlußbusse enthält, wie in den Fig. 11-14 gezeigt ist.
  • Der beabsichtigte Ron, der für den Teil auf der Grundlage seiner aktiven Fläche erwartet wird, beträgt etwa 350 Milliohm. Die wirklich gemessenen Ergebnisse unter Verwendung des herkömmlichen Zwei-Metallschichtverbindungsschemas des Standes der Technik führen zu einem gemessenen Ron in einem Bereich von etwa 480-570 Milliohm. Fig. 15 zeigt die Ergebnisse als Funktion des Abstands von den Anschlußflächen. Der individuelle Ron jedes Transistors ist gezeigt. Der ideale Ron-Verlauf wäre über die sieben Transistoren flach. In der Kurve des Standes der Technik wird deutlich, daß sich mit änderndem Transistorort der Rdson ändert, was einen signifikanten Spannungsabfalleffekt zeigt. Mit dem herkömmlichen Metallisierungsverbindungsschema steigt Ron an und die Varianz über den Teil entsteht durch den Strom-Spannungsabfall, welcher ebenfalls die Vgs des Transistors senkt und zu einer geringeren Ansteuerung und somit zu einer geringeren Bewertung des sicheren Betriebsbereiches führt.
  • Im Gegensatz hierzu zeigt die zweite Kurve, die in Fig. 15 skizziert ist, die gemessenen Ergebnisse, die erhalten werden, wenn die dicke Kupfermetallschicht der dritten Stufe hinzugefügt wird, die den Source-Bus und die Drain-Busse über den Spalten der zweiten Metallstufe überlagert. Diese dritte Schicht der dicken Metallstufe ergibt eine deutliche Reduktion des Gesamtwiderstandes der Metallisierungsstruktur, der von den Anschlußflächen aus gesehen wird, was zu einem geringeren Gesamt-Ron und zu einer verbesserten Leistungsfähigkeit führt. Dies ist durch die flachere Kurve für Ron für die bevorzugte Ausführungsform gezeigt, wie sie gemessen und in Fig. 15 skizziert ist. Da weniger Spannungsabfall und weniger Varianz von Transistor zu Transistor vorhanden ist, bleibt die Gate- Source-Spannung Vgs eher ideal und die Ansteuerung für den Transistor bleibt hoch, wobei eine höhere Bewertung des sicheren Betriebsbereiches für die gleiche Siliciumfläche erhalten wird aufgrund der Gleichmäßigkeit des Betriebs der Vorrichtung.
  • In Fig. 15 ist der Transistor T1 am weitesten von der Source-Anschlußfläche 143 entfernt, wobei im allgemeinen aufgrund des Source-Bus-Spannungsabfalls der Transistor, der am weitesten von den Source-Anschlußflächen entfernt ist, den höchsten aktiven Einschaltwiderstand Ron aufweist. Die Orte des Transistors T1 und der Source-Anschlußflächen 143 sind in den Fig. 11-14 am besten gezeigt.
  • Die in Fig. 15 gezeigte Skizze zeigt nicht nur, daß der für T1 erhaltene Ron unter Verwendung des herkömmlichen Zwei-Stufen-Metallisierungsschemas des Standes der Technik höher ist als der Ron, der erhalten wird unter Verwendung des dicken Drei-Stufen-Kupfermetallschemas der bevorzugten Ausführungsform, sondern auch, daß die Verteilung von Ron, die vom Transistor T7 bis zum Transistor T1 erhalten wird, im herkömmlichen Fall der zwei Metallstufen sehr schlecht ist, mit einer Varianz von 90 Milliohm. Im Gegensatz hierzu zeigt die Skizze für die Transistoren T1-T7 unter Verwendung der bevorzugten Ausführungsform, daß Ron für jeden der sieben Transistoren, die unter Verwendung der drei Metallstufen mit dem dicken Kupfer der dritten Stufe etwa 350 Milliohm beträgt, mit einer sehr flachen Verteilung. Dies führt zu einer integrierten Schaltung, die mehrere Leistungstransistoren mit gleichmäßigem Betrieb aufweist. Wenn der Benutzer die Transistoren verbindet, um eine Schaltung zu bilden, wie z. B. eine H-Brücke, arbeitet jede der Vorrichtungen gleichmäßig, was eine hervorragende Gesamtschaltungsleistung ergibt.
  • Die obenbeschriebenen beispielhaften LDMOS-Vorrichtungen bieten eine hervorragende Anwendung für die hier beschriebene Verwendung. Andere lateral ausgebildete Vorrichtungen sind ebenfalls kompatibel mit den Metallkurzschlußbussen der dritten Stufe der Erfindung. Zum Beispiel kann eine laterale Zener- Diode ausgebildet werden und als eine ESD-Schutzschaltung verwendet werden. Die Zener-Diode besitzt p- und n-Diffusionsgebiete, die in Diffusionswannen ausgebildet sind, wobei die p- und n-Diffusionsgebiete alternieren und Streifen von Anoden- und Katodenmaterial bilden. Diese streifenförmigen Gebiete werden anschließend jeweils mit dem ersten Metallmaterial abgedeckt und miteinander verbunden unter Verwendung eines Metallisierungsschemas ähnlich den obigen LDMOS-Transistoren. Die zweiten Metallbusse werden verwendet, um die Anoden- und Katodengebiete und die anderen Dioden miteinander zu verbinden.
  • Wie beim Fall des LDMOS-Transistors ist der Widerstand der für den ESD- Schutz verwendeten Dioden kritisch für die Vorrichtungsleistungsfähigkeit. Fig. 16 zeigt eine Kombination von Querschnitt und schematischer Ansicht einer gestapelten Dioden-ESD-Schutzschaltung, die die aktive Schaltung eines IC vor ESD-Einflüssen schützt durch Durchbruch-Zenerdioden 235, 237 und 239. Die aktive Schaltung umfaßt typischerweise LDMOS- oder MOS-Transistoren, die dünne Gate-Oxide und parasitäre Eigenschaften aufweisen, die für einen Durchbruch anfällig sind, wenn hohe Spannungen angelegt werden. Der Drei-Dioden- Stapel ist mit dem Gate-Anschluß Vg der zu schützenden Vorrichtungen verbunden. Der Gesamtwiderstand der Dioden, die die Schutzschaltung bilden, ist hoch, wobei die Durchbruchzeit erhöht ist. Diese Zeit ist vergleichbar mit einer Schaltgeschwindigkeit für einen Transistor. Die Durchbruchgeschwindigkeit steht in inverser Beziehung zur Diodenübergangskapazität und zum Widerstand. Wenn der Widerstand verringert wird, wird die Durchbruchgeschwindigkeit und der durch den ESD-Diodenstapel 235, 237 und 239 der Fig. 16 gebotene Schutz verbessert, da es viel weniger wahrscheinlich ist, daß die aktive Schaltung beschädigt wird, bevor der Zener-Stapel durchbricht und den elektrostatischen Entladungsstromstoß von der aktiven Schaltung ableitet.
  • Fig. 16 zeigt im Querschnitt einen beispielhaften Drei-Dioden-Stapel, der in der Schutzschaltung der Fig. 16 verwendet wird. Jede Diode 235, 237 und 239 ist eine laterale Diode, die in einer Weise ausgebildet ist, die mit der LDMOS-Verarbeitung kompatibel ist. Die Diffusionswannen 209 werden ausgebildet mittels eines ersten Diffusionsschrittes in den Epitaxialschichten 203, wobei die Dioden aus alternierenden Streifen von Katodenmaterial 213 und Anodenmaterial 211 in einem zweiten Diffusionsschritt ausgebildet werden. Obwohl in Fig. 16 jede Diode mit nur einer einzigen Anodenstreifendiffusion und einer einzigen Katodenstreifendiffusion gezeigt ist, dient dies nur der Klarheit. Jede Diode besitzt mehrere alternierende Katoden- und Anoden-Diffusionsstreifen 213 und 211, die in den P-Diffusionswannen 209 diffundiert sind. Jede Diode ist isoliert unter Verwendung eines N-Behälters 202, der unterhalb der P-Diffusionswannen ausgebildet ist. Parasitäre Dioden 240 werden verwendet, um zu verhindern, daß laterale bipolare parasitäre Elemente aktiv werden und unerwünscht Strom leiten.
  • Wenn im Betrieb ein ESD-Spannungsstoß am Gate-Eingang Vg auftritt, werden die Dioden 237 und 239 in Sperrichtung beansprucht. Wenn der Spannungsstoß die kombinierte Durchbruchspannung der Dioden 237 und 239 überschreitet, gelangen die Dioden in den Zenerdurchbruch. Es können mehr Dioden hinzugefügt werden, falls erforderlich, um die dünnen Gate-Oxide einer bestimmten Vorrichtung zu schützen. In einer typischen Anwendung für die Schaltung der Fig. 16 weist der zu schützende LDMOS-Transistor eine Gate-Oxid-Zerstörungsspannung von etwa 30 Volt auf. Bei Verwendung eines bestehenden LDMOS-Prozesses brechen die Zenerdioden zwischen 8 und 9 Volt durch, wobei ein Vorwärtsbetrieb-Spannungsabfall von etwa 0,7 Volt auftritt. Die Zenerdioden dürfen für normale Eingangsspannungen nicht durchbrechen, wobei für diese Anwendung die maximale normale Eingangsspannung etwa 15 Volt beträgt, so daß die Drei- Dioden-Konfiguration verwendet wird. Die Durchbruchspannung, die die Kombination der Zener-Durchbruchspannungen plus einem Vorwärtsbetrieb-Diodenspannungsabfall ist, beträgt 16-19 Volt, was die normale Betriebsspannung überschreitet, jedoch weniger ist als die Gate-Oxid-Zerstörungsspannung. Für einen ESD-Stoß am Gate-Eingang wird die Diode 235 vorwärts beansprucht, wobei der Gate-Eingang bezüglich der Spannung auf die Spannung des Diodenstapels geklemmt wird. Diese Klemmwirkung verhindert eine Beschädigung der Gate- Oxide der aktiven Schaltung. Die Diode 235 wird rückwärts beansprucht, wenn der Gate-Anschluß Vg negativ wird, und arbeitet in der gleichen Weise, um zu verhindern, daß ein negativer Stoß die Gate-Oxide der aktiven Schaltung beschädigt.
  • Fig. 17 zeigt im Querschnitt eine detaillierte Ansicht einer der Dioden der Fig. 16 und zeigt die Metallisierungsstruktur der zweiten und der dritten Stufen der bevorzugten Ausführungsform. In Fig. 17 ist ein Abschnitt der P-Diffusionswanne 209 mit mehreren Katodendiffusionsgebieten 213 und mehreren Anodendiffusionsgebieten 211 gezeigt. Eine verdeckte N-Schicht 201 ist über dem Substrat 202 ausgebildet als Boden eines N-Behälters. Tiefe Diffusionen 207 und n+- Kontaktierungsgebiete 221 vervollständigen den Behälter. Erste Metallstreifen 227 kontaktieren die Katodendiffusionsgebiete 213. Erste Metallstreifen 215 kontaktieren die Anodengebiete 211. Das Oxid 223 isoliert das erste Metall von den Diffusionsgebieten, wobei Durchgangslöcher über den Kontaktierungsgebieten gemustert werden. Das Oxid 244 wird verwendet, um das erste Metall zu isolieren. Die Durchgangslöcher werden im Oxid 244 gemustert, wobei die zweite Metallschicht 245 ausgebildet wird, die das erste Metall in den Anodengebieten in diesem Fall kontaktiert, so daß die zweite Metallschicht 245 ein zweiter Anoden- Metallbus ist, der über die streifenförmigen Gebiete und senkrecht zu diesem verläuft. Der dritte Metallkurzschlußbus 253 ist ein Kupferbus, der wie oben beschrieben ausgebildet wird. Die Schutzabdeckung wird über den zweiten Metallschichten ausgebildet und anschließend streifenförmig dort entfernt, wo die dritte Metallschicht die zweite Metallschicht kontaktieren soll, wie in Fig. 17 gezeigt ist. Eine Barriereschicht und die Kupfer-Keimschicht werden abgeschieden, wobei ein Photoresist verwendet wird, um die Kupferschicht zu mustern, woraufhin der dicke Kupferbus 253 auf die Keimschicht plattiert wird.
  • Fig. 18 zeigt eine Draufsicht der Drei-Dioden-Schaltung der Fig. 16 und enthält die dicken Kupferkurzschlußbusse der dritten Stufe der Erfindung. In Fig. 18 sind die Drei-Dioden-Behälter der Fig. 16 mit einem ersten Metall gezeigt, das die streifenförmigen Diodenkatoden- und Diodenanoden-Diffusionsgebiete abdeckt. Die zweiten Metallbusse 43 und 45 verbinden die Katoden- und Anodengebiete miteinander durch selektives Verbinden mit entweder dem streifenförmigen Anoden- oder den streifenförmigen Katodengebieten. Die einzelnen Diodenkatoden und Diodenanoden werden verbunden, um den Drei-Dioden-Stapel der Fig. 16 zu bilden, d. h. die Dioden 235, 237 und 239. Eine Schutzabdeckung, die in der Zeichnung nicht sichtbar ist, wird über der gesamten Struktur ausgebildet unter Verwendung herkömmlicher Techniken. Durchgangslochgebiete 251 werden in der Schutzabdeckung dort ausgebildet, wo der Metallkurzschlußbus der dritten Stufe die zweite Metallstufe kontaktieren soll. Die dritte Kupferstufe 253 wird auf diesen Flächen in der gleichen Weise plattiert wie oben mit Bezug auf die LDMOS-Transistoren und auch mit Bezug auf Fig. 17 beschrieben worden ist.
  • Im Betrieb ist der Gesamtwiderstand des Diodenstapels der Fig. 18 deutlich reduziert, wobei die Leistungsfähigkeit gegenüber dem Stand der Technik verbessert ist aufgrund des geringeren Widerstandes, der aus der Verwendung des dicken Kupfers der dritten Metallstufe resultiert. Die Durchbruchgeschwindigkeit ist erhöht, was die Fähigkeit der Dioden verbessert, die aktiven Schaltungen im Fall eines ESD-Stoßes zu schützen. Eine Hochleistungs-ESD-Schaltung kann auf weniger Fläche hergestellt werden als vorher, da der Widerstand der Struktur, die die dritte Metallstufe enthält, sehr viel kleiner ist als der Widerstand, der unter Verwendung der Metallisierungsstrukturen des Standes der Technik erhalten wird. Das dicke Metall der dritten Stufe kann verwendet werden, um den Widerstand in anderen Schaltungsvorrichtungen zu senken, wie z. B. in lateralen Widerständen, Kondensatoren, mit Dioden verbundenen Transistoren und mit Kondensatoren verbundenen Transistoren und dergleichen.
  • Obwohl diese Erfindung mit Bezug auf erläuternde Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einem einschränkenden Sinn aufgefaßt werden. Verschiedene Modifikationen und Kombinationen der dargestellten Ausführungsformen, sowie andere Ausführungsformen der Erfindung sind für Fachleute mit Bezug auf diese Beschreibung offensichtlich.

Claims (9)

1. Verfahren zum Herstellen eines LDMOS-Transistors, bei dem:
auf einem Halbleitersubstrat mehrere streifenförmige Diffusionsgebiete vorgesehen werden, die rechtwinklige Source-Gebiete definieren, die in Zeilen angeordnet sind, welche ihrerseits ferner in Spalten angeordnet sind,
auf dem Halbleitersubstrat mehrere streifenförmige Diffusionsgebiete vorgesehen werden, die rechtwinklige Drain-Gebiete definieren, die in Zeilen angeordnet und so zwischen den Zeilen aus Source-Gebieten angeordnet sind, daß die Zeilen aus Drain- und Source-Gebieten in den Spalten abwechseln,
mehrere Gateoxid-Gebiete vorgesehen werden, die so um die Zeilen aus Source-Gebieten angeordnet sind, daß die Gateoxid-Gebiete zwischen den abwechselnden Zeilen aus Drain- und Source-Gebieten in den Spalten auf dem Halbleitersubstrat angeordnet sind,
mehrere Gatepolysilicium-Gebiete vorgesehen werden, die teilweise über entsprechenden Gateoxid-Gebieten liegen,
mehrere Streifen (17) erster Stufe aus einem elektrisch leitenden Werkstoff vorgesehen werden, die über entsprechenden Source- und Drain-Gebieten liegen und mit diesen in elektrischem Kontakt sind,
mehrere elektrisch leitende Busse (21) zweiter Stufe vorgesehen werden, die über den Streifen erster Stufe aus elektrisch leitendem Werkstoff liegen und jeweils mit einer ausgewählten Mehrzahl der Streifen erster Stufe aus elektrisch leitendem Werkstoff in elektrischem Kontakt sind, wobei jeder senkrecht zu den Zeilen der abwechselnden Source- und Drain-Gebiete und parallel zu den Spalten verläuft, wobei die mit den Drains in Kontakt befindlichen Busse und die mit den Sources in Kontakt befindlichen Busse abwechseln und teilweise über den Zeilen aus Source- und Drain-Gebieten liegen, und
mehrere Kupferleiter (23) dritter Stufe vorgesehen werden, die über den jeweiligen elektrisch leitenden Bussen zweiter Stufe liegen und mit diesen in elektrischem Kontakt sind.
2. Verfahren nach Anspruch 1, bei dem bei der Ausbildung von Kupferleitern (23) dritter Stufe Abschnitte vorgesehen werden, die längs der elektrisch leitenden Busse (21) zweiter Stufe verlaufen.
3. Verfahren nach Anspruch 1, bei dem bei der Ausbildung der Kupferleiter (23) dritter Stufe diese so positioniert werden, daß sie über den elektrisch leitenden Bussen (21) der zweiten Stufe verlaufen.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem Streifen (17) erster Stufe aus Aluminium vorgesehen werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem Busse (21) zweiter Stufe aus Aluminium vorgesehen werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem
auf dem Halbleitersubstrat mehrere streifenförmige Diffusionsgebiete vorgesehen werden, die Anoden-Gebiete wenigstens einer Zener-Diode definieren,
auf dem Halbleitersubstrat mehrere streifenförmige Diffusionsgebiete vorgesehen werden, die Katodengebiete der Zener-Diode oder -Dioden definieren, und
Metallisierungsschichten vorgesehen werden, wodurch die Gate-Gebiete des LDMOS-Transistors, die Source-Gebiete des LDMOS-Transistors und die Anoden- und Katoden-Gebiete der Zener-Diode oder -Dioden miteinander verbunden werden, wodurch mittels der Zener-Diode oder -Dioden ein Gate- Source-Schutz für den LDMOS-Transistors geschaffen wird.
7. Verfahren nach Anspruch 6, bei dem ein Stapel aus drei Zener-Dioden vorgesehen wird, in dem die Anode einer ersten Zener-Diode (235) an das Gate- Gebiet des LDMOS-Transistors angeschlossen ist, das Anoden-Gebiet einer zweiten Zener-Diode (239) an das Source-Gebiet des LDMOS-Transistors angeschlossen ist, das Anoden-Gebiet der dritten Zener-Diode (237) an das Katoden-Gebiet der zweiten Zener-Diode (239) angeschlossen ist und das Katoden-Gebiet der dritten Zener-Diode (237) an das Katoden-Gebiet der ersten Zener-Diode (235) angeschlossen ist.
8. Verfahren nach einem der Ansprüche 1 bis 7, das so ausgeführt wird, daß auf einem Halbleitersubstrat mehrere LDMOS-Transistoren vorgesehen werden, und bei dem die Source-Gebiete der LDMOS-Transistoren mittels der Kupferleiter (23) dritter Stufe miteinander gekoppelt werden.
9. LDMOS-Transistor, der umfaßt:
ein Halbleitersubstrat (1),
mehrere streifenförmige, rechtwinklige Source-Diffusionsgebiete auf dem Halbleitersubstrat, die in Zeilen angeordnet sind, welche ihrerseits ferner in Spalten angeordnet sind,
mehrere streifenförmige, rechtwinklige Drain-Diffusionsgebiete auf dem Halbleitersubstrat, die in Zeilen zwischen den Zeilen der Source-Gebiete derart angeordnet sind, daß die Zeilen aus Drain- und Source-Gebieten in den Spalten abwechseln,
mehrere Gateoxid-Gebiete, die so um die Zeilen von Source-Gebieten angeordnet sind, daß die Gateoxid-Gebiete zwischen den abwechselnden Zeilen aus Drain- und Source-Gebieten in den Spalten des Halbleitersubstrats angeordnet sind,
mehrere Gatepolysilicium-Gebiete, die teilweise über den entsprechenden Gateoxid-Bereichen liegen,
mehrere Streifen (17) erster Stufe aus einem elektrisch leitenden Werkstoff, die über entsprechenden Source- und Drain-Gebieten liegen und mit diesen in elektrischem Kontakt sind,
mehrere elektrisch leitende Busse (21) zweiter Stufe, die über den Streifen erster Stufe aus elektrisch leitendem Werkstoff liegen und jeweils mit einer ausgewählten Mehrzahl der Streifen erster Stufe aus elektrisch leitendem Werkstoff in Kontakt sind, wobei jede senkrecht zu den Zeilen aus abwechselnden Source- und Drain-Gebieten und parallel zu den Spalten verläuft, wobei die mit den Drains in Kontakt befindlichen Busse und die mit den Sources in Kontakt befindlichen Busse abwechseln und teilweise über den Zeilen aus Source- und Drain-Gebieten liegen, und
mehrere Kupferleiter (23) dritter Stufe, die über den entsprechenden elektrisch leitenden Bussen zweiter Stufe liegen und mit diesen in elektrischem Kontakt sind.
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