JPH08255910A - 厚い銅の相互接続を持つｌｄｍｏｓトランジスタ - Google Patents
厚い銅の相互接続を持つｌｄｍｏｓトランジスタInfo
- Publication number
- JPH08255910A JPH08255910A JP7322544A JP32254495A JPH08255910A JP H08255910 A JPH08255910 A JP H08255910A JP 7322544 A JP7322544 A JP 7322544A JP 32254495 A JP32254495 A JP 32254495A JP H08255910 A JPH08255910 A JP H08255910A
- Authority
- JP
- Japan
- Prior art keywords
- source
- metal
- regions
- drain
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 56
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 55
- 239000010949 copper Substances 0.000 title claims abstract description 55
- 229910052751 metal Inorganic materials 0.000 claims abstract description 266
- 239000002184 metal Substances 0.000 claims abstract description 266
- 238000009792 diffusion process Methods 0.000 claims abstract description 110
- 238000000034 method Methods 0.000 claims abstract description 82
- 239000004020 conductor Substances 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 238000009826 distribution Methods 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 152
- 238000001465 metallisation Methods 0.000 description 36
- 238000012937 correction Methods 0.000 description 30
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 230000000694 effects Effects 0.000 description 14
- 230000001681 protective effect Effects 0.000 description 14
- 230000008859 change Effects 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 239000000758 substrate Substances 0.000 description 11
- 230000008901 benefit Effects 0.000 description 10
- 230000002829 reductive effect Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000035939 shock Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 239000011247 coating layer Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002028 premature Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000010405 anode material Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000010406 cathode material Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】電流容量が大きく、全動作抵抗が小さくて電流
分布が均一な電力用集積回路の構造と方法を提供する。 【解決手段】大きいＬＤＭＯＳトランジスタを複数のソ
ースおよびドレン拡散領域で形成し、これらを結合して
ソースおよびドレン（９）を形成する。１つおきのソー
スおよびドレン拡散の間にゲート領域（１３）を形成す
る。各拡散領域の上に第１金属層片（１７）を形成して
電気的に接触させる。第２金属層導体（２１）を複数の
第１金属層片の上に形成し、第１金属層片と選択的に接
触させてソースおよびドレンバスを形成する。次に各第
２金属層バスの上に、導電性の高い銅層である厚い第３
金属層（２３）を形成し、物理的に接触させるかまたは
選択的に電気的に接触させる。厚い第３レベル金属バス
はＬＤＭＯＳトランジスタの抵抗を実質的に小さくし、
さらに従来のＬＤＭＯＳトランジスタで生じた電流デバ
イアシングと早期故障箇所の問題をなくす。
分布が均一な電力用集積回路の構造と方法を提供する。 【解決手段】大きいＬＤＭＯＳトランジスタを複数のソ
ースおよびドレン拡散領域で形成し、これらを結合して
ソースおよびドレン（９）を形成する。１つおきのソー
スおよびドレン拡散の間にゲート領域（１３）を形成す
る。各拡散領域の上に第１金属層片（１７）を形成して
電気的に接触させる。第２金属層導体（２１）を複数の
第１金属層片の上に形成し、第１金属層片と選択的に接
触させてソースおよびドレンバスを形成する。次に各第
２金属層バスの上に、導電性の高い銅層である厚い第３
金属層（２３）を形成し、物理的に接触させるかまたは
選択的に電気的に接触させる。厚い第３レベル金属バス
はＬＤＭＯＳトランジスタの抵抗を実質的に小さくし、
さらに従来のＬＤＭＯＳトランジスタで生じた電流デバ
イアシングと早期故障箇所の問題をなくす。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に横二重拡
散ＭＯＳ技術をＬＤＭＯＳトランジスタの製作に用いた
プログラム可能な集積回路に関し、より特定すると、電
力応用、回路、システム用のトランジスタおよび集積回
路への、線形状の横ＤＭＯＳセルおよび回路の応用に関
する。
散ＭＯＳ技術をＬＤＭＯＳトランジスタの製作に用いた
プログラム可能な集積回路に関し、より特定すると、電
力応用、回路、システム用のトランジスタおよび集積回
路への、線形状の横ＤＭＯＳセルおよび回路の応用に関
する。
【０００２】関連する応用の相互参照 この応用は、以下の同時継続出願に関する。ＴＩ−１７
９６８、「厚い銅の金属被覆を持つ半導体デバイス」、
１９９４年８月３１日出願、米国特許出願第０８／２９
９，１７７号明細書、ＴＩ−１６５４５、「多重レベル
導体プロセスを用いて活動的なデバイス領域上で電流バ
ラスティング（ｂａｌｌａｓｔｉｎｇ）およびバシング
（ｂｕｓｉｎｇ）を行う方法」、１９９２年３月１３日
出願、米国特許出願第０７／８５０，６０１号明細書、
ＴＩ−２００３０、「厚い銅の相互接続を持つ多トラン
ジスタ集積回路」、１９９４年１１月２日出願、米国特
許出願第０８／３３３，１７４号明細書、ＴＩ−２００
３１、「厚い銅の相互接続を持つＬＤＭＯＳダイオード
を用いたＥＳＤ保護構造」、１９９４年１１月２日出
願、米国特許出願第０８／３３３，４０７号明細書。各
出願は、テキサスインスツルメント社に譲渡されてい
る。
９６８、「厚い銅の金属被覆を持つ半導体デバイス」、
１９９４年８月３１日出願、米国特許出願第０８／２９
９，１７７号明細書、ＴＩ−１６５４５、「多重レベル
導体プロセスを用いて活動的なデバイス領域上で電流バ
ラスティング（ｂａｌｌａｓｔｉｎｇ）およびバシング
（ｂｕｓｉｎｇ）を行う方法」、１９９２年３月１３日
出願、米国特許出願第０７／８５０，６０１号明細書、
ＴＩ−２００３０、「厚い銅の相互接続を持つ多トラン
ジスタ集積回路」、１９９４年１１月２日出願、米国特
許出願第０８／３３３，１７４号明細書、ＴＩ−２００
３１、「厚い銅の相互接続を持つＬＤＭＯＳダイオード
を用いたＥＳＤ保護構造」、１９９４年１１月２日出
願、米国特許出願第０８／３３３，４０７号明細書。各
出願は、テキサスインスツルメント社に譲渡されてい
る。
【０００３】
【従来の技術】電力応用の集積回路を製造する場合、一
般に横二重拡散ＭＯＳ（以後ＬＤＭＯＳ）技術を用いた
プロセスを用いる。普通、デバイスは複数の横拡散を用
いて設計し、これを結合して１つの電流容量の大きいデ
バイスを作る。
般に横二重拡散ＭＯＳ（以後ＬＤＭＯＳ）技術を用いた
プロセスを用いる。普通、デバイスは複数の横拡散を用
いて設計し、これを結合して１つの電流容量の大きいデ
バイスを作る。
【０００４】従来は、一重および二重レベルの金属被覆
法を用いていろいろの拡散の間を接続し、電力回路に必
要な大きいデバイスを作った。金属の長さが非常に長い
ので、電流分布はデバイス全体で不均一になり勝ちであ
る。さらに、金属の長さ方向にデバイアシングが起こ
る。デバイアシングとは、デバイスの異なる領域が異な
るポテンシャルで動作することをいう。この金属デバイ
アシングからデバイスの動作は不均一になり、いろいろ
の拡散領域の切り替わる時刻がまちまちになって電流分
布が不均一になる。
法を用いていろいろの拡散の間を接続し、電力回路に必
要な大きいデバイスを作った。金属の長さが非常に長い
ので、電流分布はデバイス全体で不均一になり勝ちであ
る。さらに、金属の長さ方向にデバイアシングが起こ
る。デバイアシングとは、デバイスの異なる領域が異な
るポテンシャルで動作することをいう。この金属デバイ
アシングからデバイスの動作は不均一になり、いろいろ
の拡散領域の切り替わる時刻がまちまちになって電流分
布が不均一になる。
【０００５】従来の２レベル金属被覆法を最適化すれば
電流デバイアシングの問題を減らすことはできるが、大
きい電流負荷をとる大きいデバイスを製作する場合は、
デバイアシングの問題が残る。多くの拡散片から成るＬ
ＤＭＯＳ電力デバイスを作るための２金属相互接続法の
１つが、同時継続出願の米国特許出願「多重レベル導体
プロセスを用いて活動的なデバイス領域上で電流バラス
ティングおよびバシングを行う方法」、ＴＩ−１６５４
５、米国特許出願第０７／８５０，６０１号明細書、テ
キサスインスツルメント社に譲渡、に述べられている。
この特許出願に述べられているように、２レベル金属相
互接続方式に接点およびビアを設ける方法と構造を用い
れば従来の金属被覆法によってデバイアシングの影響を
極力減らすことはできるが、長い相互接続金属を持つ大
きいトランジスタでは問題が解決されない。
電流デバイアシングの問題を減らすことはできるが、大
きい電流負荷をとる大きいデバイスを製作する場合は、
デバイアシングの問題が残る。多くの拡散片から成るＬ
ＤＭＯＳ電力デバイスを作るための２金属相互接続法の
１つが、同時継続出願の米国特許出願「多重レベル導体
プロセスを用いて活動的なデバイス領域上で電流バラス
ティングおよびバシングを行う方法」、ＴＩ−１６５４
５、米国特許出願第０７／８５０，６０１号明細書、テ
キサスインスツルメント社に譲渡、に述べられている。
この特許出願に述べられているように、２レベル金属相
互接続方式に接点およびビアを設ける方法と構造を用い
れば従来の金属被覆法によってデバイアシングの影響を
極力減らすことはできるが、長い相互接続金属を持つ大
きいトランジスタでは問題が解決されない。
【０００６】第１レベル金属と第２レベル金属を用いて
結合させた複数の拡散から形成したＬＤＭＯＳデバイス
では、ソースおよびドレン拡散は片状で１つおきに配置
されている。ソースおよびドレン拡散は、一般に厚さ１
ミクロン以下のアルミニウムの第１金属層の片で覆って
電気的に接触させる。次にこの第１レベル金属を絶縁酸
化物で覆う。次に第２レベル金属を用いてソースとドレ
ンのバスラインを形成する。各バスラインれぞれは多く
のソースおよびドレン拡散の上を走り、絶縁酸化物を貫
通する接点を用いて多くの第１レベル金属片を１つのバ
スに選択的に結合する。この第２レベル金属の厚さは３
から４ミクロン以下である。この相互接続システムは、
前記活動的な領域のバス特許に詳しく説明されている。
結合させた複数の拡散から形成したＬＤＭＯＳデバイス
では、ソースおよびドレン拡散は片状で１つおきに配置
されている。ソースおよびドレン拡散は、一般に厚さ１
ミクロン以下のアルミニウムの第１金属層の片で覆って
電気的に接触させる。次にこの第１レベル金属を絶縁酸
化物で覆う。次に第２レベル金属を用いてソースとドレ
ンのバスラインを形成する。各バスラインれぞれは多く
のソースおよびドレン拡散の上を走り、絶縁酸化物を貫
通する接点を用いて多くの第１レベル金属片を１つのバ
スに選択的に結合する。この第２レベル金属の厚さは３
から４ミクロン以下である。この相互接続システムは、
前記活動的な領域のバス特許に詳しく説明されている。
【０００７】
【発明が解決しようとする課題】従来のＬＤＭＯＳ構造
では、第２レベルの金属は、ソースまたはドレンの結合
パッドおよび並列のデバイスと直列になった抵抗器のよ
うに見える。金属の相互接続によって生じる抵抗の値は
デバイスの性能に対して重要である。それは、性能に対
して重要なパラメータであるＲｄｓｏｎが、この抵抗に
比例するからである。したがって、完成したデバイスの
性能を最適にするには、金属抵抗をできるだけ小さくす
ることが望ましい。
では、第２レベルの金属は、ソースまたはドレンの結合
パッドおよび並列のデバイスと直列になった抵抗器のよ
うに見える。金属の相互接続によって生じる抵抗の値は
デバイスの性能に対して重要である。それは、性能に対
して重要なパラメータであるＲｄｓｏｎが、この抵抗に
比例するからである。したがって、完成したデバイスの
性能を最適にするには、金属抵抗をできるだけ小さくす
ることが望ましい。
【０００８】１１の平行部から成り、各部は最大１５０
個の拡散片を備え、上に述べた厚さの従来の金属システ
ム内の標準の１ミクロンの第１レベル金属と３ミクロン
のアルミニウム第２金属を用いて結合した例示のＬＤＭ
ＯＳトランジスタでは、重要なＲｄｓｏｎ抵抗中の金属
の割合は全Ｒｄｓｏｎの６３％になることが、モデリン
グ法を用いて示された。Ｒｄｓｏｎ抵抗の６３％を占め
ることは、金属自身と、金属によるデバイアシング効果
から生じる。金属抵抗があるため、デバイスの全Ｒｄｓ
ｏｎを小さくするにはシリコンの大きな領域が必要であ
る。
個の拡散片を備え、上に述べた厚さの従来の金属システ
ム内の標準の１ミクロンの第１レベル金属と３ミクロン
のアルミニウム第２金属を用いて結合した例示のＬＤＭ
ＯＳトランジスタでは、重要なＲｄｓｏｎ抵抗中の金属
の割合は全Ｒｄｓｏｎの６３％になることが、モデリン
グ法を用いて示された。Ｒｄｓｏｎ抵抗の６３％を占め
ることは、金属自身と、金属によるデバイアシング効果
から生じる。金属抵抗があるため、デバイスの全Ｒｄｓ
ｏｎを小さくするにはシリコンの大きな領域が必要であ
る。
【０００９】従来の方法に関する別の問題も大きい。ア
ルミニウム金属被覆法を用いると拡散片を流れる電流に
対していくらかの抵抗路ができるので、拡散のソースバ
スに最も近い端と他の端の間で測ったソース電圧が増加
する。ＬＤＭＯＳトランジスタ構造では臨界電圧Ｖｇｓ
が重要なので、デバイアシング効果は非常な関心事であ
る。ソース電圧が金属に沿って増加すると電圧Ｖｇｓは
減少する。その結果、ソースパッドから離れた領域の動
作が不均一になる。所定のゲート電力Ｖｇに対してソー
ス電圧が上がるとＶｇｓは下がり、トランジスタセグメ
ントの駆動が減少し、全デバイスＲｄｓｏｎが増加す
る。ＬＤＭＯＳデバイスの各部の動作が不均一なために
電流分布が不均一になると、デバイスの安全動作領域が
減少するという形で安全動作領域の問題が生じる。ゲー
ト電圧Ｖｇが低い場合はこれらの問題は一層大きくな
り、ソースデバイアシングが高い領域では実効電圧Ｖｇ
ｓが非常に減少するので、デバイスの動作は予想より早
く限界に達する。ドレンのデバイアシングが起こると、
デバイスにかかるドレンポテンシャルが減少し、有効な
設計駆動ポテンシャルが均一に分布しないので、これも
問題である。
ルミニウム金属被覆法を用いると拡散片を流れる電流に
対していくらかの抵抗路ができるので、拡散のソースバ
スに最も近い端と他の端の間で測ったソース電圧が増加
する。ＬＤＭＯＳトランジスタ構造では臨界電圧Ｖｇｓ
が重要なので、デバイアシング効果は非常な関心事であ
る。ソース電圧が金属に沿って増加すると電圧Ｖｇｓは
減少する。その結果、ソースパッドから離れた領域の動
作が不均一になる。所定のゲート電力Ｖｇに対してソー
ス電圧が上がるとＶｇｓは下がり、トランジスタセグメ
ントの駆動が減少し、全デバイスＲｄｓｏｎが増加す
る。ＬＤＭＯＳデバイスの各部の動作が不均一なために
電流分布が不均一になると、デバイスの安全動作領域が
減少するという形で安全動作領域の問題が生じる。ゲー
ト電圧Ｖｇが低い場合はこれらの問題は一層大きくな
り、ソースデバイアシングが高い領域では実効電圧Ｖｇ
ｓが非常に減少するので、デバイスの動作は予想より早
く限界に達する。ドレンのデバイアシングが起こると、
デバイスにかかるドレンポテンシャルが減少し、有効な
設計駆動ポテンシャルが均一に分布しないので、これも
問題である。
【００１０】従来の金属被覆法に必要な電子移動電流密
度則による問題もある。ＬＤＭＯＳデバイスの各部はソ
ース用とドレン用の別々の第２レベルバスで覆われてい
る。２つのバスはデバイスの端で結合する。従来の金属
被覆法を用いて安全動作要件を満たすために、部分を追
加する度にデバイスの端のバスを広げなければならず、
これに伴って非活動デバイス領域がますます広がって、
デバイスが大きくなる。
度則による問題もある。ＬＤＭＯＳデバイスの各部はソ
ース用とドレン用の別々の第２レベルバスで覆われてい
る。２つのバスはデバイスの端で結合する。従来の金属
被覆法を用いて安全動作要件を満たすために、部分を追
加する度にデバイスの端のバスを広げなければならず、
これに伴って非活動デバイス領域がますます広がって、
デバイスが大きくなる。
【００１１】従来の方法を用いて電流容量の大きいデバ
イスを設計すると別の問題が生じる。デバイアシングの
ために電流分布が不均一になると、局部電流がデバイス
の熱出力限界を超える領域、いわゆる「熱い点」ができ
て、早期故障箇所が発生する可能性がある。この早期故
障によりデバイスのピーク電流容量定格が下がり、安全
動作領域定格が減少する。したがって横電力デバイスの
設計において、電流分布を均一にし、デバイスの動作効
率を高め、電流の集中と電子移動の恐れをなくし、Ｒｄ
ｓｏｎ性能を減少させるような優れた方法が必要であ
る。
イスを設計すると別の問題が生じる。デバイアシングの
ために電流分布が不均一になると、局部電流がデバイス
の熱出力限界を超える領域、いわゆる「熱い点」ができ
て、早期故障箇所が発生する可能性がある。この早期故
障によりデバイスのピーク電流容量定格が下がり、安全
動作領域定格が減少する。したがって横電力デバイスの
設計において、電流分布を均一にし、デバイスの動作効
率を高め、電流の集中と電子移動の恐れをなくし、Ｒｄ
ｓｏｎ性能を減少させるような優れた方法が必要であ
る。
【００１２】
【課題を解決するための手段】一般にまたこの発明の一
形式は、横ＤＭＯＳプロセスを用いた、電流容量の大き
いＬＤＭＯＳトランジスタデバイスを設計するための構
造と方法を与える。このデバイスは直線形で行に配置し
た複数のドレンおよびソース拡散を備える。従来の金属
層を用いた第１レベル金属で個々のソースおよびドレン
拡散を覆い、次に、第１レベル金属フィンガーに垂直に
第２レベル金属を堆積させる。第２レベル金属はソース
およびドレンバスを形成し、ビアを用いて複数のソース
およびドレン拡散に選択的に接触させる。次に厚い導電
層を用いて、第３レベル金属を第２レベル金属パターン
の上に堆積させて短絡バスを形成する。この第３レベル
は銅などの抵抗の小さい材料で、デバイスの上にメッキ
する。第３レベル金属は金属被覆パターンの抵抗を非常
に減少させ、したがってデバイスのＲｄｓｏｎ抵抗を減
少させるのに十分な厚さを持つ。さらに、電流分布とデ
バイアシングの問題も非常に減少する。デバイスのレイ
アウトの際に電子の移動と電流の集中の問題に悩む必要
がなくなり、設計やデバイスの配置の柔軟性が高まる。
第３レベル金属は位置合わせが厄介でなく、ダイ上で非
常に抵抗の低いバスとして働く。
形式は、横ＤＭＯＳプロセスを用いた、電流容量の大き
いＬＤＭＯＳトランジスタデバイスを設計するための構
造と方法を与える。このデバイスは直線形で行に配置し
た複数のドレンおよびソース拡散を備える。従来の金属
層を用いた第１レベル金属で個々のソースおよびドレン
拡散を覆い、次に、第１レベル金属フィンガーに垂直に
第２レベル金属を堆積させる。第２レベル金属はソース
およびドレンバスを形成し、ビアを用いて複数のソース
およびドレン拡散に選択的に接触させる。次に厚い導電
層を用いて、第３レベル金属を第２レベル金属パターン
の上に堆積させて短絡バスを形成する。この第３レベル
は銅などの抵抗の小さい材料で、デバイスの上にメッキ
する。第３レベル金属は金属被覆パターンの抵抗を非常
に減少させ、したがってデバイスのＲｄｓｏｎ抵抗を減
少させるのに十分な厚さを持つ。さらに、電流分布とデ
バイアシングの問題も非常に減少する。デバイスのレイ
アウトの際に電子の移動と電流の集中の問題に悩む必要
がなくなり、設計やデバイスの配置の柔軟性が高まる。
第３レベル金属は位置合わせが厄介でなく、ダイ上で非
常に抵抗の低いバスとして働く。
【００１３】この発明の第１の利点は、望ましい実施態
様を用いることにより、所定の面積のデバイスの電流容
量が大きくなりまたＲｄｓｏｎが小さくなって、安全動
作領域の特性が非常に向上することである。この発明の
別の利点は、望ましい実施態様を用いればＬＤＭＯＳト
ランジスタのＲｄｓｏｎ特性がより均一になるため、こ
の発明を用いて製作したデバイスの性能と安全動作領域
がさらに向上することである。さらに別の利点は、デバ
イスのバスに沿うこの発明の望ましい実施態様によって
切替え中のＲ−Ｃ時定数が減少し、切替え損失が減少す
ることである。この発明を用いると切替え時間が速くな
り、高い動作速度で電流切替えを均一に行うことができ
る。
様を用いることにより、所定の面積のデバイスの電流容
量が大きくなりまたＲｄｓｏｎが小さくなって、安全動
作領域の特性が非常に向上することである。この発明の
別の利点は、望ましい実施態様を用いればＬＤＭＯＳト
ランジスタのＲｄｓｏｎ特性がより均一になるため、こ
の発明を用いて製作したデバイスの性能と安全動作領域
がさらに向上することである。さらに別の利点は、デバ
イスのバスに沿うこの発明の望ましい実施態様によって
切替え中のＲ−Ｃ時定数が減少し、切替え損失が減少す
ることである。この発明を用いると切替え時間が速くな
り、高い動作速度で電流切替えを均一に行うことができ
る。
【００１４】
【発明の実施の形態】ＤＭＯＳ技術を用いて高電力横デ
バイスを製作する場合は、多くの横ドレンおよびソース
拡散領域を作って結合する。従来の横電力デバイスが故
障しやすいのは、主としてソースおよびドレン領域を形
成するのに用いる長い片の切替えが異常に不均一なため
であることが分かった。切替えの不均一は、部分的には
片状のソースおよびドレン拡散の長さ方向とデバイスの
金属被覆の形状による電流分布の変動によって起こるよ
うである。
バイスを製作する場合は、多くの横ドレンおよびソース
拡散領域を作って結合する。従来の横電力デバイスが故
障しやすいのは、主としてソースおよびドレン領域を形
成するのに用いる長い片の切替えが異常に不均一なため
であることが分かった。切替えの不均一は、部分的には
片状のソースおよびドレン拡散の長さ方向とデバイスの
金属被覆の形状による電流分布の変動によって起こるよ
うである。
【００１５】この発明の動作と利点を説明するために、
横二重拡散ＲＥＳＵＲＦ ＭＯＳプロセスを用いて実現
した例示のトランジスタを用いて説明する。この実施態
様は単に例示であって、この発明の方法と構造を制限す
るものではなく、またこの発明の利点はトランジスタま
たはＬＤＭＯＳプロセスに限定されるものではない。こ
の発明を用いると、多重領域を結合して、トランジス
タ、抵抗、ダイオード、コンデンサ、その他の半導体デ
バイスを含む１つのデバイスを形成する、任意のプロセ
スまたは構造が優れたものになる。
横二重拡散ＲＥＳＵＲＦ ＭＯＳプロセスを用いて実現
した例示のトランジスタを用いて説明する。この実施態
様は単に例示であって、この発明の方法と構造を制限す
るものではなく、またこの発明の利点はトランジスタま
たはＬＤＭＯＳプロセスに限定されるものではない。こ
の発明を用いると、多重領域を結合して、トランジス
タ、抵抗、ダイオード、コンデンサ、その他の半導体デ
バイスを含む１つのデバイスを形成する、任意のプロセ
スまたは構造が優れたものになる。
【００１６】図１は横ＤＭＯＳトランジスタの断面を示
す。このトランジスタは複数のソースおよびドレン拡散
を持つ横デバイスであって、ソースおよびドレンの片状
の拡散の間にゲート酸化物およびゲートポリシリコンが
走っている。このトランジスタは、たとえば米国特許第
５，２７２，０９８号、「縦および横の絶縁ゲート電界
効果トランジスタ、システム、および方法」、に記述さ
れている横ＤＭＯＳプロセスを用いて製造することがで
きる。この特許はテキサスインスツルメント社に譲渡さ
れており、ここに引例として挙げる。または、米国特許
第５，２４２，８４１号、「自動整列したソース／バッ
クゲートおよび光整列したゲートを用いてＬＤＭＯＳト
ランジスタを作る方法」に記述されている方法を用いて
もよい。この特許はテキサスインスツルメント社に譲渡
されており、ここに引例として挙げる。米国特許第５，
３０６，６５２号、「横二重拡散絶縁ゲート電界効果ト
ランジスタと製作工程」もテキサスインスツルメント社
に譲渡されており、引例としてここに挙げるが、この特
許はＬＤＭＯＳトランジスタ、より特定すると低減表面
電界効果（ＲＥＳＵＲＦ）トランジスタ、の製造につい
て記述している。横デバイスを製造する他の方法を用い
てもよい。
す。このトランジスタは複数のソースおよびドレン拡散
を持つ横デバイスであって、ソースおよびドレンの片状
の拡散の間にゲート酸化物およびゲートポリシリコンが
走っている。このトランジスタは、たとえば米国特許第
５，２７２，０９８号、「縦および横の絶縁ゲート電界
効果トランジスタ、システム、および方法」、に記述さ
れている横ＤＭＯＳプロセスを用いて製造することがで
きる。この特許はテキサスインスツルメント社に譲渡さ
れており、ここに引例として挙げる。または、米国特許
第５，２４２，８４１号、「自動整列したソース／バッ
クゲートおよび光整列したゲートを用いてＬＤＭＯＳト
ランジスタを作る方法」に記述されている方法を用いて
もよい。この特許はテキサスインスツルメント社に譲渡
されており、ここに引例として挙げる。米国特許第５，
３０６，６５２号、「横二重拡散絶縁ゲート電界効果ト
ランジスタと製作工程」もテキサスインスツルメント社
に譲渡されており、引例としてここに挙げるが、この特
許はＬＤＭＯＳトランジスタ、より特定すると低減表面
電界効果（ＲＥＳＵＲＦ）トランジスタ、の製造につい
て記述している。横デバイスを製造する他の方法を用い
てもよい。
【００１７】
【実施例】図１は、完成したトランジスタの一部の３次
元図で、シリコン基板１と、この基板上に堆積させたエ
ピタキシャル層３を示す。ドーパント注入および拡散段
階を用いて、ｐ型の拡散井戸５を形成する。ポリシリコ
ンゲート１５を堆積させて、トランジスタのゲートを形
成する。バックゲート接触領域１１などの第２ドーパン
ト注入を用いて、ソースおよびドレン領域９を形成す
る。領域１１は拡散井戸と同じ導電率型であるが、濃度
が大きい。次に第２拡散段階を用いて、バックゲートと
ソースおよびドレン領域を完成する。ポリシリコンゲー
ト１５とドレンＬＯＣＯＳ領域１３をマスクとして用い
てこれらの注入を行うので、ゲートとソースおよびドレ
ン領域は自動整列する。ゲートとゲート酸化物領域の上
に絶縁酸化物を形成する。パターン化と酸化物のエッチ
ングを行って領域９と１１の中に接触領域を作り、金属
被覆層とシリコン表面とを接続する。第１金属被覆層１
７を堆積させてパターン化し、ソース領域とバックゲー
ト領域に接触させ、またドレン領域にも接触させる。こ
れらの第１金属領域は電気的に絶縁されている。すなわ
ちソースおよびドレン領域に沿っていて、互いに結合し
てはいない。
元図で、シリコン基板１と、この基板上に堆積させたエ
ピタキシャル層３を示す。ドーパント注入および拡散段
階を用いて、ｐ型の拡散井戸５を形成する。ポリシリコ
ンゲート１５を堆積させて、トランジスタのゲートを形
成する。バックゲート接触領域１１などの第２ドーパン
ト注入を用いて、ソースおよびドレン領域９を形成す
る。領域１１は拡散井戸と同じ導電率型であるが、濃度
が大きい。次に第２拡散段階を用いて、バックゲートと
ソースおよびドレン領域を完成する。ポリシリコンゲー
ト１５とドレンＬＯＣＯＳ領域１３をマスクとして用い
てこれらの注入を行うので、ゲートとソースおよびドレ
ン領域は自動整列する。ゲートとゲート酸化物領域の上
に絶縁酸化物を形成する。パターン化と酸化物のエッチ
ングを行って領域９と１１の中に接触領域を作り、金属
被覆層とシリコン表面とを接続する。第１金属被覆層１
７を堆積させてパターン化し、ソース領域とバックゲー
ト領域に接触させ、またドレン領域にも接触させる。こ
れらの第１金属領域は電気的に絶縁されている。すなわ
ちソースおよびドレン領域に沿っていて、互いに結合し
てはいない。
【００１８】第２絶縁酸化物１９を第１金属被覆層の上
に堆積させる。この第２絶縁酸化物内に、第１および第
２金属被覆層を相互接続する位置にビアをパターン化し
エッチングする。次に第２金属被覆層２１を堆積させる
と構造が完成する。この第２層を用いて多重ソースまた
はドレン拡散領域を選択的に相互接続し、トランジスタ
用の大きいソースおよびドレン領域を形成する。次に第
２金属被覆層２１の上に第３レベル金属２３を電気メッ
キする。この第１実施態様の図では、第２および第３レ
ベル金属被覆層が物理的および電気的に接触している。
しかし他の領域では第２金属被覆層の上に保護膜を設
け、この保護膜をパターン化しエッチングして第３金属
被覆層を他のレベルから電気的に絶縁する。ここでもビ
アを用いて第３レベル金属を第２レベルと結合し、最初
の２レベル金属被覆構造のデバイアシング効果を減ら
す。
に堆積させる。この第２絶縁酸化物内に、第１および第
２金属被覆層を相互接続する位置にビアをパターン化し
エッチングする。次に第２金属被覆層２１を堆積させる
と構造が完成する。この第２層を用いて多重ソースまた
はドレン拡散領域を選択的に相互接続し、トランジスタ
用の大きいソースおよびドレン領域を形成する。次に第
２金属被覆層２１の上に第３レベル金属２３を電気メッ
キする。この第１実施態様の図では、第２および第３レ
ベル金属被覆層が物理的および電気的に接触している。
しかし他の領域では第２金属被覆層の上に保護膜を設
け、この保護膜をパターン化しエッチングして第３金属
被覆層を他のレベルから電気的に絶縁する。ここでもビ
アを用いて第３レベル金属を第２レベルと結合し、最初
の２レベル金属被覆構造のデバイアシング効果を減ら
す。
【００１９】図２−図４は、図１のトランジスタを製作
する工程段階の断面を示す。ソースおよびドレン領域
は、前に示した特許に記述されている段階を用いて形成
する。図２は、ｐ型の基板の上にｐ型のエピタキシャル
層３を形成した図を示す。エピタキシャル層３は、よく
知られた化学気相成長法、分子線エピタキシ法またはイ
オン注入法を用いて形成する。この応用ではエピタキシ
ャル層と基板層はｐ型なので、層３を形成するときはド
ーパントとしてホウ素を用いる。ゲート酸化物１３とポ
リシリコンゲート１５を形成する。ソースおよびドレン
接触領域９を本体接触領域１１と共に形成して、ソース
の拡散井戸５とドレンのＲＥＳＵＲＦ領域７に接触させ
る。ゲート絶縁酸化物１４は薄い酸化物で、堆積した後
パターン化しエッチングして、ドレンおよびソース領域
９とバックゲート拡散１１を露出させて、第１金属被覆
層と電気的に接触させる。
する工程段階の断面を示す。ソースおよびドレン領域
は、前に示した特許に記述されている段階を用いて形成
する。図２は、ｐ型の基板の上にｐ型のエピタキシャル
層３を形成した図を示す。エピタキシャル層３は、よく
知られた化学気相成長法、分子線エピタキシ法またはイ
オン注入法を用いて形成する。この応用ではエピタキシ
ャル層と基板層はｐ型なので、層３を形成するときはド
ーパントとしてホウ素を用いる。ゲート酸化物１３とポ
リシリコンゲート１５を形成する。ソースおよびドレン
接触領域９を本体接触領域１１と共に形成して、ソース
の拡散井戸５とドレンのＲＥＳＵＲＦ領域７に接触させ
る。ゲート絶縁酸化物１４は薄い酸化物で、堆積した後
パターン化しエッチングして、ドレンおよびソース領域
９とバックゲート拡散１１を露出させて、第１金属被覆
層と電気的に接触させる。
【００２０】第１金属層１７を堆積させてソースおよび
ドレン拡散９とバックゲート拡散１１に接触させる。第
１金属層１７は、アルミニウム、または境界層金属とア
ルミニウム、などのよく知られた金属被覆システムを用
いて作り、ＬＰＣＶＤ法を用いて形成してよい。第１金
属層１７の厚さは約１ミクロン程度である。次に第２金
属被覆層２１を形成する。この層は、ソースまたはドレ
ン拡散に接触する第１金属層と選択的に結合する。次に
絶縁酸化物１９を全基板上に形成し、パターン化して、
第２金属層に結合する第１金属層１７の領域を露出させ
る。次に第２金属層２１を堆積させてパターン化し、酸
化物１９内のビアにより結合するソースまたはドレン片
の領域の列を形成する。酸化物１９の上に第２金属層２
１を形成し、ビアをつめて第２金属層２１と第１金属層
１７を結合する。第２金属層は第１金属層と同じ方法を
用いて形成し、最大厚さは３−４ミクロン程度の、アル
ミニウムなどの従来の金属である。この最大値は、従来
の処理法の能力で決定される。
ドレン拡散９とバックゲート拡散１１に接触させる。第
１金属層１７は、アルミニウム、または境界層金属とア
ルミニウム、などのよく知られた金属被覆システムを用
いて作り、ＬＰＣＶＤ法を用いて形成してよい。第１金
属層１７の厚さは約１ミクロン程度である。次に第２金
属被覆層２１を形成する。この層は、ソースまたはドレ
ン拡散に接触する第１金属層と選択的に結合する。次に
絶縁酸化物１９を全基板上に形成し、パターン化して、
第２金属層に結合する第１金属層１７の領域を露出させ
る。次に第２金属層２１を堆積させてパターン化し、酸
化物１９内のビアにより結合するソースまたはドレン片
の領域の列を形成する。酸化物１９の上に第２金属層２
１を形成し、ビアをつめて第２金属層２１と第１金属層
１７を結合する。第２金属層は第１金属層と同じ方法を
用いて形成し、最大厚さは３−４ミクロン程度の、アル
ミニウムなどの従来の金属である。この最大値は、従来
の処理法の能力で決定される。
【００２１】図３は、望ましい実施態様の第３レベル銅
層を製作するのに用いる第１段階を示す。第２金属層２
１をパターン化した後で、半導体処理に普通用いられる
堆積窒化物層の形の保護膜をウエーハに設ける。次はパ
ターン化段階で、結合パッド位置に第２金属層の領域を
露出する。ビアのパターン化も行う。つまり、まだ形成
されていない第３レベル金属被覆層と第２金属層２１と
を接触させるビアを作る。Ｔｉ−Ｗの障壁層２０を全基
板上に堆積させて、第２金属層２１とその下の層を保護
する。この層の厚さは一般に１０００オングストローム
である。次に金属メッキ用のシード層２２を障壁層の上
に堆積させる。このシード層は最後の第３レベル金属層
と同じ型の材料で、望ましい実施態様では銅または銅合
金である。この層はメッキを行えるだけの十分な厚さで
なければならない。一般に厚さは２０００オングストロ
ームである。第３層として有用な別の材料としては金な
どの導電性の優れた材料があるが、銅の方がよい導体な
ので金よりよく、また価格も安い。
層を製作するのに用いる第１段階を示す。第２金属層２
１をパターン化した後で、半導体処理に普通用いられる
堆積窒化物層の形の保護膜をウエーハに設ける。次はパ
ターン化段階で、結合パッド位置に第２金属層の領域を
露出する。ビアのパターン化も行う。つまり、まだ形成
されていない第３レベル金属被覆層と第２金属層２１と
を接触させるビアを作る。Ｔｉ−Ｗの障壁層２０を全基
板上に堆積させて、第２金属層２１とその下の層を保護
する。この層の厚さは一般に１０００オングストローム
である。次に金属メッキ用のシード層２２を障壁層の上
に堆積させる。このシード層は最後の第３レベル金属層
と同じ型の材料で、望ましい実施態様では銅または銅合
金である。この層はメッキを行えるだけの十分な厚さで
なければならない。一般に厚さは２０００オングストロ
ームである。第３層として有用な別の材料としては金な
どの導電性の優れた材料があるが、銅の方がよい導体な
ので金よりよく、また価格も安い。
【００２２】図４は完成した構造を示すもので、図１と
同じである。デバイスを完成するために、電気メッキ法
または無電解メッキ法を用いてシード層２２の上に銅の
厚い層をメッキする。負のホトレジストマスクを用い
て、銅の厚い層２３をパターン化する。すなわち、ホト
レジストの厚い層をパターン化しエッチングして、厚い
第３金属層が不要のところだけにホトレジストが残るよ
うにする。次に電気メッキ法を用いてシード層の上に銅
をメッキする。得られる銅のバスは、厚いホトレジスト
の高さか、必要であればそれより低い高さまでメッキす
る。一般にメッキする銅層の厚さは１５−３５ミクロン
である。メッキした構造の上部に問題がないようにする
ために、ホトレジスト層は最終の銅層より厚くなければ
ならない。固有抵抗をより低くするには、より厚い銅構
造をメッキすればよい。次に、銅をメッキしない部分の
ホトレジストと、ホトレジストの下のシード層は、従来
の処理技術を用いて除去する。
同じである。デバイスを完成するために、電気メッキ法
または無電解メッキ法を用いてシード層２２の上に銅の
厚い層をメッキする。負のホトレジストマスクを用い
て、銅の厚い層２３をパターン化する。すなわち、ホト
レジストの厚い層をパターン化しエッチングして、厚い
第３金属層が不要のところだけにホトレジストが残るよ
うにする。次に電気メッキ法を用いてシード層の上に銅
をメッキする。得られる銅のバスは、厚いホトレジスト
の高さか、必要であればそれより低い高さまでメッキす
る。一般にメッキする銅層の厚さは１５−３５ミクロン
である。メッキした構造の上部に問題がないようにする
ために、ホトレジスト層は最終の銅層より厚くなければ
ならない。固有抵抗をより低くするには、より厚い銅構
造をメッキすればよい。次に、銅をメッキしない部分の
ホトレジストと、ホトレジストの下のシード層は、従来
の処理技術を用いて除去する。
【００２３】Ｔｉ−Ｗの障壁層は、銅シード層を除去す
るときに第３金属層をエッチングによって除去すること
が望ましくない結合パッド部分を保護する。選択的エッ
チングを用いてＴｉ−Ｗ層を除去する。最後に、電気メ
ッキ法または無電解メッキ法を用いて、銅の第３レベル
金属層２３に不活性材料をメッキする。望ましい実施態
様ではこの材料はニッケルであるが、パラジウムなどの
別の同様な材料を用いてもよい。この段階は随意である
が、これを行うと、腐食物を防ぎ、銅の第３レベル金属
層と、銅の第３金属層２３と第２金属層２１との間の銅
アルミニウムインターフェースとの望ましくない反応を
防ぐ。さらにニッケルは、必要があればアルミニウム結
合を行うためのよい媒体である。一般に第３レベル金属
層は結合パッドまで延ばさないが、結合パッドまで延ば
す実施態様もある。用いる場合は、ニッケル皮膜は従来
の方法を用いて厚さ約１ミクロンにメッキする。ニッケ
ル皮膜は銅導体の上部を覆う。側面は、プロセスにより
覆う場合と覆わない場合がある。
るときに第３金属層をエッチングによって除去すること
が望ましくない結合パッド部分を保護する。選択的エッ
チングを用いてＴｉ−Ｗ層を除去する。最後に、電気メ
ッキ法または無電解メッキ法を用いて、銅の第３レベル
金属層２３に不活性材料をメッキする。望ましい実施態
様ではこの材料はニッケルであるが、パラジウムなどの
別の同様な材料を用いてもよい。この段階は随意である
が、これを行うと、腐食物を防ぎ、銅の第３レベル金属
層と、銅の第３金属層２３と第２金属層２１との間の銅
アルミニウムインターフェースとの望ましくない反応を
防ぐ。さらにニッケルは、必要があればアルミニウム結
合を行うためのよい媒体である。一般に第３レベル金属
層は結合パッドまで延ばさないが、結合パッドまで延ば
す実施態様もある。用いる場合は、ニッケル皮膜は従来
の方法を用いて厚さ約１ミクロンにメッキする。ニッケ
ル皮膜は銅導体の上部を覆う。側面は、プロセスにより
覆う場合と覆わない場合がある。
【００２４】図１と図４では、銅の第３レベル金属層２
３は第２金属層と物理的に接触し、少なくとも部分的に
その上にある。すなわち、銅の第３レベル金属層は第２
レベル金属層を形成したところには必ず形成し、物理的
に接触させている。その代わりに必要があれば、第２金
属層とＴｉ−Ｗ層と銅シード層の間の第２金属層２１全
体の上に保護膜を形成してもよく、また第２金属層のこ
の保護膜を通して、周期的にビアを用いて第３レベル金
属を第２レベルに選択的に結合してもよい。
３は第２金属層と物理的に接触し、少なくとも部分的に
その上にある。すなわち、銅の第３レベル金属層は第２
レベル金属層を形成したところには必ず形成し、物理的
に接触させている。その代わりに必要があれば、第２金
属層とＴｉ−Ｗ層と銅シード層の間の第２金属層２１全
体の上に保護膜を形成してもよく、また第２金属層のこ
の保護膜を通して、周期的にビアを用いて第３レベル金
属を第２レベルに選択的に結合してもよい。
【００２５】図５は、図１−図４に断面を示した複数の
ＬＤＭＯＳ片を用いて作ったトランジスタの一部の平面
図である。複数のドレン拡散片２５と複数のソース拡散
２７とが１つおきに配置されている。ゲートポリシリコ
ン領域３０がソース拡散とドレン拡散に平行に、その間
に走っている。ゲート接続バス２９はゲートポリシリコ
ン領域３０を結合して１つのＬＤＭＯＳトランジスタの
ゲートを形成する。ソースパッド３１は拡散片の列の一
端にある。ドレンパッド３３は拡散片の列の他端にあ
る。
ＬＤＭＯＳ片を用いて作ったトランジスタの一部の平面
図である。複数のドレン拡散片２５と複数のソース拡散
２７とが１つおきに配置されている。ゲートポリシリコ
ン領域３０がソース拡散とドレン拡散に平行に、その間
に走っている。ゲート接続バス２９はゲートポリシリコ
ン領域３０を結合して１つのＬＤＭＯＳトランジスタの
ゲートを形成する。ソースパッド３１は拡散片の列の一
端にある。ドレンパッド３３は拡散片の列の他端にあ
る。
【００２６】第２レベル金属層を用いて、ソースバス導
体３４とドレンバス導体３５を形成する。ソースバスが
必要な場合は、図示していない選択的なビアを通して第
２レベル金属層ソースバス３４を、ソース領域２７に接
触する第１金属片に結合する。同様に、第２レベル金属
層ドレンバス３５を第１レベル金属片に垂直に走らせて
ドレン領域２５を選択的に結合することにより、また図
示していないビアを用いて第２レベル金属バス３５を第
１金属ドレン片２５に選択的に結合することにより、ド
レンバスを形成する。最後に、第３金属短絡バス領域３
９と４１を第２レベル金属ソースおよびドレンバス領域
の上に堆積させる。第３レベル金属領域３９はソースバ
ス３４の上にあり、ビア３６を通してこれと物理的に接
触する。また第３レベル金属領域４１はドレンバス３５
の上にあり、ビア３６を通してこれと物理的に接触す
る。望ましい実施態様では、厚い銅の第３レベル金属を
用いて第２レベル金属バスを短絡するが、結合パッドの
上には用いない。これにより従来の結合技術を用いて、
しかもデバイスの全抵抗を大きく減少させることができ
る。
体３４とドレンバス導体３５を形成する。ソースバスが
必要な場合は、図示していない選択的なビアを通して第
２レベル金属層ソースバス３４を、ソース領域２７に接
触する第１金属片に結合する。同様に、第２レベル金属
層ドレンバス３５を第１レベル金属片に垂直に走らせて
ドレン領域２５を選択的に結合することにより、また図
示していないビアを用いて第２レベル金属バス３５を第
１金属ドレン片２５に選択的に結合することにより、ド
レンバスを形成する。最後に、第３金属短絡バス領域３
９と４１を第２レベル金属ソースおよびドレンバス領域
の上に堆積させる。第３レベル金属領域３９はソースバ
ス３４の上にあり、ビア３６を通してこれと物理的に接
触する。また第３レベル金属領域４１はドレンバス３５
の上にあり、ビア３６を通してこれと物理的に接触す
る。望ましい実施態様では、厚い銅の第３レベル金属を
用いて第２レベル金属バスを短絡するが、結合パッドの
上には用いない。これにより従来の結合技術を用いて、
しかもデバイスの全抵抗を大きく減少させることができ
る。
【００２７】動作を説明すると、図５で片状の拡散を結
合して形成したＬＤＭＯＳトランジスタの第１および第
２レベル金属層を通して行う電流の分配は、用いる接点
とビアの数とその間隔に非常に影響される。第１および
第２金属層の接点とビアの配置を最適にする方法は、同
時継続出願の「多重レベル導体プロセスを用いて活動的
なデバイス上で電流バラスティングとバシングを行う方
法」、米国特許出願第０７／８５０，６０１号明細書、
１９９２年３月１３日出願、ＴＩ番号ＴＩ−１６５４
５、テキサスインスツルメント社に譲渡、に開示されて
いる。ＴＩ−１６５４５の方法は、ここで用いた厚い第
３レベル金属相互接続法と共に用いてよい。ただし、第
１および第２層を結合する他の方法も、ここに説明した
望ましい実施態様の厚い第３レベル金属と矛盾しない。
図５の厚い第３レベル短絡バス領域はトランジスタのオ
ン抵抗Ｒｄｓｏｎを非常に減少させ、またデバイスの均
一な動作に貢献してデバイスのバスの前後のデバイアシ
ングを減少させる。
合して形成したＬＤＭＯＳトランジスタの第１および第
２レベル金属層を通して行う電流の分配は、用いる接点
とビアの数とその間隔に非常に影響される。第１および
第２金属層の接点とビアの配置を最適にする方法は、同
時継続出願の「多重レベル導体プロセスを用いて活動的
なデバイス上で電流バラスティングとバシングを行う方
法」、米国特許出願第０７／８５０，６０１号明細書、
１９９２年３月１３日出願、ＴＩ番号ＴＩ−１６５４
５、テキサスインスツルメント社に譲渡、に開示されて
いる。ＴＩ−１６５４５の方法は、ここで用いた厚い第
３レベル金属相互接続法と共に用いてよい。ただし、第
１および第２層を結合する他の方法も、ここに説明した
望ましい実施態様の厚い第３レベル金属と矛盾しない。
図５の厚い第３レベル短絡バス領域はトランジスタのオ
ン抵抗Ｒｄｓｏｎを非常に減少させ、またデバイスの均
一な動作に貢献してデバイスのバスの前後のデバイアシ
ングを減少させる。
【００２８】動作を説明すると、図１−図４のＬＤＭＯ
Ｓトランジスタは、結合パッドでデバイスの結合線に結
合する第２レベル金属から電流を受ける。銅の第３レベ
ル金属短絡バスはよい導体であり、またかなり厚いの
で、流れ込む電流に対する抵抗は非常に小さい。電流は
デバイス全体に流れ、第２レベル金属から第１レベル金
属片に流れ、さらにソース拡散に流れ込む。ゲート導体
がオン、すなわちゲート端子のポテンシャルが正であっ
て、しきい値電圧より大きい、と仮定すると、電流はゲ
ート領域を通ってソース領域から流れ出て、ドレン拡散
に入る。ここでも、銅の第３レベル金属短絡バスはドレ
ン拡散から第２金属結合パッドへ、さらにドレンの結合
線への通路の大部分を構成するので、ドレンから出る電
流に対する抵抗は小さい。
Ｓトランジスタは、結合パッドでデバイスの結合線に結
合する第２レベル金属から電流を受ける。銅の第３レベ
ル金属短絡バスはよい導体であり、またかなり厚いの
で、流れ込む電流に対する抵抗は非常に小さい。電流は
デバイス全体に流れ、第２レベル金属から第１レベル金
属片に流れ、さらにソース拡散に流れ込む。ゲート導体
がオン、すなわちゲート端子のポテンシャルが正であっ
て、しきい値電圧より大きい、と仮定すると、電流はゲ
ート領域を通ってソース領域から流れ出て、ドレン拡散
に入る。ここでも、銅の第３レベル金属短絡バスはドレ
ン拡散から第２金属結合パッドへ、さらにドレンの結合
線への通路の大部分を構成するので、ドレンから出る電
流に対する抵抗は小さい。
【００２９】図５の装置の別の実施態様を図６に示す。
ここでも、ソース拡散５４は行に形成され、ドレン拡散
５２と１つおきに配置されている。第１レベル金属層を
ソースおよびドレン拡散の上に形成して結合し、第１レ
ベル金属ソースおよびドレン片を形成する。第２レベル
金属バスは第１レベル片の上に垂直に走るので、ソース
バス５３とドレンバス５５はそれぞれ各ソースまたはド
レン片領域の上を走ってそれぞれ部分的にカバーする。
ここでも第１金属から第２金属へのビア５８と５６を用
いて、ソース領域５４とドレン領域５２は第２レベルソ
ースバス５３とドレンバス５５に選択的に結合する。こ
のようなソースバス５３とドレンバス５５は複数あり、
デバイス全体に１つおきに配列して列を形成する。また
各列は関連するポリシリコンゲートバス５１を備える。
ゲートバス５１はソースバスとドレンバスの横を走り、
ドレン片とソース片の間のポリシリコンゲートに結合す
る。ポリシリコンゲートはソース拡散の上に部分的に重
なっているが、分かりやすくするために図６には示して
いない。
ここでも、ソース拡散５４は行に形成され、ドレン拡散
５２と１つおきに配置されている。第１レベル金属層を
ソースおよびドレン拡散の上に形成して結合し、第１レ
ベル金属ソースおよびドレン片を形成する。第２レベル
金属バスは第１レベル片の上に垂直に走るので、ソース
バス５３とドレンバス５５はそれぞれ各ソースまたはド
レン片領域の上を走ってそれぞれ部分的にカバーする。
ここでも第１金属から第２金属へのビア５８と５６を用
いて、ソース領域５４とドレン領域５２は第２レベルソ
ースバス５３とドレンバス５５に選択的に結合する。こ
のようなソースバス５３とドレンバス５５は複数あり、
デバイス全体に１つおきに配列して列を形成する。また
各列は関連するポリシリコンゲートバス５１を備える。
ゲートバス５１はソースバスとドレンバスの横を走り、
ドレン片とソース片の間のポリシリコンゲートに結合す
る。ポリシリコンゲートはソース拡散の上に部分的に重
なっているが、分かりやすくするために図６には示して
いない。
【００３０】第３レベル金属短絡バス５９と５７は前と
同様に第２レベル金属バスの上に堆積させるが、この場
合は第３レベル金属は第２レベル金属バスに垂直に、し
たがって拡散行と第１金属片に平行に走っている。これ
らの第３レベル金属バスは第２レベル金属の列まで選択
的にビアを下して、大きいソースまたはドレン短絡バス
を形成する。第３レベル金属バス５９はビア６３により
ソースバス５３と結合する。このバスは、ソースおよび
ドレン拡散と、第２レベルから第１レベル金属へのビア
５８と５６が見えるようにするために図６の左側の列の
上で切ってあるが、５９は全列を走る連続したバスであ
る。同様に、第３レベルドレンバス５７はビア６１によ
りに第２金属ドレンバス５５と結合する。この構造は、
数百の片状の領域を結合する非常に大きいデバイスを形
成するのに用いる。このようなデバイスを形成する際に
重要なことは、第３レベル金属を通常は保護膜層により
第２レベルから絶縁することと、第３レベル金属を第２
レベル金属に垂直に、また望ましくは第１レベル金属片
に平行にすることである。さらに多くのレベルを用いる
場合は、１つおきの各レベルはすぐ上とすぐ下のレベル
に垂直でなければならない。
同様に第２レベル金属バスの上に堆積させるが、この場
合は第３レベル金属は第２レベル金属バスに垂直に、し
たがって拡散行と第１金属片に平行に走っている。これ
らの第３レベル金属バスは第２レベル金属の列まで選択
的にビアを下して、大きいソースまたはドレン短絡バス
を形成する。第３レベル金属バス５９はビア６３により
ソースバス５３と結合する。このバスは、ソースおよび
ドレン拡散と、第２レベルから第１レベル金属へのビア
５８と５６が見えるようにするために図６の左側の列の
上で切ってあるが、５９は全列を走る連続したバスであ
る。同様に、第３レベルドレンバス５７はビア６１によ
りに第２金属ドレンバス５５と結合する。この構造は、
数百の片状の領域を結合する非常に大きいデバイスを形
成するのに用いる。このようなデバイスを形成する際に
重要なことは、第３レベル金属を通常は保護膜層により
第２レベルから絶縁することと、第３レベル金属を第２
レベル金属に垂直に、また望ましくは第１レベル金属片
に平行にすることである。さらに多くのレベルを用いる
場合は、１つおきの各レベルはすぐ上とすぐ下のレベル
に垂直でなければならない。
【００３１】銅を用いて横デバイスの相互接続構造の全
体または一部の抵抗を小さくする別の実施態様も考えら
れる。厚い第３レベル金属短絡バスを従来の第２レベル
金属の上に直接置いて電気的にまた物理的に接触させて
もよいし、または銅を保護膜または酸化物層によって絶
縁して、絶縁層を貫通してビアを選択的に切り、図５と
図６に示すように第２レベル金属層にビアを形成して従
来の第２レベル金属に結合してもよい。
体または一部の抵抗を小さくする別の実施態様も考えら
れる。厚い第３レベル金属短絡バスを従来の第２レベル
金属の上に直接置いて電気的にまた物理的に接触させて
もよいし、または銅を保護膜または酸化物層によって絶
縁して、絶縁層を貫通してビアを選択的に切り、図５と
図６に示すように第２レベル金属層にビアを形成して従
来の第２レベル金属に結合してもよい。
【００３２】望ましい実施態様の３レベル金属相互接続
システムの重要性は、従来の横トランジスタとこの発明
の望ましい実施態様を用いた横トランジスタで、電流デ
バイアシング効果がどのように起こるかを考えればよく
理解できる。結合した多重拡散を用いて作った電力デバ
イスに金属相互接続を用いると、デバイスの抵抗と、電
流のデバイアシングと、デバイスの均一な動作の変化に
大きく寄与する。また金属相互接続は、重要な性能パラ
メータで布るＲｄｓｏｎを増加させるという欠点もあ
る。回路モデリング技術を用いて検討すると、従来の２
レベル金属被覆相互接続構造を持つＬＤＭＯＳトランジ
スタでは、抵抗が１００ミリオーム以下のデバイスにお
いて、デバイス全体のオン抵抗の６３％が金属被覆によ
るものであることが分かった。対照的に、ここに開示し
図５に示したこの発明の望ましい実施態様を用いたトラ
ンジスタのモデルで計算すると、金属によるデバイスの
Ｒｄｓｏｎ抵抗は、全体のＲｄｓｏｎ抵抗の１５％に減
少した。さらにトランジスタの動作の均一性も向上し
た。重要な電圧Ｖｄｓは拡散片の長さに沿って均一にな
り、従来のようなデバイスの不均一な切替えによって起
こった問題がなくなった。
システムの重要性は、従来の横トランジスタとこの発明
の望ましい実施態様を用いた横トランジスタで、電流デ
バイアシング効果がどのように起こるかを考えればよく
理解できる。結合した多重拡散を用いて作った電力デバ
イスに金属相互接続を用いると、デバイスの抵抗と、電
流のデバイアシングと、デバイスの均一な動作の変化に
大きく寄与する。また金属相互接続は、重要な性能パラ
メータで布るＲｄｓｏｎを増加させるという欠点もあ
る。回路モデリング技術を用いて検討すると、従来の２
レベル金属被覆相互接続構造を持つＬＤＭＯＳトランジ
スタでは、抵抗が１００ミリオーム以下のデバイスにお
いて、デバイス全体のオン抵抗の６３％が金属被覆によ
るものであることが分かった。対照的に、ここに開示し
図５に示したこの発明の望ましい実施態様を用いたトラ
ンジスタのモデルで計算すると、金属によるデバイスの
Ｒｄｓｏｎ抵抗は、全体のＲｄｓｏｎ抵抗の１５％に減
少した。さらにトランジスタの動作の均一性も向上し
た。重要な電圧Ｖｄｓは拡散片の長さに沿って均一にな
り、従来のようなデバイスの不均一な切替えによって起
こった問題がなくなった。
【００３３】図７−図１０は、この発明の利点を、例示
のＬＤＭＯＳトランジスタ構造のモデルの結果を用いて
示す。ここで取り上げるＬＤＭＯＳトランジスタは、図
８と同様な２００個の片状の拡散を備える。片状の拡散
の列の端にパッドがある。片の長さは４００ミクロンで
ある。図７は、従来の２レベル金属システムを用いた第
２金属バスの長さに沿う電圧ポテンシャルの変動を示
す。この金属システムは３ミクロンのアルミニウムを第
２レベル金属層として用いて２００個の片状の拡散を接
続したものである。
のＬＤＭＯＳトランジスタ構造のモデルの結果を用いて
示す。ここで取り上げるＬＤＭＯＳトランジスタは、図
８と同様な２００個の片状の拡散を備える。片状の拡散
の列の端にパッドがある。片の長さは４００ミクロンで
ある。図７は、従来の２レベル金属システムを用いた第
２金属バスの長さに沿う電圧ポテンシャルの変動を示
す。この金属システムは３ミクロンのアルミニウムを第
２レベル金属層として用いて２００個の片状の拡散を接
続したものである。
【００３４】図７では、差電圧を１．０に正規化して示
す。同様に、第２金属バスの長さに沿った距離も１．０
に正規化する。理想的には、ドレン電圧Ｖｄはバス上の
すべての点で１．０である。ソース電圧Ｖｓは０．０で
あり、Ｖｄｓも理想的には１．０である。図７はモデル
によるシミュレーションの結果を示しており、シリコン
の固有抵抗Ｒｓｐは代表的な０．８２ミリオームｘｃｍ
２と仮定した。長方形の点で表した曲線は、バスの長さ
に沿ったソース電圧Ｖｓを示す。ソース電圧がバスの長
さに沿って増加するのは、電流が金属バス内を接触位置
の方に流れるときに発生する電流デバイアシングのため
である。三角の点でプロットした曲線は、バスの長さに
沿ったドレン電圧Ｖｄを示す。ドレン領域はソース領域
と同じデバイアシング現象を示すが、ゼロから増加する
のではなく、ドレン領域デバイアシングのためにバス内
の電流による印加電圧から電圧降下Ｖｄを生じる。図７
の丸印で表した曲線は、バスに沿ったドレンとソースの
差電圧Ｖｄｓを示す。理想的にはＶｄｓは接点での印加
電圧の差であって、バスの長さに沿って１．０である。
図７は、２レベル相互接続システムでの、Ｖｄｓに関す
るデバイアシングの結果を示す。電圧Ｖｄｓはバスのど
の端でも所望よりはるかに低く始まり、バスの中央では
さらに低くなる。この結果は、デバイスが所望のまたは
所期の性能よりはるかに劣ることを示す。
す。同様に、第２金属バスの長さに沿った距離も１．０
に正規化する。理想的には、ドレン電圧Ｖｄはバス上の
すべての点で１．０である。ソース電圧Ｖｓは０．０で
あり、Ｖｄｓも理想的には１．０である。図７はモデル
によるシミュレーションの結果を示しており、シリコン
の固有抵抗Ｒｓｐは代表的な０．８２ミリオームｘｃｍ
２と仮定した。長方形の点で表した曲線は、バスの長さ
に沿ったソース電圧Ｖｓを示す。ソース電圧がバスの長
さに沿って増加するのは、電流が金属バス内を接触位置
の方に流れるときに発生する電流デバイアシングのため
である。三角の点でプロットした曲線は、バスの長さに
沿ったドレン電圧Ｖｄを示す。ドレン領域はソース領域
と同じデバイアシング現象を示すが、ゼロから増加する
のではなく、ドレン領域デバイアシングのためにバス内
の電流による印加電圧から電圧降下Ｖｄを生じる。図７
の丸印で表した曲線は、バスに沿ったドレンとソースの
差電圧Ｖｄｓを示す。理想的にはＶｄｓは接点での印加
電圧の差であって、バスの長さに沿って１．０である。
図７は、２レベル相互接続システムでの、Ｖｄｓに関す
るデバイアシングの結果を示す。電圧Ｖｄｓはバスのど
の端でも所望よりはるかに低く始まり、バスの中央では
さらに低くなる。この結果は、デバイスが所望のまたは
所期の性能よりはるかに劣ることを示す。
【００３５】図７は、多数の片を接続して製作した大き
いＬＤＭＯＳデバイスでは、バスの長さに沿って大きい
デバイアシング効果が起こることを示す。性能が大幅に
低下した理由は、金属の相互接続方式により金属の抵抗
が増加したためと、バスの長さに沿ったソース電圧のデ
バイアシングの増加のために駆動電圧Ｖｇｓが低下した
ためである。
いＬＤＭＯＳデバイスでは、バスの長さに沿って大きい
デバイアシング効果が起こることを示す。性能が大幅に
低下した理由は、金属の相互接続方式により金属の抵抗
が増加したためと、バスの長さに沿ったソース電圧のデ
バイアシングの増加のために駆動電圧Ｖｇｓが低下した
ためである。
【００３６】対照的に図８は、長さ４００ミクロンの拡
散片を１個だけ短絡バスに結合した場合の、同じ電気モ
デルで予測したデバイアシング効果を示す。この構造
は、小さいトランジスタにだけ用いられる。再び、従来
の材料と厚さの第１および第２金属被覆層だけを用い
る。図８の三角印の曲線は、バスの長さに沿って測定し
たドレン電圧を示す。明らかにドレン電圧の曲線が理想
に近いので、すなわちバス全体でドレン領域が接触点で
の印可ポテンシャル、ここでは正規化して１．０、にあ
るので、デバイアシングはほとんど起こっていない。ま
たソース電圧Ｖｓの曲線を長方形のデータ点でプロット
した。やはりデバイアシングは起こらず、ソース電圧も
ほとんど理想的な平らな形で、全長にわたって０レベル
である。ドレン電圧もソース電圧もデバイアシングを示
さないので差電圧Ｖｄｓも理想的なはずで、図８に丸印
のデータ点でプロットした曲線で示すように１．０のレ
ベルである。図７と図８を比較すると、従来の２レベル
金属相互接続構造を用いて大きい構造を設計すると、こ
れらの構造のデバイアシングと抵抗のために非常に悪い
結果になることが分かる。１片だけを用いる小さい構造
ではデバイアシング効果は起こらない。したがって従来
の相互接続構造は、大きいデバイスにおいてはデバイア
シングや高抵抗や性能の大きな低下の原因になる。
散片を１個だけ短絡バスに結合した場合の、同じ電気モ
デルで予測したデバイアシング効果を示す。この構造
は、小さいトランジスタにだけ用いられる。再び、従来
の材料と厚さの第１および第２金属被覆層だけを用い
る。図８の三角印の曲線は、バスの長さに沿って測定し
たドレン電圧を示す。明らかにドレン電圧の曲線が理想
に近いので、すなわちバス全体でドレン領域が接触点で
の印可ポテンシャル、ここでは正規化して１．０、にあ
るので、デバイアシングはほとんど起こっていない。ま
たソース電圧Ｖｓの曲線を長方形のデータ点でプロット
した。やはりデバイアシングは起こらず、ソース電圧も
ほとんど理想的な平らな形で、全長にわたって０レベル
である。ドレン電圧もソース電圧もデバイアシングを示
さないので差電圧Ｖｄｓも理想的なはずで、図８に丸印
のデータ点でプロットした曲線で示すように１．０のレ
ベルである。図７と図８を比較すると、従来の２レベル
金属相互接続構造を用いて大きい構造を設計すると、こ
れらの構造のデバイアシングと抵抗のために非常に悪い
結果になることが分かる。１片だけを用いる小さい構造
ではデバイアシング効果は起こらない。したがって従来
の相互接続構造は、大きいデバイスにおいてはデバイア
シングや高抵抗や性能の大きな低下の原因になる。
【００３７】図９は、この発明の望ましい実施態様を用
いて得られる結果と利点を示す。ここでは、図１−図６
に示した望ましい実施態様の３レベル金属システムを用
いる。２００個の、それぞれ長さ４００ミクロンの拡散
片を形成し、従来の第１および第２金属層の上に、厚さ
２５ミクロンの銅の第３レベルを用いてソースおよびド
レン領域を接続する。三角のデータ点を用いて１．０に
正規化したドレン電圧をプロットした曲線を示す。接点
では電圧は１．０であり、グラフの右端から左の方にバ
スに沿ってデータをとると、デバイアシングがいくらか
起こっている。しかし図７とは対照的にデバイアシング
のレベルは非常に小さく、ドレンポテンシャルの接点か
ら最も遠いところでちょうど１００ミリボルトを超えた
ところで止まっている。同様に、長方形を用いた曲線は
バスの長さに沿ったソース電圧Ｖｓを示す。接点ではソ
ースは正規化されたゼロポテンシャルであり、測定デー
タはバスの長さに沿って上昇する。しかしプロットの右
端の最も遠い点でのソース電圧は、所望のポテンシャル
よりわずか１１０ミリボルト高いだけである。デバイア
シングがないので差電圧Ｖｄｓはほぼ理想に近く、バス
の中ほどの最低点での低下は約１８０ミリボルトであ
る。これは、図７に示した従来の方法ではＶｄｓが非常
に低いのとは対照的である。
いて得られる結果と利点を示す。ここでは、図１−図６
に示した望ましい実施態様の３レベル金属システムを用
いる。２００個の、それぞれ長さ４００ミクロンの拡散
片を形成し、従来の第１および第２金属層の上に、厚さ
２５ミクロンの銅の第３レベルを用いてソースおよびド
レン領域を接続する。三角のデータ点を用いて１．０に
正規化したドレン電圧をプロットした曲線を示す。接点
では電圧は１．０であり、グラフの右端から左の方にバ
スに沿ってデータをとると、デバイアシングがいくらか
起こっている。しかし図７とは対照的にデバイアシング
のレベルは非常に小さく、ドレンポテンシャルの接点か
ら最も遠いところでちょうど１００ミリボルトを超えた
ところで止まっている。同様に、長方形を用いた曲線は
バスの長さに沿ったソース電圧Ｖｓを示す。接点ではソ
ースは正規化されたゼロポテンシャルであり、測定デー
タはバスの長さに沿って上昇する。しかしプロットの右
端の最も遠い点でのソース電圧は、所望のポテンシャル
よりわずか１１０ミリボルト高いだけである。デバイア
シングがないので差電圧Ｖｄｓはほぼ理想に近く、バス
の中ほどの最低点での低下は約１８０ミリボルトであ
る。これは、図７に示した従来の方法ではＶｄｓが非常
に低いのとは対照的である。
【００３８】図１０は、活動的オン抵抗とデバイアシン
グ効果を減少させるための、望ましい実施態様の重要性
をさらに示す表である。図１０のＡ列は、第１および第
２金属層だけを用い、それぞれ長さ４００ミクロンの２
００個の片を用いた、図７のデバイスの抵抗測定で得ら
れた結果を示す。Ｂ列は比較のために１個の４００ミク
ロンの片すなわち図８でシミュレートしたデバイスを用
いた結果で、大きいデバイスを得るために片を金属で相
互接続する必要から生じた抵抗値を示す。図１０の表の
Ｃ列は、望ましい実施態様の利点を示す。従来の金属被
覆方式に厚い銅の第３レベルを追加すると、２００片の
デバイスで抵抗が非常に減少する。
グ効果を減少させるための、望ましい実施態様の重要性
をさらに示す表である。図１０のＡ列は、第１および第
２金属層だけを用い、それぞれ長さ４００ミクロンの２
００個の片を用いた、図７のデバイスの抵抗測定で得ら
れた結果を示す。Ｂ列は比較のために１個の４００ミク
ロンの片すなわち図８でシミュレートしたデバイスを用
いた結果で、大きいデバイスを得るために片を金属で相
互接続する必要から生じた抵抗値を示す。図１０の表の
Ｃ列は、望ましい実施態様の利点を示す。従来の金属被
覆方式に厚い銅の第３レベルを追加すると、２００片の
デバイスで抵抗が非常に減少する。
【００３９】物理的に分析しても、片状にしたデバイス
の予想性能の程度を知ることができる。シリコンの固有
オン抵抗は Ｒｓｐ＝０．８２ミリオームｘｃｍ２であ
る。したがって、予想オン抵抗はデバイスの固有オン抵
抗を活動的な領域ＡＡで割ったもの、すなわち、
の予想性能の程度を知ることができる。シリコンの固有
オン抵抗は Ｒｓｐ＝０．８２ミリオームｘｃｍ２であ
る。したがって、予想オン抵抗はデバイスの固有オン抵
抗を活動的な領域ＡＡで割ったもの、すなわち、
【数１】 である。
【００４０】しかし、図１０のＡ列の電気的モデルによ
ると、従来の金属技術を用いてデバイスを相互接続した
２００片のＬＤＭＯＳのモデルによる等価回路では、デ
バイアシングの影響のために、活動的な領域の実際の抵
抗Ｒｏｎは Ｒａｃｔｒｌ＝０．２６２６オームであっ
て、予想オン抵抗の４倍である。さらにこのモデルによ
ると、この抵抗の７５．６％はこの構造を相互接続する
金属による。したがってデバイアシングの影響によっ
て、活動的な領域内の実際の抵抗は予想オン抵抗の約４
倍になる。
ると、従来の金属技術を用いてデバイスを相互接続した
２００片のＬＤＭＯＳのモデルによる等価回路では、デ
バイアシングの影響のために、活動的な領域の実際の抵
抗Ｒｏｎは Ｒａｃｔｒｌ＝０．２６２６オームであっ
て、予想オン抵抗の４倍である。さらにこのモデルによ
ると、この抵抗の７５．６％はこの構造を相互接続する
金属による。したがってデバイアシングの影響によっ
て、活動的な領域内の実際の抵抗は予想オン抵抗の約４
倍になる。
【００４１】図１０のＢ列は、金属の相互接続を必要と
しない１片のデバイスでは、デバイアシング効果がない
ことを示している。図８のＶｄ、Ｖｓ、Ｖｄｓの形は小
さいデバイスの理想的な場合を示すもので、これは図１
０のＢ列のＲｏｎにも反映されている。
しない１片のデバイスでは、デバイアシング効果がない
ことを示している。図８のＶｄ、Ｖｓ、Ｖｄｓの形は小
さいデバイスの理想的な場合を示すもので、これは図１
０のＢ列のＲｏｎにも反映されている。
【００４２】この発明を片状のデバイスに用いると、２
００片のＬＤＭＯＳデバイスを理想に近づけることがで
きる。図１０の表の第３列すなわちＣ列は、この発明を
用いる利点を示す。図１０のＣ列は、銅の第３レベル金
属短絡バスを第２レベル金属に結合すると実際の抵抗は
Ｂ列の理想的な場合に非常に近い０．０７７１になるこ
とと、抵抗Ｒｏｎへの金属相互接続の寄与はわずか１
６．９％に過ぎないことを示す。
００片のＬＤＭＯＳデバイスを理想に近づけることがで
きる。図１０の表の第３列すなわちＣ列は、この発明を
用いる利点を示す。図１０のＣ列は、銅の第３レベル金
属短絡バスを第２レベル金属に結合すると実際の抵抗は
Ｂ列の理想的な場合に非常に近い０．０７７１になるこ
とと、抵抗Ｒｏｎへの金属相互接続の寄与はわずか１
６．９％に過ぎないことを示す。
【００４３】図１１−図１４は、図１−図５に示した望
ましい実施態様を用いた７トランジスタ回路について、
第２金属層から第３金属層への金属被覆相互接続パター
ンの一連の平面図を示す。上に説明した望ましい実施態
様は、大きいバス領域の上にあるが結合パッド領域の上
にはない第３レベル金属を備えるトランジスタを示す。
従来の第２レベル金属を用いて結合パッド領域を形成す
ると抵抗が十分低いので、またニッケルメッキを追加す
る必要のある厚い第３レベル金属に結合するより安価な
ので、有利である。しかし上に説明したデバイアシング
問題に対処するには、デバイスの大きいバス領域の抵抗
をさらに低くする必要がある。結合パッドの外側に銅の
バス棒を用いると、従来の技術の２レベル金属被覆構造
に必要な面積より２倍から３倍も小さい面積の中に、所
望のＲｄｓｏｎ抵抗を持つデバイスを作ることができ
る。必要な面積が小さいので、１個のＩＣ内に多数のデ
バイスを作ることができる。
ましい実施態様を用いた７トランジスタ回路について、
第２金属層から第３金属層への金属被覆相互接続パター
ンの一連の平面図を示す。上に説明した望ましい実施態
様は、大きいバス領域の上にあるが結合パッド領域の上
にはない第３レベル金属を備えるトランジスタを示す。
従来の第２レベル金属を用いて結合パッド領域を形成す
ると抵抗が十分低いので、またニッケルメッキを追加す
る必要のある厚い第３レベル金属に結合するより安価な
ので、有利である。しかし上に説明したデバイアシング
問題に対処するには、デバイスの大きいバス領域の抵抗
をさらに低くする必要がある。結合パッドの外側に銅の
バス棒を用いると、従来の技術の２レベル金属被覆構造
に必要な面積より２倍から３倍も小さい面積の中に、所
望のＲｄｓｏｎ抵抗を持つデバイスを作ることができ
る。必要な面積が小さいので、１個のＩＣ内に多数のデ
バイスを作ることができる。
【００４４】図１１−図１４は、横ＤＭＯＳデバイスを
用いた例示の７トランジスタＩＣの金属被覆パターンの
平面図を示す。１個のＩＣ上に数個のこのようなデバイ
スを作ることができる非常に小さいシリコンの面積内に
所望の性能特性の１個のＬＤＭＯＳ電力トランジスタを
作ることができるので、この発明の利点によりこのＩＣ
を作ることができる。厚い銅の第３レベルを用いてデバ
イスの拡散を結合し、したがって各デバイスに必要な面
積を減らす、ということをしなければ、このような一体
化したレベルは不可能である。
用いた例示の７トランジスタＩＣの金属被覆パターンの
平面図を示す。１個のＩＣ上に数個のこのようなデバイ
スを作ることができる非常に小さいシリコンの面積内に
所望の性能特性の１個のＬＤＭＯＳ電力トランジスタを
作ることができるので、この発明の利点によりこのＩＣ
を作ることができる。厚い銅の第３レベルを用いてデバ
イスの拡散を結合し、したがって各デバイスに必要な面
積を減らす、ということをしなければ、このような一体
化したレベルは不可能である。
【００４５】図１１は、７トランジスタ集積回路の第２
レベル金属の金属被覆パターンを示す。７トランジスタ
７１、８１、９１、１０１、１１１、１２１、１３１の
それぞれのソースを、共通のソースバス１４１により結
合する。ゲート接続は、７トランジスタそれぞれに１個
のゲートパッド７３、８３、９３、１０３、１１３、１
２３、１３３で行う。ドレン接続は、７トランジスタそ
れぞれに１個のドレンパッド７２、８２、９２、１０
２、１１２、１２２、１３２で行う。
レベル金属の金属被覆パターンを示す。７トランジスタ
７１、８１、９１、１０１、１１１、１２１、１３１の
それぞれのソースを、共通のソースバス１４１により結
合する。ゲート接続は、７トランジスタそれぞれに１個
のゲートパッド７３、８３、９３、１０３、１１３、１
２３、１３３で行う。ドレン接続は、７トランジスタそ
れぞれに１個のドレンパッド７２、８２、９２、１０
２、１１２、１２２、１３２で行う。
【００４６】各トランジスタ７１、８１、９１、１０
１、１１１、１２１、１３１は、図８の片状のソースお
よびドレン拡散法を用いて作る。第２レベル金属を用い
て、第１レベル金属を相互接続する。第１レベル金属
は、見やすくするために図示していない。第１レベル金
属は片の行を形成し、第２金属の下にあるので見えな
い。第１レベル金属片は第２レベル金属列に垂直であ
る。第２レベル金属は１つおきのソースバスとドレンバ
スの列を形成し、各トランジスタには１ソースバスと１
ドレンバスがある。たとえば、トランジスタ７１はソー
スバス７２とドレンバス７４を持つ。図５に示すよう
に、ソースバスとドレンバスはそれぞれトランジスタの
各片状の領域の一部を覆う。図１１に図示していないビ
アを用いて、ソース拡散を覆う片状の第１金属層領域を
結合することにより、ソースバスはソース拡散を選択的
に結合する。同様に、ドレンバスはドレン拡散を選択的
に結合する。したがって図１１の列の各ソース／ドレン
対は１個のＬＤＭＯＳトランジスタを形成する。トラン
ジスタ８１はソース列８４とドレン列８５を備える。ト
ランジスタ９１はソース列９４とドレン列９５を備え
る。トランジスタ１０１はソース列１０４とドレン列１
０５を備える。トランジスタ１１１、１２１、１３１も
同様な構成である。各トランジスタのドレン列はドレン
パッドに結合する。ソース列はすべて、ソース共通バス
１４１とソースパッド１４３に結合する。ゲートポリシ
リコンはソース列とドレン列に平行に走り、各トランジ
スタに関連しその間を走るゲートポリシリコン列があ
る。ゲートポリシリコン列は各ゲートパッドに結合す
る。
１、１１１、１２１、１３１は、図８の片状のソースお
よびドレン拡散法を用いて作る。第２レベル金属を用い
て、第１レベル金属を相互接続する。第１レベル金属
は、見やすくするために図示していない。第１レベル金
属は片の行を形成し、第２金属の下にあるので見えな
い。第１レベル金属片は第２レベル金属列に垂直であ
る。第２レベル金属は１つおきのソースバスとドレンバ
スの列を形成し、各トランジスタには１ソースバスと１
ドレンバスがある。たとえば、トランジスタ７１はソー
スバス７２とドレンバス７４を持つ。図５に示すよう
に、ソースバスとドレンバスはそれぞれトランジスタの
各片状の領域の一部を覆う。図１１に図示していないビ
アを用いて、ソース拡散を覆う片状の第１金属層領域を
結合することにより、ソースバスはソース拡散を選択的
に結合する。同様に、ドレンバスはドレン拡散を選択的
に結合する。したがって図１１の列の各ソース／ドレン
対は１個のＬＤＭＯＳトランジスタを形成する。トラン
ジスタ８１はソース列８４とドレン列８５を備える。ト
ランジスタ９１はソース列９４とドレン列９５を備え
る。トランジスタ１０１はソース列１０４とドレン列１
０５を備える。トランジスタ１１１、１２１、１３１も
同様な構成である。各トランジスタのドレン列はドレン
パッドに結合する。ソース列はすべて、ソース共通バス
１４１とソースパッド１４３に結合する。ゲートポリシ
リコンはソース列とドレン列に平行に走り、各トランジ
スタに関連しその間を走るゲートポリシリコン列があ
る。ゲートポリシリコン列は各ゲートパッドに結合す
る。
【００４７】図１２は、図１１に示す第２レベル金属
と、図示していない第３レベルの厚い金属の間にビアを
形成するのに用いるマスクを示す。図１２に示すビアパ
ターンは、第２レベル金属を覆う保護膜のどこを開き、
また第３レベル金属でどこを覆って最終の相互接続され
たＩＣを形成するかを示す。図を見ると結合パッドも保
護膜内にビアを持っているが、これらの領域は従来のボ
ールボンディング法を用いて結合するので、これらの領
域の上には第３金属の銅をメッキしない。図１２では、
ビアは各ゲート結合パッド７３、８３、９３、１０３、
１１３、１２３、１３３の上と、各ドレン結合パッド７
２、８２、９２、１０２、１１２、１２２、１３２の上
と、ソースパッド１４３の上に形成する。また、ビアは
ソース共通バス１４１の上と、ソース列７５、８４、９
４、１０４、１１４、１２４、１３５の上と、ドレン列
７４、８５、９５、１１５、１２５、１３４の上に形成
する。
と、図示していない第３レベルの厚い金属の間にビアを
形成するのに用いるマスクを示す。図１２に示すビアパ
ターンは、第２レベル金属を覆う保護膜のどこを開き、
また第３レベル金属でどこを覆って最終の相互接続され
たＩＣを形成するかを示す。図を見ると結合パッドも保
護膜内にビアを持っているが、これらの領域は従来のボ
ールボンディング法を用いて結合するので、これらの領
域の上には第３金属の銅をメッキしない。図１２では、
ビアは各ゲート結合パッド７３、８３、９３、１０３、
１１３、１２３、１３３の上と、各ドレン結合パッド７
２、８２、９２、１０２、１１２、１２２、１３２の上
と、ソースパッド１４３の上に形成する。また、ビアは
ソース共通バス１４１の上と、ソース列７５、８４、９
４、１０４、１１４、１２４、１３５の上と、ドレン列
７４、８５、９５、１１５、１２５、１３４の上に形成
する。
【００４８】図１３は、第３レベル金属の銅メッキを受
ける領域をパターン化するのに用いるマスクを示す。結
合パッド以外の、共通ソースバス１４１、ソース列、ド
レン列、ドレン接触領域を、すべて第３レベル金属で覆
う。第３レベル金属は、図１２に示すビアを通して、図
１１に示す第２レベル金属と物理的および電気的に接触
する。図１３の領域は、すべて図１１と図１２と同じ番
号で示す。
ける領域をパターン化するのに用いるマスクを示す。結
合パッド以外の、共通ソースバス１４１、ソース列、ド
レン列、ドレン接触領域を、すべて第３レベル金属で覆
う。第３レベル金属は、図１２に示すビアを通して、図
１１に示す第２レベル金属と物理的および電気的に接触
する。図１３の領域は、すべて図１１と図１２と同じ番
号で示す。
【００４９】図１４は、図１１と図１２と図１３を合成
したものを示す。図１４の番号は図１１、図１２、図１
３と同じである。図の結合パッドは第２レベル金属を持
ち、パッド領域内で結合させるための穴をあけた保護膜
内のビアで覆われており、結合パッド上には第３金属は
ない。図の共通のソースバス１４１の上には第３金属領
域があり、その下には隠れた第２金属ソースバスに結合
するビアがある。図の各ソース列は第３金属領域であっ
て、その下のビアにより下に隠れている第２金属領域と
結合し、ソース列はすべて共通ソースバスに接続する。
同様に、図の各ドレン領域は接触領域と第３金属の列で
あって、その下のビア領域により、図に示していない第
２金属ドレン列に結合する。ソース列の１つに沿った完
成したデバイスの断面は、図４に示す断面と同じであ
る。
したものを示す。図１４の番号は図１１、図１２、図１
３と同じである。図の結合パッドは第２レベル金属を持
ち、パッド領域内で結合させるための穴をあけた保護膜
内のビアで覆われており、結合パッド上には第３金属は
ない。図の共通のソースバス１４１の上には第３金属領
域があり、その下には隠れた第２金属ソースバスに結合
するビアがある。図の各ソース列は第３金属領域であっ
て、その下のビアにより下に隠れている第２金属領域と
結合し、ソース列はすべて共通ソースバスに接続する。
同様に、図の各ドレン領域は接触領域と第３金属の列で
あって、その下のビア領域により、図に示していない第
２金属ドレン列に結合する。ソース列の１つに沿った完
成したデバイスの断面は、図４に示す断面と同じであ
る。
【００５０】図１５は、実際のデータを用いて、従来の
の２レベル金属相互接続法と図１１−図１４に示す望ま
しい実施態様の３レベル金属構造とを比較した、７トラ
ンジスタの集積回路設計で得られた結果のプロットであ
る。図１４−図１７のトランジスタ７１、８１、９１、
１０１、１１１、１２１、１３１に対応する７トランジ
スタＴ１−Ｔ７のそれぞれについて、測定した実際の抵
抗Ｒｏｎをプロットした。データ点に小さい三角を用い
た上側の「ａ」曲線は、従来の２レベル金属被覆技術を
用いた７トランジスタＩＣのものである。データ点に丸
印を用いた下側の「ｂ」曲線は、図１１−図１４に示し
た、厚さ３５ミクロンの第３レベル金属短絡バスを組み
込んだ、望ましい実施態様の７トランジスタＩＣのもの
である。
の２レベル金属相互接続法と図１１−図１４に示す望ま
しい実施態様の３レベル金属構造とを比較した、７トラ
ンジスタの集積回路設計で得られた結果のプロットであ
る。図１４−図１７のトランジスタ７１、８１、９１、
１０１、１１１、１２１、１３１に対応する７トランジ
スタＴ１−Ｔ７のそれぞれについて、測定した実際の抵
抗Ｒｏｎをプロットした。データ点に小さい三角を用い
た上側の「ａ」曲線は、従来の２レベル金属被覆技術を
用いた７トランジスタＩＣのものである。データ点に丸
印を用いた下側の「ｂ」曲線は、図１１−図１４に示し
た、厚さ３５ミクロンの第３レベル金属短絡バスを組み
込んだ、望ましい実施態様の７トランジスタＩＣのもの
である。
【００５１】活動的な領域でのこの部分の期待設計Ｒｏ
ｎは３５０ミリオームである。しかし従来の技術の２金
属層相互接続法を用いて実際に測定した結果、Ｒｏｎの
測定値は約４８０−５７０ミリオームの範囲であった。
図１５はパッドからの距離の関数としての結果で、各ト
ランジスタの個々のＲｏｎを示す。理想的には、７トラ
ンジスタ全部のＲｏｎのプロットは平らなはずである。
従来の「ａ」曲線ではトランジスタの位置が異なるとＲ
ｄｓｏｎも異なり、かなりのデバイアシング効果を示
す。従来の金属被覆相互接続法を用いた場合、部分毎に
Ｒｏｎが増加したり変動したりするのは電流デバイアシ
ングのためであり、またこのためにトランジスタのＶｇ
ｓが減少して駆動が低下し、したがって安全動作領域定
格が低下する。
ｎは３５０ミリオームである。しかし従来の技術の２金
属層相互接続法を用いて実際に測定した結果、Ｒｏｎの
測定値は約４８０−５７０ミリオームの範囲であった。
図１５はパッドからの距離の関数としての結果で、各ト
ランジスタの個々のＲｏｎを示す。理想的には、７トラ
ンジスタ全部のＲｏｎのプロットは平らなはずである。
従来の「ａ」曲線ではトランジスタの位置が異なるとＲ
ｄｓｏｎも異なり、かなりのデバイアシング効果を示
す。従来の金属被覆相互接続法を用いた場合、部分毎に
Ｒｏｎが増加したり変動したりするのは電流デバイアシ
ングのためであり、またこのためにトランジスタのＶｇ
ｓが減少して駆動が低下し、したがって安全動作領域定
格が低下する。
【００５２】対照的に、図１５の第２曲線は、厚い銅の
第３レベル金属層を追加して、第２レベル金属の列の上
にソースバスとドレンバスを設けたときに得られた測定
結果を示す。この厚い第３レベル金属層によりパッドか
ら見た金属被覆構造の全体の抵抗が大幅に減少するの
で、全体のＲｏｎが減り性能が向上する。これを測定し
て図１５にプロットしたものが、望ましい実施態様のＲ
ｏｎの平らな曲線である。デバイアシングが少なく、ト
ランジスタ毎の変動が小さいので、ゲート対ソース電圧
Ｖｇｓはより理想的になり、トランジスタの駆動は引き
続き高く、デバイスの動作が均一なので同じシリコン面
積に対して安全動作領域定格が高い。
第３レベル金属層を追加して、第２レベル金属の列の上
にソースバスとドレンバスを設けたときに得られた測定
結果を示す。この厚い第３レベル金属層によりパッドか
ら見た金属被覆構造の全体の抵抗が大幅に減少するの
で、全体のＲｏｎが減り性能が向上する。これを測定し
て図１５にプロットしたものが、望ましい実施態様のＲ
ｏｎの平らな曲線である。デバイアシングが少なく、ト
ランジスタ毎の変動が小さいので、ゲート対ソース電圧
Ｖｇｓはより理想的になり、トランジスタの駆動は引き
続き高く、デバイスの動作が均一なので同じシリコン面
積に対して安全動作領域定格が高い。
【００５３】図１５ではトランジスタＴ１がソースパッ
ド１４３から最も遠く、またソースバスのデバイアシン
グがあるので、一般にソースパッドから最も遠いトラン
ジスタの活動的なオン抵抗Ｒｏｎが最も高い。トランジ
スタＴ１とソースパッド１４３の位置は、図１１−図１
４を見ていただきたい。図１５のプロットは、従来の２
レベル金属被覆法を用いてＴ１について得たＲｏｎが、
望ましい実施態様の厚い銅の３レベル金属層を用いて得
たＲｏｎより高いことを示すだけでなく、従来の２レベ
ル金属の場合はトランジスタＴ７からＴ１までのＲｏｎ
の分布が悪くて９０ミリオームも変動することを示す。
対照的に、望ましい実施態様を用いたトランジスタＴ１
−Ｔ７のプロットは、厚い銅の第３レベルを持つ３レベ
ル金属を用いて作った７個の各トランジスタのＲｏｎが
約３５０ミリオームであり、分布がほぼ平らであること
を示す。このため、均一な動作の複数の電力トランジス
タを持つ集積回路が得られる。ユーザがトランジスタを
接続してＨブリッジなどの回路を形成すると、各デバイ
スは均一に動作して優れた総合回路性能を示す。
ド１４３から最も遠く、またソースバスのデバイアシン
グがあるので、一般にソースパッドから最も遠いトラン
ジスタの活動的なオン抵抗Ｒｏｎが最も高い。トランジ
スタＴ１とソースパッド１４３の位置は、図１１−図１
４を見ていただきたい。図１５のプロットは、従来の２
レベル金属被覆法を用いてＴ１について得たＲｏｎが、
望ましい実施態様の厚い銅の３レベル金属層を用いて得
たＲｏｎより高いことを示すだけでなく、従来の２レベ
ル金属の場合はトランジスタＴ７からＴ１までのＲｏｎ
の分布が悪くて９０ミリオームも変動することを示す。
対照的に、望ましい実施態様を用いたトランジスタＴ１
−Ｔ７のプロットは、厚い銅の第３レベルを持つ３レベ
ル金属を用いて作った７個の各トランジスタのＲｏｎが
約３５０ミリオームであり、分布がほぼ平らであること
を示す。このため、均一な動作の複数の電力トランジス
タを持つ集積回路が得られる。ユーザがトランジスタを
接続してＨブリッジなどの回路を形成すると、各デバイ
スは均一に動作して優れた総合回路性能を示す。
【００５４】上述の例示のＬＤＭＯＳデバイスはここに
説明したこの発明の優れた応用である。他の横に形成さ
れるデバイスも、この発明の第３レベル金属短絡バスと
同様である。たとえば、横ツェナーダイオードをＥＳＤ
保護回路として形成し使用することができる。ツェナー
ダイオードは拡散井戸に形成したｐ拡散とｎ拡散を持
ち、ｐ拡散とｎ拡散はアノード材料とカソード材料の片
を１つおきに形成する。次にこれらの片状の各領域を第
１金属材料で覆い、上のＬＤＭＯＳトランジスタと同様
な金属被覆方式を用いて結合する。第２金属バスを用い
てアノードおよびカソード領域を結合し、また他のダイ
オードに結合する。
説明したこの発明の優れた応用である。他の横に形成さ
れるデバイスも、この発明の第３レベル金属短絡バスと
同様である。たとえば、横ツェナーダイオードをＥＳＤ
保護回路として形成し使用することができる。ツェナー
ダイオードは拡散井戸に形成したｐ拡散とｎ拡散を持
ち、ｐ拡散とｎ拡散はアノード材料とカソード材料の片
を１つおきに形成する。次にこれらの片状の各領域を第
１金属材料で覆い、上のＬＤＭＯＳトランジスタと同様
な金属被覆方式を用いて結合する。第２金属バスを用い
てアノードおよびカソード領域を結合し、また他のダイ
オードに結合する。
【００５５】ＬＤＭＯＳトランジスタの場合と同様に、
ＥＳＤ保護に用いるダイオードの抵抗はデバイスの性能
にとって重要である。図１６は、積み重ねダイオードＥ
ＳＤ保護回路の断面の略図で、この回路はツェナーダイ
オード２３５、２３７、２３９を破壊させることにより
ＥＳＤ衝撃からＩＣの活動的な回路を保護する。活動的
な回路は一般にＬＤＭＯＳまたはＭＯＳトランジスタで
あって、高電圧がかかると破壊しやすい薄いゲート酸化
物と寄生回路（ｐａｒａｓｉｔｉｃｓ）を持つ。３ダイ
オードスタックを、保護するデバイスのゲート端子Ｖｇ
に結合する。保護回路を形成するダイオードの全抵抗が
高いと破壊時間が増加する。この時間はトランジスタの
切替え速度と同様である。破壊速度はダイオードの接合
容量および抵抗と逆の関係がある。抵抗が小さくなると
破壊速度が大きくなり、図１６のＥＳＤダイオードスタ
ック２３５、２３７、２３９による保護が強化される。
これは、活動的な回路が損傷する前にツェナーダイオー
ドが破壊して静電放電衝撃電流を活動的な回路から逃が
しやすくするからである。
ＥＳＤ保護に用いるダイオードの抵抗はデバイスの性能
にとって重要である。図１６は、積み重ねダイオードＥ
ＳＤ保護回路の断面の略図で、この回路はツェナーダイ
オード２３５、２３７、２３９を破壊させることにより
ＥＳＤ衝撃からＩＣの活動的な回路を保護する。活動的
な回路は一般にＬＤＭＯＳまたはＭＯＳトランジスタで
あって、高電圧がかかると破壊しやすい薄いゲート酸化
物と寄生回路（ｐａｒａｓｉｔｉｃｓ）を持つ。３ダイ
オードスタックを、保護するデバイスのゲート端子Ｖｇ
に結合する。保護回路を形成するダイオードの全抵抗が
高いと破壊時間が増加する。この時間はトランジスタの
切替え速度と同様である。破壊速度はダイオードの接合
容量および抵抗と逆の関係がある。抵抗が小さくなると
破壊速度が大きくなり、図１６のＥＳＤダイオードスタ
ック２３５、２３７、２３９による保護が強化される。
これは、活動的な回路が損傷する前にツェナーダイオー
ドが破壊して静電放電衝撃電流を活動的な回路から逃が
しやすくするからである。
【００５６】図１６は、図１６の保護回路に用いる例示
の３ダイオードスタックの断面を示す。各ダイオード２
３５、２３７、２３９は横ダイオードであって、ＬＤＭ
ＯＳ処理と同様な方法で形成する。第１拡散段階でエピ
タキシャル層２０３内に拡散井戸２０９を形成し、第２
拡散段階で１つおきのカソード２１３とアノード２１１
の材料片を持つダイオードを形成する。図１６では各ダ
イオードのカソード拡散片とアノード拡散片は１つだけ
であるが、これは分かりやすくするためである。各ダイ
オードは、ｐ拡散井戸２０９に拡散した多数の１つおき
のカソード拡散片２１３とアノード拡散片２１１を持
つ。各ダイオードは、ｐ拡散井戸の下に形成したＮタン
ク２０２を用いて絶縁されている。寄生ダイオード２４
０を用いて、ｐｎｐ横バイポーラ寄生回路が活動的にな
って好ましくない電流を流すことのないようにする。
の３ダイオードスタックの断面を示す。各ダイオード２
３５、２３７、２３９は横ダイオードであって、ＬＤＭ
ＯＳ処理と同様な方法で形成する。第１拡散段階でエピ
タキシャル層２０３内に拡散井戸２０９を形成し、第２
拡散段階で１つおきのカソード２１３とアノード２１１
の材料片を持つダイオードを形成する。図１６では各ダ
イオードのカソード拡散片とアノード拡散片は１つだけ
であるが、これは分かりやすくするためである。各ダイ
オードは、ｐ拡散井戸２０９に拡散した多数の１つおき
のカソード拡散片２１３とアノード拡散片２１１を持
つ。各ダイオードは、ｐ拡散井戸の下に形成したＮタン
ク２０２を用いて絶縁されている。寄生ダイオード２４
０を用いて、ｐｎｐ横バイポーラ寄生回路が活動的にな
って好ましくない電流を流すことのないようにする。
【００５７】動作を説明すると、ＥＳＤ電圧衝撃がゲー
ト入力Ｖｇに現れると、ダイオード２３７と２３９は逆
にバイアスされる。電圧衝撃がダイオード２３７と２３
９の組合わせ破壊電圧を超えると、ダイオードはツェナ
ー破壊に進む。特定のデバイスの薄いゲート酸化物を保
護するのに必要であれば、ダイオードをさらに追加して
もよい。図１６の回路の代表的な応用では、保護するＬ
ＤＭＯＳトランジスタのゲート酸化物破壊電圧は約３０
ボルトである。既存のＬＤＭＯＳプロセスを用いると、
ツェナーダイオードの破壊は８ボルトから９ボルトの間
であり、順方向バイアス電圧降下は約０．７ボルトであ
る。ツェナーは通常の入力電圧で破壊してはならない。
この応用では、通常の最大入力電圧は約１５ボルトなの
で、３ダイオード構成を用いる。ツェナー破壊電圧と順
方向バイアスダイオード電圧降下の合計である破壊電圧
は１６−１９ボルトである。これは通常の動作電圧より
大きいが、ゲート酸化物破壊電圧より小さい。ゲート入
力へのＥＳＤ衝撃に対して、ダイオード２３５を順方向
にバイアスし、ゲート入力をダイオードスタックの電圧
に固定する。このように固定することにより、活動的な
回路のゲート酸化物の損傷を防ぐことができる。ゲート
入力Ｖｇが負になるとダイオード２３５は逆方向にバイ
アスされ、同様にして活動的な回路のゲート酸化物が負
の衝撃により損傷することはない。
ト入力Ｖｇに現れると、ダイオード２３７と２３９は逆
にバイアスされる。電圧衝撃がダイオード２３７と２３
９の組合わせ破壊電圧を超えると、ダイオードはツェナ
ー破壊に進む。特定のデバイスの薄いゲート酸化物を保
護するのに必要であれば、ダイオードをさらに追加して
もよい。図１６の回路の代表的な応用では、保護するＬ
ＤＭＯＳトランジスタのゲート酸化物破壊電圧は約３０
ボルトである。既存のＬＤＭＯＳプロセスを用いると、
ツェナーダイオードの破壊は８ボルトから９ボルトの間
であり、順方向バイアス電圧降下は約０．７ボルトであ
る。ツェナーは通常の入力電圧で破壊してはならない。
この応用では、通常の最大入力電圧は約１５ボルトなの
で、３ダイオード構成を用いる。ツェナー破壊電圧と順
方向バイアスダイオード電圧降下の合計である破壊電圧
は１６−１９ボルトである。これは通常の動作電圧より
大きいが、ゲート酸化物破壊電圧より小さい。ゲート入
力へのＥＳＤ衝撃に対して、ダイオード２３５を順方向
にバイアスし、ゲート入力をダイオードスタックの電圧
に固定する。このように固定することにより、活動的な
回路のゲート酸化物の損傷を防ぐことができる。ゲート
入力Ｖｇが負になるとダイオード２３５は逆方向にバイ
アスされ、同様にして活動的な回路のゲート酸化物が負
の衝撃により損傷することはない。
【００５８】図１７は、図１６のダイオードの１つの断
面を詳細に示すもので、望ましい実施態様の第２および
第３レベル金属被覆構造を示す。図１７には、ｐ拡散井
戸２０９の一部と、多重カソード拡散２１３と多重アノ
ード拡散２１１を示す。Ｎタンクの底として、基板２０
２の上にＮ埋め込み層２０１を形成する。深い拡散２０
７とｎ＋接触領域２２１とでタンクを形成する。第１金
属片２２７はカソード拡散２１３と接触する。第１金属
片２１５はアノード領域２１１と接触する。酸化物２２
３は第１金属と拡散とを絶縁し、ビアを接触領域の上に
パターン化する。酸化物２４４を用いて第１金属を絶縁
する。酸化物２４４の中にビアをパターン化し、また第
２金属層２４５を形成してこの場合はアノード領域内の
第１金属と接触する。したがって第２金属層２４５は、
片状の領域の上を垂直に走るアノード第２金属バスであ
る。第３金属短絡バス２５３は銅バスであって、上述の
ようにして形成する。保護膜を第２金属層の上に形成
し、図１７に示すように第３金属層と第２金属層とを接
触させたいところを取り除く。障壁層と銅シード層を堆
積させ、ホトレジストを用いて銅層をパターン化した
後、厚い銅バス２５３をシード層の上にメッキする。
面を詳細に示すもので、望ましい実施態様の第２および
第３レベル金属被覆構造を示す。図１７には、ｐ拡散井
戸２０９の一部と、多重カソード拡散２１３と多重アノ
ード拡散２１１を示す。Ｎタンクの底として、基板２０
２の上にＮ埋め込み層２０１を形成する。深い拡散２０
７とｎ＋接触領域２２１とでタンクを形成する。第１金
属片２２７はカソード拡散２１３と接触する。第１金属
片２１５はアノード領域２１１と接触する。酸化物２２
３は第１金属と拡散とを絶縁し、ビアを接触領域の上に
パターン化する。酸化物２４４を用いて第１金属を絶縁
する。酸化物２４４の中にビアをパターン化し、また第
２金属層２４５を形成してこの場合はアノード領域内の
第１金属と接触する。したがって第２金属層２４５は、
片状の領域の上を垂直に走るアノード第２金属バスであ
る。第３金属短絡バス２５３は銅バスであって、上述の
ようにして形成する。保護膜を第２金属層の上に形成
し、図１７に示すように第３金属層と第２金属層とを接
触させたいところを取り除く。障壁層と銅シード層を堆
積させ、ホトレジストを用いて銅層をパターン化した
後、厚い銅バス２５３をシード層の上にメッキする。
【００５９】図１８は図１６の３ダイオード回路の平面
図で、この発明の第３レベルの厚い銅短絡バスを備え
る。図１８はは、片状のダイオードのカソードおよびア
ノード拡散を覆う第１金属を持つ図１６の３ダイオード
タンクを示す。第２金属バス２４３と２４５はアノード
またはカソードの片状の領域に選択的に結合することに
より、カソードおよびアノード領域を結合する。個々の
ダイオードのカソードとアノードは結合して、図１６の
３ダイオードスタック、すなわちダイオード２３５、２
３７、２３９を形成する。図示してはいないが、従来の
方法により保護膜を構造全体の上に形成する。保護膜内
にビア領域２５１を形成し、第３レベル金属短絡バスを
第２レベル金属と接触させる。ＬＤＭＯＳトランジスタ
に関して上に述べた方法および図１７に関して上に述べ
た方法と同様にして、第３レベルの銅２５３をこれらの
領域の上にメッキする。
図で、この発明の第３レベルの厚い銅短絡バスを備え
る。図１８はは、片状のダイオードのカソードおよびア
ノード拡散を覆う第１金属を持つ図１６の３ダイオード
タンクを示す。第２金属バス２４３と２４５はアノード
またはカソードの片状の領域に選択的に結合することに
より、カソードおよびアノード領域を結合する。個々の
ダイオードのカソードとアノードは結合して、図１６の
３ダイオードスタック、すなわちダイオード２３５、２
３７、２３９を形成する。図示してはいないが、従来の
方法により保護膜を構造全体の上に形成する。保護膜内
にビア領域２５１を形成し、第３レベル金属短絡バスを
第２レベル金属と接触させる。ＬＤＭＯＳトランジスタ
に関して上に述べた方法および図１７に関して上に述べ
た方法と同様にして、第３レベルの銅２５３をこれらの
領域の上にメッキする。
【００６０】動作を説明すると、従来の方法に比べて図
１８のダイオードスタックの全抵抗は非常に減少し、性
能は向上する。これは、第３レベル金属の厚い銅を用い
たために抵抗が減少したからである。破壊速度が増加す
るので、ＥＳＤ衝撃があったときにダイオードは活動的
な回路を保護することができる。高性能のＥＳＤ回路を
従来より小さな面積内に作ることができる。これは、第
３レベル金属を含む構造の抵抗が、従来の金属被覆構造
から得られる抵抗よりはるかに小さいからである。第３
レベルの厚い金属を用いて、横抵抗器、コンデンサ、ダ
イオード接続トランジスタ、容量接続トランジスタなど
の他の回路デバイス内の抵抗を下げることができる。
１８のダイオードスタックの全抵抗は非常に減少し、性
能は向上する。これは、第３レベル金属の厚い銅を用い
たために抵抗が減少したからである。破壊速度が増加す
るので、ＥＳＤ衝撃があったときにダイオードは活動的
な回路を保護することができる。高性能のＥＳＤ回路を
従来より小さな面積内に作ることができる。これは、第
３レベル金属を含む構造の抵抗が、従来の金属被覆構造
から得られる抵抗よりはるかに小さいからである。第３
レベルの厚い金属を用いて、横抵抗器、コンデンサ、ダ
イオード接続トランジスタ、容量接続トランジスタなど
の他の回路デバイス内の抵抗を下げることができる。
【００６１】例示の実施態様を参照してこの発明を説明
したが、この説明は制限的な意味に解釈してはならな
い。例示の実施態様のいろいろの修正や組合わせやこの
発明の他の実施態様は、この説明を参照すれば当業者に
は明らかである。したがって特許請求の範囲は、このよ
うな修正や実施態様を含むものである。
したが、この説明は制限的な意味に解釈してはならな
い。例示の実施態様のいろいろの修正や組合わせやこの
発明の他の実施態様は、この説明を参照すれば当業者に
は明らかである。したがって特許請求の範囲は、このよ
うな修正や実施態様を含むものである。
【００６２】以上の説明に関して更に以下の項を開示す
る。 １． ＬＤＭＯＳトランジスタの多重レベル相互接続構
造であって、結合してトランジスタを形成する複数の拡
散領域と、前記複数の拡散領域の上にあって電気的に接
触する第１レベルの相互接続材料の複数の片と、それぞ
れが第１レベル相互接続の前記複数の片の上にあり、そ
れぞれが第１レベル相互接続の前記複数の片と選択的に
接触する、第２レベルの相互接続材料の複数の導電バス
と、前記導電バスの上にあってこれと電気的に接触す
る、それぞれが銅を含む複数の第３レベル相互接続導体
と、を備える多重レベル相互接続構造。
る。 １． ＬＤＭＯＳトランジスタの多重レベル相互接続構
造であって、結合してトランジスタを形成する複数の拡
散領域と、前記複数の拡散領域の上にあって電気的に接
触する第１レベルの相互接続材料の複数の片と、それぞ
れが第１レベル相互接続の前記複数の片の上にあり、そ
れぞれが第１レベル相互接続の前記複数の片と選択的に
接触する、第２レベルの相互接続材料の複数の導電バス
と、前記導電バスの上にあってこれと電気的に接触す
る、それぞれが銅を含む複数の第３レベル相互接続導体
と、を備える多重レベル相互接続構造。
【００６３】２． 第１項記載の３レベル相互接続構造
であって、前記導電バスと前記複数の片との間に堆積し
て、前記導電バスと前記複数の片とを電気的に絶縁する
絶縁酸化物、をさらに備える、３レベル相互接続構造。 ３． 第１項記載の３レベル相互接続構造であって、前
記導電バスと前記第３レベル相互接続導体の間に堆積さ
せる保護膜材料、をさらに備える、３レベル相互接続構
造。
であって、前記導電バスと前記複数の片との間に堆積し
て、前記導電バスと前記複数の片とを電気的に絶縁する
絶縁酸化物、をさらに備える、３レベル相互接続構造。 ３． 第１項記載の３レベル相互接続構造であって、前
記導電バスと前記第３レベル相互接続導体の間に堆積さ
せる保護膜材料、をさらに備える、３レベル相互接続構
造。
【００６４】４． 第１項記載の３レベル相互接続構造
であって、前記導電バスと前記第３レベル相互接続導体
との間の保護膜と、選択された領域内の前記保護膜内に
あって、前記第３レベル相互接続導体を前記導電バスに
電気的に接触させるビアと、をさらに備え、前記第３レ
ベル相互接続導体は前記保護膜と前記ビアの上にあっ
て、前記ビア内で前記導電バスと電気的に結合する、３
レベル相互接続構造。 ５． 第４項記載の３レベル相互接続構造であって、前
記第３レベル相互接続導体は前記導電バスに平行であ
る、３レベル相互接続構造。
であって、前記導電バスと前記第３レベル相互接続導体
との間の保護膜と、選択された領域内の前記保護膜内に
あって、前記第３レベル相互接続導体を前記導電バスに
電気的に接触させるビアと、をさらに備え、前記第３レ
ベル相互接続導体は前記保護膜と前記ビアの上にあっ
て、前記ビア内で前記導電バスと電気的に結合する、３
レベル相互接続構造。 ５． 第４項記載の３レベル相互接続構造であって、前
記第３レベル相互接続導体は前記導電バスに平行であ
る、３レベル相互接続構造。
【００６５】６． 第４項記載の３レベル相互接続構造
であって、前記第３レベル相互接続導体は前記導電バス
に垂直である、３レベル相互接続構造。 ７． 第５項記載の３レベル相互接続構造であって、前
記複数の拡散領域は第１導電率型と第２導電率型の拡散
領域を１つおきに備える、３レベル相互接続構造。 ８． 第７項記載の３レベル相互接続構造であって、前
記第１導電率型の前記１つおきの拡散領域はトランジス
タのソース領域を形成し、前記第２導電率型の前記１つ
おきの拡散領域はトランジスタのドレン領域を形成す
る、３レベル相互接続構造。
であって、前記第３レベル相互接続導体は前記導電バス
に垂直である、３レベル相互接続構造。 ７． 第５項記載の３レベル相互接続構造であって、前
記複数の拡散領域は第１導電率型と第２導電率型の拡散
領域を１つおきに備える、３レベル相互接続構造。 ８． 第７項記載の３レベル相互接続構造であって、前
記第１導電率型の前記１つおきの拡散領域はトランジス
タのソース領域を形成し、前記第２導電率型の前記１つ
おきの拡散領域はトランジスタのドレン領域を形成す
る、３レベル相互接続構造。
【００６６】９． 第８項記載の３レベル相互接続構造
であって、ソース領域を形成する前記１つ置きの拡散領
域とドレン領域を形成する前記１つ置きの拡散領域の間
に配置した複数のゲート領域をさらに備える、３レベル
相互接続構造。 １０． 第９項記載の３レベル相互接続構造であって、
前記複数のゲート領域はゲート結合パッドに結合し、前
記第３レベル相互接続導体は複数の前記ソース領域とソ
ースパッドを結合し、前記第３レベル相互接続導体は複
数の前記ドレン領域とドレンパッドを結合し、前記ソー
スパッドとドレンパッドとゲート結合パッドはトランジ
スタの端子を形成する、３レベル相互接続構造。
であって、ソース領域を形成する前記１つ置きの拡散領
域とドレン領域を形成する前記１つ置きの拡散領域の間
に配置した複数のゲート領域をさらに備える、３レベル
相互接続構造。 １０． 第９項記載の３レベル相互接続構造であって、
前記複数のゲート領域はゲート結合パッドに結合し、前
記第３レベル相互接続導体は複数の前記ソース領域とソ
ースパッドを結合し、前記第３レベル相互接続導体は複
数の前記ドレン領域とドレンパッドを結合し、前記ソー
スパッドとドレンパッドとゲート結合パッドはトランジ
スタの端子を形成する、３レベル相互接続構造。
【００６７】１１． ＬＤＭＯＳトランジスタであっ
て、半導体基板と、前記半導体基板内に配置した第１導
電率型の複数の片状のドレン拡散と、前記半導体基板内
の前記片状のドレン拡散の間に配置した第２導電率型の
複数の片状のソース拡散と、前記片状のドレン拡散と前
記片状のソース拡散との間に堆積させたゲート酸化物
と、少なくとも部分的に前記ゲート酸化物の上にある複
数のゲート導体と、前記ゲート導体の上に堆積させた絶
縁酸化物と、前記ソースおよびドレン拡散の上に形成
し、前記絶縁酸化物を通して延び、前記ソースおよびド
レン拡散を少なくとも部分的に露出させる、接触領域
と、それぞれ前記ソースおよびドレン拡散の１つに関連
し、それぞれ少なくとも部分的に前記接触領域の上にあ
り、前記関連するソースおよびドレン拡散と電気的に接
触する、複数の第１金属層片と、前記第１金属層片の上
にある第２絶縁酸化物と、それぞれ前記第１金属層片の
上にあって前記第１金属層片に垂直であり、それぞれ前
記ソースまたは前記ドレン拡散と選択的に電気的に接触
してソースおよびドレンバスを形成する、複数の第２金
属層片と、それぞれ少なくとも部分的に前記第２層片の
上にあり、前記第２金属層片の関連する１つと電気的に
接触して前記ＬＤＭＯＳトランジスタの抵抗を下げる、
複数の第３金属層導体と、を備えるＬＤＭＯＳトランジ
スタ。
て、半導体基板と、前記半導体基板内に配置した第１導
電率型の複数の片状のドレン拡散と、前記半導体基板内
の前記片状のドレン拡散の間に配置した第２導電率型の
複数の片状のソース拡散と、前記片状のドレン拡散と前
記片状のソース拡散との間に堆積させたゲート酸化物
と、少なくとも部分的に前記ゲート酸化物の上にある複
数のゲート導体と、前記ゲート導体の上に堆積させた絶
縁酸化物と、前記ソースおよびドレン拡散の上に形成
し、前記絶縁酸化物を通して延び、前記ソースおよびド
レン拡散を少なくとも部分的に露出させる、接触領域
と、それぞれ前記ソースおよびドレン拡散の１つに関連
し、それぞれ少なくとも部分的に前記接触領域の上にあ
り、前記関連するソースおよびドレン拡散と電気的に接
触する、複数の第１金属層片と、前記第１金属層片の上
にある第２絶縁酸化物と、それぞれ前記第１金属層片の
上にあって前記第１金属層片に垂直であり、それぞれ前
記ソースまたは前記ドレン拡散と選択的に電気的に接触
してソースおよびドレンバスを形成する、複数の第２金
属層片と、それぞれ少なくとも部分的に前記第２層片の
上にあり、前記第２金属層片の関連する１つと電気的に
接触して前記ＬＤＭＯＳトランジスタの抵抗を下げる、
複数の第３金属層導体と、を備えるＬＤＭＯＳトランジ
スタ。
【００６８】１２． 第１１項記載のＬＤＭＯＳトラン
ジスタであって、前記第２金属層片と前記複数の第３金
属層導体の間に配置した保護膜、をさらに備えるＬＤＭ
ＯＳトランジスタ。 １３． 第１１項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層導体は前記第２層片に平行に走る、
ＬＤＭＯＳトランジスタ。 １４． 第１１項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層導体は前記第２層片に垂直に走る、
ＬＤＭＯＳトランジスタ。
ジスタであって、前記第２金属層片と前記複数の第３金
属層導体の間に配置した保護膜、をさらに備えるＬＤＭ
ＯＳトランジスタ。 １３． 第１１項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層導体は前記第２層片に平行に走る、
ＬＤＭＯＳトランジスタ。 １４． 第１１項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層導体は前記第２層片に垂直に走る、
ＬＤＭＯＳトランジスタ。
【００６９】１５． 第１３項記載のＬＤＭＯＳトラン
ジスタであって、前記第２金属層片と前記第３金属層導
体の間に配置した保護膜と、前記保護膜内にあり、選択
された領域内の前記第２金属層片を露出させる複数のビ
ア領域と、をさらに備え、前記第３金属層導体は前記ビ
ア領域内で前記第２金属層片と電気的に接触する、ＬＤ
ＭＯＳトランジスタ。 １６． 第１１項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層は銅を含む、ＬＤＭＯＳトランジス
タ。
ジスタであって、前記第２金属層片と前記第３金属層導
体の間に配置した保護膜と、前記保護膜内にあり、選択
された領域内の前記第２金属層片を露出させる複数のビ
ア領域と、をさらに備え、前記第３金属層導体は前記ビ
ア領域内で前記第２金属層片と電気的に接触する、ＬＤ
ＭＯＳトランジスタ。 １６． 第１１項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層は銅を含む、ＬＤＭＯＳトランジス
タ。
【００７０】１７． 第１６項記載のＬＤＭＯＳトラン
ジスタであって、前記第３金属層の厚さは少なくとも１
５ミクロンである、ＬＤＭＯＳトランジスタ。 １８． 第１６項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層の厚さは少なくとも２５ミクロンで
ある、ＬＤＭＯＳトランジスタ。 １９． 第１６項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層は前記銅の上に配置したニッケル膜
を含む、ＬＤＭＯＳトランジスタ。 ２０． 第１９項記載のＬＤＭＯＳトランジスタであっ
て、前記ニッケル膜の厚さは１−５ミクロンである、Ｌ
ＤＭＯＳトランジスタ。
ジスタであって、前記第３金属層の厚さは少なくとも１
５ミクロンである、ＬＤＭＯＳトランジスタ。 １８． 第１６項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層の厚さは少なくとも２５ミクロンで
ある、ＬＤＭＯＳトランジスタ。 １９． 第１６項記載のＬＤＭＯＳトランジスタであっ
て、前記第３金属層は前記銅の上に配置したニッケル膜
を含む、ＬＤＭＯＳトランジスタ。 ２０． 第１９項記載のＬＤＭＯＳトランジスタであっ
て、前記ニッケル膜の厚さは１−５ミクロンである、Ｌ
ＤＭＯＳトランジスタ。
【００７１】２１． ＬＤＭＯＳトランジスタであっ
て、長方形で行に配列されているソース領域を形成し、
前記ソース領域の行はさらに列に配列されている、第１
導電率型の複数の片状の拡散領域と、ドレン領域を形成
する第２導電率型の複数の片状の拡散領域であって、前
記ドレン領域は長方形であって前記ソース領域の行の間
に行に配列されており、前記ドレン領域の行とソース領
域の行は前記列内に１つおきにある、複数の片状の拡散
領域と、前記ソース領域の前記行の周りに形成され、前
記列内の前記１つおきのドレンおよびソース領域の行の
間に配置されている、複数のゲート酸化物領域と、一部
が前記各複数のゲート酸化物領域の上にある複数のゲー
トポリシリコン領域と、複数の第２金属領域であって、
ソースバスを形成し、それぞれ前記１つおきのソースお
よびドレン領域の前記行に垂直に走り、それぞれ前記列
に平行に走り、各ソースバスの一部は前記ソースおよび
ドレン領域の行の上にある、複数の第２金属領域と、複
数の第２金属領域であって、ドレンバスを形成し、それ
ぞれ前記１つおきのソースおよびドレン領域の前記行に
垂直に走り、それぞれ前記列に平行に走り、各ドレンバ
スの一部は前記ソースおよびドレン領域の行の上にあ
り、前記ソースバスから離れ、その間に配置されてい
て、前記ソースおよびドレンバスは１つおきにある、複
数の第２金属領域と、前記第２金属領域の上にあり、前
記第２金属領域と電気的に接触して前記ＬＤＭＯＳトラ
ンジスタの抵抗を下げる、複数の銅の第３金属導体と、
を備えるＬＤＭＯＳトランジスタ。
て、長方形で行に配列されているソース領域を形成し、
前記ソース領域の行はさらに列に配列されている、第１
導電率型の複数の片状の拡散領域と、ドレン領域を形成
する第２導電率型の複数の片状の拡散領域であって、前
記ドレン領域は長方形であって前記ソース領域の行の間
に行に配列されており、前記ドレン領域の行とソース領
域の行は前記列内に１つおきにある、複数の片状の拡散
領域と、前記ソース領域の前記行の周りに形成され、前
記列内の前記１つおきのドレンおよびソース領域の行の
間に配置されている、複数のゲート酸化物領域と、一部
が前記各複数のゲート酸化物領域の上にある複数のゲー
トポリシリコン領域と、複数の第２金属領域であって、
ソースバスを形成し、それぞれ前記１つおきのソースお
よびドレン領域の前記行に垂直に走り、それぞれ前記列
に平行に走り、各ソースバスの一部は前記ソースおよび
ドレン領域の行の上にある、複数の第２金属領域と、複
数の第２金属領域であって、ドレンバスを形成し、それ
ぞれ前記１つおきのソースおよびドレン領域の前記行に
垂直に走り、それぞれ前記列に平行に走り、各ドレンバ
スの一部は前記ソースおよびドレン領域の行の上にあ
り、前記ソースバスから離れ、その間に配置されてい
て、前記ソースおよびドレンバスは１つおきにある、複
数の第２金属領域と、前記第２金属領域の上にあり、前
記第２金属領域と電気的に接触して前記ＬＤＭＯＳトラ
ンジスタの抵抗を下げる、複数の銅の第３金属導体と、
を備えるＬＤＭＯＳトランジスタ。
【００７２】２２． ＬＤＭＯＳトランジスタを形成す
る方法であって、長方形で行に配列されているソース領
域を形成し、前記ソース領域の行はさらに列に配列され
ている、第１導電率型の複数の片状の拡散領域を与え、
ドレン領域を形成する第２導電率型の複数の片状の拡散
領域であって、前記ドレン領域は長方形であって前記ソ
ース領域の行の間に行に配列されており、前記ドレン領
域の行とソース領域の行は前記列内に１つおきにある、
複数の片状の拡散領域を与え、前記ソース領域の前記行
の周りに形成され、前記列内の前記１つおきのドレンお
よびソース領域の間に配置されている、複数のゲート酸
化物領域を与え、一部が前記各複数のゲート酸化物領域
の上にある複数のゲートポリシリコン領域を与え、複数
の第２金属領域であって、ソースバスを形成し、それぞ
れ前記１つおきのソースおよびドレン領域の前記行に垂
直に走り、それそれ前記列に平行に走り、各ソースバス
の一部は前記ソースおよびドレン領域の上にある、複数
の第２金属領域を与え、複数の第２金属領域であって、
ドレンバスを形成し、それぞれ前記１つおきのソースお
よびドレン領域の前記行に垂直に走り、それぞれ前記列
に平行に走り、各ドレンバスの一部は前記ソースおよび
ドレン領域の行の上にあり、前記ソースバスから離れ、
その間に配置されていて、前記ソースおよびドレンバス
は１つおきにある、複数の第２金属領域を与え、前記第
２金属領域の上にあり、前記第２金属領域と電気的に接
触して前記ＬＤＭＯＳトランジスタの抵抗を下げる、複
数の銅の第３金属導体を与える、段階を含む、ＬＤＭＯ
Ｓトランジスタを形成する方法。
る方法であって、長方形で行に配列されているソース領
域を形成し、前記ソース領域の行はさらに列に配列され
ている、第１導電率型の複数の片状の拡散領域を与え、
ドレン領域を形成する第２導電率型の複数の片状の拡散
領域であって、前記ドレン領域は長方形であって前記ソ
ース領域の行の間に行に配列されており、前記ドレン領
域の行とソース領域の行は前記列内に１つおきにある、
複数の片状の拡散領域を与え、前記ソース領域の前記行
の周りに形成され、前記列内の前記１つおきのドレンお
よびソース領域の間に配置されている、複数のゲート酸
化物領域を与え、一部が前記各複数のゲート酸化物領域
の上にある複数のゲートポリシリコン領域を与え、複数
の第２金属領域であって、ソースバスを形成し、それぞ
れ前記１つおきのソースおよびドレン領域の前記行に垂
直に走り、それそれ前記列に平行に走り、各ソースバス
の一部は前記ソースおよびドレン領域の上にある、複数
の第２金属領域を与え、複数の第２金属領域であって、
ドレンバスを形成し、それぞれ前記１つおきのソースお
よびドレン領域の前記行に垂直に走り、それぞれ前記列
に平行に走り、各ドレンバスの一部は前記ソースおよび
ドレン領域の行の上にあり、前記ソースバスから離れ、
その間に配置されていて、前記ソースおよびドレンバス
は１つおきにある、複数の第２金属領域を与え、前記第
２金属領域の上にあり、前記第２金属領域と電気的に接
触して前記ＬＤＭＯＳトランジスタの抵抗を下げる、複
数の銅の第３金属導体を与える、段階を含む、ＬＤＭＯ
Ｓトランジスタを形成する方法。
【００７３】２３． 電力半導体デバイスのＬＤＭＯＳ
トランジスタ用の厚い銅の相互接続構造と方法。大きい
ＬＤＭＯＳトランジスタを複数のソースおよびドレン拡
散領域で形成し、これらを結合してソースおよびドレン
（９）を形成する。１つおきのソースおよびドレン拡散
の間にゲート領域（１３）を形成する。各拡散領域の上
に第１金属層片（１７）を形成して電気的に接触させ
る。第２金属層導体（２１）を複数の第１金属層片の上
に形成し、第１金属層片と選択的に接触させてソースお
よびドレンバスを形成する。次に各第２金属層バスの上
に厚い第３金属層（２３）を形成し、物理的に接触させ
るかまたは選択的に電気的に接触させる。厚い第３レベ
ル金属は導電性の高い銅層で作る。厚い第３レベル金属
バスはＬＤＭＯＳトランジスタの抵抗を実質的に小さく
し、さらに従来のＬＤＭＯＳトランジスタで生じた電流
デバイアシングと早期故障箇所の問題をなくす。他のデ
バイスと方法も説明する。
トランジスタ用の厚い銅の相互接続構造と方法。大きい
ＬＤＭＯＳトランジスタを複数のソースおよびドレン拡
散領域で形成し、これらを結合してソースおよびドレン
（９）を形成する。１つおきのソースおよびドレン拡散
の間にゲート領域（１３）を形成する。各拡散領域の上
に第１金属層片（１７）を形成して電気的に接触させ
る。第２金属層導体（２１）を複数の第１金属層片の上
に形成し、第１金属層片と選択的に接触させてソースお
よびドレンバスを形成する。次に各第２金属層バスの上
に厚い第３金属層（２３）を形成し、物理的に接触させ
るかまたは選択的に電気的に接触させる。厚い第３レベ
ル金属は導電性の高い銅層で作る。厚い第３レベル金属
バスはＬＤＭＯＳトランジスタの抵抗を実質的に小さく
し、さらに従来のＬＤＭＯＳトランジスタで生じた電流
デバイアシングと早期故障箇所の問題をなくす。他のデ
バイスと方法も説明する。
【図１】３レベル金属被覆の断面を示す、ＲＥＳＵＲＦ
ＬＤＭＯＳデバイスの一部のソースおよびドレン領域
の図。
ＬＤＭＯＳデバイスの一部のソースおよびドレン領域
の図。
【図２】図１のデバイスの断面を作る段階。
【図３】図１のデバイスの断面を作る段階。
【図４】図１のデバイスの断面を作る段階。
【図５】この発明の第１の望ましい実施態様の、図１に
示す片状の拡散部を用いるＬＤＭＯＳトランジスタの平
面図。
示す片状の拡散部を用いるＬＤＭＯＳトランジスタの平
面図。
【図６】この発明の第２の望ましい実施態様の、図１に
示す片状の拡散部を用いるＬＤＭＯＳトランジスタの平
面図。
示す片状の拡散部を用いるＬＤＭＯＳトランジスタの平
面図。
【図７】ＬＤＭＯＳトランジスタのデバイアシング特性
のフロット。
のフロット。
【図８】ＬＤＭＯＳトランジスタのデバイアシング特性
のプロット。
のプロット。
【図９】ＬＤＭＯＳトランジスタのデバイアシング特性
のプロット。
のプロット。
【図１０】図１−図９に示すデバイスのＲｄｓｏｎデー
タを示す表。
タを示す表。
【図１１】この発明の第２の望ましい実施態様の、多重
トランジスタ集積回路を作る金属被覆層の平面図。
トランジスタ集積回路を作る金属被覆層の平面図。
【図１２】この発明の第２の望ましい実施態様の、多重
トランジスタ集積回路を作る金属被覆層の平面図。
トランジスタ集積回路を作る金属被覆層の平面図。
【図１３】この発明の第２の望ましい実施態様の、多重
トランジスタ集積回路を作る金属被覆層の平面図。
トランジスタ集積回路を作る金属被覆層の平面図。
【図１４】この発明の第２の望ましい実施態様の、多重
トランジスタ集積回路を作る金属被覆層の平面図。
トランジスタ集積回路を作る金属被覆層の平面図。
【図１５】図１４−図１７の実施態様のトランジスタの
Ｒｄｓｏｎ抵抗を比較し、またこの発明を用いて得たＲ
ｄｓｏｎ抵抗と従来のレイアウト法を用いて作った同様
なデバイスのＲｄｓｏｎ抵抗を対比させるプロット。
Ｒｄｓｏｎ抵抗を比較し、またこの発明を用いて得たＲ
ｄｓｏｎ抵抗と従来のレイアウト法を用いて作った同様
なデバイスのＲｄｓｏｎ抵抗を対比させるプロット。
【図１６】この発明の厚い金属相互接続を含む３ダイオ
ードＥＳＤ保護回路の断面略図。
ードＥＳＤ保護回路の断面略図。
【図１７】図１６の３ダイオードＥＳＤ保護回路の１つ
の詳細な断面図。
の詳細な断面図。
【図１８】図１６の３ダイオードＥＳＤ保護回路の平面
図。別の指定のない限り、異なる図の対応する数字と記
号は対応する部分を示す。
図。別の指定のない限り、異なる図の対応する数字と記
号は対応する部分を示す。
１ シリコン基板 ３ エピタキシャル層 ５ 拡散井戸 ７ ドレンのＲＥＳＵＲＦ領域 ９ ソースおよびドレン領域 １１ バックゲート接触領域 １３ ドレンＬＯＣＯＳ層、ゲート酸化物 １４ ゲート絶縁酸化物 １５ ポリシリコンゲート １７ 第１金属被膜層 １９ 第２絶縁酸化物 ２０ 障壁層 ２１ 第２金属被膜層 ２２ シード層 ２３ 第３レベル金属層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年３月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】 図１−図９に示すデバイスのＲｄｓｏｎデ
ータを示す図表。
ータを示す図表。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイル ジェイ．スケルトン アメリカ合衆国テキサス州プラノ，ダイア モンドヘッド 3612
Claims (2)
- 【請求項１】ＬＤＭＯＳトランジスタの多重レベル相互
接続構造であって、 結合してトランジスタを形成する複数の拡散領域と、 前記複数の拡散領域の上にあって電気的に接触する第１
レベルの相互接続材料の複数の片と、 それそれが第１レベル相互接続の前記複数の片の上にあ
り、それぞれが第１レベル相互接続の前記複数の片と選
択的に接触する、第２レベルの相互接続材料の複数の導
電バスと、 前記導電バスの上にあってこれと電気的に接触する、そ
れぞれが銅を含む複数の第３レベル相互接続導体と、を
備える多重レベル相互接続構造。 - 【請求項２】ＬＤＭＯＳトランジスタを形成する方法で
あって、 長方形で行に配列されているソース領域を形成し、前記
ソース領域の行はさらに列に配列されている、第１導電
率型の複数の片状の拡散領域を与え、 ドレン領域を形成する第２導電率型の複数の片状の拡散
領域であって、前記ドレン領域は長方形であって前記ソ
ース領域の行の間に行に配列されており、前記ドレン領
域の行とソース領域の行は前記列内に１つおきにある、
複数の片状の拡散領域を与え、 前記ソース領域の前記行の周りに形成され、前記列内の
前記１つおきのドレンおよびソース領域の間に配置され
ている、複数のゲート酸化物領域を与え、 一部が前記各複数のゲート酸化物領域の上にある複数の
ゲートポリシリコン領域を与え、 複数の第２金属領域であって、ソースバスを形成し、そ
れぞれ前記１つおきのソースおよびドレン領域の前記行
に垂直に走り、それぞれ前記列に平行に走り、各ソース
バスの一部は前記ソースおよびドレン領域の上にある、
複数の第２金属領域を与え、 複数の第２金属領域であって、ドレンバスを形成し、そ
れぞれ前記１つおきのソースおよびドレン領域の前記行
に垂直に走り、それぞれ前記列に平行に走り、各ドレン
バスの一部は前記ソースおよびドレン領域の行の上にあ
り、前記ソースバスから離れ、その間に配置されてい
て、前記ソースおよびドレンバスは１つおきにある、複
数の第２金属領域を与え、 前記第２金属領域の上にあり、前記第２金属領域と電気
的に接触して前記ＬＤＭＯＳトランジスタの抵抗を下げ
る、複数の銅の第３金属導体を与える、段階を含む、Ｌ
ＤＭＯＳトランジスタを形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33346194A | 1994-11-02 | 1994-11-02 | |
| US333461 | 1994-11-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255910A true JPH08255910A (ja) | 1996-10-01 |
| JP4263255B2 JP4263255B2 (ja) | 2009-05-13 |
Family
ID=23302900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32254495A Expired - Fee Related JP4263255B2 (ja) | 1994-11-02 | 1995-11-02 | 厚い銅の相互接続を持つｌｄｍｏｓトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6150722A (ja) |
| EP (1) | EP0714128B1 (ja) |
| JP (1) | JP4263255B2 (ja) |
| DE (1) | DE69526630T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515956A (ja) * | 2002-10-08 | 2006-06-08 | グレイト・ウォール・セミコンダクター・コーポレイション | パワーｍｏｓｆｅｔ |
| JP2008306196A (ja) * | 2007-06-06 | 2008-12-18 | Micrel Inc | 融合金属層を使用しているオン抵抗の低い電力用ｆｅｔ |
| JP2010507914A (ja) * | 2006-10-24 | 2010-03-11 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 半導体装置及び接続リード線を有する半導体装置の設計方法 |
| US9318434B2 (en) | 2013-11-20 | 2016-04-19 | Rensas Electronics Corporation | Semiconductor device |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372586B1 (en) * | 1995-10-04 | 2002-04-16 | Texas Instruments Incorporated | Method for LDMOS transistor with thick copper interconnect |
| US6140702A (en) * | 1996-05-31 | 2000-10-31 | Texas Instruments Incorporated | Plastic encapsulation for integrated circuits having plated copper top surface level interconnect |
| JPH1022299A (ja) * | 1996-07-08 | 1998-01-23 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US6140150A (en) * | 1997-05-28 | 2000-10-31 | Texas Instruments Incorporated | Plastic encapsulation for integrated circuits having plated copper top surface level interconnect |
| DE19830179B4 (de) * | 1998-07-06 | 2009-01-08 | Institut für Mikroelektronik Stuttgart Stiftung des öffentlichen Rechts | MOS-Transistor für eine Bildzelle |
| US6051456A (en) * | 1998-12-21 | 2000-04-18 | Motorola, Inc. | Semiconductor component and method of manufacture |
| AU2001273458A1 (en) | 2000-07-13 | 2002-01-30 | Isothermal Systems Research, Inc. | Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods of forming a power transistor |
| DE60132855T2 (de) * | 2000-07-27 | 2009-02-26 | Texas Instruments Inc., Dallas | Kontaktierungsstruktur einer integrierten Leistungsschaltung |
| US6646347B2 (en) * | 2001-11-30 | 2003-11-11 | Motorola, Inc. | Semiconductor power device and method of formation |
| US6744117B2 (en) | 2002-02-28 | 2004-06-01 | Motorola, Inc. | High frequency semiconductor device and method of manufacture |
| SE522910C2 (sv) * | 2002-06-03 | 2004-03-16 | Ericsson Telefon Ab L M | Integrerad krets för reducering av strömdensitet i en transistor innefattande sammanflätade kollektor-, emitter- och styrfingrar |
| US6897561B2 (en) * | 2003-06-06 | 2005-05-24 | Semiconductor Components Industries, Llc | Semiconductor power device having a diamond shaped metal interconnect scheme |
| DE10360513B4 (de) * | 2003-12-22 | 2005-10-06 | Infineon Technologies Ag | Integrierter Halbleiterschaltungschip mit verbesserter Hochstrom- und Wärmeleitungsfähigkeit |
| US8030733B1 (en) | 2007-05-22 | 2011-10-04 | National Semiconductor Corporation | Copper-compatible fuse target |
| US7964934B1 (en) | 2007-05-22 | 2011-06-21 | National Semiconductor Corporation | Fuse target and method of forming the fuse target in a copper process flow |
| US7732848B2 (en) * | 2007-05-31 | 2010-06-08 | Infineon Technologies Ag | Power semiconductor device with improved heat dissipation |
| JP5586025B2 (ja) | 2007-06-18 | 2014-09-10 | ミクロガン ゲーエムベーハー | 基板の平面を全面に渡って覆うバスを備えた半導体部品、その製造方法、及び半導体部品を備えた装置 |
| US8169081B1 (en) | 2007-12-27 | 2012-05-01 | Volterra Semiconductor Corporation | Conductive routings in integrated circuits using under bump metallization |
| US7709956B2 (en) * | 2008-09-15 | 2010-05-04 | National Semiconductor Corporation | Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure |
| US20100072624A1 (en) * | 2008-09-19 | 2010-03-25 | United Microelectronics Corp. | Metal interconnection |
| US9786663B2 (en) | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
| US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
| US9812380B2 (en) | 2014-05-22 | 2017-11-07 | Microchip Technology Incorporated | Bumps bonds formed as metal line interconnects in a semiconductor device |
| US9553187B2 (en) * | 2014-12-11 | 2017-01-24 | Nxp Usa, Inc. | Semiconductor device and related fabrication methods |
| DE102017102146B3 (de) * | 2017-02-03 | 2018-02-15 | Elmos Semiconductor Aktiengesellschaft | MOS-Transistor mit erhöhter Pulsbelastbarkeit |
| CN111081760B (zh) * | 2019-12-13 | 2023-07-18 | 联合微电子中心有限责任公司 | 一种检测TSV中Cu扩散的器件结构及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR96113E (fr) * | 1967-12-06 | 1972-05-19 | Ibm | Dispositif semi-conducteur. |
| JPS594050A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
| US4843453A (en) * | 1985-05-10 | 1989-06-27 | Texas Instruments Incorporated | Metal contacts and interconnections for VLSI devices |
| FR2616966B1 (fr) * | 1987-06-22 | 1989-10-27 | Thomson Semiconducteurs | Structure de transistors mos de puissance |
| JP2659714B2 (ja) * | 1987-07-21 | 1997-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4931323A (en) * | 1987-12-10 | 1990-06-05 | Texas Instruments Incorporated | Thick film copper conductor patterning by laser |
| US5191405A (en) * | 1988-12-23 | 1993-03-02 | Matsushita Electric Industrial Co., Ltd. | Three-dimensional stacked lsi |
| US5272098A (en) * | 1990-11-21 | 1993-12-21 | Texas Instruments Incorporated | Vertical and lateral insulated-gate, field-effect transistors, systems and methods |
-
1995
- 1995-10-04 US US08/538,873 patent/US6150722A/en not_active Expired - Lifetime
- 1995-11-02 EP EP95307846A patent/EP0714128B1/en not_active Expired - Lifetime
- 1995-11-02 DE DE69526630T patent/DE69526630T2/de not_active Expired - Lifetime
- 1995-11-02 JP JP32254495A patent/JP4263255B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515956A (ja) * | 2002-10-08 | 2006-06-08 | グレイト・ウォール・セミコンダクター・コーポレイション | パワーｍｏｓｆｅｔ |
| JP4641259B2 (ja) * | 2002-10-08 | 2011-03-02 | グレイト・ウォール・セミコンダクター・コーポレイション | パワーｍｏｓｆｅｔ |
| JP2010507914A (ja) * | 2006-10-24 | 2010-03-11 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 半導体装置及び接続リード線を有する半導体装置の設計方法 |
| US8399937B2 (en) | 2006-10-24 | 2013-03-19 | Austriamicrosystems Ag | Semiconductor body and method for the design of a semiconductor body with a connecting line |
| JP2008306196A (ja) * | 2007-06-06 | 2008-12-18 | Micrel Inc | 融合金属層を使用しているオン抵抗の低い電力用ｆｅｔ |
| US9318434B2 (en) | 2013-11-20 | 2016-04-19 | Rensas Electronics Corporation | Semiconductor device |
| US10068849B2 (en) | 2013-11-20 | 2018-09-04 | Renesas Electronics Corporation | Semiconductor device |
| US10396029B2 (en) | 2013-11-20 | 2019-08-27 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0714128A3 (en) | 1996-07-17 |
| DE69526630T2 (de) | 2002-11-28 |
| EP0714128A2 (en) | 1996-05-29 |
| DE69526630D1 (de) | 2002-06-13 |
| EP0714128B1 (en) | 2002-05-08 |
| JP4263255B2 (ja) | 2009-05-13 |
| US6150722A (en) | 2000-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4263255B2 (ja) | 厚い銅の相互接続を持つｌｄｍｏｓトランジスタ | |
| JPH08255909A (ja) | 厚い銅の相互接続を持つ多重トランジスタ集積回路 | |
| JPH08255908A (ja) | 厚い銅の相互接続を持つｌｄｍｏｓダイオードを用いるｅｓｄ保護構造 | |
| US6372586B1 (en) | Method for LDMOS transistor with thick copper interconnect | |
| US5767546A (en) | Laternal power mosfet having metal strap layer to reduce distributed resistance | |
| JPH07183302A (ja) | 金属層の形成及びボンディング方法 | |
| US6630715B2 (en) | Asymmetrical MOSFET layout for high currents and high speed operation | |
| US5592026A (en) | Integrated structure pad assembly for lead bonding | |
| US5801065A (en) | Structure and fabrication of semiconductor device having merged resistive/capacitive plate and/or surface layer that provides ESD protection | |
| SE515158C2 (sv) | Halvledaranordning med jordanslutning via en ej genomgående plugg | |
| JPS61502649A (ja) | 埋込み酸化物アイソレ−シヨンと電源相互接続用低抵抗率基板を備えた集積回路 | |
| EP0638936A1 (en) | Gate array LSI | |
| US6538281B2 (en) | Low on-resistance LDMOS | |
| EP1190450A2 (en) | Electrostatic discharge protection of integrated circuits | |
| US6975004B2 (en) | Semiconductor component with optimized current density | |
| EP0861503A1 (en) | Semiconductor interlayer staggered contact structure | |
| CN1856877B (zh) | 互连连接结构及相关制造方法 | |
| EP4322222A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6847092B2 (en) | Microelectronic capacitor structure with radial current flow | |
| JPS6143471A (ja) | 半導体装置の配線構造 | |
| US6372626B1 (en) | Method of reducing step heights in integrated circuits by using dummy conductive lines, and integrated circuits fabricated thereby | |
| KR930004300B1 (ko) | 접지용 확산영역이 다수개 형성된 메모리 소자 | |
| JP2001068653A (ja) | 半導体集積回路 | |
| JPS62282465A (ja) | モノリシツク半導体デバイスおよびその製造方法 | |
| JPS60246662A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050715 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051017 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051020 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060116 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070316 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070713 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070926 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081215 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090212 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |