Nothing Special   »   [go: up one dir, main page]

DE69321966T2 - Leistungs-Halbleiterbauelement - Google Patents

Leistungs-Halbleiterbauelement

Info

Publication number
DE69321966T2
DE69321966T2 DE69321966T DE69321966T DE69321966T2 DE 69321966 T2 DE69321966 T2 DE 69321966T2 DE 69321966 T DE69321966 T DE 69321966T DE 69321966 T DE69321966 T DE 69321966T DE 69321966 T2 DE69321966 T2 DE 69321966T2
Authority
DE
Germany
Prior art keywords
cells
layer
semiconductor device
insulating layer
power semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69321966T
Other languages
English (en)
Other versions
DE69321966D1 (de
Inventor
Ferruccio I-95030 S. Agata Li Battiati Frisina (Catania)
Marcantonio I-95024 Acireale Mangiagli (Catania)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Original Assignee
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno filed Critical CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Publication of DE69321966D1 publication Critical patent/DE69321966D1/de
Application granted granted Critical
Publication of DE69321966T2 publication Critical patent/DE69321966T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

  • Die vorliegende Erfindung bezieht sich, auf eine eine integrierte Struktur aufweisende Kontaktstellenanordnung zum Drahtbonden auf einem aktiven Bereich bei Leistungs-Halbleitervorrichtungen, insbesondere mit zellenförmiger Struktur, wie zum Beispiel Leistungs- MOSFETs und Bipolartransistoren mit isoliertem Gate, sowie auf ein Herstellungsverfahren dafür.
  • Bei Leistungs-Halbleitervorrichtungen, wie zum Beispiel solchen, die in MOS-Technologie hergestellt sind, kann die für die Bondverbindungsbereiche reservierte Chipfläche einen beträchtlichen Bruchteil der gesamten Chipfläche ausmachen. Im Fall eines Leistungs-MOSFET mit niedriger Spannung zum Beispiel, der eine spezifizierte Nennspannung von 100 V aufweist, kann der MOSFET-Strom im Bereich von mehreren Zehn Ampere liegen; um einem solchen Strom standzuhalten, muß der Source-Draht einen recht großen Durchmesser von typischerweise 0,4 bis 0,5 mm aufweisen, und die für die Bondverbindung des Drahts mit dem Chip aufzuwendende Fläche muß in der Größenordnung von 1,3 · 1,3 mm² liegen. Die Situation verschlechtert sich sogar noch, wenn mehr als ein Source-Draht erforderlich ist.
  • Zur Überwindung dieses Problems ist die Technik bekannt, die Bondverbindungsbereiche direkt über dem aktiven Bereich der Vorrichtung zu realisieren, und zwar ohne Notwendigkeit zur Ausbildung von speziellen Kontaktstellen; eine derartige Technik ist unter der Bezeichnung "Bondverbindung auf aktivem Bereich" bekannt und erlaubt eine Reduzierung der Chipgröße, da keine Flächen für die Verwirklichung der Bondverbindungsbereiche verschwendet werden.
  • Eine derartige Technik beinhaltet jedoch einige Probleme, insbesondere was den Lötprozeß zwischen dem Draht und der Chip-Metallisierungsschicht anbelangt. Im allgemeinen werden Aluminiumdrähte mit großem Durchmesser mit der Chip-Metallisierungsschicht unter Verwendung einer Technik verlötet, die als "Ultraschall-Drahtbonden" (USWB) bekannt ist, die darin besteht, daß der auf der Aluminiumschicht zu verlötende Draht auf dem Chip positioniert wird, eine bestimmte vertikale Kraft auf den Draht aufgebracht wird und der Draht gleichzeitig einer "Ultraschall-Entladung" ausgesetzt wird; die Ultraschall-Entladung zusammen mit dem auf den Draht ausgeübten Druck bringt die beiden Oberflächen in engen Kontakt, wodurch ihre Oberflächenoxide aufgebrochen werden und dadurch ein Lötvorgang erzielt wird.
  • Beim Ultraschall-Drahtbonden auf einem aktiven Bereich, wie zum Beispiel einem Leistungs-MOSFET-Chip, wird die beträchtliche mechanische Belastung, der die Vorrichtung während der Bondverbindungsphase ausgesetzt wird, auf die unter der Metallisierungsschicht liegenden dielektrischen Schichten übertragen, d. h. auf die Gateoxidschicht und die Polysilizium-Gateschicht, wodurch es zu Rissen in der Oxidschicht oder Mikrodefekten kommt, die die Zuverlässigkeit der Vorrichtung reduzieren. Die Gateoxidschicht, bei der es sich im allgemeinen um die dünnste dielektrische Schicht handelt, ist für solche Beschädigungen am anfälligsten. Je größer der Durchmesser der verwendeten Drähte, desto wahrscheinlicher ist dieses Phänomen: bei Verwendung von Drähten mit einem Durchmesser von mehr als 0,4 mm kann eine systematische Beschädigung auftreten. Da ferner der Technologietrend bei Leistungs-MOS-Vorrichtungen mit niedriger Spannung zu einer Reduzierung der Dicke der Oxidschicht geht, um den Ausgangswiderstand zu reduzieren und die Stromdichten zu steigern, wird die Bondverbindung auf aktiven Bereichen in der Praxis immer weniger praktikabel.
  • Die US-A-4 881 106 offenbart einen Leistungs-MOSFET im wesentlichen der Art, wie er im Oberbegriff des Anspruchs 1 angegeben ist.
  • In Anbetracht des beschriebenen Standes der Technik besteht die Aufgabe der vorliegenden Erfindung in der Schaffung einer eine integrierte Struktur aufweisenden Kontaktstellenanordnung zum Drahtbonden, die eine Bondverbindung auf aktiven Bereichen ohne die vorstehend genannten Nachteile ermöglicht.
  • Gemäß der vorliegenden Erfindung wird diese Aufgabe gelöst mittels eines Leistungs-Halbleitervorrichtung- Chip, wie er im Anspruch 1 angegeben ist.
  • Bei einem Leistungs-Halbleitervorrichtungs-Chip mit der Struktur gemäß der vorliegenden Erfindung werden die mechanischen Belastungen, die während des Bondverbindungsvorgangs von dem Draht auf den Leistungs-Vorrichtungs-Chip aufgebracht werden, von der Dummy-Zelle bzw. Blindzelle aufgenommen, die keinerlei funktionsmäßig aktives Element der Leistungsvorrichtung aufweist.
  • Da der Bondverbindungsbereich in bezug auf die Oberfläche der Metallisierungsschicht über die aktive Elemente enthaltenden Zellen erhöht ausgebildet ist, kommt es zu keinem harten körperlichen Kontakt der Bondverbindungsdrähte mit den aktive Elemente enthaltenden Zellen, sondern lediglich mit den Blindzellen, und da letztere widerstandsfähiger gegen mechanische Belastung sind als die aktiven Zellen, ist es möglich, einen Bondverbindungsbereich direkt auf dem aktiven Bereich der Leistungs-Halbleitervorrichtung zu verwirklichen, ohne Gefahr der Beschädigung der Leistungsvorrichtung.
  • Die Merkmale der vorliegenden Erfindung werden aus der nachfolgenden ausführlichen Beschreibung von drei praktischen Verwirklichungen ihres bevorzugten Ausführungsbeispiels noch deutlicher, die als nicht einschränkende Beispiele in den beigefügten Zeichnungen veranschaulicht sind. In den Zeichnungen zeigen:
  • Fig. 1 eine schematische, von oben gesehene Draufsicht auf eine eine integrierte Struktur aufweisende Kontaktstellenanordnung gemäß einer ersten praktischen Verwirklichung des bevorzugten Ausführungsbeispiels der Erfindung;
  • Fig. 2 eine Schnittansicht entlang der Linie II-II der Fig. 1;
  • Fig. 3 eine schematische, von oben gesehene Draufsicht auf eine eine integrierte Struktur aufweisende Kontaktstellenanordnung gemäß einer zweiten praktischen Verwirklichung des bevorzugten Ausführungsbeispiels der Erfindung;
  • Fig. 4 eine schematische, von oben gesehene Draufsicht auf eine eine integrierte Struktur aufweisende Kontaktstellenanordnung gemäß einer dritten praktischen Verwirklichung des bevorzugten Ausführungsbeispiels der Erfindung;
  • Fig. 5 bis 7 Schnittansichten ähnlich der Fig. 2, in denen zwischengeordnete Schritte während des Herstellungsvorgangs veranschaulicht sind.
  • Eine Leistungs-MOS-Vorrichtung, wie zum Beispiel ein Leistungs-MOSFET, ist aus einer Mehrzahl von Elementarzellen 1 gebildet, die auch als "Source-Zellen" bezeichnet werden und zur Bildung einer zweidimensionalen Anordnung angeordnet sind. In Fig. 2 sind zwei Source-Zellen 1 gezeigt, die jeweils aus einem ersten Unterbereich des Halbleitervorrichtungs-Chip gebildet sind: sie besitzen einen P&spplus;-leitenden tiefen Körperbereich bzw. Wannen-Körperbereich, der in einer N&supmin;-leitenden Epitaxialschicht 3 gebildet ist, die wiederum über einem N&spplus;-leitenden Substrat 4 aufgewachsen ist. Der P&spplus;-leitende Wannen-Körperbereich 2 ist seitlich von einem P&supmin;-leitenden ringförmigen Bereich 5 umgeben und geht in diesen über; innerhalb des P-leitenden Halbleiterbereichs, der durch den P&supmin;-leitenden ringförmigen Bereich S und durch den P&spplus;-leitenden Wannen-Körperbereich 2 gebildet ist, ist ein N&spplus;-leitender ringförmiger Bereich 6 gebildet, der einen Source-Bereich der elementaren Source-Zelle 1 bildet. An der Halbleiter- Oberfläche erstreckt sich eine Oxidschicht 7 über den P&supmin;-leitenden ringförmigen Bereich 5 und zum Teil über den N&spplus;-leitenden ringförmigen Bereich 6; eine Polysiliziumschicht 8 ist über der darunterliegenden Oxidschicht 7 angeordnet und automatisch mit dieser ausgefluchtet. Eine isolierende Schicht 9 bedeckt die Polysiliziumschicht 8 und ist zur Bildung von Kontaktbereichen selektiv geätzt, um einer darüberliegenden Metallschicht 10 zu ermöglichen, sowohl mit dem N&spplus;-leitenden ringförmigen Bereich 6 als auch dem P&spplus;-leitenden Wannen-Körperbereich 2 in Kontakt zu treten; die Me tallschicht 10 kontaktiert in derselben Weise alle elementaren Source-Zellen 1 und bildet eine Source- Elektrode für den Leistungs-MOSFET.
  • Eine eine integrierte Struktur aufweisende Kontaktstellenanordnung gemäß einer ersten praktischen Verwirklichung eines bevorzugten Ausführungsbeispiels der Erfindung, wie sie in Fig. 1 gezeigt ist, ist im wesentlichen aus einer zweidimensionalen Anordnung von elementaren Source-Zellen 1 gebildet, die mit Blindzellen 11 versetzt ist, deren horizontale Abmessungen mit denen der Source-Zellen 1 identisch sind, wobei sie jedoch eine andere Höhe aufweisen. Dies ist in Fig. 2 deutlich zu sehen, in der eine Schnittdarstellung einer solchen Blindzelle 1 als durch einen zweiten Unterbereich des Halbleiter-Chip gebildet dargestellt ist. Anders als bei einer elementaren Source-Zelle 1 sind in der Blindzelle 11 kein P&spplus;- leitender Wannen-Körperbereich 2, kein P&supmin;-leitender ringförmiger Bereich 5 und kein N&spplus;-leitender ringförmiger Bereich 6 vorhanden; ferner ist die Dicke der Oxidschicht 7 größer als die Dicke der Oxidschicht 7 in den Source-Zellen 1: dies führt dazu, daß die Oberfläche der Metallschicht 10 in bezug auf die Source- Zellen 1 höher angeordnet ist als die Blindzellen 11. Solche Blindzellen 11 sind aufgrund der höheren Dicke der Oxidschicht 7 widerstandsfähiger gegen mechanische Belastungen als die Source-Zellen, und aufgrund der Tatsache, daß über ihnen die Metallschicht 10 in bezug auf die Oberfläche der Source-Zellen weiter nach oben ragt, kommt es dann, wenn ein Draht zum Verlöten auf der Kontaktfläche bzw. Kontaktstelle angeordnet wird, zu keinem harten körperlichen Kontakt mit den elementaren Source-Zellen 1, sondern nur mit den Blindzellen 11.
  • Es sind verschiedene topographische Verteilungen von Blindzellen 11 und elementaren Source-Zellen 1 möglich, wobei dies von dem Drahtdurchmesser abhängig ist: in Fig. 1 ist eine Verteilung gezeigt, bei der etwa 90% der Kontaktstellenfläche von elementaren Source-Zellen 1 und 10% von Blindzellen 11 belegt sind: dies bedeutet, daß 90% der Kontaktstellenfläche aktive Fläche sind und nur 10% der Fläche nutzlos sind.
  • In Fig. 3 ist eine zweite praktische Verwirklichung des bevorzugten Ausführungsbeispiels der Erfindung gezeigt, die sich von der vorausgehenden im wesentlichen dadurch unterscheidet, daß eine andere topographische Verteilung der elementaren Source-Zellen 1 und der Blindzellen 11 verwendet wird; wie bei der vorausgehenden praktischen Verwirklichung sind 90% der gesamten Kontaktstellenfläche aktive Fläche und 10% sind nutzlose Fläche.
  • Fig. 4 zeigt eine dritte praktische Verwirklichung des bevorzugten Ausführungsbeispiels, in der die Blindzellen 11 unter Bildung von Reihen angeordnet sind.
  • Wie bereits erwähnt wurde, können unterschiedliche topographische Anordnungen und Dichten der Blindzellen 11 in der Anordnung der Elementarzellen 1 verwendet werden, wobei dies von dem Drahtdurchmesser und der gesamten Kontaktstellenfläche abhängig ist.
  • Zur Herstellung einer eine integrierte Struktur aufweisenden Kontaktstellenanordnung gemäß dem bevorzugten Ausführungsbeispiel der Erfindung läßt man zu Beginn eine schwach dotierte N&supmin;-leitende Epitaxialschicht 3 auf einem stärker dotierten N&spplus;-leitenden Substrat 4 aufwachsen; bei letzterem handelt es sich im allge meinen um einen Siliziumwafer mit der Kristall- Schnittorientierung "100" und einem spezifischen Widerstand von etwa 10 mOhm/cm; die Epitaxialschicht dagegen hat einen hohen Widerstand und besitzt eine spezifischen Widerstandswert im Bereich von 1 bis 100 Ohm/cm. Die Dicke der Epitaxialschicht 3 liegt im Bereich von 1 bis 100 um.
  • Der Siliziumwafer wird dann oxidiert, um eine Oxidschicht mit einer Dicke von etwa 1 oder 2 um (Fig. 5) zu schaffen. Eine Maskierung und selektive Ätzung schaffen Fenster in der Oxidschicht entsprechend den Bereichen der Bildung der elementaren Source-Zellen 1 der Leistungsvorrichtung. Die Oxidschicht wird von den Bereichen, in denen Blindzellen 11 gebildet werden sollen, sowie von dem Umfang des Chip nicht entfernt.
  • Dann werden Borionen durch die Fenster in der Oxidschicht in die Epitaxialschicht 3 implantiert, um die P&spplus;-leitenden Wannen-Körperbereiche 2 der Elementarzellen 1 zu bilden (Fig. 6).
  • Die Oxidschicht 7 wird dann von der Oberfläche des aktiven Bereichs der Leistungsvorrichtung, jedoch nicht von denjenigen Bereichen entfernt, in denen die Blindzellen 11 gebildet werden sollen.
  • Der aktive Bereich der Vorrichtung wird dann mit einer dünneren Oxidschicht bedeckt, um die Gateoxidschicht zu bilden, und die gesamte Halbleiteroberfläche wird mit einer Polysiliziumschicht 8 bedeckt (Fig. 7).
  • Danach werden in der Polysiliziumschicht 8 und in der dünneren Oxidschicht Fenster geöffnet, um selektiv Dotierstoffionen zur Bildung der P&supmin;-leitenden ringför migen Bereiche 5 sowie der N&spplus;-leitenden Source-Bereiche 6 der Elementarzellen 1 zu bilden.
  • Auf die Halbleiteroberfläche wird dann eine Isolierschicht 9 aufgebracht, und in dieser werden Fenster geöffnet, damit eine Metallschicht 10 mit den Sourcebereichen 6 und mit dem P&spplus;-leitenden Wannen-Körperbereich 2 von allen Elementarzellen 1 (Fig. 2) in Kontakt treten kann. Ferner wird auf die Bodenfläche der Vorrichtung eine Metallisierungsschicht aufgebracht, um eine Drain-Elektrode des Leistungs-MOSFET zu bilden.

Claims (7)

1. Leistungs-Halbleitervorrichtungs-Chip, der folgendes aufweist:
erste und zweite identische Zellen (1), die in einer ersten Hauptfläche des Chip vorgesehen sind, wobei jede der Zellen aktive Elemente und einen Hauptkontaktbereich einer Leistungsvorrichtung aufweist;
eine erste Isolierschicht (7), die eine erste Dicke besitzt und auf der Hauptfläche über den ersten und den zweiten Zellen angeordnet ist, wobei die erste Isolierschicht erste und zweite Öffnungen über den jeweiligen Hauptkontaktbereichen der ersten und zweiten Zellen aufweist;
eine Blindzelle (11), die die ersten und zweiten Zellen trennt und im wesentlichen dieselben Abmessungen wie diese besitzt und auf der keine aktiven Vorrichtungsbereiche ausgebildet sind;
eine zweite Isolierschicht (7), die eine zweite Dicke besitzt, die größer ist als die auf der Oberfläche der Blindzelle ausgebildete erste Dicke;
eine Kontaktmetallisierungsschicht (10), die auf der ersten Isolierschicht über den ersten und zweiten Zellen gebildet ist und mit jedem der Hauptkontaktbereiche in Kontakt steht;
dadurch gekennzeichnet,
daß die Kontaktmetallisierungsschicht sich ferner über der zweiten Isolierschicht über der Blindzelle erstreckt, so daß ein Bondverbindungsbereich für einen Bondverbindungsdraht gebildet ist, der in bezug auf die Oberfläche der Metallisierungs schicht über den ersten und zweiten Zellen erhöht ausgebildet ist.
2. Leistungs-Halbleitervorrichtungs-Chip nach Anspruch 1, mit einer Mehrzahl der identischen Zellen, die in einer bidirektionalen Anordnung angeordnet sind.
3. Leistungs-Halbleitervorrichtungs-Chip nach Anspruch 2, dadurch gekennzeichnet, daß er eine Mehrzahl von Blindzellen aufweist, die zwischen den aktiven Zellen eingefügt sind.
4. Leistungs-Halbleitervorrichtungs-Chip nach Anspruch 2 oder 3, wobei der Halbleiterchip ein Substrat (4) aufweist, das von einer schwach dotierten Schicht (3) eines ersten Leitfähigkeitstyps bedeckt ist, wobei jede der aktiven Zellen durch einen jeweiligen ersten Bereich der schwach dotierten Schicht (3) gebildet ist, in dem ein stark dotierter Bereich (2) eines zweiten Leitfähigkeitstyps vorgesehen ist, in dem wiederum ein stark dotierter Bereich (6) des ersten Leitfähigkeitstyps vorgesehen ist, wobei der erste Bereich der schwach dotierten Schicht (3) zum Teil von einer ersten Dreifachschicht (7, 8, 9) bedeckt ist, die die erste Isolierschicht (7), eine leitfähige Schicht (8) und eine dritte Isolierschicht (9) aufweist,
wobei jede der Blindzellen durch einen jeweiligen zweiten Bereich der schwach dotierten Schicht (3) gebildet ist, der von einer zweiten Dreifachschicht (7, 8, 9) vollständig bedeckt ist, die die zweite Isolierschicht, die leitfähige Schicht und die dritte Isolierschicht aufweist.
5. Leistungs-Halbleitervorrichtungs-Chip nach Ansprüch 4,
dadurch gekennzeichnet, daß die schwach dotierte Schicht (3) einer Epitaxialschicht ist.
6. Leistungs-Halbleitervorrichtungs-Chip nach Anspruch 5,
dadurch gekennzeichnet, daß das Substrat (4) vom ersten Leitfähigkeitstyp ist.
7. Leistungs-Halbleitervorrichtungs-Chip nach Anspruch 5,
dadurch gekennzeichnet, daß das Substrat (4) vom zweiten Leitfähigkeitstyp ist.
DE69321966T 1993-12-24 1993-12-24 Leistungs-Halbleiterbauelement Expired - Fee Related DE69321966T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP93830524A EP0660402B1 (de) 1993-12-24 1993-12-24 Leistungs-Halbleiterbauelement

Publications (2)

Publication Number Publication Date
DE69321966D1 DE69321966D1 (de) 1998-12-10
DE69321966T2 true DE69321966T2 (de) 1999-06-02

Family

ID=8215287

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69321966T Expired - Fee Related DE69321966T2 (de) 1993-12-24 1993-12-24 Leistungs-Halbleiterbauelement

Country Status (4)

Country Link
US (2) US5592026A (de)
EP (1) EP0660402B1 (de)
JP (1) JP2552100B2 (de)
DE (1) DE69321966T2 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
DE69321965T2 (de) * 1993-12-24 1999-06-02 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS-Leistungs-Chip-Typ und Packungszusammenbau
DE69505348T2 (de) * 1995-02-21 1999-03-11 St Microelectronics Srl Hochspannungs-MOSFET mit Feldplatten-Elektrode und Verfahren zur Herstellung
JPH10107061A (ja) * 1996-10-02 1998-04-24 Oki Electric Ind Co Ltd 半導体集積回路装置
JP3466064B2 (ja) * 1997-10-20 2003-11-10 ローム株式会社 半導体集積回路装置
US6521011B1 (en) * 1999-07-15 2003-02-18 3M Innovative Properties Company Self-supporting pleated filter and method of making same
US6413863B1 (en) 2000-01-24 2002-07-02 Taiwan Semiconductor Manufacturing Company Method to resolve the passivation surface roughness during formation of the AlCu pad for the copper process
US6380087B1 (en) 2000-06-19 2002-04-30 Chartered Semiconductor Manufacturing Inc. CMP process utilizing dummy plugs in damascene process
US6861343B2 (en) * 2002-10-09 2005-03-01 Chok J. Chia Buffer metal layer
JP4973463B2 (ja) * 2007-11-16 2012-07-11 トヨタ自動車株式会社 半導体装置
JPWO2012073302A1 (ja) 2010-11-29 2014-05-19 トヨタ自動車株式会社 半導体装置

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL136562C (de) * 1963-10-24
GB1224335A (en) * 1967-11-28 1971-03-10 North American Rockwell N-channel field effect transistor
US3667008A (en) * 1970-10-29 1972-05-30 Rca Corp Semiconductor device employing two-metal contact and polycrystalline isolation means
US3831067A (en) * 1972-05-15 1974-08-20 Int Rectifier Corp Semiconductor device with pressure connection electrodes and with headers cemented to insulation ring
US4017886A (en) * 1972-10-18 1977-04-12 Hitachi, Ltd. Discrete semiconductor device having polymer resin as insulator and method for making the same
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
US4008486A (en) * 1975-06-02 1977-02-15 International Rectifier Corporation Compression-assembled semiconductor device with nesting circular flanges and flexible locating ring
US4070690A (en) * 1976-08-17 1978-01-24 Westinghouse Electric Corporation VMOS transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
US4236171A (en) * 1978-07-17 1980-11-25 International Rectifier Corporation High power transistor having emitter pattern with symmetric lead connection pads
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
DK157272C (da) * 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
US4329642A (en) * 1979-03-09 1982-05-11 Siliconix, Incorporated Carrier and test socket for leadless integrated circuit
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
US4305087A (en) * 1979-06-29 1981-12-08 International Rectifier Corporation Stud-mounted pressure assembled semiconductor device
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4399449A (en) * 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4412242A (en) * 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4414560A (en) * 1980-11-17 1983-11-08 International Rectifier Corporation Floating guard region and process of manufacture for semiconductor reverse conducting switching device using spaced MOS transistors having a common drain region
US4642419A (en) * 1981-04-06 1987-02-10 International Rectifier Corporation Four-leaded dual in-line package module for semiconductor devices
US4574208A (en) * 1982-06-21 1986-03-04 Eaton Corporation Raised split gate EFET and circuitry
FR2531572A1 (fr) * 1982-08-09 1984-02-10 Radiotechnique Compelec Dispositif mos a structure plane multicellulaire
US4556896A (en) * 1982-08-30 1985-12-03 International Rectifier Corporation Lead frame structure
US4641418A (en) * 1982-08-30 1987-02-10 International Rectifier Corporation Molding process for semiconductor devices and lead frame structure therefor
US4965173A (en) * 1982-12-08 1990-10-23 International Rectifier Corporation Metallizing process and structure for semiconductor devices
US4878099A (en) * 1982-12-08 1989-10-31 International Rectifier Corporation Metallizing system for semiconductor wafers
US4638553A (en) * 1982-12-08 1987-01-27 International Rectifier Corporation Method of manufacture of semiconductor device
US4789882A (en) * 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
US4639762A (en) * 1984-04-30 1987-01-27 Rca Corporation MOSFET with reduced bipolar effects
US4663820A (en) * 1984-06-11 1987-05-12 International Rectifier Corporation Metallizing process for semiconductor devices
US4606998A (en) * 1985-04-30 1986-08-19 International Business Machines Corporation Barrierless high-temperature lift-off process
US4723197A (en) * 1985-12-16 1988-02-02 National Semiconductor Corporation Bonding pad interconnection structure
US4853762A (en) * 1986-03-27 1989-08-01 International Rectifier Corporation Semi-conductor modules
US4794431A (en) * 1986-04-21 1988-12-27 International Rectifier Corporation Package for photoactivated semiconductor device
US4845545A (en) * 1987-02-13 1989-07-04 International Rectifier Corporation Low profile semiconductor package
FR2616966B1 (fr) * 1987-06-22 1989-10-27 Thomson Semiconducteurs Structure de transistors mos de puissance
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
US4881106A (en) * 1988-05-23 1989-11-14 Ixys Corporation DV/DT of power MOSFETS
JPH0680818B2 (ja) * 1989-10-02 1994-10-12 株式会社東芝 電力用圧接型半導体装置
EP0433650B1 (de) * 1989-11-17 1998-03-04 Kabushiki Kaisha Toshiba Halbleiteranordnung mit zusammengesetzter Bipolar-MOS-Elementpille, geeignet für eine Druckkontaktstruktur
JPH03254137A (ja) * 1990-03-05 1991-11-13 Toshiba Corp 半導体集積回路装置
US5047833A (en) * 1990-10-17 1991-09-10 International Rectifier Corporation Solderable front metal contact for MOS devices
US5153507A (en) * 1990-11-16 1992-10-06 Vlsi Technology, Inc. Multi-purpose bond pad test die
EP0514615B1 (de) * 1991-05-23 1995-05-03 STMicroelectronics S.r.l. Elektronische Leistungsanordnung realisiert durch eine Reihe elementarer Halbleiterbauelemente in Parallelverbindung und verwandtes Herstellungsverfahren
JP2550248B2 (ja) * 1991-10-14 1996-11-06 株式会社東芝 半導体集積回路装置およびその製造方法
JP3185292B2 (ja) * 1991-12-12 2001-07-09 関西日本電気株式会社 半導体装置

Also Published As

Publication number Publication date
US5592026A (en) 1997-01-07
EP0660402A1 (de) 1995-06-28
DE69321966D1 (de) 1998-12-10
EP0660402B1 (de) 1998-11-04
JPH07201908A (ja) 1995-08-04
US5888889A (en) 1999-03-30
JP2552100B2 (ja) 1996-11-06

Similar Documents

Publication Publication Date Title
DE4037876C2 (de) Laterale DMOS-FET-Vorrichtung mit reduziertem Betriebswiderstand
DE69315239T2 (de) VDMOS-Transistor mit verbesserter Durchbruchsspannungscharakteristik
DE69223484T2 (de) Vertikale Halbleiteranordnung
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE3587798T2 (de) SoI-Halbleiteranordnung und Verfahren zu ihrer Herstellung.
DE69513680T2 (de) Laterale hochspannungs-dmos-anordnung mit höherer driftzone
DE69129617T2 (de) Integrierte Schaltungsanordnung, insbesondere geeignet für Hochspannungsanwendungen
DE2750209A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE3229250A1 (de) Halbleitervorrichtung mit isoliertem gate und verfahren zu ihrer herstellung
DE19649686A1 (de) Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET)
DE3537004A1 (de) Vdmos-baustein
DE112005001675T5 (de) Leistungshalbleiterbauelement mit einem oberseitigen Drain unter Verwendung eines Sinker-Trenches
DE69505348T2 (de) Hochspannungs-MOSFET mit Feldplatten-Elektrode und Verfahren zur Herstellung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE102018116843B4 (de) Selbstsperrender III-Nitrid-Transistor mit hoher Elektronenbeweglichkeit
DE69226223T2 (de) Kontaktausrichtung für Festwertspeicher
DE69321966T2 (de) Leistungs-Halbleiterbauelement
DE69418057T2 (de) Verbesserte maschenförmige geometrie für mos-gesteuerte halbleiteranordnungen
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE19953620A1 (de) Niederspannungs-MOSFET und Verfahren zu seiner Herstellung
DE4314906A1 (de) Halbleiterbauelement mit Stromanschlüssen für hohe Integrationsdichte
DE19618866B4 (de) Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement
DE3711033A1 (de) Mosfet-halbleitervorrichtung
DE112022000700T5 (de) Halbleiterbauteil
DE19801313C2 (de) FET mit Source-Substratanschluß

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee