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DE102014019414B4 - Fan-out-Gehäuse und Verfahren zu seiner Herstellung - Google Patents

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conductive layer
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Nai-Wei LIU
Jing-Cheng Lin
Cheng-Lin Huang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Gehäuse mit:einem Chip (10), der ein Substrat (12) und eine Kontaktinsel (14) auf dem Substrat (12) aufweist;einer Formmasse (18), die den Chip (10) seitlich verkappt;einer ersten dielektrischen Schicht (30), die sich auf der Formmasse (18) und dem Chip (10) befindet und eine erste Öffnung (30a) hat, die die Kontaktinsel (14) freilegt;einer ersten Metallisierungsschicht (32) auf der ersten dielektrischen Schicht (30), wobei die erste Metallisierungsschicht (32) die erste Öffnung (30a) füllt und sich seitlich über die Formmasse (18) ausdehnt;einer zweiten dielektrischen Schicht (40), die sich auf der ersten Metallisierungsschicht (32) und der ersten dielektrischen Schicht (30) befindet und eine zweite Öffnung (40a) direkt über der ersten Öffnung (30a) hat; undeiner zweiten Metallisierungsschicht (42), die sich auf der zweiten dielektrischen Schicht (40) befindet, über die zweite Öffnung (40a) mit der ersten Metallisierungsschicht (32) elektrisch verbunden ist und sich seitlich über die Formmasse (18) ausdehnt.

Description

  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente haben eine breite Palette von Anwendungsmöglichkeiten, wie zum Beispiel Personal Computer, Mobiltelefone, digitale Kameras und andere elektronische Geräte. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass nacheinander Isolier- oder dielektrische Schichten, leitende Schichten und Schichten aus halbleitenden Materialien auf einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithografie strukturiert werden, um darauf Schaltkomponenten und - elemente auszubilden. Normalerweise werden Dutzende oder Hunderte von integrierten Schaltungen auf einem einzigen Halbleiterwafer hergestellt. Die einzelnen Chips werden durch Zersägen der integrierten Schaltungen entlang einem Ritzgraben vereinzelt. Die einzelnen Chips werden dann zum Beispiel einzeln, in Mehrchipmodulen oder in anderen Verkappungsarten verkappt.
  • Die Halbleiter-Branche verbessert die Integrationsdichte der verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Verringerung der minimalen Elementbreite immer weiter, wodurch es möglich wird, mehr Komponenten in eine gegebene Fläche zu integrieren. Diese kleineren elektronischen Komponenten, wie etwa Chips von integrierten Schaltungen, können bei einigen Anwendungen auch kleinere Gehäuse erfordern, die weniger Fläche als herkömmliche Gehäuse beanspruchen.
  • Stand der Technik zum Gegenstand der Erfindung findet sich zum Beispiel in US 2003/0124767 A1 , DE 10 2008 036 561 A1 , DE 10 2008 028 072 A1 , US 2005/0020068 A1 und US 2011 / 0 221 055 A1 .
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.
  • Figurenliste
  • Für ein besseres Verständnis der vorliegenden Ausführungsformen und deren Vorzüge wird nun auf die nachstehende Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen.
    • Die 1 bis 8 sind verschiedene Schnittansichten von Strukturen während des Herstellungsprozesses gemäß einer Ausführungsform.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Nachstehend werden Ausführungsformen in Bezug auf einen speziellen Kontext beschrieben, und zwar eine Fan-out-Gehäusestruktur. Weitere Ausführungsformen können jedoch auch für andere Gehäusestrukturen verwendet werden. Die nachstehenden Figuren und die nachstehende Beschreibung zeigen vereinfachte Strukturen, um verschiedene Merkmale nicht zu verunklaren und um überflüssige Merkmale wegzulassen, die Fachleuten bekannt sein dürften. Gleiche Bezugssymbole in den Figuren weisen auf gleiche Komponenten hin. Auch wenn Verfahrens-Ausführungsformen als Ausführung von Schritten in einer bestimmten Reihenfolge beschrieben sein können, können andere Ausführungsformen in einer beliebigen logischen Reihenfolge ausgeführt werden.
  • Die 1 bis 8 zeigen verschiedene Schnittansichten von Strukturen während eines Herstellungsprozesses gemäß einer Ausführungsform.
  • 1 zeigt zwei Chips 10, die mittels einer Haftschicht 202 an ein Trägersubstrat 200 geklebt werden. Bei einer Ausführungsform werden die Chips 10 als Teil eines Wafers ausgebildet, und der Wafer wird dann vereinzelt, um einzelne Chips 10 herzustellen. Die Chips 10 können zum Beispiel eine integrierte Logikschaltung, ein Speicherchip, ein analoger Chip oder ein anderer Chip sein. Die Chips 10 haben jeweils ein Substrat 12, eine Kontaktinsel 14 auf dem Substrat 12 und eine Passivierungsschicht 16, die über dem Substrat 12 und der Kontaktinsel 14 liegt. Das Substrat 12 kann ein Halbleitersubstrat, wie etwa ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat oder dergleichen, sein, auf dem elektrische Schaltungen mit aktiven Bauelementen, wie etwa Transistoren, und/oder mit passiven Bauelementen, wie etwa Kondensatoren, Induktoren oder dergleichen, mit Halbleiter-Prozessen hergestellt werden. Die elektrischen Schaltungen, die auf dem Halbleitersubstrat hergestellt werden, können jede Art von Schaltungen sein, die für eine bestimmte Anwendung geeignet sind. Die elektrischen Schaltungen können zum Beispiel verschiedene n-Metalloxid-Halbleiter(NMOS)- und/oder p-Metalloxid-Halbleiter(PMOS)-Bauelemente enthalten, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und dergleichen, die so miteinander verbunden sind, dass sie eine oder mehrere Funktionen ausführen. Die Funktionen können unter Verwendung verschiedener Strukturen ausgeführt werden, unter anderem Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Leistungsverteilungs- und Eingabe-Ausgabe-Schaltungen oder dergleichen. Gegebenenfalls können auch andere Schaltungen für einen bestimmten Zweck verwendet werden. Auf den elektrischen Schaltungen werden dielektrische Schichten und Metallleiterbahnen ausgebildet. Die dielektrischen Schichten können zum Beispiel aus einem dielektrischen Material mit einer kleinen Dielektrizitätskonstante (mit einem niedrigen k-Wert), wie etwa Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), SiOxCy, Aufschleuderglas, Aufschleuderpolymere, Silicium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffe daraus, Kombinationen davon oder dergleichen, mit einem geeigneten Verfahren hergestellt werden, wie etwa Aufschleudern, chemische Aufdampfung (CVD) und/oder Plasma-unterstützte chemische Aufdampfung (PECVD). Die Metallleiterbahnen, die zum Beispiel aus Kupfer, Wolfram, Aluminium und/oder deren Legierungen bestehen, werden in den dielektrischen Schichten ausgebildet und verbinden die elektrischen Schaltungen elektrisch miteinander und/oder mit der Kontaktinsel 14.
  • Die Kontaktinsel 14 wird auf der obersten dielektrischen Schicht des Substrats 12 ausgebildet, um sie mit den darunter liegenden Metallisierungsschichten elektrisch zu verbinden. Bei einigen Ausführungsformen werden die Kontaktinseln 14 aus Aluminium, Aluminiumkupfer, Aluminiumlegierungen, Kupfer, Kupferlegierungen oder dergleichen hergestellt. Die Passivierungsschicht 16 wird auf der Oberseite des Substrats 12 ausgebildet und wird so strukturiert, dass eine Öffnung 16a entsteht, die zumindest einen Teil der Kontaktinsel 14 freilegt. Die Passivierungsschicht 16 kann eine Einfachschicht oder eine mehrschichtige Struktur sein. Bei einigen Ausführungsformen wird die Passivierungsschicht 16 aus einem dielektrischen Material hergestellt, wie etwa undotiertes Silicatglas (USG), Siliciumnitrid, Siliciumoxid, Siliciumoxidnitrid oder einem nichtporösen Material. Bei einigen Ausführungsformen wird die Passivierungsschicht 16 durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD) oder einem anderen geeigneten Verfahren hergestellt.
  • Bei einer Ausführungsform werden die Chips 10 auf dem Trägersubstrat 200 zum Beispiel unter Verwendung eines Bestückungswerkzeugs positioniert, und die Chips 10 werden mittels der Haftschicht 202, wie etwa eines geeigneten Klebstoffs, zum Beispiel eines LTV-Klebstoffs (der sein Haftvermögen verliert, wenn er mit LTV-Licht belichtet wird), oder Schicht-auf-Draht(FOW)-Materialien, mit dem Trägersubstrat 200 verklebt. Das Trägersubstrat 200 kann ein Substrat in Form eines Wafers oder ein Substrat in Form einer Platte sein. In Abhängigkeit von der Größe der Chips 10, der Größe des Trägersubstrats 200 und dem speziellen Zweck können mehrere Dutzend oder mehrere Hundert oder noch mehr Chips 10 an dem Trägersubstrat 200 befestigt werden. Der Chip 10 hat eine erste Seite 10F (die hier auch als Vorderseite 10F bezeichnet wird) und eine zweite Seite 10B (die hier auch als Rückseite 10B bezeichnet wird). Durch Positionieren der Chips 10 an festgelegten Stellen auf dem Trägersubstrat 200 wird bei einigen Ausführungsformen die Rückseite 10B des Chips 10 an der Haftschicht 202 befestigt, sodass der Chip 10 mit der Vorderseite nach oben auf das Trägersubstrat 200 montiert wird.
  • In 2 wird eine Formmasse 18 so geformt, dass sie die Chips 10 zumindest seitlich verkappt. Seitliches Verkappen bedeutet, dass die Formmasse so geformt wird, dass sie den oder die Chip(s) an allen Seiten umgibt, aber sich nicht über die Oberseite des/der Chip(s) ausdehnt. Die Formmasse 18 wird so geformt, dass sie die Spalte zwischen den Chips 10 füllt. Die Formmasse 18 kann durch Formpressen, Laminierung oder dergleichen geformt werden. Die Formmasse 18 kann ein Komplex auf Epoxidbasis oder dergleichen sein. Die Formmasse 18 kann zum Beispiel unter Verwendung eines thermischen Verfahrens mit einer konstanten Temperatur oder einer ansteigenden Temperatur in einem Bereich von etwa 120 °C bis etwa 340 °C gehärtet werden. Die Formmasse 18 kann beim Herstellen der Chips 10 zunächst die Oberseite der Chips 10 bedecken, d. h. sich über die Oberseite ausbreiten, und dann geschliffen werden, um eine Opferschicht (nicht dargestellt) auf den Chips 10 freizulegen. Die Opferschicht kann unter Verwendung eines Lösungsmittels, einer Chemikalie oder dergleichen entfernt werden. In einem Beispiel wird zum Entfernen der Opferschicht ein Nassätzprozess durchgeführt, der für die Opferschicht selektiv ist, wie etwa mit einer verdünnten KOH-Lösung, das heißt zum Beispiel mit etwa 3 % bis etwa 5 % KOH. Bei einigen Ausführungsformen werden die Vorderseiten 10F der Chips 10 nicht mit der Formmasse 18 bedeckt, sodass die Kontaktinseln 14 und die Passivierungsschichten 16 freigelegt werden. Bei einer Ausführungsform ist die Oberseite der Passivierungsschicht 16 niedriger als die Oberseite der Formmasse 18. Bei einigen Ausführungsformen ist die Oberseite der Passivierungsschicht 16 im Wesentlichen genauso hoch wie die Oberseite der Formmasse 18.
  • Kommen wir nun zu 3, wo eine erste dielektrische Schicht 30 auf den Passivierungsschichten 16 und den Kontaktinseln 14 der Chips 10 und auf der Formmasse 18 hergestellt wird. Bei einigen Ausführungsformen ist die erste dielektrische Schicht 30 eine Polybenzoxazol(PBO)-Schicht, eine Polyimid-Schicht, eine Benzocyclobuten(BCB)-Schicht, eine Epoxidschicht, eine Schicht aus einem lichtempfindlichen Material, ein anderes geeignetes Polymermaterial oder eine Kombination davon. Die erste dielektrische Schicht 30 kann mit einem Schleuderbeschichtungsverfahren, Laminierverfahren oder dergleichen oder einer Kombination davon abgeschieden werden. Dann wird die erste dielektrische Schicht 30 durch fotolithografische und/oder Ätzprozesse strukturiert, um Öffnungen 30a herzustellen, über die die darunter liegenden Kontaktinseln 14 freigelegt werden. Zumindest bei einigen Ausführungsformen wird die Öffnung 30a über der Öffnung 16a der Passivierungsschicht 16 positioniert. Bei der dargestellten Ausführungsform ist die Größe (z. B. der Durchmesser) der Öffnung 30a kleiner als die der Öffnung 16a. Die Größe der Öffnung 30a kann bei anderen erwogenen Ausführungsformen größer als die oder gleich der der Öffnung 16a sein.
  • In 4 wird eine erste Metallisierungsschicht 32 in Form von verschiedenen Leiterbahnen auf der ersten dielektrischen Schicht 30 hergestellt, und die erste Metallisierungsschicht 32 füllt die Öffnungen 30a, sodass eine Vielzahl von ersten Kontaktverbindungen 34 direkt auf einer entsprechenden Kontaktinsel 14 entsteht. Bei einigen Ausführungsformen kann die erste Kontaktverbindung 34 (von oben nach unten betrachtet) eine Ringform, eine ringähnliche Form, eine rechteckige Form, eine quadratähnliche Form, eine dreieckige Form, eine sechseckige Form, eine achteckige Form oder dergleichen haben. Außerdem kann die erste Kontaktverbindung 34 eine geschlossene, durchbrochene oder unterbrochene Form haben. Bei einer Ausführungsform umfasst die erste Metallisierungsschicht 32 eine erste Seed-Schicht 32a und eine erste leitende Schicht 32b. Die erste Seed-Schicht 32a wird zum Beispiel auf der ersten dielektrischen Schicht 30 abgeschieden, sodass sie die Unterseite und die Seitenwände der Öffnungen 30a der ersten dielektrischen Schicht 30 bedeckt. Die erste Seed-Schicht 32a kann Kupfer, Titan, Titannidrid, eine Kombination aus Kupfer und Titan (Ti/Cu) oder dergleichen oder eine Kombination davon sein und wird durch Atomlagenabscheidung (ALD), Sputtern, ein anderes physikalisches Aufdampfungsverfahren (PVD-Verfahren) oder dergleichen abgeschieden. Die erste leitende Schicht 32b wird auf der ersten Seed-Schicht 32a hergestellt und füllt die Öffnungen 30a der ersten dielektrischen Schicht 30. Die erste leitende Schicht 32b kann Kupfer, eine Kupferlegierung, Aluminium, eine Aluminiumlegierung, Wolfram, eine Wolframlegierung oder eine Kombination davon sein und wird durch ein Plattierungsverfahren hergestellt, wie etwa stromloses Plattieren, Elektroplattieren oder dergleichen. Bei einer Ausführungsform wird eine Verkupferung durchgeführt, indem die Auswahl der Zusätze so modifiziert wird und die Konzentration der Kupferlösung so gesteuert wird, dass die Oberfläche der ersten leitenden Schicht 32b in der Öffnung 30a eine ebene Metall-Oberfläche 32s bildet. Die Verkupferung wird zum Beispiel mit einer Plattierungsgeschwindigkeit durchgeführt, die größer als etwa 1 µm/min ist. Die erste leitende Schicht 32b, die in der Öffnung 30a hergestellt worden ist, hat eine Breite B und eine Höhe H. Die Höhe H ist zum Beispiel kleiner als 10 µm. Die Höhe H kann etwa 3 µm betragen. Bei einer Ausführungsform ist das Verhältnis B/H größer als etwa 2. Bei einer weiteren Ausführungsform ist das Verhältnis B/H kleiner als etwa 20. Bei einer weiteren Ausführungsform liegt das Verhältnis B/H in dem Bereich von 2 bis 20. Dann werden fotolithografische und Ätzprozesse durchgeführt, um die erste leitende Schicht 32b und die erste Seed-Schicht 32a so zu strukturieren, dass die gewünschte Struktur für die erste Metallisierungsschicht 32 entsteht. Die erste Metallisierungsschicht 32 ist eine Post-Passivation-Interconnect(PPI)-Struktur, die als eine Verbindungsleitungsschicht, eine Stromleitung, eine Umverteilungsleitung (RDL), ein Induktor, ein Kondensator oder eine passive Komponente fungieren kann.
  • In 5 wird eine zweite dielektrische Schicht 40 auf der ersten dielektrischen Schicht 30 und der ersten Metallisierungsschicht 32 hergestellt. Bei einigen Ausführungsformen ist die zweite dielektrische Schicht 40 eine Polybenzoxazol(PBO)-Schicht, eine Polyimid-Schicht, eine Benzocyclobuten(BCB)-Schicht, eine Epoxidschicht, eine Schicht aus einem lichtempfindlichen Material, ein anderes geeignetes Polymermaterial oder eine Kombination davon. Die zweite dielektrische Schicht 40 kann mit einem Schleuderbeschichtungsverfahren, Laminierverfahren oder dergleichen oder einer Kombination davon abgeschieden werden. Dann wird die zweite dielektrische Schicht 40 durch fotolithografische und/oder Ätzprozesse strukturiert, um Öffnungen 40a herzustellen, über die Teile der darunter liegenden ersten Metallisierungsschicht 32 freigelegt werden. Bei zumindest einigen Ausführungsformen wird die erste Kontaktverbindung 34 durch die Öffnung 40a freigelegt, da sich die Öffnung 40a über der Öffnung 30a der ersten dielektrischen Schicht 30 befindet. Die Größe der Öffnung 40a ist zum Beispiel im Wesentlichen gleich der der Öffnung 30a. Die Größe der Öffnung 40a kann aber auch größer oder kleiner als die der Öffnung 30a sein.
  • Dann wird, wie in 6 gezeigt ist, eine zweite Metallisierungsschicht 42 in Form von verschiedenen Leiterbahnen oder Kontaktflächen auf der zweiten dielektrischen Schicht 40 hergestellt, und die zweite Metallisierungsschicht 42 wird auch in den Öffnungen 40a hergestellt, sodass eine Vielzahl von zweiten Kontaktverbindungen 44 direkt auf einer entsprechenden ersten Kontaktverbindung 34 entsteht. Bei einigen Ausführungsformen hat die zweite Kontaktverbindung 44 eine Ringform, eine ringähnliche Form, eine rechteckige Form, eine quadratähnliche Form, eine dreieckige Form, eine sechseckige Form, eine achteckige Form oder dergleichen. Außerdem kann die zweite Kontaktverbindung 44 eine geschlossene, durchbrochene oder unterbrochene Form haben. Bei einer Ausführungsform umfasst die zweite Metallisierungsschicht 42 eine zweite Seed-Schicht 42a und eine zweite leitende Schicht 42b. Die zweite Seed-Schicht 42a wird zum Beispiel auf der zweiten dielektrischen Schicht 40 abgeschieden, sodass sie die Unterseite und die Seitenwände der Öffnungen 40a der zweiten dielektrischen Schicht 40 bedeckt. Die zweite Seed-Schicht 42a kann Kupfer, Titan, Titannidrid, eine Kombination aus Kupfer und Titan (Ti/Cu) oder dergleichen oder eine Kombination davon sein und wird durch Atomlagenabscheidung (ALD), Sputtern, ein anderes physikalisches Aufdampfungsverfahren (PVD-Verfahren) oder dergleichen abgeschieden. Die zweite leitende Schicht 42b wird auf der zweiten Seed-Schicht 42a hergestellt. Die zweite leitende Schicht 42b wird auch in den Öffnungen 40a der zweiten dielektrischen Schicht 40 hergestellt. In Abhängigkeit von der Größe der Öffnung und der Steuerung des Plattierungsprozesses kann die zweite leitende Schicht 42b die Öffnung 40a teilweise füllen (wie es in 6 gezeigt ist) oder sie kann die Öffnung 40a vollständig füllen (nicht dargestellt). Die zweite leitende Schicht 42b kann Kupfer, eine Kupferlegierung, Aluminium, eine Aluminiumlegierung, Wolfram, eine Wolframlegierung oder eine Kombination davon sein und wird durch ein Plattierungsverfahren hergestellt, wie etwa stromloses Plattieren, Elektroplattieren oder dergleichen. Dann werden fotolithografische und Ätzprozesse durchgeführt, um die zweite leitende Schicht 42b und die zweite Seed-Schicht 42a so zu strukturieren, dass die gewünschte Struktur für die zweite Metallisierungsschicht 42 freigelegt wird. Die zweite Metallisierungsschicht 42 enthält die zweite Kontaktverbindung 44, die mit der ersten Kontaktverbindung 34 elektrisch verbunden ist. Die zweite Metallisierungsschicht 42 kann als eine Verbindungsschicht, eine Stromleitung, eine Umverteilungsleitung (RDL), ein Induktor, ein Kondensator oder eine passive Komponente fungieren. Die Kontaktverbindung 44 ist hier zwar als vertikal an die Kontaktverbindung 34 angepasst dargestellt, aber auch andere Anordnungen, wie etwa eine Kontaktverbindung 44, die von der Kontaktverbindung 34 versetzt ist, liegen innerhalb des vorgesehenen Umfangs der vorliegenden Erfindung.
  • Kommen wir nun zu 7, wo Kontakthügel 50 auf der zweiten Metallisierungsschicht 42 ausgebildet werden. Bei einer Ausführungsform sind die Kontakthügel 50 Lötkontakthügel, die zum Beispiel bleifreies Lötmetall, SnAg oder ein Lötmaterial enthalten, das Zinn-, Blei-, Silber-, Kupfer-, Nickel- oder Bismut-Legierungen oder eine Kombination davon enthält. Die Lötkontakthügel können dadurch hergestellt werden, dass Lotkugeln positioniert werden oder eine Lötschicht mit einem Reflow-Verfahren abgeschieden wird. Bei einigen Ausführungsformen ist der Kontakthügel 50 ein Kupfersäulen-Kontakthügel, ein Metall-Kontakthügel, der Nickel oder Gold enthält, oder eine Kombination davon. Bei einer Ausführungsform haben die Kontakthügel 50 jeweils einen Durchmesser, der größer als etwa 200 µm ist. Dann wird optional eine Schutzschicht 52 auf der zweiten Metallisierungsschicht 42 und der zweiten dielektrischen Schicht 40 und um einen Teil der Kontakthügel 50 herum ausgebildet. Zum Beispiel werden obere Teile 50a der Kontakthügel 50 freigelegt und dehnen sich über die Schutzschicht 52 hinaus aus. Bei einer Ausführungsform ist die Schutzschicht 52 ein Versteifungsmaterial, das eine Formmasse oder dergleichen ist und eine bauliche Abstützung bietet.
  • Dann wird, wie in 8 gezeigt ist, das Trägersubstrat 200 von den Chips 10 und der Formmasse 18 abgelöst, und anschließend wird die resultierende Struktur in eine Vielzahl von einzelnen Gehäusen zersägt, die auch als Fan-out-Gehäuse bezeichnet werden. Bei einer Ausführungsform wird eine Folie 204 auf der Haftschicht 202 vorgesehen, die die Rückseite 10B der Chips 10 und die Rückseite der Formmasse 18 bedeckt. Das Fan-out-Gehäuse enthält ein oder mehr Chips 10 und zwei Metallisierungsschichten 32 und 42 auf der Vorderseite 10F des Chips 10, wobei eine Stapel-Kontaktlochstruktur 54 mit der zweiten Kontaktverbindung 44 und der ersten Kontaktverbindung 34 auf der Kontaktinsel 14 des Chips 10 positioniert ist und mit dieser elektrisch verbunden ist. Wie gezeigt ist, wird die erste Kontaktverbindung 34 in der Öffnung 30a der ersten dielektrischen Schicht 30 hergestellt. Die erste Kontaktverbindung 34 umfasst die erste Seed-Schicht 32a, die die Unterseite und die Seitenwand der Öffnung 30a bedeckt, und die erste leitende Schicht 32b, die die Öffnung 30a füllt. Die Oberseite der ersten Kontaktverbindung 34 ist gemäß einer Ausführungsform eine ebene Metallfläche. Die zweite Kontaktverbindung 44 wird in der Öffnung 40a der zweiten dielektrischen Schicht 40 hergestellt. Die zweite Kontaktverbindung 44 umfasst die zweite Seed-Schicht 42a, die die Unterseite und die Seitenwand der Öffnung 40a bedeckt, und die zweite leitende Schicht 42b in der Öffnung 40a. Die zweite Kontaktverbindung 44 wird so auf der ersten Kontaktverbindung 34 hergestellt, dass die zweite Seed-Schicht 42a zwischen die erste leitende Schicht 32b und die zweite leitende Schicht 42b geschichtet wird. Durch Modifizieren der Plattierungsgeschwindigkeit für die erste leitende Schicht 32b und Einstellen des Verhältnisses B/H der ersten leitenden Schicht 32b kann eine ebene Metallfläche auf der ersten Kontaktverbindung 34 ausgebildet werden und der Dickenspalt zwischen der Formmasse 18 und der ersten dielektrischen Schicht 30 kann minimiert werden, und daher wird das fotolithografische Fenster für die zweite dielektrische Schicht 40 vergrößert und es wird ein Fan-out-Gehäuse mit kleinen Abständen erzielt. Darüber hinaus können unter Verwendung einiger Ausführungsformen die Kosten gesenkt werden.
  • Eine Ausführungsform ist ein Gehäuse, das einen Chip mit einem Substrat und einer Kontaktinsel auf dem Substrat und eine Formmasse hat, die den Chip seitlich verkappt. Auf der Formmasse und dem Chip wird eine erste dielektrische Schicht ausgebildet, die eine erste Öffnung hat, die die Kontaktinsel freilegt. Auf der ersten dielektrischen Schicht wird eine erste Metallisierungsschicht hergestellt, die die erste Öffnung füllt. Auf der ersten Metallisierungsschicht und der ersten dielektrischen Schicht wird eine zweite dielektrische Schicht hergestellt, die eine zweite Öffnung über der ersten Öffnung hat. Auf der zweiten dielektrischen Schicht und in der zweiten Öffnung wird eine zweite Metallisierungsschicht hergestellt.
  • Eine weitere Ausführungsform ist ein Gehäuse, das einen Chip mit einem Substrat und einer Kontaktinsel auf dem Substrat und eine Formmasse hat, die den Chip seitlich verkappt. Auf der Formmasse und dem Chip wird eine erste dielektrische Schicht ausgebildet, die eine erste Öffnung hat, die die Kontaktinsel freilegt. Auf der ersten dielektrischen Schicht wird eine erste Seed-Schicht hergestellt, die die Seitenwand und die Unterseite der ersten Öffnung bedeckt. Auf der ersten Seed-Schicht wird eine erste leitende Schicht hergestellt, die die erste Öffnung füllt. Auf der ersten leitenden Schicht wird eine zweite dielektrische Schicht hergestellt, die eine zweite Öffnung direkt über der ersten Öffnung hat. Eine zweite Seed-Schicht wird auf der zweiten dielektrischen Schicht hergestellt und bedeckt die Seitenwand und die Unterseite der zweiten Öffnung. Auf der zweiten Seed-Schicht wird eine zweite leitende Schicht hergestellt.
  • Eine weitere Ausführungsform ist ein Verfahren mit den folgenden Schritten: Bereitstellen eines Chips mit einer Kontaktinsel; Formen einer Formmasse, die den Chip seitlich verkappt, wobei die Kontaktinsel durch die Formmasse hindurch freigelegt wird; Herstellen einer ersten dielektrischen Schicht auf der Formmasse und dem Chip; Ausbilden einer ersten Öffnung, die die Kontaktinsel freilegt, in der ersten dielektrischen Schicht; Herstellen einer ersten leitenden Schicht auf der ersten dielektrischen Schicht und Füllen der ersten Öffnung, wobei die erste leitende Schicht in der ersten Öffnung eine ebene Oberfläche hat; Herstellen einer zweiten dielektrischen Schicht auf der ersten leitenden Schicht und der ersten dielektrischen Schicht; Ausbilden einer zweiten Öffnung, die die erste leitende Schicht über der ersten Öffnung freilegt, in der zweiten dielektrischen Schicht und Herstellen einer zweiten leitenden Schicht, welche auf der zweiten dielektrischen Schicht aufliegt und über die zweite Öffnung mit der ersten leitenden Schicht physisch in Kontakt kommt.

Claims (20)

  1. Gehäuse mit: einem Chip (10), der ein Substrat (12) und eine Kontaktinsel (14) auf dem Substrat (12) aufweist; einer Formmasse (18), die den Chip (10) seitlich verkappt; einer ersten dielektrischen Schicht (30), die sich auf der Formmasse (18) und dem Chip (10) befindet und eine erste Öffnung (30a) hat, die die Kontaktinsel (14) freilegt; einer ersten Metallisierungsschicht (32) auf der ersten dielektrischen Schicht (30), wobei die erste Metallisierungsschicht (32) die erste Öffnung (30a) füllt und sich seitlich über die Formmasse (18) ausdehnt; einer zweiten dielektrischen Schicht (40), die sich auf der ersten Metallisierungsschicht (32) und der ersten dielektrischen Schicht (30) befindet und eine zweite Öffnung (40a) direkt über der ersten Öffnung (30a) hat; und einer zweiten Metallisierungsschicht (42), die sich auf der zweiten dielektrischen Schicht (40) befindet, über die zweite Öffnung (40a) mit der ersten Metallisierungsschicht (32) elektrisch verbunden ist und sich seitlich über die Formmasse (18) ausdehnt.
  2. Gehäuse nach Anspruch 1, wobei die zweite Metallisierungsschicht (42) in der zweiten Öffnung (40a) gebildet ist und physisch in Kontakt mit der ersten Metallisierungsschicht (32) ist.
  3. Gehäuse nach Anspruch 1, wobei die zweite Metallisierungsschicht (42) eine Seitenwand und eine Unterseite der zweiten Öffnung (40a) bedeckt.
  4. Gehäuse nach Anspruch 1, wobei die erste Metallisierungsschicht (32) eine erste Seed-Schicht (32a) und eine erste leitende Schicht (32b), die auf der ersten Seed-Schicht (32a) gebildet ist, aufweist.
  5. Gehäuse nach Anspruch 4, wobei die erste Seed-Schicht (32a) Titan enthält und die erste leitende Schicht (32b) Kupfer enthält.
  6. Gehäuse nach Anspruch 1, wobei die zweite Metallisierungsschicht (42) eine zweite Seed-Schicht (42a) und eine zweite leitende Schicht (42b), die auf der zweiten Seed-Schicht (42a) hergestellt ist, aufweist.
  7. Gehäuse nach Anspruch 6, wobei die zweite Seed-Schicht (42a) Titan enthält und die zweite leitende Schicht (42b) Kupfer enthält.
  8. Gehäuse nach Anspruch 1, das weiterhin einen Kontakthügel (50) auf der zweiten Metallisierungsschicht (42) aufweist.
  9. Gehäuse nach Anspruch 8, das weiterhin eine Schutzschicht auf der zweiten Metallisierungsschicht (42) und der zweiten dielektrischen Schicht (40) und um einen Teil des Kontakthügels (50) herum aufweist.
  10. Gehäuse nach Anspruch 1, wobei der Chip (10) eine Passivierungsschicht (16) auf dem Substrat (12) aufweist, die einen Teil der Kontaktinsel (14) bedeckt, und die erste dielektrische Schicht (30) auf der Passivierungsschicht (16) hergestellt ist.
  11. Gehäuse mit: einem Chip (10), der ein Substrat (12) und eine Kontaktinsel (14) auf dem Substrat (12) aufweist; einer Formmasse (18), die den Chip (10) seitlich verkappt; einer ersten dielektrischen Schicht (30), die sich auf der Formmasse (18) und dem Chip (10) befindet und eine erste Öffnung (30a) hat, die die Kontaktinsel (14) freilegt; einer ersten Seed-Schicht (32a), die sich auf der ersten dielektrischen Schicht (30) befindet und eine Seitenwand und eine Unterseite der ersten Öffnung (30a) bedeckt; einer ersten leitenden Schicht (32b), die sich auf der ersten Seed-Schicht (32a) befindet und die erste Öffnung (30a) füllt; einer zweiten dielektrischen Schicht (40), die sich auf der ersten leitenden Schicht (32b) befindet und eine zweite Öffnung (40a) direkt über der ersten Öffnung (30a) hat; einer zweiten Seed-Schicht (42a), die sich auf der zweiten dielektrischen Schicht (40) befindet und eine Seitenwand und eine Unterseite der zweiten Öffnung (40a) bedeckt; und einer zweiten leitenden Schicht (42b), die sich auf der zweiten Seed-Schicht (42a) befindet.
  12. Gehäuse nach Anspruch 11, wobei die zweite leitende Schicht (42b) entlang der Seitenwand und der Unterseite der zweiten Öffnung (40a) gebildet ist.
  13. Gehäuse nach Anspruch 11, wobei die erste Seed-Schicht (32a) Titan enthält und die erste leitende Schicht (32b) Kupfer enthält.
  14. Gehäuse nach Anspruch 11, wobei die zweite Seed-Schicht (42a) Titan enthält und die zweite leitende Schicht (42b) Kupfer enthält.
  15. Gehäuse nach Anspruch 11, das weiterhin einen Kontakthügel (50) auf der zweiten leitenden Schicht (42b) aufweist.
  16. Gehäuse nach Anspruch 15, das weiterhin eine Schutzschicht (52) auf der zweiten leitenden Schicht (42b) und der zweiten dielektrischen Schicht (40) und um einen Teil des Kontakthügels (50) herum aufweist.
  17. Verfahren mit den folgenden Schritten: Bereitstellen eines Chips (10) mit einer Kontaktinsel (14); Bilden einer Formmasse (18), die den Chip (10) seitlich verkappt, wobei die Kontaktinsel (14) durch die Formmasse (18) hindurch freigelegt wird; Bilden einer ersten dielektrischen Schicht (30) auf der Formmasse (18) und dem Chip (10); Ausbilden einer ersten Öffnung (30a), die die Kontaktinsel (14) freilegt, in der ersten dielektrischen Schicht (30); Bilden einer ersten leitenden Schicht (32) auf der ersten dielektrischen Schicht (30) und Füllen der ersten Öffnung (30a), wobei die erste leitende Schicht (32) in der ersten Öffnung (30a) eine ebene Oberfläche hat; Bilden einer zweiten dielektrischen Schicht (40) auf der ersten leitenden Schicht (32) und der ersten dielektrischen Schicht (30); Bilden einer zweiten Öffnung (40a) in der zweiten dielektrischen Schicht direkt über der ersten Öffnung (30a), wobei die zweite Öffnung (40a) die erste leitende Schicht (32) freilegt, und Bilden einer zweiten leitenden Schicht (42), welche auf der zweiten dielektrischen Schicht (40) aufliegt und über die zweite Öffnung (40a) mit der ersten leitenden Schicht (32) physisch in Kontakt kommt.
  18. Verfahren nach Anspruch 17, wobei die erste leitende Schicht (32) mittels eines Verkupferungsverfahrens mit einer Plattierungsgeschwindigkeit gebildet wird, die größer als 1 µm /min ist.
  19. Verfahren nach Anspruch 17, wobei die erste leitende Schicht (32), die in der ersten Öffnung (30a) gebildet wird, eine Breite (B) und eine Höhe (H) hat und das Verhältnis B/H kleiner als 20 ist.
  20. Verfahren nach Anspruch 17, wobei die erste leitende Schicht (32), die in der ersten Öffnung (30a) gebildet wird, eine Breite (B) und eine Höhe (H) hat und das Verhältnis B/H größer als 20 ist.
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