Nothing Special   »   [go: up one dir, main page]

DE102015106585B4 - Gehäuse mit UBM und Verfahren zum Bilden - Google Patents

Gehäuse mit UBM und Verfahren zum Bilden Download PDF

Info

Publication number
DE102015106585B4
DE102015106585B4 DE102015106585.1A DE102015106585A DE102015106585B4 DE 102015106585 B4 DE102015106585 B4 DE 102015106585B4 DE 102015106585 A DE102015106585 A DE 102015106585A DE 102015106585 B4 DE102015106585 B4 DE 102015106585B4
Authority
DE
Germany
Prior art keywords
dielectric layer
ubm
metallization
die
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015106585.1A
Other languages
English (en)
Other versions
DE102015106585A1 (de
Inventor
Chen-Hua Yu
Chien-Yu LI
Hung-Jui Kuo
Li-Hsien HUANG
Hsien-Wei Chen
Der-Chyang Yeh
Chung-Shi Liu
Shin-puu Jeng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/605,848 external-priority patent/US10269752B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015106585A1 publication Critical patent/DE102015106585A1/de
Application granted granted Critical
Publication of DE102015106585B4 publication Critical patent/DE102015106585B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • H01L2224/03462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • H01L2224/03464Electroless plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/0347Manufacturing methods using a lift-off mask
    • H01L2224/03472Profile of the lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/038Post-treatment of the bonding area
    • H01L2224/03828Applying flux
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/039Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391Forming a passivation layer after forming the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05024Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05567Disposition the external layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684Tungsten [W] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13007Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13021Disposition the bump connector being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13023Disposition the whole bump connector protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Gehäusestruktur, Folgendes umfassend:einen Die einer integrierten Schaltung, IC-Die (26),einen Verkapselungsstoff (36), der den IC-Die (26) zumindest seitlich einkapselt,eine Redistributionsstruktur auf dem IC-Die (26) und dem Verkapselungsstoff (36), wobei die Redistributionsstruktur eine erste Dielektrikumschicht (44) umfasst, die fern des Verkapselungsstoffs (36) und des IC-Die (26) angeordnet ist,eine Anschlusshalter-Metallisierung (56), die mit der Redistributionsstruktur gekoppelt ist, wobei die Anschlusshalter-Metallisierung (56) einen ersten Abschnitt auf einer ersten Oberfläche der ersten Dielektrikumschicht (44) aufweist und einen zweiten Abschnitt, der sich in einer Öffnung (52) durch die erste Dielektrikumschicht (44) erstreckt, wobei der erste Abschnitt der Anschlusshalter-Metallisierung (56) eine geneigte Seitenwand aufweist, die sich in eine Richtung weg von der ersten Oberfläche der ersten Dielektrikumschicht (44) erstreckt, undeinen Außenanschluss (66) auf der Anschlusshalter-Metallisierung (56), wobei die geneigte Seitenwand des ersten Abschnitts der Anschlusshalter-Metallisierung (56) vom Außenanschluss (66) entfernt angeordnet ist und sich zum Außenanschluss (66) erstreckt.

Description

  • STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie beispielsweise PCs, Mobiltelefonen, Digitalkameras und andere elektronische Gerätschaften. Halbleiterbauelemente werden typischerweise durch aufeinanderfolgendes Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und halbleitfähiger Schichten aus Material über einem Halbleitersubstrat und durch Strukturieren der verschiedenen Materialschichten mit Hilfe von Lithografie, um Schaltungskomponenten und -elemente darauf zu bilden, hergestellt. Typischerweise werden auf einem einzelnen Halbleiter-Wafer dutzende oder hunderte integrierte Schaltungen gefertigt. Die einzelnen Dies werden durch Sägen der integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden dann separat gehäust, wie beispielsweise als Einzel- oder Mehrfach-Chip-Module, oder in andere Gehäusearten.
  • Die Halbleiterindustrie fährt damit fort, die Integrationsdichte der verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch beständige Verringerungen minimaler Merkmalgrößen zu erhöhen, was es gestattet, mehr Komponenten in einen gegebenen Bereich zu integrieren. Diese kleineren elektronischen Komponenten, wie beispielsweise Dies integrierter Schaltungen (IC-Die), können bei einigen Anwendungen ebenfalls kleinere Gehäuse erfordern, die weniger Fläche beanspruchen als Gehäuse der Vergangenheit.
  • US 2014 / 0 035 127 A1 offenbart eine Gehäusestruktur, umfassend einen IC-Die; einen Verkapselungsstoff, der den IC-Die seitlich einkapselt; eine Dielektrikumschicht über dem IC-Die und dem Verkapselungsstoff; eine Anschlusshalter-Metallisierung auf der Dielektrikumschicht; und einen Außenanschluss auf der Anschlusshalter-Metallisierung. Die Anschlusshalter-Metallisierung eine geneigte Seitenwand aufweist, die sich in eine Richtung weg von einer Oberfläche der Dielektrikumschicht erstreckt.
  • Weiterer Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2014 / 0 231125 A1 und JP H08 - 181423 A .
  • Die vorliegende Erfindung ist durch die unabhängigen Ansprüche definiert. Spezifische Ausführungsformen sind durch die abhängigen Ansprüche definiert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese zusammen mit den dazugehörigen Figuren betrachtet wird. Es sei angemerkt, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der Klarheit der Beschreibung wegen frei vergrößert oder verkleinert sein.
    • 1 bis 14 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Gehäusestruktur gemäß einigen Ausführungsformen.
    • 15 ist eine Querschnittsansicht einer Gehäusestruktur gemäß einigen Ausführungsformen.
    • 16 ist eine Querschnittsansicht einer Gehäusestruktur gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für das Umsetzen verschiedener Merkmale des bereitgestellten Erfindungsgegenstandes bereit. Spezielle Beispiele von Komponenten und Anordnungen werden im Weiteren beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, die nicht einschränkend sein sollen. Zum Beispiel kann in der folgenden Beschreibung das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann außerdem Ausführungsformen beinhalten, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet sind, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Des Weiteren können sich in der vorliegenden Offenbarung bei den verschiedenen Beispielen Bezugszeichen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und bestimmt nicht an sich eine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können Ausdrücke des räumlichen Bezuges, wie beispielsweise „unter“, „unterhalb“, „unteres“, „über“, „oberes“ und dergleichen hier zur Einfachheit der Beschreibung verwendet sein, um ein Verhältnis eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie es in den Figuren dargestellt ist. Die Ausdrücke des räumlichen Bezuges sollen, zusätzlich zur in den Figuren dargestellten Ausrichtung, verschiedene Ausrichtungen des Bauelements im Gebrauch oder während des Betriebes einschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten Begriffe des räumlichen Bezuges können ebenfalls entsprechend interpretiert werden.
  • Die hier beschriebenen Ausführungsformen können in einem speziellen Zusammenhang beschrieben sein, und zwar mit einer Gehäusestruktur mit Fan-Out- oder Fan-In-Waferebenengehäuse. Weitere Ausführungsformen ziehen weitere Anwendungen in Betracht, wie beispielsweise verschiedene Gehäusearten oder verschiedene Konfigurationen, die sich Durchschnittsfachleuten leicht aus dem Studium der vorliegenden Offenbarung erschließen. Es sei angemerkt, dass hier beschriebene Ausführungsformen nicht notwendigerweise jede Komponente oder jedes Merkmal darstellen, das in einer Struktur vorhanden sein kann. Zum Beispiel kann bei einer Figur eine erneute Darstellung einer Komponente ausgelassen sein, beispielsweise wenn die einmalige Beschreibung der Komponente ausreicht, um Aspekte der Ausführungsform zu vermitteln. Des Weiteren können hier beschriebene Ausführungsformen von Verfahren als in einer bestimmten Reihenfolge auszuführen beschrieben sein, andere Ausführungsformen des Verfahrens können jedoch in einer beliebigen logischen Reihenfolge ausgeführt werden.
  • 1 bis 14 stellen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Gehäusestruktur gemäß einigen Ausführungsformen dar. 1 stellt ein Trägersubstrat 20 und eine auf dem Trägersubstrat 20 gebildete Trennschicht 22 dar. Das Trägersubstrat 20 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 20 kann ein Wafer sein. Die Trennschicht 22 kann aus einem Material auf Polymerbasis gebildet sein, das zusammen mit dem Trägersubstrat 20 von den darüberliegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten gebildet werden. Bei einigen Ausführungsformen ist die Trennschicht 22 ein wärmelösbares Trennmaterial auf Epoxidbasis, das seine Hafteigenschaft bei Erwärmung verliert, wie beispielsweise eine Licht/Wärmeumwandlungs-(LTHC)-Trennschicht. Bei weiteren Ausführungsformen kann die Trennsicht ein Ultraviolett-(UV-)Kleber sein, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 22 kann als eine Flüssigkeit ausgegeben und gehärtet werden, kann eine Laminierfolie sein, die auf das Trägersubstrat 20 laminiert wird, oder kann dergleichen sein. Ein Haftmittel 24 kann auf der Trennschicht 22 gebildet oder auf diese abgegeben werden. Das Haftmittel 24 kann ein Die Attach Film (DAF), ein Kleber, ein Polymermaterial oder dergleichen sein.
  • Der IC-Die 26 wird durch das Haftmittel 24 an das Trägersubstrat 20 geheftet (z. B. durch die Trennschicht 22). Wie dargestellt ist, wird ein IC-Die 26 angeheftet und bei weiteren Ausführungsformen können mehrere IC-Dies angeheftet werden. Bevor der IC-Die 26 an das Trägersubstrat 20 geheftet wird, kann er gemäß anwendbaren Fertigungsprozessen bearbeitet werden, um im IC-Die 26 eine integrierte Schaltung zu bilden. Zum Beispiel umfasst der IC-Die 26 ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator-(SOI-)Substrat, mehrschichtige oder Gradient-Substrate oder dergleichen. Der Halbleiter des Substrats kann jedes Halbleitersubstrat beinhalten, wie beispielsweise elementare Halbleiter, wie etwa Silicium, Germanium oder dergleichen, einen Verbindungs- oder Legierungshalbleiter, der SiC, GaAs, GaP, InP, InAs, Indiumantimonid, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, dergleichen oder Kombinationen daraus beinhaltet. Bauelemente, wie beispielsweise Transistoren, Dioden, Kondensatoren, Widerstände usw. können im und/oder auf dem Halbleitersubstrat gebildet und durch Verbindungsstrukturen, miteinander verbunden werden, die zum Beispiel durch Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat gebildet werden, um eine integrierte Schaltung zu bilden.
  • Der IC-Die 26 umfasst ferner Pads 28, wie beispielsweise Aluminium-Pads, mit denen externe Verbindungen hergestellt werden. Die Pads 28 befinden sich auf der Seite des IC-Die 26, die als die aktive bezeichnet werden kann. Auf dem IC-Die 26 und auf Abschnitten der Pads 28 liegt ein Passivierungsfilm 30. Durch den Passivierungsfilm 30 verlaufen Öffnungen zu den Pads 28. In den Öffnungen durch den Passivierungsfilm 30 befinden sich Die-Anschlüsse 32, wie beispielsweise leitfähige Säulen (die zum Beispiel aus einem Metall wie etwa Kupfer bestehen), die mit den entsprechenden Pads 28 mechanisch und elektrisch gekoppelt sind. Die Die-Anschlüsse 32 können zum Beispiel durch Galvanisieren oder dergleichen gebildet werden. Die Die-Anschlüsse 32 koppeln die integrierte Schaltung des IC-Die 26 elektrisch. Zum Zweck der Einfachheit und Klarheit sind auf dem IC-Die 26 ein Pad 28 und ein Die-Anschluss 32 dargestellt und Durchschnittsfachleute werden leicht erkennen, dass mehr als ein Pad 28 und mehr als ein Die-Anschluss 32 vorhanden sein können.
  • Auf der aktiven Seite des IC-Die 26 befindet sich ein dielektrisches Material 34, wie beispielsweise auf dem Passivierungsfilm 30 und den Die-Anschlüssen 32. Das dielektrische Material 34 kapselt die Die-Anschlüsse 32 seitlich ein und schließt seitlich bündig mit dem IC-Die 26 ab. Das dielektrische Material 34 kann ein Polymer sein, wie beispielsweise Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. Bei weiteren Ausführungsformen wird das dielektrische Material 34 aus einem Nitrid, wie beispielsweise Siliciumnitrid; einem Oxid, wie beispielsweise Siliciumoxid, Phosphosilicatglas (PSG), Borsilicatglas (BSG), mit Bor dotiertem Phosphosilicatglas (BPSG) oder dergleichen; oder dergleichen gebildet. Das dielektrische Material 34 kann durch einen geeigneten Abscheideprozess gebildet werden, wie beispielsweise Rotationsbeschichten, chemische Gasphasenabscheidung (CVD), Laminieren, dergleichen oder eine Kombination daraus. Der IC-Die 26 kann zum Beispiel durch Sägen oder Dicing (Würfelschneiden) vereinzelt und mittels des Haftmittels 24 an das Trägersubstrat 20 geheftet werden, beispielsweise unter Verwendung eines Bestückungswerkzeugs (Pick and Place).
  • In 2 wird auf dem Haftmittel 24 um den IC-Die 26 und/oder auf den verschiedenen Komponenten des IC-Die 26 ein Verkapselungsstoff 36 gebildet. Der Verkapselungsstoff 36 kann eine Formmasse, Epoxid oder dergleichen sein und kann durch Formpressen, Transferpressen oder dergleichen aufgebracht werden. Nach dem Härten kann der Verkapselungsstoff 36 einem Schleifprozess unterzogen werden, um die Die-Anschlüsse 32 freizulegen. Die Oberseiten der Die-Anschlüsse 32, das dielektrische Material 34 und der Verkapselungsstoff 36 sind nach dem Schleifprozess koplanar. Bei einigen Ausführungsformen kann das Schleifen ausgelassen werden, zum Beispiel, wenn die Die-Anschlüsse 32 bereits freiliegen.
  • In 3 werden eine erste Dielektrikumschicht 38 und eine erste Metallisierungsstruktur 40 einer Redistributionsstruktur gebildet. 3 und die folgenden Figuren stellen eine beispielhafte Konfiguration der Redistributionsstruktur dar und bei weiteren Ausführungsformen kann die Redistributionsstruktur eine beliebige Anzahl an Dielektrikumschichten, Metallisierungsstrukturen und Durchkontaktierungen (Vias) umfassen, wie in 15 und 16 gezeigt.
  • Die erste Dielektrikumschicht 38 wird auf dem Verkapselungsstoff 36, dem dielektrischen Material 34 und den Die-Anschlüssen 32 gebildet. Bei einigen Ausführungsformen wird die erste Dielektrikumschicht 38 aus einem Polymer gebildet, das ein fotoempfindliches Material, wie beispielsweise PBO, Polyimid, BCB oder dergleichen sein kann, das mit Hilfe einer Lithografiemaske leicht strukturiert werden kann. Bei weiteren Ausführungsformen wird die erste Dielektrikumschicht 38 aus einem Nitrid, wie beispielsweise Siliciumnitrid, einem Oxid, wie beispielsweise Siliciumoxid, PSG, BSG, BPSG oder dergleichen gebildet. Die erste Dielektrikumschicht 38 kann durch Rotationsbeschichten, Laminieren, CVD, dergleichen oder eine Kombination daraus gebildet werden. Die erste Dielektrikumschicht 38 wird dann strukturiert, um Öffnungen zu bilden, um Abschnitte der Die-Anschlüsse 32 freizulegen. Das Strukturieren kann durch einen geeigneten Prozess erfolgen, wie beispielsweise durch Belichten der ersten Dielektrikumschicht 38, wenn die Dielektrikumschicht ein fotoempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen.
  • Die erste Metallisierungsstruktur 40 mit Durchkontaktierungen 42 wird auf der ersten Dielektrikumschicht 38 gebildet. Beispielsweise wird zum Bilden der ersten Metallisierungsstruktur 40 und der Durchkontaktierungen 42 über der ersten Dielektrikumschicht 38 eine Saatschicht (nicht dargestellt) gebildet. Bei einigen Ausführungsformen ist die Saatschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus verschiedenen Materialien gebildete Teilschichten umfasst. Bei einigen Ausführungsformen umfasst die Saatschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Saatschicht kann zum Beispiel unter Verwendung der physikalischen Dampfphasenabscheidung (PVD) oder dergleichen gebildet werden. Auf der Saatschicht wird dann ein Fotoresist gebildet und strukturiert. Der Fotoresist kann durch Rotationsbeschichten oder dergleichen gebildet und zum Strukturieren belichtet werden. Die Struktur des Fotoresits entspricht der ersten Metallisierungsstruktur 40. Das Strukturieren bildet Öffnungen durch den Fotoresist, um die Saatschicht freizulegen. In den Öffnungen des Fotoresits und auf den freiliegenden Abschnitten der Saatschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Galvanisieren gebildet werden, wie beispielsweise durch elektrisches Galvanisieren oder stromloses Galvanisieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Fotoresist und Abschnitte der Saatschicht, auf denen kein leitfähiges Material gebildet ist, entfernt. Der Fotoresist kann durch einen geeigneten Veraschungs- oder Strippungsprozess entfernt werden, wie beispielsweise mit Hilfe eines Sauerstoffplasmas oder dergleichen. Sobald der Fotoresist entfernt wurde, werden freiliegende Abschnitte der Saatschicht entfernt, zum Beispiel mit Hilfe eines geeigneten Ätzprozessen, wie beispielsweise Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Saatschicht und des leitfähigen Materials bilden die erste Metallisierungsstruktur 40 und Durchkontaktierungen 42. Die Durchkontaktierungen 42 werden in Öffnungen durch die darunterliegende Schicht, z. B. die erste Dielektrikumschicht 38, gebildet.
  • In der Redistributionsstruktur können eine oder mehrere zusätzliche Metallisierungsstrukturen mit Durchkontaktierungen und Dielektrikumschichten gebildet werden, indem die Prozesse zum Bilden der ersten Dielektrikumschicht 38 und der ersten Metallisierungsstruktur 40 wiederholt werden. Die Durchkontaktierungen können, wie beschrieben, während des Bildens einer Metallisierungsstruktur gebildet werden. Die Durchkontaktierungen können somit miteinander verbunden werden und die verschiedenen Metallisierungsstrukturen elektrisch koppeln. Die Darstellung nur einer Dielektrikumschicht, z. B. der ersten Dielektrikumschicht 38, und nur einer Metallisierungsstruktur, z. B. der ersten Metallisierungsstruktur 40, dient der Einfachheit und Klarheit der Veranschaulichung.
  • In 4 wird auf der ersten Metallisierungsstruktur 40 und der ersten Dielektrikumschicht 38 eine zweite Dielektrikumschicht 44 gebildet. Bei einigen Ausführungsformen wird die zweite Dielektrikumschicht 44 aus einem Polymer gebildet, das ein fotoempfindliches Material, wie beispielsweise PBO, Polyimid, BCB oder dergleichen sein kann, das mit Hilfe einer Lithografiemaske leicht strukturiert werden kann. Bei weiteren Ausführungsformen wird die zweite Dielektrikumschicht 44 aus einem Nitrid, wie beispielsweise Siliciumnitrid; einem Oxid, wie beispielsweise Siliciumoxid, PSG, BSG, BPSG; oder dergleichen gebildet. Die zweite Dielektrikumschicht 44 kann durch Rotationsbeschichten, Laminieren, CVD, dergleichen oder eine Kombination daraus gebildet werden. Die zweite Dielektrikumschicht 44 wird dann strukturiert, um Öffnungen 46 zu bilden, um Abschnitte der Metallisierungsstruktur 40 freizulegen. Das Strukturieren kann durch einen geeigneten Prozess erfolgen, wie beispielsweise durch Belichten der zweiten Dielektrikumschicht 44, wenn die Dielektrikumschicht ein fotoempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen.
  • 5 bis 13 stellen das Bilden von Under-Ball-Metallisierungen (UBM) 56 und elektrischen Außenanschlüssen 66 auf jeweils einem der UBM 56 dar. In 5 wird über der zweiten Dielektrikumschicht 44 und in der Öffnung 46 eine Saatschicht 48 gebildet, z. B. auf den Seitenwänden der zweiten Dielektrikumschicht 44 und auf der ersten Metallisierungsstruktur 40. Bei einigen Ausführungsformen ist die Saatschicht 48 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus verschiedenen Materialien gebildete Teilschichten umfasst. Bei einigen Ausführungsformen umfasst die Saatschicht 48 eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Saatschicht 48 kann zum Beispiel unter Verwendung von PVD oder dergleichen gebildet werden.
  • In 6 wird dann ein Fotoresist 50 auf der Saatschicht 48 gebildet. Bei dieser Ausführungsform ist der Fotoresist 50 ein Negativfotoresistmaterial. Der Fotoresist 50 kann durch Rotationsbeschichten oder dergleichen auf der Saatschicht gebildet werden.
  • In 7 wird dann der Fotoresist 50 auf der Saatschicht 48 strukturiert. Der Fotoresist 50 kann zum Strukturieren belichtet und anschließend entwickelt werden. Bei der Verwendung eines Negativfotoresists verbleiben nach dem Strukturieren Abschnitte des Fotoresists 50, die belichtet wurden, bestehen. Nach dem Belichten wird der Fotoresist 50 entwickelt, um lösliche Abschnitte des Fotoresists 50 derart zu entfernen, dass die nicht löslichen Abschnitte des Fotoresists 50 auf der Saatschicht 48 mit Öffnungen 52 durch den Fotoresist 50 zurückbleiben. Die Öffnungen 52 können geneigte Seitenwände 54 aufweisen, z. B. Seitenwände, die nicht senkrecht zu einer unter dem Fotoresist 50 liegenden Hauptfläche sind, wie beispielsweise die in der Saatschicht 48 und/oder der zweiten Dielektrikumschicht 44. Wie dargestellt, neigen sich die geneigten Seitenwände 54 der Öffnung in eine Richtung weg von der darunterliegenden Hauptfläche einwärts. Entsprechende Winkel 0 der geneigten Seitenwände 54 zur unmittelbar darunterliegenden Fläche in den Öffnungen 52 betragen weniger als 90°, beispielsweise zwischen etwa 60 und etwa 85°. Die Struktur des Fotoresists 50 entspricht den UBM 56 oder anderen Metallisierungsstrukturen, die gebildet werden.
  • In 8 werden in entsprechenden Öffnungen 52 des Fotoresists 50 und auf der Saatschicht 48 UBM 56 und obere Metallisierungsstrukturen 58 gebildet. In den Öffnungen 52 des Fotoresists 50 und auf den freiliegenden Abschnitten der Saatschicht 48 wird ein leitfähiges Material gebildet, beispielsweise durch Galvanisieren, wie etwa durch elektrisches Galvanisieren oder stromloses Galvanisieren oder dergleichen. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Die UBM 56 und die oberen Metallisierungsstrukturen 58 können ebenfalls geneigte Seitenwände aufweisen, die den geneigten Seitenwänden 54 des Fotoresists 50 entsprechen. Somit sind Winkel, die durch die Seitenwände der UBM 56 und der oberen Metallisierungsstrukturen 58 mit der darunterliegenden Hauptfläche gebildet sind, möglicherweise kleiner als 90°, wie beispielsweise zwischen etwa 60 und etwa 85°.
  • Dann wird in 9 der Fotoresist 50 entfernt. Der Fotoresist kann durch einen geeigneten Veraschungs- oder Strippungsprozess entfernt werden, wie beispielsweise mit Hilfe eines Sauerstoffplasmas oder dergleichen. In 10 werden Abschnitte der Saatschicht 48, auf denen kein leitfähiges Material gebildet ist, entfernt. Die freiliegenden Abschnitte der Saatschicht 48 werden zum Beispiel mit Hilfe eines geeigneten Ätzprozesses entfernt, wie beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Saatschicht 48 und das leitfähige Material bilden die UBM 56 und die oberen Metallisierungsstrukturen 58. Wie dargestellt, werden die UBM 56 mit ihren entsprechenden Abschnitten der Saatschicht 48 in den Öffnungen 46 durch die zweite Dielektrikumschicht 44 gebildet und befinden sich auf der ersten Metallisierungsstruktur 40. Somit können die UBM 56 elektrisch mit der ersten Metallisierungsstruktur 44 gekoppelt sein.
  • In 11 wird auf Außenflächen der UBM 56 und der oberen Metallisierungsstruktur 58 eine Haftschicht 60 gebildet. Die Haftschicht 60 kann ein Oxid sein. Zum Beispiel kann die Haftschicht 60 Kupferoxid umfassen, wenn die UBM 56 und die obere Metallisierungsstruktur 58 Kupfer umfassen. Die Haftschicht 60 kann mit Hilfe einer geeigneten Behandlung gebildet werden, wie beispielsweise mit einer Oxidationsbehandlung oder dergleichen. Bei einigen Ausführungsformen können die Oberflächen der UBM 56 und der oberen Metallisierungsstruktur 58 einem Plasma ausgesetzt werden, das eine Sauerstoffart enthält, zum Beispiel einem Sauerstoff-(O2)-Plasma, einem Ozon-(O3)-Plasma, einer Kombination aus einem Inertgas und einem sauerstoffhaltigen Gas, wie beispielsweise einer Kombination aus Stickstoff (N2) und Sauerstoff (O2), oder dergleichen. Es können weitere Behandlungen angewendet und weitere Haftschichten gebildet werden.
  • In 12 wird auf den UBM 56, der oberen Metallisierungsstruktur 58 und der zweiten Dielektrikumschicht 44 eine dritte Dielektrikumschicht 62 gebildet. Bei einigen Ausführungsformen wird die Dielektrikumschicht 62 aus einem Polymer gebildet, das ein fotoempfindliches Material, wie beispielsweise PBO, Polyimid, BCB oder dergleichen sein kann, das mit Hilfe einer Lithografiemaske leicht strukturiert werden kann. Bei weiteren Ausführungsformen wird die dritte Dielektrikumschicht 62 aus einem Nitrid, wie beispielsweise Siliciumnitrid, einem Oxid, wie beispielsweise Siliciumoxid, PSG, BSG, BPSG, oder dergleichen gebildet. Die dritte Dielektrikumschicht 62 kann durch Rotationsbeschichten, Laminieren, CVD, dergleichen oder eine Kombination daraus gebildet werden. Die dritte Dielektrikumschicht 62 wird dann strukturiert, um Öffnungen 64 zu bilden, um Abschnitte der UBM 56 und/oder der Haftschicht 60 auf den UBM 56 freizulegen. Das Strukturieren kann durch einen geeigneten Prozess erfolgen, wie beispielsweise durch Belichten der dritten Dielektrikumschicht 62, wenn die Dielektrikumschicht ein fotoempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen.
  • In 13 werden Abschnitte der Haftschicht 60 entfernt, die durch die Öffnungen 64 hindurch freiliegen, und durch die Öffnungen 64 werden auf den UBM 56 elektrische Außenanschlüsse 66 gebildet. Bei einigen Ausführungsformen werden die freiliegenden Abschnitte der Haftschicht 60 entfernt, wenn die elektrischen Außenanschlüsse 66 gebildet werden, zum Beispiel durch ein Flussmittel während eines Lötkugel-Anbring-Prozesses. Bei einigen Ausführungsformen können die elektrischen Außenanschlüsse 66 ein bei niedrigen Temperaturen fließfähig werdendes Material beinhalten, wie beispielsweise einen Lötstoff, wie beispielsweise einen bleifreien Lötstoff, der mit Hilfe eines geeigneten Lötkugel-Auftropf-Prozesses auf den UBM 56 gebildet wird. Bei einigen Ausführungsformen sind die elektrischen Außenanschlüsse 66 Kugeln von Kugelgitteranordnungen (BGA), C4-Lotbuckel, Mikrolotbuckel oder dergleichen. Bei weiteren Ausführungsformen können die elektrischen Außenanschlüsse 66 Metallsäulen beinhalten.
  • In 14 wird ein Lösen des Trägersubstrats ausgeführt, um das Trägersubstrat 20 von der Gehäusestruktur zu trennen (zu lösen). Gemäß einigen Ausführungsformen beinhaltet das Lösen das Projizieren von Licht, wie beispielsweise eines Laser- oder UV-Lichts, auf die Trennschicht 22 derart, dass sich die Trennschicht 22 durch die Wärme des Lichts zersetzt und das Trägersubstrat 20 entfernt werden kann.
  • Obwohl es nicht dargestellt ist, kann die Struktur dann gewendet und auf einem Band angeordnet sowie vereinzelt werden. Durchschnittsfachleute werden erkennen, dass viele derartige Gehäusestrukturen gleichzeitig auf dem Trägersubstrat 20 gebildet werden können und somit einzelne Gehäuse, wie beispielsweise die in 14 dargestellten, von den anderen Gehäusen getrennt werden können, beispielsweise durch Sägen oder Dicing.
  • 15 stellt eine weitere Querschnittsansicht einer Gehäusestruktur gemäß einigen Ausführungsformen dar. Bei der in 15 dargestellten Ausführungsform umfasst die Redistributionsstruktur eine weitere Dielektrikumschicht und Metallisierungsstruktur. Um diese Gehäusestruktur zu bilden, kann ein Prozess mit den oben in Bezug auf 1 bis 3 beschriebenen Schritten ausgeführt werden. Dann kann auf der ersten Dielektrikumschicht 38 und der ersten Metallisierungsstruktur 40 eine zweite Dielektrikumschicht 70 gebildet werden. Die zweite Dielektrikumschicht 70 kann aus dem gleichen oder einem ähnlichen Material bestehen und in gleicher oder ähnlicher Weise gebildet werden, wie es oben in Bezug auf die erste Dielektrikumschicht 38 beschrieben wurde. Die zweite Dielektrikumschicht 70 wird dann beispielsweise in gleicher oder ähnlicher Weise strukturiert, wie es oben in Bezug auf die erste Dielektrikumschicht 38 beschrieben wurde, um Öffnungen zu bilden, um Abschnitte der ersten Metallisierungsstruktur 40 freizulegen. Auf der zweiten Dielektrikumschicht 70 und in den Öffnungen durch die zweite Dielektrikumschicht 70 wird beispielsweise mit dem gleichen oder einem ähnlichen Material und in gleicher oder ähnlicher Weise, wie es oben in Bezug auf die erste Metallisierungsstruktur 40 und die Durchkontaktierungen 42 beschrieben wurde, eine zweite Metallisierungsstruktur 72 mit Durchkontaktierungen 74 gebildet. Die Durchkontaktierungen 74 koppeln die erste Metallisierungsstruktur 40 elektrisch mit der zweiten Metallisierungsstruktur 72. Der Prozess kann dann, wie oben in Bezug auf 4 bis 14 beschrieben, fortgesetzt werden, wobei die zweite Dielektrikumschicht 44 und die dritte Dielektrikumschicht 62 in 15 einer dritten Dielektrikumschicht 76 beziehungsweise einer vierten Dielektrikumschicht 78 entsprechen.
  • 16 stellt eine weitere Querschnittsansicht einer Gehäusestruktur gemäß einigen Ausführungsformen dar. Bei der in 16 dargestellten Ausführungsform umfasst die Redistributionsstruktur weitere Dielektrikumschichten und Metallisierungsstrukturen. Um diese Gehäusestruktur zu bilden, kann ein Prozess mit den oben in Bezug auf 1 bis 3 beschriebenen Schritten ausgeführt werden. Dann kann auf der ersten Dielektrikumschicht 38 und der ersten Metallisierungsstruktur 40 eine zweite Dielektrikumschicht 70 gebildet werden. Die zweite Dielektrikumschicht 70 kann aus dem gleichen oder einem ähnlichen Material bestehen und in gleicher oder ähnlicher Weise gebildet werden, wie es oben in Bezug auf die erste Dielektrikumschicht 38 beschrieben wurde. Die zweite Dielektrikumschicht 70 dann wird in gleicher oder ähnlicher Weise strukturiert, wie es oben in Bezug auf die erste Dielektrikumschicht 38 beschrieben wurde, um Öffnungen zu bilden, um Abschnitte der ersten Metallisierungsstruktur 40 freizulegen. Auf der zweiten Dielektrikumschicht 70 und in den Öffnungen durch die zweite Dielektrikumschicht 70 wird mit dem gleichen oder einem ähnlichen Material und in gleicher oder ähnlicher Weise, wie es oben in Bezug auf die erste Metallisierungsstruktur 40 und die Durchkontaktierungen 42 beschrieben wurde, eine zweite Metallisierungsstruktur 72 mit Durchkontaktierungen 74 gebildet. Die Durchkontaktierungen 74 koppeln die erste Metallisierungsstruktur 40 elektrisch mit der zweiten Metallisierungsstruktur 72.
  • Dann kann auf der zweiten Dielektrikumschicht 70 und auf der zweiten Metallisierungsstruktur 72 eine dritte Dielektrikumschicht 80 gebildet werden. Die dritte Dielektrikumschicht 80 kann aus dem gleichen oder einem ähnlichen Material bestehen und in gleicher oder ähnlicher Weise gebildet werden, wie es oben in Bezug auf die erste Dielektrikumschicht 38 beschrieben wurde. Die dritte Dielektrikumschicht 80 wird dann in gleicher oder ähnlicher Weise strukturiert, wie es oben in Bezug auf die erste Dielektrikumschicht 38 beschrieben wurde, um Öffnungen zu bilden, um Abschnitte der zweiten Metallisierungsstruktur 72 freizulegen. Auf der dritten Dielektrikumschicht 80 und in den Öffnungen durch die dritte Dielektrikumschicht 80 wird mit dem gleichen oder einem ähnlichen Material und in gleicher oder ähnlicher Weise, wie es oben in Bezug auf die erste Metallisierungsstruktur 40 und die Durchkontaktierungen 42 beschrieben wurde, eine dritte Metallisierungsstruktur 82 mit Durchkontaktierungen 84 gebildet. Die Durchkontaktierungen 84 koppeln die zweite Metallisierungsstruktur 72 elektrisch mit der dritten Metallisierungsstruktur 82. Das Verfahren kann dann wie oben in Bezug auf 4 bis 14 beschrieben fortgesetzt werden, wobei in 16 die zweite Dielektrikumschicht 44 und die dritte Dielektrikumschicht 62 einer vierten Dielektrikumschicht 86 beziehungsweise einer fünften Dielektrikumschicht 88 entsprechen.
  • Ausführungsformen können Vorteile erzielen. Durch Bilden einer Haftschicht 60 auf den UBM 56 und der oberen Metallisierungsstruktur 58 kann die dritte Dielektrikumschicht 62 ein verbessertes Haften an den UBM 56 und der oberen Metallisierungsstruktur 58 aufweisen, was wiederum das Delaminieren der dritten Dielektrikumschicht 62 verringern kann. Des Weiteren steht durch die geneigten Seitenwände der UBM 56 und der oberen Metallisierungsstruktur 58 ein größerer Oberflächenbereich zur Verfügung, an dem die dritte Dielektrikumschicht 62 haften kann, was die Delaminierung weiter reduzieren kann. Außerdem können die geneigten Seitenwände der UBM 56 einen Buckel oder eine andere Anhäufung der dritten Dielektrikumschicht 62 auf den UBM 56 verringern, beispielsweise wenn die dritte Dielektrikumschicht 62 aus PBO oder einem anderen Polymer besteht. Dies kann die Gleichmäßigkeit der dritten Dielektrikumschicht 62 verbessern, was die Verlässlichkeit des Gehäuses stärken kann.
  • Eine erste Ausführungsform ist eine Gehäusestruktur. Die Gehäusestruktur umfasst einen IC-Die, einen Verkapselungsstoff, die den IC-Die zumindest seitlich einkapselt, eine Redistributionsstruktur auf dem IC-Die und dem Verkapselungsstoff, eine Anschlusshalter-Metallisierung, die mit der Redistributionsstruktur gekoppelt ist, und einen Außenanschluss auf der Anschlusshalter-Metallisierung. Die Redistributionsstruktur umfasst eine erste Dielektrikumschicht, die fern des Verkapselungsstoffs und des IC-Die angeordnet ist. Die Anschlusshalter-Metallisierung weist einen ersten Abschnitt auf einer ersten Oberfläche der ersten Dielektrikumschicht und einen zweiten Abschnitt auf, der sich in einer Öffnung durch die erste Dielektrikumschicht erstreckt. Der erste Abschnitt der Anschlusshalter-Metallisierung weist eine geneigte Seitenwand auf, die sich in eine Richtung weg von der ersten Oberfläche der ersten Dielektrikumschicht erstreckt.
  • Eine weitere Ausführungsform ist eine Gehäusestruktur. Die Gehäusestruktur umfasst eine Verbundstruktur, eine Redistributionsstruktur auf der Verbundstruktur und eine Under-Ball-Metallisierung (UBM) auf der Redistributionsstruktur. Die Verbundstruktur umfasst einen IC-Die und ein Verkapselungsmaterial, das den IC-Die zumindest seitlich einkapselt. Eine erste Oberfläche der Redistributionsstruktur befindet sich fern der Verbundstruktur. Die UBM weist einen ersten Abschnitt auf der ersten Oberfläche auf. Eine Seitenwand des ersten Abschnitts bildet mit der ersten Oberfläche einen nicht rechten Winkel und der nicht rechte Winkel wird im Inneren der UBM gemessen. Auf dem ersten Abschnitt der UBM befindet sich eine Haftschicht. Auf der Redistributionsstruktur befindet sich eine erste Dielektrikumschicht, die an die Haftschicht angrenzt. Durch die erste Dielektrikumschicht und auf der UBM ist ein elektrischer Außenanschluss angeordnet.
  • Eine weitere Ausführungsform ist ein Verfahren. Das Verfahren umfasst das Verkapseln eines IC-Die mit einem Verkapselungsstoff und das Bilden einer Redistributionsstruktur auf dem IC-Die und dem Verkapselungsstoff. Die Redistributionsstruktur umfasst eine Metallisierungsstruktur und eine erste Dielektrikumschicht auf der Metallisierungsstruktur. Die erste Dielektrikumschicht weist eine erste Oberfläche fern des IC-Die und des Verkapselungsstoffs auf. Das Verfahren umfasst ferner das Bilden einer Under-Ball-Metallisierung (UBM) auf der Redistributionsstruktur. Die UBM weist einen ersten Abschnitt auf der ersten Oberfläche und einen zweiten Abschnitt auf, der in einer Öffnung durch die erste Dielektrikumschicht zur Metallisierungsstruktur angeordnet ist. Der erste Abschnitt der UBM weist eine Seitenwandfläche auf, die nicht senkrecht zur ersten Oberfläche der ersten Dielektrikumschicht liegt. Das Verfahren umfasst ferner das Bilden einer zweiten Dielektrikumschicht auf der ersten Oberfläche der ersten Dielektrikumschicht und dem ersten Abschnitt der UBM und das Bilden eines elektrischen Außenanschlusses durch eine Öffnung durch die zweite Dielektrikumschicht zur UBM.

Claims (20)

  1. Gehäusestruktur, Folgendes umfassend: einen Die einer integrierten Schaltung, IC-Die (26), einen Verkapselungsstoff (36), der den IC-Die (26) zumindest seitlich einkapselt, eine Redistributionsstruktur auf dem IC-Die (26) und dem Verkapselungsstoff (36), wobei die Redistributionsstruktur eine erste Dielektrikumschicht (44) umfasst, die fern des Verkapselungsstoffs (36) und des IC-Die (26) angeordnet ist, eine Anschlusshalter-Metallisierung (56), die mit der Redistributionsstruktur gekoppelt ist, wobei die Anschlusshalter-Metallisierung (56) einen ersten Abschnitt auf einer ersten Oberfläche der ersten Dielektrikumschicht (44) aufweist und einen zweiten Abschnitt, der sich in einer Öffnung (52) durch die erste Dielektrikumschicht (44) erstreckt, wobei der erste Abschnitt der Anschlusshalter-Metallisierung (56) eine geneigte Seitenwand aufweist, die sich in eine Richtung weg von der ersten Oberfläche der ersten Dielektrikumschicht (44) erstreckt, und einen Außenanschluss (66) auf der Anschlusshalter-Metallisierung (56), wobei die geneigte Seitenwand des ersten Abschnitts der Anschlusshalter-Metallisierung (56) vom Außenanschluss (66) entfernt angeordnet ist und sich zum Außenanschluss (66) erstreckt.
  2. Gehäusestruktur nach Anspruch 1, ferner Folgendes umfassend: eine Haftschicht (60) auf mindestens einem Teil des ersten Abschnitts der Anschlusshalter-Metallisierung (56) und eine zweite Dielektrikumschicht (62) auf der ersten Dielektrikumschicht (44) und der Haftschicht (60), wobei der Außenanschluss (66) durch eine Öffnung (64) durch die zweite Dielektrikumschicht (62) angeordnet ist.
  3. Gehäusestruktur nach Anspruch 2, wobei die Anschlusshalter-Metallisierung (56) Kupfer umfasst und die Haftschicht (60) aus Kupferoxid besteht.
  4. Gehäusestruktur nach Anspruch 2 oder 3, wobei der Außenanschluss (66) direkt mit der Anschlusshalter-Metallisierung (56) gekoppelt ist.
  5. Gehäusestruktur nach einem der vorhergehenden Ansprüche, wobei von der geneigten Seitenwand der Anschlusshalter-Metallisierung (56) und der ersten Oberfläche der ersten Dielektrikumschicht (44) ein innerlich der Anschlusshalter-Metallisierung gemessener Winkel (e) im Bereich von 60 bis 85 Grad gebildet ist.
  6. Gehäusestruktur nach einem der vorhergehenden Ansprüche, wobei die Redistributionsstruktur ferner eine Metallisierungsstruktur (40) umfasst, sich die erste Dielektrikumschicht (44) auf der Metallisierungsstruktur (40) befindet und die Anschlusshalter-Metallisierung (56) mechanisch und elektrisch mit der Metallisierungsstruktur (40) gekoppelt ist.
  7. Gehäusestruktur, Folgendes umfassend: eine Verbundstruktur, die einen Die einer integrierten Schaltung, IC-Die (26), und ein Verkapselungsmaterial (36) umfasst, das den IC-Die (26) zumindest seitlich einkapselt, eine Redistributionsstruktur auf der Verbundstruktur, wobei sich eine erste Oberfläche der Redistributionsstruktur fern der Verbundstruktur (26, 36) befindet, eine Under-Ball-Metallisierung, UBM (56), auf der Redistributionsstruktur, wobei die UBM (56) einen ersten Abschnitt auf der ersten Oberfläche aufweist, eine Seitenwand (54) des ersten Abschnitts der UBM (56) mit der ersten Oberfläche der der Redistributionsstruktur einen nicht rechten Winkel (e) bildet und der nicht rechte Winkel innerlich der UBM (56) gemessen wird, eine Haftschicht (60) auf dem ersten Abschnitt der UBM (56), eine erste Dielektrikumschicht (62) auf der Redistributionsstruktur und angrenzend an die Haftschicht (60) und einen elektrischen Außenanschluss (66), der durch die erste Dielektrikumschicht (62) und auf der UBM (56) angeordnet ist, wobei die Seitenwand (54) des ersten Abschnitts der UBM (56) vom Außenanschluss (66) entfernt angeordnet ist und sich zum Außenanschluss (66) erstreckt.
  8. Gehäusestruktur nach Anspruch 7, wobei der nicht rechte Winkel (e) in einem Bereich von 60 bis 85 Grad liegt.
  9. Gehäusestruktur nach Anspruch 7 oder 8, wobei der elektrische Außenanschluss (66) direkt mit der UBM (56) gekoppelt ist.
  10. Gehäusestruktur nach einem der Ansprüche 7 bis 9, wobei der elektrische Außenanschluss (66) eine Lötkugel ist.
  11. Gehäusestruktur nach einem der Ansprüche 7 bis 10, wobei die Redistributionsstruktur eine Metallisierungsstruktur (40) und eine zweite Dielektrikumschicht (44) auf der Metallisierungsstruktur (40) umfasst, wobei die erste Oberfläche der Redistributionsstruktur eine Oberfläche der zweiten Dielektrikumschicht (44) ist, die UBM (56) ferner einen zweiten Abschnitt aufweist, der in einer Öffnung (46) durch die zweite Dielektrikumschicht (44) zur Metallisierungsstruktur (40) angeordnet ist.
  12. Gehäusestruktur nach einem der Ansprüche 7 bis 11, wobei die UBM (56) Kupfer und die Haftschicht (60) Kupferoxid umfasst.
  13. Verfahren, Folgendes umfassend: Verkapseln eines Die einer integrierten Schaltung, IC-Die (26), mit einem Verkapselungsstoff (36), Bilden einer Redistributionsstruktur auf dem IC-Die (26) und dem Verkapselungsstoff, wobei die Redistributionsstruktur eine Metallisierungsstruktur (40) und eine erste Dielektrikumschicht (44) auf der Metallisierungsstruktur (40) umfasst und die erste Dielektrikumschicht (44) eine erste Oberfläche fern des IC-Die (26) und des Verkapselungsstoffs aufweist, Bilden einer Under-Ball-Metallisierung, UBM (56), auf der Redistributionsstruktur, wobei die UBM (56) einen ersten Abschnitt auf der ersten Oberfläche und einen zweiten Abschnitt aufweist, der in einer Öffnung (46) durch die erste Dielektrikumschicht (44) zur Metallisierungsstruktur (40) angeordnet ist, und der erste Abschnitt der UBM (56) eine Seitenwandfläche aufweist, die nicht senkrecht zur ersten Oberfläche der ersten Dielektrikumschicht (44) liegt, Bilden einer zweiten Dielektrikumschicht (62) auf der ersten Oberfläche der ersten Dielektrikumschicht (44) und dem Abschnitt der UBM (56) und Bilden eines elektrischen Außenanschlusses (66) durch eine Öffnung (64) durch die zweite Dielektrikumschicht zur UBM (56), wobei die Seitenwandfläche des ersten Abschnitts der UBM (56) vom Außenanschluss (66) entfernt angeordnet ist.
  14. Verfahren nach Anspruch 13, ferner das Bilden einer Haftschicht (60) auf dem ersten Abschnitt der UBM (56) umfassend, wobei die zweite Dielektrikumschicht (62) an die Haftschicht (60) angrenzt.
  15. Verfahren nach Anspruch 14, wobei die UBM (56) Kupfer und die Haftschicht (60) Kupferoxid umfasst.
  16. Verfahren nach einem der Ansprüche 13 bis 15, ferner das Ausführen einer Oxidationsbehandlung der UBM (56) vor dem Bilden der zweiten Dielektrikumschicht (62) umfassend.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner das In-Kontakt-Bringen der UBM (56) mit einem oxidhaltigen Plasma vor dem Bilden der zweiten Dielektrikumschicht (62) umfassend.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei der elektrische Außenanschluss (66) direkt mit der UBM (56) gekoppelt gebildet wird.
  19. Verfahren nach einem der Ansprüche 13 bis 18, wobei das Bilden der UBM (56) Folgendes umfasst: Bilden eines Negativfotoresists (50) über der ersten Oberfläche der ersten Dielektrikumschicht (44), Bestrahlen eines Abschnitts des Negativfotoresists (50), Entwickeln des Negativfotoresists (50) nach der Bestrahlung, wobei der Negativfotoresist nach dem Entwickeln eine Durchgangsöffnung (52) mit einer Fotoresistseitenwand (54) aufweist, und Galvanisieren eines leitfähigen Materials in die Öffnung (52), um die UBM (56) zu bilden, wobei die Seitenwandfläche des ersten Abschnitts der UBM (56) der Fotoresistseitenwand (54) entspricht.
  20. Verfahren nach einem der Ansprüche 13 bis 19, wobei die Seitenwandfläche einen Winkel (e) mit der ersten Oberfläche der ersten Dielektrikumschicht (44) bildet, der im Bereich von 60 bis 85 Grad liegt und innerlich der UBM (56) gemessen wird.
DE102015106585.1A 2014-09-15 2015-04-29 Gehäuse mit UBM und Verfahren zum Bilden Active DE102015106585B4 (de)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201462050550P 2014-09-15 2014-09-15
US62/050,550 2014-09-15
US14/605,848 US10269752B2 (en) 2014-09-15 2015-01-26 Package with UBM and methods of forming
US14/605,848 2015-01-26
US14/671,477 US10147692B2 (en) 2014-09-15 2015-03-27 Package with UBM and methods of forming
US14/671,477 2015-03-27

Publications (2)

Publication Number Publication Date
DE102015106585A1 DE102015106585A1 (de) 2016-03-17
DE102015106585B4 true DE102015106585B4 (de) 2024-10-17

Family

ID=55406151

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015106585.1A Active DE102015106585B4 (de) 2014-09-15 2015-04-29 Gehäuse mit UBM und Verfahren zum Bilden

Country Status (2)

Country Link
US (3) US10147692B2 (de)
DE (1) DE102015106585B4 (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10691849B2 (en) 2017-09-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal cut optimization for standard cells
JP2019125871A (ja) * 2018-01-12 2019-07-25 株式会社村田製作所 弾性波装置
US10546757B2 (en) * 2018-05-23 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method for controlling intro-die variation
US10886231B2 (en) * 2018-06-29 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming RDLS and structure formed thereof
KR102629832B1 (ko) 2019-03-28 2024-01-26 삼성전자주식회사 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법
US11342291B2 (en) * 2019-05-07 2022-05-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packages with crack preventing structure
US11177199B2 (en) 2019-07-25 2021-11-16 Samsung Electronics Co., Ltd. Semiconductor packages with external bump pads having trench portions and semiconductor modules including the semiconductor packages
US11417619B2 (en) * 2019-08-22 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Package and manufacturing method thereof
US11532531B2 (en) * 2019-10-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
KR102709408B1 (ko) * 2019-11-14 2024-09-24 삼성전자주식회사 반도체 패키지
KR20210073809A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102724663B1 (ko) 2019-12-16 2024-10-31 삼성전자주식회사 팬 아웃 반도체 패키지
US11417539B2 (en) * 2020-02-27 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Bump structure and method of making the same
DE102020129570A1 (de) 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bumpstruktur und verfahren zu deren herstellung
KR20210146608A (ko) 2020-05-27 2021-12-06 삼성전자주식회사 반도체 패키지
KR20220033636A (ko) 2020-09-09 2022-03-17 삼성전자주식회사 반도체 패키지
KR20220072234A (ko) 2020-11-25 2022-06-02 삼성전자주식회사 Ubm 패드를 포함하는 반도체 패키지
CN113990759A (zh) * 2020-12-21 2022-01-28 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
US20230230949A1 (en) * 2022-01-20 2023-07-20 Stmicroelectronics Pte Ltd Semiconductor package with exposed electrical contacts
US20240105659A1 (en) * 2022-09-28 2024-03-28 Nxp B.V. Semiconductor device with redistribution metallization and method therefor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181423A (ja) 1994-12-27 1996-07-12 Nippon Telegr & Teleph Corp <Ntt> はんだバンプ実装用端子電極構造
US20140035127A1 (en) 2012-08-01 2014-02-06 Infineon Technologies Ag Chip package and a method for manufacturing a chip package
US20140231125A1 (en) 2013-02-15 2014-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Joint Protective Layer Apparatus and Method

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331490B1 (en) 1998-03-13 2001-12-18 Semitool, Inc. Process for etching thin-film layers of a workpiece used to form microelectric circuits or components
US6489229B1 (en) 2001-09-07 2002-12-03 Motorola, Inc. Method of forming a semiconductor device having conductive bumps without using gold
TW525284B (en) 2002-03-01 2003-03-21 Advanced Semiconductor Eng Bump process
WO2004059708A2 (en) 2002-12-20 2004-07-15 Agere Systems Inc. Structure and method for bonding to copper interconnect structures
TWI260078B (en) * 2003-08-21 2006-08-11 Advanced Semiconductor Eng Chip structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US7582556B2 (en) 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
TWI305951B (en) 2005-07-22 2009-02-01 Megica Corp Method for forming a double embossing structure
US7566650B2 (en) * 2005-09-23 2009-07-28 Stats Chippac Ltd. Integrated circuit solder bumping system
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US8575018B2 (en) 2006-02-07 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump structure with multi-layer UBM around bump formation area
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US7901956B2 (en) 2006-08-15 2011-03-08 Stats Chippac, Ltd. Structure for bumped wafer test
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US8274162B2 (en) 2007-01-20 2012-09-25 Triquint Semiconductor, Inc. Apparatus and method for reduced delamination of an integrated circuit module
US20090096098A1 (en) 2007-10-15 2009-04-16 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor package and method of the same
US8580657B2 (en) * 2008-09-23 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting sidewalls of semiconductor chips using insulation films
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US7977783B1 (en) * 2009-08-27 2011-07-12 Amkor Technology, Inc. Wafer level chip size package having redistribution layers
US8354750B2 (en) 2010-02-01 2013-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stress buffer structures in a mounting structure of a semiconductor device
JP5582811B2 (ja) * 2010-02-15 2014-09-03 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8193639B2 (en) * 2010-03-30 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal design for packaging structures
US8598030B2 (en) 2010-08-12 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Process for making conductive post with footing profile
TWI452665B (zh) * 2010-11-26 2014-09-11 矽品精密工業股份有限公司 具防靜電破壞及防電磁波干擾之封裝件及其製法
US8786081B2 (en) * 2011-07-27 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for circuit routing by way of under-bump metallization
US9117682B2 (en) * 2011-10-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and structures thereof
US8598715B2 (en) 2011-12-02 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace structures in packaging
US9953907B2 (en) 2013-01-29 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. PoP device
US8916972B2 (en) 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion between post-passivation interconnect structure and polymer
US9196587B2 (en) 2013-03-14 2015-11-24 Maxim Integrated Products, Inc. Semiconductor device having a die and through substrate-via
US20150279793A1 (en) 2014-03-27 2015-10-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10269752B2 (en) 2014-09-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package with UBM and methods of forming
KR102307062B1 (ko) 2014-11-10 2021-10-05 삼성전자주식회사 반도체 소자, 반도체 소자 패키지 및 조명 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181423A (ja) 1994-12-27 1996-07-12 Nippon Telegr & Teleph Corp <Ntt> はんだバンプ実装用端子電極構造
US20140035127A1 (en) 2012-08-01 2014-02-06 Infineon Technologies Ag Chip package and a method for manufacturing a chip package
US20140231125A1 (en) 2013-02-15 2014-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Joint Protective Layer Apparatus and Method

Also Published As

Publication number Publication date
US11164832B2 (en) 2021-11-02
US10700026B2 (en) 2020-06-30
US20160079191A1 (en) 2016-03-17
US20200328171A1 (en) 2020-10-15
US20190103372A1 (en) 2019-04-04
US10147692B2 (en) 2018-12-04
DE102015106585A1 (de) 2016-03-17

Similar Documents

Publication Publication Date Title
DE102015106585B4 (de) Gehäuse mit UBM und Verfahren zum Bilden
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102016119033B4 (de) Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem
DE102016100021B4 (de) Gehäusestrukturen und Verfahren ihrer Herstellung
DE102016100274B4 (de) Verfahren und packages für struktur eines dreidimensionalen chip-stackings
DE102015105981B4 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102013104970B4 (de) Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102015109751B4 (de) Metalloxid-schichtstruktur und verfahren zum ausbilden derselben
DE102015106053B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102015105990B4 (de) Halbleiterbauelement und Herstellungsverfahren
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102018130035B4 (de) Package und verfahren
DE102014114633A1 (de) Gehäusestrukturen und Verfahren zu ihrer Ausbildung
DE102015117881A1 (de) Packagestrukturen und Verfahren zu deren Bildung
DE102021102836A1 (de) Integriertes schaltungspackage und verfahren
DE102019118492A1 (de) Eingebettete spannungsreglerstruktur undverfahren zum bilden derselben
DE102019129834B4 (de) Integriertes schaltungs-package und verfahren
DE102018124848B4 (de) Package-Struktur und Verfahren
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102019129870A1 (de) Halbleitervorrichtung und herstellungsverfahren
DE102021102227B4 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102015111002B4 (de) Verfahren zur Herstellung von Packagestrukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division