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CN106257689A - 半导体器件及其制造方法 - Google Patents

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CN106257689A
CN106257689A CN201610424289.9A CN201610424289A CN106257689A CN 106257689 A CN106257689 A CN 106257689A CN 201610424289 A CN201610424289 A CN 201610424289A CN 106257689 A CN106257689 A CN 106257689A
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dielectric
semiconductor device
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electrode
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Abstract

一种半导体器件包括穿过衬底的有源图案的栅极结构。所述半导体器件可以包括所述衬底与所述栅电极之间的栅极介电图案。所述栅极结构包括栅电极、所述栅电极上的盖图案以及至少部分地覆盖所述盖图案的一个或多个侧壁的一个或多个低k介电层。所述栅极结构可以包括位于所述栅电极的相对的侧壁处的间隔件以及位于所述盖图案与所述间隔件之间的分离的低k介电层。所述盖图案的宽度可以小于所述栅电极的宽度。所述盖图案具有第一介电常数，并且所述一个或多个低k介电层具有第二介电常数。所述第二介电常数小于所述第一介电常数。所述第二介电常数可以大于或等于1。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2015年6月16日在韩国知识产权局提交的韩国专利申请No.10-2015-0085210的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思的各示例实施例涉及半导体器件和/或其制造方法，并且具体涉及具有场效应晶体管的半导体器件和/或其制造方法。
背景技术
由于小尺寸以及多功能和/或低成本的特性，半导体器件广泛用作电子工业中的重要元件。半导体器件可分类为用于存储数据的存储器器件、用于处理数据的逻辑器件以及包括存储器元件和逻辑元件两者的混合器件中的至少一种。在某些情况下，为了使电子器件具有快速和/或低功耗，增加了半导体器件的复杂程度和/或集成密度，以提供具有高可靠性、高性能和/或多功能的半导体器件。
发明内容
本发明构思的各示例实施例提供一种半导体器件，其中提供了具有改进的电学特性的场效应晶体管。
本发明构思的一些示例实施例提供一种制造半导体器件的方法，其中提供了具有改进的电学性能的场效应晶体管。
根据本发明构思的一些示例实施例，一种半导体器件可包括：包括有源图案的衬底；以及穿过所述有源图案的栅极结构。所述栅极结构可以包括：栅电极；所述栅电极上的盖图案；与所述栅电极的相对的侧壁平行地延伸的间隔件；以及所述盖图案与所述间隔件之间的低k介电层。所述盖图案可以具有第一介电常数，所述低k介电层可以具有第二介电常数。每个低k介电层的底表面可以位于高于所述栅电极的底表面的水平高度处，并且所述第二介电常数可以大于或等于1并且可以小于所述第一介电常数。
在一些示例实施例中，所述半导体器件还可以包括覆盖所述栅极结构的层间绝缘层。每个低k介电层可以被所述层间绝缘层、所述间隔件中的分离的间隔件、所述盖图案以及所述栅电极包围。
在一些示例实施例中，每个低k介电层可以与所述盖图案和所述间隔件中的分离的间隔件直接接触。
在一些示例实施例中，所述盖图案、所述间隔件和所述低k介电层可以具有共面的顶表面。
在一些示例实施例中，所述栅极结构还可以包括所述衬底与所述栅电极之间的栅极介电图案，所述栅极介电图案可以包括在垂直于所述衬底的顶表面的方向上延伸的第一延伸部分，并且所述栅电极可以覆盖所述第一延伸部分的顶表面。
在一些示例实施例中，所述栅极结构还可以包括所述衬底与所述栅电极之间的势垒图案，所述势垒图案可以包括在垂直于所述衬底的顶表面的方向上延伸的第二延伸部分，并且所述栅电极可以覆盖所述第二延伸部分的顶表面。
在一些示例实施例中，所述势垒图案可以包括顺序地堆叠在所述衬底上的第一势垒层和第二势垒层，并且所述第一势垒层和所述第二势垒层可以包括不同的材料。
在一些示例实施例中，所述栅电极的上部的宽度可以大于所述栅电极的下部的宽度。
在一些示例实施例中，所述栅电极可以包括第一功函数金属图案以及所述第一功函数金属图案的上部上的电极图案，并且所述电极图案的宽度可以小于所述第一功函数金属图案的所述上部的宽度。
在一些示例实施例中，所述低k介电层可以覆盖所述电极图案的相对的侧壁以及所述第一功函数金属图案的顶表面的一部分。
在一些示例实施例中，所述电极图案的宽度可以实质上等于所述盖图案的宽度。
在一些示例实施例中，所述栅电极可以包括第一功函数金属图案以及所述第一功函数金属图案上的电极图案，并且所述电极图案的宽度可以大于所述盖图案的宽度。
在一些示例实施例中，所述电极图案的顶表面可以位于高于所述盖图案的底表面的水平高度处。
在一些示例实施例中，所述栅电极可以包括第一功函数金属图案、第二功函数金属图案以及所述第一功函数金属图案和所述第二功函数金属图案上的电极图案，并且所述第一功函数金属图案的顶表面可以与所述第二功函数金属图案的顶表面共面。
在一些示例实施例中，所述第一功函数金属图案可以具有第一电阻，所述第二功函数金属图案可以具有第二电阻，所述电极图案可以具有第三电阻。所述第二电阻可以小于所述第一电阻并且大于所述第三电阻。
在一些示例实施例中，所述低k介电层可以包括气态材料和氧化硅材料中的至少一种。
在一些示例实施例中，所述半导体器件还可以包括设置在所述衬底中的器件隔离层以限定所述有源图案。所述有源图案可以包括在所述器件隔离层之间突出的上部。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：包括有源图案的衬底；以及穿过所述有源图案的栅极结构。所述栅极结构可以包括：栅电极；所述栅电极上的盖图案；以及覆盖所述盖图案的两个侧壁的低k介电层。所述盖图案的宽度可以小于所述栅电极的宽度，并且所述低k介电层的介电常数可以在1至4的范围内。所述栅电极的宽度可以是所述栅电极的第一宽度，所述盖图案的宽度可以是所述盖图案的第二宽度。所述栅电极的第一宽度可以是所述栅电极的最大宽度。
在一些示例实施例中，所述栅电极可以包括功函数金属图案以及所述功函数金属图案上的电极图案，并且所述功函数金属图案的上部的宽度可以大于所述功函数金属图案的下部的宽度。
在一些示例实施例中，所述低k介电层可以覆盖所述电极图案的两个侧壁。
在一些示例实施例中，所述电极图案的顶表面可以位于高于所述盖图案的底表面的水平高度处。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：衬底；所述衬底中的器件隔离层以限定有源图案；以及穿过所述有源图案的栅极结构。所述栅极结构可以包括：栅电极以及所述衬底与所述栅电极之间的栅极介电图案。所述栅极介电图案可以包括在垂直于所述衬底的顶面的方向上延伸的第一延伸部分，并且所述栅电极可以覆盖所述第一延伸部分的顶表面。
在一些示例实施例中，所述栅极结构还可以包括所述栅极介电图案与所述栅电极之间的势垒图案。所述势垒图案可以包括在垂直于所述衬底的顶表面的方向上延伸的第二延伸部分，并且所述栅极结构可以设置为覆盖所述第二延伸部分的顶表面。
根据本发明构思的一些示例实施例，一种制造半导体器件的方法可以包括步骤：在衬底中形成器件隔离层以限定有源图案；形成穿过所述有源图案的牺牲栅极图案以及覆盖所述牺牲栅极图案的相对的侧壁的一组间隔件；去除所述牺牲栅极图案以形成由所述间隔件限定的栅极沟槽；形成顺序地填充所述栅极沟槽的栅电极和盖图案；以及使用所述盖图案作为刻蚀掩模使所述栅电极的上部凹进以形成暴露所述盖图案的相对的侧壁的一组凹进区。
在一些示例实施例中，所述盖图案可以具有第一介电常数，所述凹进区可以分别填充有具有第二介电常数的低k介电层。所述第二介电常数可以大于或等于1并且可以小于所述第一介电常数。
在一些示例实施例中，所述低k介电层可以包括气态材料。
在一些示例实施例中，所述方法还可以包括步骤：形成覆盖所述盖图案的层间绝缘层。所述层间绝缘层可以包括氧化硅。所述层间绝缘层可以至少部分地填充所述凹进区，使得所述低k介电层包括氧化硅。
在一些示例实施例中，在形成所述栅电极之前，所述方法还可以包括步骤：形成栅极介电层以部分地填充所述栅极沟槽，所述栅极介电层的一部分覆盖所述间隔件；以及部分地去除覆盖所述间隔件的所述栅极介电层以形成栅极介电图案。
在一些示例实施例中，形成所述栅电极的步骤可以包括：形成功函数金属层；使所述功函数金属层的上部凹进以形成功函数金属图案；以及形成覆盖所述功函数金属图案的顶表面的电极图案。
在一些示例实施例中，一种半导体器件包括：包括有源图案的衬底；以及穿过所述有源图案的栅极结构。所述栅极结构可以包括：栅电极；所述栅电极上的盖图案，所述盖图案具有第一介电常数；以及低k介电层，其至少部分地覆盖所述盖图案的侧壁，所述低k介电层具有第二介电常数，所述第二介电常数小于所述第一介电常数。
在一些示例实施例中，所述栅电极包括延伸部分，所述延伸部分覆盖所述盖图案的侧壁的下部。
在一些示例实施例中，所述低k介电层包括第一部分和第二部分，所述第一部分和所述第二部分包括不同的材料。
在一些示例实施例中，所述第一部分覆盖所述侧壁的上部，所述第二部分覆盖所述侧壁的下部。
在一些示例实施例中，所述半导体器件还包括覆盖所述栅极结构的层间绝缘层，其中所述低k介电层的所述第一部分为所述层间绝缘层的延伸部分。
附图说明
通过下面结合附图的简要描述将更加清楚地理解各示例实施例。附图表示本文描述的非限制性示例实施例。
图1为示意性地示出根据本发明构思的一些示例实施例的半导体器件的平面图。
图2为示出根据本发明构思的一些示例实施例的半导体器件的一部分的平面图。
图3A为沿着图2的线I-I'和II-II'截取的截面图。
图3B为沿着图2的线III-III'截取的截面图。
图4A、图4B、图4C和图4D为示出根据本发明构思的一些示例实施例的(例如，图3B的部分M的)栅极结构的放大截面图。
图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A和图14B为示出根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图。
图15为示出包括根据本发明构思的一些示例实施例的半导体器件的电子系统的示例的框图。
图16为示出包括根据本发明构思的一些示例实施例的半导体器件的电子装置的示例的框图。
图17为示出根据本发明构思的一些示例实施例的SRAM单元的等效电路图。
图18、图19和图20为示出包括根据本发明构思的一些示例实施例的半导体器件的多媒体装置的一些示例的示图。
应当注意，这些附图旨在说明在一些示例实施例中利用的方法、结构和/或材料的一般特性，并且旨在补充下面提供的书面描述。但这些附图未按照比例绘制并且不能精确反映任何给定实施例的精确的结构或性能特性，并且不应解释为限定或限制各示例实施例所涵盖的值或属性的范围。例如，为清楚起见，可以缩小或放大分子、层、区域和/或结构元件的相对厚度和位置。附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
现在将参照示出一些示例实施例的附图来更完整地描述本发明构思的一些示例实施例。然而本发明构思的一些示例实施例可以以很多不同形式实施并且不应理解为限于本文阐述的各实施例；相反，提供这些实施例是为了使本公开是彻底和完整的，并且将向本领域普通技术人员充分传达各示例实施例的构思。在附图中，为清楚起见会放大层和区的厚度。附图中相同的附图标记表示相同的元件，并因此省略对其的描述。
应当理解，虽然本文可以使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分。因此，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称作第二元件、第二组件、第二区域、第二层或第二部分，而不脱离各示例实施例的教导。
为便于描述，本文可以使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等空间相关术语来描述如图所示的一个元件或特征与另一个(一些)元件或特征的关系。应当理解，这些空间相关术语旨在涵盖使用中或操作中的器件除图中示出的指向以外的不同指向。例如，如果图中的器件被翻转，则描述为“在”其他元件或特征“之下”或“下方”的元件会指向为“在”其他元件或特征“之上”。因此，示例性术语“在……之下”可以涵盖“在……之上”和“在……之下”两种指向。器件可以另外指向(旋转90度或其他指向)并且相应地解释本文使用的空间相关描述。
本文使用的术语仅仅是为了描述具体实施例的目的，并且并不旨在限制各示例实施例。如本文使用的那样，单数形式“一个”、“一”和“该”旨在同样包括复数形式，除非上下文另外明确表示。还应当理解，若本文使用术语“包括”、“包括……的”、“包含”和/或“包含……的”，则表示所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
本文参照作为各示例实施例的理想实施例(以及中间结构)的示意性示图的截面图来描述本发明构思的各示例实施例。因此，例如由制造技术和/或公差造成的示图的形状的各种变化是可以预期的。因此，本发明构思的各示例实施例不应理解为限于本文示出的区域的具体形状，而是包括例如由制造造成的形状的偏差。例如，示出为矩形的注入区可以具有圆形或曲线特征并且/或者在其边缘处存在注入浓度的梯度，而非从注入区到非注入区的二元变化。同样，通过注入形成的掩埋区可以导致掩埋区与通过其发生注入的表面之间的区域中的一些注入。因此，图中示出的区域在本质上是示意性的，并且其形状不旨在示出器件的区域的实际形状，也不旨在限制各示例实施例的范围。
除非另外定义，本文使用的所有术语(包括技术术语和科学术语)具有与本发明构思的各示例实施例所属领域的技术人员所通常理解的含义相同的含义。还应当理解，诸如在常用词典中定义的那些术语应解释为具有与它们在相关技术背景下的含义一致的含义，并且不应在理想化或过于正式的意义上进行解释，除非本文明确这样定义。
图1为示意性地示出根据本发明构思的一些示例实施例的半导体器件的平面图。
参照图1，根据本发明构思的一些示例实施例的半导体器件可以包括设置在衬底100上的多个逻辑单元C1、C2、C3和C4。逻辑单元C1、C2、C3和C4中的每一个可以包括多个晶体管。作为示例，半导体器件可以包括第一逻辑单元C1、在第一方向D1上与第一逻辑单元C1分隔开的第二逻辑单元C2、在与第一方向D1交叉的第二方向D2上与第一逻辑单元C1分隔开的第三逻辑单元C3以及在第二方向D2上与第二逻辑单元C2分隔开的第四逻辑单元C4。逻辑单元C1、C2、C3和C4中的每一个可以包括由器件隔离层104彼此分隔开的多个有源区。逻辑单元C1、C2、C3和C4中的每一个可以包括由器件隔离层104彼此分隔开的PMOSFET区PR和NMOSFET区NR。
作为示例，PMOSFET区PR和NMOSFET区NR可以在第一方向D1上彼此分隔开。第一逻辑单元C1的PMOSFET区PR可以布置为在第一方向D1上与第二逻辑单元C2的PMOSFET区PR邻近。在下面的描述中，术语“逻辑单元”可以指配置为执行单次逻辑操作的单元电路。此外，逻辑单元的数量可以不同于附图中示出的数量。
图2为示出根据本发明构思的一些示例实施例的半导体器件的一部分的平面图。例如，图2为示出图1的第一逻辑单元C1的平面图。在下文中，本发明构思的各种示例实施例将参照图1的第一逻辑单元C1来描述，但是某些逻辑单元可以具有与第一逻辑单元C1基本上相同或相似的结构。图3A为沿着图2的线I-I'和II-II'截取的截面图。图3B为沿着图2的线III-III'截取的截面图。
参照图2、图3A和图3B，器件隔离层104可以设置在衬底100中，以限定PMOSFET区PR和NMOSFET区NR。器件隔离层104可以形成在衬底100的顶部中。在一些示例实施例中，器件隔离层104可以包括绝缘材料，例如氧化硅。
PMOSFET区PR和NMOSFET区NR可以通过插入在其间的器件隔离层104而在平行于衬底100的顶表面的第一方向D1上彼此分隔开。虽然PMOSFET区PR和NMOSFET区NR中的每一个示出为单个区域，但是其可以包括由器件隔离层104彼此分隔开的多个区域.
多个有源图案AP可以设置在PMOSFET区PR和NMOSFET区NR上，以在与第一方向D1交叉的第二方向D2上延伸。可以沿着第一方向D1排列有源图案AP。有源图案AP可以具有第一导电类型。器件隔离层104可以设置在每个有源图案AP的两侧，以限定有源图案AP。虽然将设置在PMOSFET区PR和NMOSFET区NR中每一个上的有源图案AP的数量示出为三个，但是本发明构思的各示例实施例不限于此。
每个有源图案AP可以包括在器件隔离层104之间突出的有源鳍AF。例如，每个有源鳍AF可以具有在垂直于衬底的顶表面的第三方向D3上从有源图案AP突出的结构。每个有源鳍AF可以包括源极/漏极SD和介于源极/漏极SD之间的沟道区CHR。
在一些示例实施例中，栅极结构GS可以设置在衬底100上以与有源图案AP交叉。在平面图中观看时，栅极结构GS可以分别与有源鳍AF的沟道区CHR重叠。换言之，栅极结构GS可以设置为与有源鳍AF交叉并与第一方向D1平行地延伸，并且可以是线形结构。每个栅极结构GS可以包括栅极间隔件125、栅极介电图案131、势垒图案133、栅电极135、盖图案145以及位于盖图案145与分离的栅极间隔件125之间的一个或多个低k介电层143。将在下面更详细地描述栅极结构GS。
源极/漏极SD可以设置在有源鳍AF上或有源鳍AF中并且设置在每个栅极结构GS的两侧。源极/漏极SD可以是从有源图案AP中外延地生长的外延图案。在一些示例实施例中，在垂直截面图中观看时，沟道区CHR的顶表面可以位于高于源极/漏极SD的底表面的水平高度处。在一些示例实施例中，源极/漏极SD的顶表面可以位于与沟道区CHR的顶表面相同或者高于沟道区CHR的顶表面的水平高度处。
源极/漏极SD可以包括与衬底100的半导体元素不同的半导体元素。例如，源极/漏极SD可以由具有不同于(例如，大于或小于)衬底100的晶格常数的半导体材料形成或包括具有不同于(例如，大于或小于)衬底100的晶格常数的半导体材料。因此，压应力或拉应力可以施加到沟道区CHR。在一些示例实施例中，衬底100为硅晶片并且源极/漏极SD可以由硅锗(例如，e-SiGe)层或锗层形成或者包括硅锗(例如，e-SiGe)层或锗层。在这种情况下，源极/漏极SD可以在(优选地，PMOS场效应晶体管的)沟道区CHR上施加压应力。在一些示例实施例中，衬底100为硅晶片并且源极/漏极SD可以由碳化硅(SiC)层形成或者包括碳化硅(SiC)层。在这种情况下，源极/漏极SD可以在(优选地，NMOS场效应晶体管的)沟道区CHR上施加拉应力。在场效应晶体管工作时，将由源极/漏极SD施加在沟道区CHR上的压应力或拉应力可以使沟道区CHR中的载流子的迁移率增加。源极/漏极SD可以具有与有源图案AP的导电类型不同的第二导电类型。
第一层间绝缘层150可以设置在衬底100上。第一层间绝缘层150可以设置为覆盖源极/漏极SD和栅极结构GS的侧壁。第一层间绝缘层150的顶表面可以与栅极结构GS的顶表面实质上共面。第二层间绝缘层155可以形成在第一层间绝缘层150上以覆盖栅极结构GS。
此外，接触件CA可以设置在每个栅电极135两侧并且可以穿过第一层间绝缘层150和第二层间绝缘层155电连接至源极/漏极SD。每个接触件CA可以连接至对应的一个或多个源极/漏极SD，但本发明构思的各示例实施例不限于此。每个接触件CA可以包括导电柱CP和包围导电柱CP的接触势垒层BL。接触势垒层BL可以设置为覆盖导电柱CP的侧表面和底表面。导电柱CP可以由金属材料(例如，钨)形成或者包括金属材料(例如，钨)。接触势垒层BL可以由至少一种金属氮化物(例如，Ti/TiN)形成或者包括至少一种金属氮化物(例如，Ti/TiN)。
虽未示出，金属硅化物层可以分别插入在源极/漏极SD与接触件CA之间。例如，接触件CA可以通过金属硅化物层电连接至源极/漏极SD。金属硅化物层SC可以由至少一种金属硅化物材料(例如，硅化钛、硅化钽或硅化钨)形成或者包括至少一种金属硅化物材料(例如，硅化钛、硅化钽或硅化钨)。
栅极接触件CB和导线CBL可以设置在一个栅电极135上。第一通孔V1可以布置在栅极接触件CB与导线CBL之间。导线CBL可以通过第一通孔V1和栅极接触件CB电连接至所述一个栅电极135，以作为用于将信号应用于所述一个栅电极135的电流路径。
第一逻辑单元C1可以包括设置在PMOSFET区PR的外边缘附近的第一导线PW1以及设置在NMOSFET区NR的外边缘附近的第二导线PW2。作为示例，PMOSFET区PR上的第一导线PW1可以作用于传输漏极电压Vdd(例如，功率电压)的电流路径。NMOSFET区NR上的第二导线PW2可以作为用于传输源极电压Vss(例如，接地电压)的电流路径。
返回参照图1和图2，第一导线PW1和第二导线PW2可以与第二方向D2平行地延伸，并且可以由在第二方向D2上彼此相邻布置的多个逻辑单元共享第一导线PW1和第二导线PW2。作为示例，第一导线PW1可以由第一逻辑单元C1和第三逻辑单元C3共享。此外，第一导线PW1可以由第一逻辑单元C1和第二逻辑单元C2的PMOSFET区PR共享。
在一些示例实施例中，第二通孔V2可以设置在一个接触件CA上。相应地，连接至所述一个接触件CA的源极/漏极SD可以通过所述一个接触件CA和第二通孔V2电连接至第一导线PW1。类似地，NMOSFET区NR上的源极/漏极SD也可以通过一个接触件CA和第三通孔V3电连接至第二导线PW2。
图4A、图4B、图4C和图4D为示出根据本发明构思的一些示例实施例的(例如，图3B的部分M的)栅极结构GS的一些示例的放大截面图。将参照图4A、图4B、图4C和图4D来更详细地描述根据本发明构思的一些示例实施例的栅极结构GS。
在一些示例实施例中，如图2、图3A、图3B和图4A所示，栅电极135可以具有与有源图案AP交叉并且在第一方向D1上延伸的线形结构。例如，栅电极135可以包括功函数金属图案WF和功函数金属图案WR上的电极图案EP。
一组栅极间隔件125可以设置在栅电极135的相对的侧壁上。应当理解，一组栅极间隔件125可以包括设置在栅电极135的相对的侧壁上的一对栅极间隔件125。栅极间隔件125可以与至少盖图案145的相对的侧壁平行地沿着栅电极135延伸，或者在第一方向D1上沿着栅电极135延伸。每个栅极间隔件125的顶表面可以位于高于栅电极135的顶表面的水平高度处。此外，每个栅极间隔件125的顶表面可以与第一层间绝缘层150的顶表面共面。栅极间隔件125可以包括SiO2、SiCN、SiCON或SiN中的至少一种。可替换地，栅极间隔件125可以具有包括SiO2、SiCN、SiCON或SiN中的至少一种的多层结构。
栅极介电图案131可以设置在栅电极135与衬底100之间以及栅电极135与栅极间隔件125之间。栅极介电图案131可以沿着栅电极135的底表面延伸。例如，如图3A所示，栅极介电图案131可以设置为覆盖沟道区CHR的顶表面和侧表面。栅极介电图案131可以从有源鳍AF水平地延伸以部分地覆盖器件隔离层104的顶表面。在一些示例实施例中，栅极介电图案131可以设置为部分地暴露器件隔离层104的顶表面。器件隔离层104的顶表面的暴露的部分可以用第一层间绝缘层150覆盖(例如，参见沿着图3A的线II-II'截取的截面)。
此外，如图4A所示，栅极介电图案131可以包括一对第一延伸部分125E。第一延伸部分125E可以沿着栅极间隔件125的内侧壁在第三方向D3上延伸。第一延伸部分125E的顶表面可以用栅电极135的功函数金属图案WR覆盖。例如，第一延伸部分125E的顶表面可以位于功函数金属图案WF的顶表面与底表面之间。
栅极介电图案131可以包括高k介电材料。例如，栅极介电图案131可以由氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物或铌锌酸铅中的至少一种形成或者包括这些物质中的至少一种。
势垒图案133可以插入在栅电极135与栅极介电图案131之间。势垒图案133与栅极介电图案131一同可以沿着栅电极135的底表面延伸。返回参照图4A，势垒图案133可以包括一对第二延伸部分133E。第二延伸部分133E可以在第三方向D3上沿着第一延伸部分125E的内侧壁延伸。第二延伸部分133E的顶表面可以与第一延伸部分125E的顶表面实质上共面。此外，第二延伸部分133E的顶表面可以覆盖有功函数金属图案WF。例如，第二延伸部分133E的顶表面可以位于功函数金属图案WF的顶表面与底表面之间。
此外，势垒图案133可以包括顺序地堆叠在衬底100上的第一势垒层133a和第二势垒层133b。第一势垒层133a可以防止金属元素从功函数金属图案WF扩散至栅极介电图案131。第二势垒层133b可以在刻蚀工艺中保护第一势垒层133a和栅极介电图案131。在一些示例实施例中，势垒图案133还可以包括插入在第二势垒层133b与功函数金属图案WF之间的第三势垒层133c。通过第三势垒层133c，可以更加有效地防止包含在功函数金属图案WF中的金属元素扩散。
第一势垒层133a、第二势垒层133b和第三势垒层133c可以包括由相同材料或不同材料形成的金属层。作为一个示例，第一势垒层133a、第二势垒层133b和第三势垒层133c可以包括二元金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)和氮化铪(HfN))和/或三元金属氮化物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化铪铝(HfAlN))。在一些示例实施例中，第一势垒层133a可以由氮化钛层(TiN)形成或者包括氮化钛层(TiN)，第二势垒层133b可以由氮化钽层(TaN)形成或者包括氮化钽层(TaN)，第三势垒层133c可以由氮化钛层(TiN)形成或者包括氮化钛层(TiN)。
在一些示例实施例中，势垒图案133可以不覆盖栅极介电图案131的第一延伸部分125E的顶表面。换言之，因为功函数金属图案WF与第一延伸部分125E的顶表面直接接触，所以功函数金属图案WF中的金属元素可以扩散至第一延伸部分125E中。然而，由于存在势垒图案133，可以防止这样的金属元素扩散至插入在第一延伸部分125E之间或者位于沟道区CHR上的栅极介电图案131的一部分中。因此，即使在金属元素扩散至第一延伸部分125E中时，也可以防止场效应晶体管的电学和物理特性恶化。
功函数金属图案WF可以包括用于控制沟道区CHR的功函数的金属材料。例如，功函数金属图案WF可以由具有特定功函数的导电材料形成，以有助于控制场效应晶体管的阈值电压。例如，功函数金属图案WF可以具有介于约4.1eV至约5.2eV之间的功函数。
功函数金属图案WF可以包括在第二方向D2上测量时具有第一宽度W1的下部和具有第二宽度W2的上部。这里，第二宽度W2可以大于第一宽度W1。第二宽度W2可以实质上等于一对栅极间隔件125之间的距离。功函数金属图案WF可以具有在功函数金属图案WF的自下至上的方向上不连续增加的宽度。功函数金属图案WF的侧壁可以具有阶梯轮廓。功函数金属图案WF的下部与上部之间的界面可以位于与第一延伸部分125E和第二延伸部分133E的顶表面实质上相同的水平高度处。功函数金属图案WF可以具有实质上平坦的顶表面。
功函数金属图案WF可以由金属(例如，钛(Ti)、钽(Ta)、铪(Hf)、钨(W)、钼(Mo)或铝(Al))、含有至少一种上述金属的氮化物、碳化物、氮化硅或硅化物中的至少一种形成或者包括这些物质中的至少一种。在一些示例实施例中，功函数金属图案WF可以由铂(Pt)、铷(Ru)、氧化铱(IrO)或氧化铷(RuO)形成或者包括铂(Pt)、铷(Ru)、氧化铱(IrO)或氧化铷(RuO)。
在一些示例实施例中，PMOSFET区PR上的功函数金属图案WF可以含有与NMOSFET区NR上的功函数金属图案WF不同的材料。这可以使得设置在PMOSFET区PR和NMOSFET区NR上的沟道区的功函数之间有差异。在一些示例实施例中，PMOSFET区PR上的功函数金属图案WF可以具有双层结构，如将在下面更详细描述的那样。
功函数金属图案WF上的电极图案EP可以具有第三宽度W3。第三宽度W3可以小于第二宽度W2。电极图案EP可以由至少一种低电阻金属材料形成或者包括至少一种低电阻金属材料，例如铝(Al)、钨(W)、钛(Ti)或钽(Ta)。通常，功函数金属图案WF可以由电阻远高于电极图案EP的电阻的材料形成。因此，功函数金属图案WF的使用会导致栅电极135的电阻增加以及场效应晶体管的AC性能的恶化。然而，因为电极图案EP具有相对低的电阻，可以降低栅电极135的总电阻并改善场效应晶体管的AC性能。
盖图案145可以设置在栅电极135上。盖图案145可以沿着栅电极135延伸或者在第一方向D1上延伸。盖图案145可以具有第四宽度W4，第四宽度W4可以小于第二宽度W2并且可以实质上等于第三宽度W3。盖图案145的顶表面可以位于与栅极间隔件125的顶表面相同的水平高度处。
盖图案145可以包括相对于第一层间绝缘层150和第二层间绝缘层155具有刻蚀选择性的材料。例如，盖图案145可以包括SiON、SiCN、SiCON和SiN中的至少一种。此外，盖图案145可以具有第一介电常数。
可以在盖图案145与栅极间隔件125之间限定凹进区RE。例如，每个凹进区RE可以是由功函数金属图案WF、电极图案EP、盖图案145、第二层间绝缘层155和栅极间隔件125限定或包围的空白区。凹进区RE的顶表面可以位于与栅极间隔件125和盖图案145的顶表面实质上相同的水平高度处。
低k介电层143可以形成为填充凹进区RE。因此，低k介电层143可以覆盖盖图案145的相对的侧壁和电极图案EP的相对的侧壁192。低k介电层143可以设置为部分地覆盖功函数金属图案WF的顶表面。如图4A所示，例如，除覆盖盖图案145的相对的侧壁191之外，低k介电层143可以覆盖电极图案EP的相对的侧壁192。低k介电层143可以设置为至少部分地覆盖栅极间隔件125的内侧壁。
低k介电层143可以具有等于或高于1并且低于第一介电常数的第二介电常数。在一些示例实施例中，第一介电常数可以在4至8的范围内，第二介电常数可以在1至4的范围内。低k介电层143可以包括多种低k介电材料。低k介电材料可以构成混合物，或者可以彼此分开。低k介电层143可以由气态材料和氧化硅材料中的一种或多种形成，或者包括气态材料和氧化硅材料中的一种或多种。在一些示例实施例中，低k介电层143可以包括一种或多种气态材料。因为低k介电层143的介电常数低于盖图案145的介电常数，所以栅电极135与接触件CA之间的寄生电容相对于缺少介电层143的半导体器件中的栅电极135与接触件CA之间的寄生电容可以降低。
因此，在根据一些示例实施例的栅极结构GS中，电极图案EP可以使得栅极结构GS和低k介电层143的电阻降低。电极图案EP可以使得栅极结构GS的寄生电容能够降低。因此可以改善半导体器件的AC性能和RC延迟属性。
作为另一示例，参照图2、图3A、图3B和图4B，功函数金属图案WF可以包括顺序地堆叠在衬底100上的第一功函数金属图案WFa和第二功函数金属图案WFb。这里，第一功函数金属图案WFa和第二功函数金属图案WFb的顶表面可以实质上彼此共面。第一功函数金属图案WFa和第二功函数金属图案WFb可以包括不同的材料。例如，第一功函数金属图案WFa可以具有第一电阻，第二功函数金属图案WFb可以具有第二电阻，电极图案EP可以具有第三电阻。第二电阻可以小于第一电阻并且大于第三电阻。因此，可以降低栅电极135的电阻从而改善半导体器件的AC性能。
此外，因为功函数金属图案WF具有双层结构，所以功函数金属图案WF的使用可以能够不同地控制场效应晶体管的功函数。例如，图4B的栅极结构GS可以应用于PMOSFET区PR，并且图4A的栅极结构GS可以应用于NMOSFET区NR。因此，可以适应地控制每个区域的功函数。
作为另一示例，参照图2、图3A，图3B和图4C，电极图案EP可以具有第五宽度W5。第五宽度W5可以大于第四宽度W4并且可以实质上等于第二宽度W2。
电极图案EP可以包括一对第三延伸部分EPE。第三延伸部分EPE可以在第三方向D3上沿着栅极间隔件125的内侧壁延伸。例如，第三延伸部分EPE可以部分地覆盖盖图案145的侧壁。如图4C所示，第三延伸部分EPE可以覆盖盖图案145的侧壁191的下部191b，并且低k介电层143可以覆盖盖图案145的侧壁191的上部191a。第三延伸部分EPE的顶表面可以位于高于盖图案145的底表面的水平高度处。凹进区RE的底表面可以位于与第三延伸部分EPE的顶表面实质上相同的水平高度处。因此，第三延伸部分EPE的顶表面可以与低k介电层143直接接触。
作为另一示例，参照图2、图3A、图3B和图4D，电极图案EP可以具有第六宽度W6，盖图案145可以具有第七宽度W7。第六宽度W6可以小于参照图4A描述的第三宽度W3，第七宽度W7可以小于参照图4A描述的第四宽度W4。
如图4D所示，低k介电层143可以包括第一部分143a和第二部分143b。第一部分143a可以是气态材料或者可以包括气态材料，并且第二部分143b可以是氧化硅材料或者可以包括氧化硅材料。在一些示例实施例中，低k介电层143可以包括顺序地堆叠的气态材料和氧化硅材料。如图4D所示，低k介电层143的第二部分143b可以覆盖盖图案145的侧壁191的上部191a。低k介电层143的第一部分143a可以覆盖盖图案的侧壁191的下部191b和电极图案EP的侧壁192。在一些示例实施例中，低k介电层143的第二部分143b可以覆盖盖图案145的侧壁191和电极图案EP的侧壁192的第一部分，而低k介电层143的第一部分143a可以覆盖电极图案EP的侧壁192的第二部分。低k介电层143的第二部分143b，与第二层间绝缘层155结合，可以构成单个主体。换言之，低k介电层143的第二部分143b也可以是延伸进入凹进区RE中的第二层间绝缘层155的一部分。这是因为，当第六宽度W6和第七宽度W7降低时，凹进区RE的宽度可以增加，并且在这种情况下，可以在形成第二层间绝缘层155的过程中用氧化硅部分地填充凹进区RE。如上文描述，低k介电层143的第二部分143b，与第二层间绝缘层155结合，可以形成单个主体，但是由于低k介电层143的第二部分143b位于凹进区RE中，因此低k介电层143的第二部分143b可以包括在根据一些示例实施例的一个或多个低k介电层143中。
图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A和图14B为示出根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A为沿着图2的线I-I'和线II-II'截取的截面图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B为沿着图2的线III-III'截取的截面图。
参照图2、图5A和图5B，可对衬底100图案化以形成限定有源图案AP的器件隔离沟槽105。衬底100可以是(例如，硅、锗或硅锗的)半导体衬底或者化合物半导体衬底。有源图案AP可以掺杂有杂质以具有第一导电类型。
器件隔离沟槽105的形成可以包括：在衬底100上形成掩模图案，并且使用掩模图案作为刻蚀掩模对衬底100进行各向异性刻蚀。每个掩模图案可以包括顺序地堆叠在衬底100上并且形成为相对于彼此具有刻蚀选择性的第一掩模图案110和第二掩模图案115。每个器件隔离沟槽105可以形成为具有至少5的纵横比。在一些示例实施例中，每个器件隔离沟槽105可以形成为具有向下的锥形。相应地，每个有源图案AP可以形成为具有向上的锥形。
参照图2、图6A和图6B，器件隔离层104可以形成为填充器件隔离沟槽105。器件隔离层104的形成可以包括：形成绝缘层(例如，氧化硅层)以填充器件隔离沟槽105；以及使绝缘层平面化以暴露第一掩模图案110的顶表面。作为平面化处理的结果，器件隔离层104可以局部地形成在器件隔离沟槽105中。
参照图2、图7A和图7B，可以暴露有源图案AP的顶部(在下文中，有源鳍AF)。有源鳍AF的暴露可以包括：例如，利用湿法刻蚀工艺使器件隔离层104的顶部凹进。可以使用相对于有源图案AP具有刻蚀选择性的刻蚀配方来执行器件隔离层104的凹进。可以执行器件隔离层104的凹进以去除第一掩模图案110进而暴露有源鳍AF的顶表面。
可以在有源鳍AF上形成顺序地堆叠的牺牲栅极图案106和栅极掩模图案108。牺牲栅极图案106和栅极掩模图案108中的每一个可以形成为与有源鳍AF相交或者形成为具有在第一方向D1上延伸的线形或条形结构。例如，牺牲栅极图案106和栅极掩模图案108的形成可以包括：在有源鳍AF和器件隔离层104上顺序地形成牺牲栅极层和栅极掩模层；以及图案化牺牲栅极层和牺牲掩模层。牺牲栅极层可以由多晶硅层形成或者包括多晶硅层。栅极掩模层可以由氮化硅层或氮氧化硅层形成或者包括氮化硅层或氮氧化硅层。
栅极间隔件125可以形成在每个牺牲栅极图案106的两个侧壁上。栅极间隔件125的形成可以包括：在牺牲栅极图案106所产生的结构上共形地形成间隔件层；以及各向异性地刻蚀该间隔件层。间隔件层可以由SiO2、SiCN、SiCON和SiN中的至少一种形成或者包括这些物质中的至少一种。可替换地，间隔件层可以形成为具有包括SiO2、SiCN、SiCON或SiN中的至少一种的多层结构。
参照图2、图8A和图8B，源极/漏极SD可以形成在每个牺牲栅极图案106的两侧。例如，可以通过使用衬底100作为种子层的选择性外延生长工艺形成源极/漏极SD。选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或者分子束外延(MBE)工艺。具体地，可以使用栅极掩模图案108和栅极间隔件125作为刻蚀掩模选择性地刻蚀有源鳍AF。在刻蚀有源鳍AF之后，可以执行外延处理以形成源极/漏极SD，其中有源图案AP的暴露的顶部用作种子层。作为形成源极/漏极SD的结果，可以在源极/漏极SD之间限定沟道区CHR。
源极/漏极SD的顶表面可以位于高于沟道区CHR的水平高度处。此外，源极/漏极SD的顶表面可以具有非零曲率。例如，每个源极/漏极SD的顶表面可以具有向上凸的轮廓。
源极/漏极SD可以包括与衬底100的半导体元素不同的半导体元素。例如，源极/漏极SD可以由具有不同于(例如，大于或小于)衬底100的晶格常数的半导体材料形成或包括具有不同于(例如，大于或小于)衬底100的晶格常数的半导体材料。这可以使得能够向沟道区CHR施加压应力或拉应力。在衬底100为硅晶片的情况下，源极/漏极SD可以由硅-锗(例如，e-SiGe)层或锗层形成或者包括硅-锗(例如，e-SiGe)层或锗层。在这种情况下，源极/漏极SD可以在(优选地，PMOS场效应晶体管的)沟道区CHR上施加压应力。在衬底100为硅晶片的情况下，源极/漏极SD可以由碳化硅(SiC)层形成或者包括碳化硅(SiC)层。在这种情况下，源极/漏极SD可以在(优选地，NMOS场效应晶体管的)沟道区CHR上施加拉应力。在根据本发明构思的一些示例实施例的场效应晶体管工作时，将由源极/漏极SD施加在沟道区CHR上的压应力或拉应力可以使得能够沟道区CHR中的载流子具有增加的迁移率。
可以对源极/漏极SD进行掺杂以具有与有源图案AP的第一导电类型不同的第二导电类型。作为示例，掺杂物可以以原位的方式注入，以实现源极/漏极SD的第二导电类型。作为另一示例，可以在形成源极/漏极SD之后进行离子注入工艺，以实现源极/漏极SD的第二导电类型。
接下来，第一层间绝缘层150可以形成为覆盖源极/漏极SD。例如，第一层间绝缘层150的形成可以包括：在衬底100上形成绝缘层以覆盖牺牲栅极图案106和栅极掩模图案108。第一层间绝缘层150可以包括氧化硅层，其可以通过流动化学气相沉积(FCVD)工艺形成。
此后，可以对第一层间绝缘层150进行平面化以暴露牺牲栅极图案106的顶表面。可以使用回刻蚀工艺或者化学机械抛光(CMP)工艺执行第一层间绝缘层150的平面化。可以执行第一层间绝缘层150的平面化以去除栅极掩模图案108，从而暴露牺牲栅极图案106的顶表面。另外，可以执行第一层间绝缘层150的平面化以去除栅极间隔件125的上部。因此，第一层间绝缘层150可以具有与牺牲栅极图案106和个栅极间隔件125实质上共面的顶表面。
可以去除牺牲栅极图案106以形成栅极沟槽GT。可以通过选择性地去除牺牲栅极图案106的刻蚀工艺形成栅极沟槽GT。栅极沟槽GT可以暴露有源鳍AF的沟道区CHR。
参照图2、图9A和图9B，可以顺序地形成栅极介电层131L、势垒层133L和虚设填料层113以填充栅极沟槽GT。可以共形地形成栅极介电层131L和势垒层133L以部分地(但不完全地)填充栅极沟槽GT。
可以通过原子层沉积(ALD)工艺或化学氧化工艺形成栅极介电层131L。栅极介电层131L可以由高k介电材料形成或者包括高k介电材料。例如，栅极介电层131L可以由氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物或铌锌酸铅中的至少一种形成或者包括这些物质中的至少一种。
可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成势垒层133L。作为示例，势垒层133L可以包括二元金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)和氮化铪(HfN))和/或三元金属氮化物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化铪铝(HfAlN))。势垒层133L可以包括多个不同的金属层(例如，见图4A、图4B、图4C和图4D)，但是本发明构思的各示例实施例不限于此。
可以形成虚设填料层113以完全填充栅极沟槽GT的剩余部分。在一些示例实施例中，虚设填料层113可以包括含碳有机化合物。这里，可以通过转涂工艺将虚设填料层113形成在衬底100的整个顶表面上。在一些示例实施例中，虚设填料层113可以包括氧化硅层或多晶硅层。在虚设填料层113包括氧化硅层或者多晶硅层的情况下，可以通过化学气相沉积(CVD)工艺形成虚设填料层113。
参照图2、图10A和图10B，可以对栅极介电层131L、势垒层133L和虚设填料层113执行平面化处理，以暴露第一层间绝缘层150。可以使用回刻蚀或者化学机械抛光(CMP)工艺执行平面化处理。因此，栅极介电层131L、势垒层133L和虚设填料层113可以位于栅极沟槽GT之内。
参照图2、图11A和图11B，可以从栅极间隔件125与虚设填料层113之间的区域中去除栅极介电层131L和势垒层133L的上部。例如，可以使用栅极间隔件125和虚设填料层113作为刻蚀掩模对栅极介电层131L和势垒层133L的上部进行刻蚀，以形成栅极介电图案131和势垒图案133。
栅极介电图案131可以包括插入在栅极间隔件125与虚设填料层113之间的第一延伸部分125E，势垒图案133可以包括插入在栅极间隔件125与虚设填料层113之间的第二延伸部分133E(例如，见图4A)。第一延伸部分125E的顶表面和第二延伸部分133E的顶表面可以彼此实质上共面并且位于虚设填料层113的顶表面与底表面之间。
参照图2、图12A和图12B，可以去除虚设填料层113，并且可以在栅极介电图案131和势垒图案133上形成功函数金属图案WF，以填充栅极沟槽GT。例如，功函数金属图案WF的形成可以包括：在栅极介电图案131和势垒图案133上形成功函数金属层，以填充栅极沟槽GT，并随后使功函数金属层平面化，以暴露第一层间绝缘层150的顶表面。此后，可以通过刻蚀工艺选择性地去除功函数金属层的平面化的上部。因此，功函数金属图案WF可以局部地形成在每个栅极沟槽GT中。功函数金属图案WF的顶表面可以低于第一层间绝缘层150的顶表面。功函数金属图案WF可以是与第一方向D1平行延伸的线形结构。可以通过沉积工艺(例如，溅射或CVD工艺)形成功函数金属层。
功函数金属层可以由金属(例如，钛(Ti)、钽(Ta)、铪(Hf)、钨(W)、钼(Mo)或铝(Al))、含有至少一种金属的氮化物、碳化物、氮化硅或硅化物中的至少一种形成或者包括这些物质中的至少一种。在一些示例实施例中，功函数金属图案WF可以由铂(Pt)、铷(Ru)、氧化铱(IrO)或氧化铷(RuO)形成或者包括铂(Pt)、铷(Ru)、氧化铱(IrO)或氧化铷(RuO)。功函数金属层可以包括功函数彼此不同的多个金属层(例如，见图4B)，但是本发明构思的各示例实施例不限于此。
参照图2、图13A和图13B，可以在功函数金属图案WF上分别形成电极图案EP和盖图案145，以填充栅极沟槽GT。设置在每个栅极沟槽GT中的功函数金属图案WF和电极图案EP可以构成栅电极135。具体地，可以在功函数金属图案WF上形成电极金属层，以部分地填充栅极沟槽GT，并且可以在电极金属层上形成盖层，以填充栅极沟槽GT的剩余区域。此后，可以平面化电极金属层和盖层，以暴露第一层间绝缘层150的顶表面，从而形成电极图案EP和盖图案145。
可以通过沉积工艺形成电极金属层，例如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或溅射工艺。电极金属层可以由至少一种低电阻金属材料形成或者包括至少一种低电阻金属材料，例如铝(Al)、钨(W)、钛(Ti)或钽(Ta)。
可以通过原子层沉积(ALD)工艺、等离子体增强化学气相沉积(PECVD)工艺或高密度等离子体化学气相沉积(HDCVD)工艺形成盖层。盖层可以由相对于第一层间绝缘层150和第二层间绝缘层155具有刻蚀选择性的材料形成。例如，盖层可以由SiON、SiCN、SiCON或SiN中的至少一种形成或者包括SiON、SiCN、SiCON或SiN中的至少一种。
参照图2、图14A和图14B，可以使用盖图案145作为刻蚀掩模来刻蚀电极图案EP，因此，可以形成为暴露盖图案145的侧壁191凹进区RE。具体地，可以通过利用了电极图案EP相对于盖图案145、栅极间隔件125和第一层间绝缘层150的刻蚀选择性的湿法或干法刻蚀工艺来执行电极图案EP的刻蚀。相应地，可以去除插入在盖图案145与栅极间隔件125之间的电极图案EP的侧壁部分，以暴露电极图案EP的侧壁192，并且在盖图案145与栅极间隔件125之间形成凹进区RE。每个凹进区RE可以是由功函数金属图案WF、电极图案EP、盖图案145和栅极间隔件125界定或限定的空白空间。
可以形成低k介电层143以填充凹进区RE。在本实施例中，低k介电层143可以是气态材料或者空气。栅极间隔件125、栅极介电图案131、势垒图案133、栅电极135、盖图案145和低k介电层143可以构成栅极结构GS。
参照图2、图3A和图3B，可以在第一层间绝缘层150和栅极结构GS上形成第二层间绝缘层155。第二层间绝缘层155可以由氧化硅层或低k氧化物层形成或者包括氧化硅层或低k氧化物层。低k氧化物层可以包括，例如，掺杂碳的氧化硅层(例如，SiCOH)。可以通过CVD工艺形成第二层间绝缘层155。
此后，可以形成接触孔，以穿过第二层间绝缘层155和第一层间绝缘层150并且暴露源极/漏极SD。作为示例，可以通过盖图案145和栅极间隔件125以自对准方式形成接触孔。
虽未示出，但是可以在通过接触孔暴露的源极/漏极SD上形成金属硅化物层。金属硅化物层可以包括例如硅化钛、硅化钽或硅化钨中的至少一种。
接下来，可以分别在接触孔中形成接触件CA，以与金属硅化物层接触。每个接触件CA可以包括导电柱CP和包围导电柱CP的接触势垒层BL。具体地，接触势垒层BL可以形成为部分地填充接触孔。此后，导电层可以形成为完全填充接触孔，并且可以执行平面化处理以暴露第二层间绝缘层155的顶表面。接触势垒层BL可以包括金属氮化物层(例如，Ti/TiN)，导电层可以包括金属材料(例如，钨)。
图15为示出包括根据本发明构思的一些示例实施例的半导体器件的电子系统的示例的框图。
参照图15，根据本发明构思的一些示例实施例的电子系统1100可以包括控制器1110、输入-输出(I/O)单元1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器装置1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以对应于电信号传输所通过的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器或者配置为与它们功能类似的其他逻辑装置中的至少一种。I/O单元1120可以包括键区、键盘或显示单元。存储器装置1130可以存储数据和/或命令。存储器装置1130可以包括非易失性存储器装置(例如，FLASH存储器装置、相变存储器装置、磁性存储器装置等等)。此外，存储器装置1130还可以包括易失性存储器装置。例如，存储器装置1130可以包括具有根据本发明构思的一些示例实施例的半导体器件的静态随机存取存储器(SRAM)装置。根据电子系统1100的目的或者使用电子系统1100的电子产品的类型，可以省略存储器装置1130。接口单元1140可以向通信网络传输电数据或者可以从通信网络接收电数据。接口单元1140可以以无线或有线方式工作。例如，接口单元1140可以包括用于无线通信的天线或者用于有线和/或无线通信的收发器。根据本发明构思的一些示例实施例的半导体器件可以设置为控制器1110或I/O单元1120的一部分。虽在图中未示出，电子系统1100还可以包括快速DRAM装置和/或快速SRAM装置，其用作用于改善控制器1110的运行的高速缓冲存储器。
图16为示出包括根据本发明构思的一些示例实施例的半导体器件的电子装置的示例的框图。
参照图16，电子装置1200可以包括半导体芯片1210。半导体芯片1210可以包括处理器1211、嵌入式存储器1213和高速缓冲存储器1215。
处理器1211可以包括一个或多个处理器核C1至Cn。一个或多个处理器核C1至Cn可以配置为处理数据和信号。处理器核C1至Cn可以配置为包括根据本发明构思的一些示例实施例的半导体器件(例如，参照图1描述的多个逻辑单元)。
电子装置1200可以配置为使用经处理的数据和信号来执行其自身的功能。作为示例，处理器1211可以是应用处理器。
嵌入式存储器1213可以与处理器1211交换第一数据DAT1。第一数据DAT1可以是一个或多个处理器核C1至Cn所处理的数据或者将要处理的数据。嵌入式存储器1213可以管理第一数据DAT1。例如，嵌入式存储器1213可以用于对第一数据DAT1进行缓冲。换言之，嵌入式存储器1213可以用作用于处理器1211的缓冲存储器或工作存储器。
在一些示例实施例中，电子装置1200可以用于实现可穿戴电子装置。通常，可穿戴电子装置可以配置为执行计算小量数据而非计算大量数据的操作。在此意义上，在电子装置1200用于可穿戴电子装置的情况下，嵌入式存储器1213可以配置为具有相对小的缓冲容量。
嵌入式存储器1213可以是静态随机存取存储器(SRAM)装置。SRAM装置可以具有比动态随机存取存储器(DRAM)装置更快的运行速度。因此，在SRAM嵌入在半导体芯片1210中的情况下，电子装置1200有可能具有小的尺寸和快的运行速度。此外，在SRAM嵌入在半导体芯片1210中的情况下，可减少电子装置1200的有功功率。作为示例，SRAM可以包括根据本发明构思的一些示例实施例的半导体器件中的至少一种。
高速缓冲存储器1215可以连同一个或多个处理器核C1至Cn一起安装在半导体芯片1210上。高速缓冲存储器1215可以配置为存储缓存数据DATc，所述缓存数据DATc将用于一个或多个处理器核C1-Cn或者由一个或多个处理器核C1-Cn直接访问。高速缓冲存储器1215可以配置为具有相对小的容量和非常快的运行速度。在一些示例实施例中，高速缓冲存储器1215可以包括含有根据本发明构思一些示例实施例的半导体器件的SRAM装置。在使用高速缓冲存储器1215的情况下，可以减少处理器1211所执行的对嵌入式存储器1213的访问频率或访问时间。换言之，高速缓冲存储器1215的使用可以允许电子装置1200具有快的运行速度。
为了提供对本发明构思的各示例实施例的更好的理解，高速缓冲存储器1215在图16中示出为从处理器1211分离的组件。然而，高速缓冲存储器1215可以配置为包括在处理器1211中。此外，本发明构思的各示例实施例不限于图16所示出的示例。
处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以配置为基于各种接口协议中的至少一种来交换数据或传输数据。例如，处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以配置为基于通用串行总线(USB)、小计算机系统接口(SCSI)、外围组件快速互连(PCI)、先进技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)、集成设备电路(IDE)或通用闪存(UFS)中的至少一种来交换数据或传输数据。
图17为示出根据本发明构思的一些示例实施例的SRAM单元的等效电路图。可以通过根据本发明构思的一些示例实施例的半导体器件中的至少一种来实现SRAM单元。SRAM单元可以用于图16的嵌入式存储器1213和/或高速缓冲存储器1215。
参照图17，SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS晶体管，而第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是NMOS晶体管。
第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极可以连接至第一节点N1。第一上拉晶体管TU1的第二源极/漏极可以连接至电源线Vcc，第一下拉晶体管TD1的第二源极/漏极可以连接至接地线Vss。第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以彼此电连接。因此，第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。第一上拉晶体管TU1和第一下拉晶体管TD1的相互连接的栅极可以作为第一反相器的输入端，并且第一节点N1可以作为第一反相器的输出端。
第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可以连接至第二节点N2。第二上拉晶体管TU2的第二源极/漏极可以连接至电源线Vcc，第二下拉晶体管TD2的第二源极/漏极可以连接至接地线Vss。第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以彼此电连接。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二上拉晶体管TU2和第二下拉晶体管TD2的相互连接的栅极可以作为第二反相器的输入端，并且第二节点N2可以作为第二反相器的输出端。
第一反相器和第二反相器可以彼此耦接以形成锁存器结构。换言之，第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以电连接至第二节点N2，第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以电连接至第一节点N1。第一存取晶体管TA1的第一源极/漏极可以连接至第一节点N1，第一存取晶体管TA1的第二源极/漏极可以连接至第一位线BL1。第二存取晶体管TA2的第一源极/漏极可以连接至第二节点N2，第二存取晶体管TA2的第二源极/漏极可以连接至第二位线BL2。第一存取晶体管TA1的栅极和第二存取晶体管TA2的栅极可以电耦接至字线WL。根据本发明构思的一些示例实施例的SRAM单元可以具有前述的结构，但是本发明构思的各示例实施例不限于此。
图18、图19和图20为示出包括根据本发明构思的一些示例实施例的半导体器件的多媒体装置的一些示例的示图。图15的电子系统1100和/或图16的电子装置1200可以应用于图18所示的移动电话或智能手机2000、图19所示的平板或智能平板电脑3000或者图20所示的笔记本电脑4000。
根据本发明构思的一些示例实施例，可以降低半导体器件的栅极电阻和寄生电容，从而改善半导体器件的电学特性(例如，AC性能和RC延迟)。可以不增加步骤而简化制造半导体器件的过程。
虽然已经具体地示出和描述了本发明构思的各示例实施例，但是本领域普通技术人员应当理解，在不脱离随附的权利要求的精神和范围的前提下可以在其中进行形式上和细节上的各种变化。

Claims (25)

1.一种半导体器件，包括：
衬底，其包括有源图案；以及
穿过所述有源图案的栅极结构，所述栅极结构包括：
栅电极；
所述栅电极上的盖图案，所述盖图案具有第一介电常数；
间隔件，其与所述栅电极的相对的侧壁平行地延伸；以及
低k介电层，每个低k介电层在所述盖图案的分离的各个侧壁与所述间隔件的分离的各个间隔件之间，所述低k介电层具有第二介电常数，每个低k介电层的底表面位于高于所述栅电极的底表面的水平高度处，并且所述第二介电常数大于或等于1并且小于所述第一介电常数。
2.如权利要求1所述的半导体器件，还包括：
层间绝缘层，其覆盖所述栅极结构，其中每个低k介电层被所述层间绝缘层、所述间隔件中的分离的间隔件、所述盖图案以及所述栅电极包围。
3.如权利要求1所述的半导体器件，其中每个低k介电层与所述盖图案和所述间隔件中的分离的间隔件直接接触。
4.如权利要求1所述的半导体器件，其中所述盖图案、所述间隔件和所述低k介电层具有共面的顶表面。
5.如权利要求1所述的半导体器件，其中
所述栅极结构还包括所述衬底与所述栅电极之间的栅极介电图案，
所述栅极介电图案包括在垂直于所述衬底的顶表面的方向上延伸的第一延伸部分，并且
所述栅电极覆盖所述第一延伸部分的顶表面。
6.如权利要求1所述的半导体器件，其中
所述栅极结构还包括所述衬底与所述栅电极之间的势垒图案，所述势垒图案包括在垂直于所述衬底的顶表面的方向上延伸的第二延伸部分，并且
所述栅电极覆盖所述第二延伸部分的顶表面。
7.如权利要求6所述的半导体器件，其中
所述势垒图案包括第一势垒层和第二势垒层，所述第一势垒层和所述第二势垒层顺序地堆叠在所述衬底上，并且
所述第一势垒层和所述第二势垒层包括不同的材料。
8.如权利要求1所述的半导体器件，其中
所述栅电极包括上部和下部，并且
所述栅电极的上部的宽度大于所述栅电极的下部的宽度。
9.如权利要求1所述的半导体器件，其中
所述栅电极包括第一功函数金属图案，
所述栅电极包括位于所述第一功函数金属图案的上部上的电极图案，并且
所述电极图案的宽度小于所述第一功函数金属图案的上部的宽度。
10.如权利要求9所述的半导体器件，其中
所述低k介电层覆盖所述电极图案的相对的侧壁，并且
所述低k介电层覆盖所述第一功函数金属图案的顶表面的一部分。
11.如权利要求9所述的半导体器件，其中所述电极图案的宽度等于所述盖图案的宽度。
12.如权利要求1所述的半导体器件，其中
所述栅电极包括第一功函数金属图案以及所述第一功函数金属图案上的电极图案，并且
所述电极图案的宽度大于所述盖图案的宽度。
13.如权利要求12所述的半导体器件，其中所述电极图案具有顶表面，所述电极图案的顶表面位于高于所述盖图案的底表面的水平高度处。
14.如权利要求1所述的半导体器件，其中
所述栅电极包括第一功函数金属图案、第二功函数金属图案以及所述第一功函数金属图案和所述第二功函数金属图案上的电极图案，并且
所述第一功函数金属图案的顶表面与所述第二功函数金属图案的顶表面共面。
15.如权利要求14所述的半导体器件，其中
所述第一功函数金属图案具有第一电阻，所述第二功函数金属图案具有第二电阻，所述电极图案具有第三电阻；并且
所述第二电阻小于所述第一电阻并且大于所述第三电阻。
16.如权利要求1所述的半导体器件，其中所述低k介电层包括气态材料和氧化硅材料中的至少一种。
17.一种半导体器件，包括：
衬底，其包括有源图案；以及
穿过所述有源图案的栅极结构，所述栅极结构包括：
栅电极，所述栅电极具有第一宽度；
所述栅电极上的盖图案，所述盖图案具有第二宽度，所述第二宽度小于所述栅电极的第一宽度；以及
低k介电层，其覆盖所述盖图案的相对的侧壁，所述低k介电层的介电常数在1至4的范围内。
18.如权利要求17所述的半导体器件，其中
所述栅电极包括功函数金属图案，
所述栅电极包括所述功函数金属图案上的电极图案，并且
所述功函数金属图案的上部的宽度大于所述功函数金属图案的下部的宽度。
19.如权利要求18所述的半导体器件，其中所述低k介电层覆盖所述电极图案的相对的侧壁。
20.如权利要求18所述的半导体器件，其中所述电极图案的顶表面位于高于所述盖图案的底表面的水平高度处。
21.一种半导体器件，包括：
衬底，其包括有源图案；以及
穿过所述有源图案的栅极结构，所述栅极结构包括：
栅电极；
所述栅电极上的盖图案，所述盖图案具有第一介电常数；以及
低k介电层，其至少部分地覆盖所述盖图案的侧壁，所述低k介电层具有第二介电常数，所述第二介电常数小于所述第一介电常数。
22.如权利要求21所述的半导体器件，其中
所述栅电极包括延伸部分，所述延伸部分覆盖所述盖图案的侧壁的下部。
23.如权利要求21所述的半导体器件，其中
所述低k介电层包括第一部分和第二部分，并且
所述第一部分和所述第二部分包括不同的材料。
24.如权利要求23所述的半导体器件，其中
所述第一部分覆盖所述侧壁的上部，并且
所述第二部分覆盖所述侧壁的下部。
25.如权利要求24所述的半导体器件，还包括：
覆盖所述栅极结构的层间绝缘层，其中所述低k介电层的第一部分为所述层间绝缘层的延伸部分。
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